JP2001015725A - 固体撮像装置 - Google Patents
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Abstract
(57)【要約】
【課題】 偽信号の低減と、映像信号のＳ／Ｎ比向上を
図り、ＳＯＣを可能とし、プロセス的な負荷の低減と製
造コストの削減を図る。 【解決手段】 半導体墓板１１上に光電変換領域１４を
有する光電変換部１０１と、論理回路部１０６とが形成
され、光電変換領域１４で発生した電荷による電位変化
を出力する固体撮像装置であって、論理回路部１０６を
覆う遮光層２０と、前記光電変換領域１４に対する光線
入射領域を規定する遮光膜２４とが設けられ、この遮光
膜２４が、光線入射方向における前記遮光層２０と前記
光電変換領域１４との中間に位置する。
図り、ＳＯＣを可能とし、プロセス的な負荷の低減と製
造コストの削減を図る。 【解決手段】 半導体墓板１１上に光電変換領域１４を
有する光電変換部１０１と、論理回路部１０６とが形成
され、光電変換領域１４で発生した電荷による電位変化
を出力する固体撮像装置であって、論理回路部１０６を
覆う遮光層２０と、前記光電変換領域１４に対する光線
入射領域を規定する遮光膜２４とが設けられ、この遮光
膜２４が、光線入射方向における前記遮光層２０と前記
光電変換領域１４との中間に位置する。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置に係
り、特にＣＭＯＳ製造プロセスと互換性のある固体撮像
装置（いわゆる、ＣＭＯＳセンサ）のうちのアクティブ
型ＸＹアドレス方式固体撮像装置、またはＣＣＤセンサ
に用いて好適な技術に関するものである。
り、特にＣＭＯＳ製造プロセスと互換性のある固体撮像
装置（いわゆる、ＣＭＯＳセンサ）のうちのアクティブ
型ＸＹアドレス方式固体撮像装置、またはＣＣＤセンサ
に用いて好適な技術に関するものである。
【０００２】
【従来の技術】光電変換された信号電荷を転送する転送
層方式の従来の固体撮像置はＭＯＳ型とＣＣＤ型に大別
されていた。このような固体撮像装置、特に、ＣＣＤ型
の固体撮像装置は、近年、カメラー体型ＶＴＲ、ディジ
タルカメラ、ファクシミリな等に使用されており、現在
もなお特性向上のための技術開発が図られている。ＣＣ
Ｄセンサは、画素対応の光電変換素子を２次元配列させ
た光電変換部を有し、この光電変換部によって電荷とな
った信号を垂直転送ＣＣＤと水平転送ＣＣＤで各画素の
死号を順次読み出していくタイプである。ＣＭＯＳセン
サは、垂直および水平転送にＣＣＤを使用せず、メモリ
デバイスのようにアルミ線などで構成される選択線によ
って選択された画素を読み出すものである。
層方式の従来の固体撮像置はＭＯＳ型とＣＣＤ型に大別
されていた。このような固体撮像装置、特に、ＣＣＤ型
の固体撮像装置は、近年、カメラー体型ＶＴＲ、ディジ
タルカメラ、ファクシミリな等に使用されており、現在
もなお特性向上のための技術開発が図られている。ＣＣ
Ｄセンサは、画素対応の光電変換素子を２次元配列させ
た光電変換部を有し、この光電変換部によって電荷とな
った信号を垂直転送ＣＣＤと水平転送ＣＣＤで各画素の
死号を順次読み出していくタイプである。ＣＭＯＳセン
サは、垂直および水平転送にＣＣＤを使用せず、メモリ
デバイスのようにアルミ線などで構成される選択線によ
って選択された画素を読み出すものである。
【０００３】ここで、ＣＣＤセンサは、正負の複数の電
源電位を必要とするのに比べ、ＣＭＯＳセンサは、単一
電源で駆動が可能であり、ＣＣＤセンサに比べで低消費
電力・低電圧化が可能である。さらに、ＣＣＤセンサは
固有の製造プロセスを用いているために、ＣＭＯＳ回路
製造プロセスをそのまま適用することが難しいのに対し
て、ＣＭＯＳセンサは、ＣＭＯＳ回路製造プロセスを用
いているために、プロセッサ、ＤＲＡＭ等の半導体メモ
リ、論理回路等で多用されているＣＭＯＳプロセスによ
り、論理回路やアナログ回路、アナログデジタル変換回
路などを同時に形成してしまうことができる。つまり、
ＣＭＯＳセンサは、半導体メモリやプロセッサと同一の
半導体チップ上に形成したり、半導体メモリやプロセッ
サと生産ラインを共有することが可能である。このよう
なＣＭＯＳセンサの一例を図１２に示す。
源電位を必要とするのに比べ、ＣＭＯＳセンサは、単一
電源で駆動が可能であり、ＣＣＤセンサに比べで低消費
電力・低電圧化が可能である。さらに、ＣＣＤセンサは
固有の製造プロセスを用いているために、ＣＭＯＳ回路
製造プロセスをそのまま適用することが難しいのに対し
て、ＣＭＯＳセンサは、ＣＭＯＳ回路製造プロセスを用
いているために、プロセッサ、ＤＲＡＭ等の半導体メモ
リ、論理回路等で多用されているＣＭＯＳプロセスによ
り、論理回路やアナログ回路、アナログデジタル変換回
路などを同時に形成してしまうことができる。つまり、
ＣＭＯＳセンサは、半導体メモリやプロセッサと同一の
半導体チップ上に形成したり、半導体メモリやプロセッ
サと生産ラインを共有することが可能である。このよう
なＣＭＯＳセンサの一例を図１２に示す。
【０００４】図１２において、符号１００は撮像素子
（ＣＭＯＳセンサ）である。このＣＭＯＳセンサ１００
には、タイミング発生部１０２，イメージセンサ部１０
１，画素の出力を選択する垂直走査部１０３および水平
走査部１０４，アナログ信号処理部１０５，アナログ／
デジタル変換をおこなうＡ／Ｄ部（Ａ／Ｄ変換部）１０
９，デジタル化された信号を出力信号に変換するデジタ
ル信号処理部１０７，デジタル画像データを外部に出力
し、また、外部からのコマンドデータを受け取るインタ
フェイス部（ＩＦ部）１０８が設けられている。
（ＣＭＯＳセンサ）である。このＣＭＯＳセンサ１００
には、タイミング発生部１０２，イメージセンサ部１０
１，画素の出力を選択する垂直走査部１０３および水平
走査部１０４，アナログ信号処理部１０５，アナログ／
デジタル変換をおこなうＡ／Ｄ部（Ａ／Ｄ変換部）１０
９，デジタル化された信号を出力信号に変換するデジタ
ル信号処理部１０７，デジタル画像データを外部に出力
し、また、外部からのコマンドデータを受け取るインタ
フェイス部（ＩＦ部）１０８が設けられている。
【０００５】イメージセンサ部１０１は、後述するよう
にＣＭＯＳセンサの基本セルの集合体とされており、垂
直走査部１０３は、イメージセンサ部１０１の基本セル
を垂直走査制御するためのものであり、水平走査部１０
４は、イメージセンサ部１０１の基本セルを水平走査制
御するためのものであり、これらは、タイミング発生部
１０１の出力するタイミング信号によってそれぞれの走
査制御をおこなうものとされる。アナログ信号処理部１
０５は、このイメージセンサ部１０１から読み出された
画像信号に対して所要の信号処理をしてＡ／Ｄ変換部１
０９に出力し、Ａ／Ｄ変換部１０９は、この画像信号を
デジタル信号に変換してデジタル信号処理部１０７に出
力し、デジタル信号処理部１０７は、この画像信号をイ
ンタフェイス部１０８に出力する。
にＣＭＯＳセンサの基本セルの集合体とされており、垂
直走査部１０３は、イメージセンサ部１０１の基本セル
を垂直走査制御するためのものであり、水平走査部１０
４は、イメージセンサ部１０１の基本セルを水平走査制
御するためのものであり、これらは、タイミング発生部
１０１の出力するタイミング信号によってそれぞれの走
査制御をおこなうものとされる。アナログ信号処理部１
０５は、このイメージセンサ部１０１から読み出された
画像信号に対して所要の信号処理をしてＡ／Ｄ変換部１
０９に出力し、Ａ／Ｄ変換部１０９は、この画像信号を
デジタル信号に変換してデジタル信号処理部１０７に出
力し、デジタル信号処理部１０７は、この画像信号をイ
ンタフェイス部１０８に出力する。
【０００６】インタフェイス部１０８は、デジタル信号
処理部１０７を介して出力されるデジタル画像データを
外部に出力するとともに、外部からのコマンドを入力す
ることができ、これによりコマンド対応に撮像素子１０
０のモードや出力信号形態、信号出力タイミングなどを
コントロールできるように、受けたコマンド対応の制御
をおこなうように各構成要素の制御をおこなうものであ
る。ここで、垂直走査部１０３，水平走査部１０４，Ａ
／Ｄ変換部１０９，デジタル信号処理部１０７，インタ
フェイス部１０８等は、論理回路部１０６を構成してい
る。また、デジタル信号処理部１０７は、メモリ部を伴
い、このメモリ部を、信号処理に必要な１あるいは複数
のライン、１あるいは複数のブロック、１あるいは複数
のフレーム分の画像データを記憶し、これをデジタル信
号回路１０７の信号処理に利用する構成とすることもで
きる。
処理部１０７を介して出力されるデジタル画像データを
外部に出力するとともに、外部からのコマンドを入力す
ることができ、これによりコマンド対応に撮像素子１０
０のモードや出力信号形態、信号出力タイミングなどを
コントロールできるように、受けたコマンド対応の制御
をおこなうように各構成要素の制御をおこなうものであ
る。ここで、垂直走査部１０３，水平走査部１０４，Ａ
／Ｄ変換部１０９，デジタル信号処理部１０７，インタ
フェイス部１０８等は、論理回路部１０６を構成してい
る。また、デジタル信号処理部１０７は、メモリ部を伴
い、このメモリ部を、信号処理に必要な１あるいは複数
のライン、１あるいは複数のブロック、１あるいは複数
のフレーム分の画像データを記憶し、これをデジタル信
号回路１０７の信号処理に利用する構成とすることもで
きる。
【０００７】次に、ＣＭＯＳセンサ１００のイメージセ
ンサ部１０１における従来の基本セルおよび論理回路部
１０６の一部を図１３に示す。図１３において、符号１
０は基本セルであるＣＭＯＳセンサ、１１はＰ型シリコ
ン基板、１２はＰ型ウェル、１３は素子分離のためのフ
ィールド酸化膜、１４はフォトダイオードとなるＮ型領
域（光電変換領域）、１５はリセットドレインとなる
（拡散層）Ｎ+ 型領域、１６，１６Ａ，１６Ｂはゲート
ＳｉＯ2 膜である。また、符号１７はリセットゲートと
なるポリシリコン、１７ＡはソースフォロワアンプのＭ
ＯＳＦＥＴのゲート膜、１７Ｂは水平選択スイッチとし
てのＭＯＳＦＥＴのゲート膜、１５Ａはソースフォロワ
アンプのＭＯＳＦＥＴのソースまたはドレインとなるＮ
+ 型領域、１５ＢはソースフォロワアンプのＭＯＳＦＥ
Ｔのソースまたはドレインかつ水平選択スイッチとして
のＭＯＳＦＥＴのソースまたはドレインとなるＮ+ 型領
域、１５Ｃは、負荷ＭＯＳＦＥＴのソースまたはドレイ
ンとなるＰ型領域であり、１８Ａ，１８Ｂ，１８Ｃ，１
９Ａ，１９Ｂは配線層、２１は遮光膜となる金属膜であ
り光が入射する開口部２３を規定する。
ンサ部１０１における従来の基本セルおよび論理回路部
１０６の一部を図１３に示す。図１３において、符号１
０は基本セルであるＣＭＯＳセンサ、１１はＰ型シリコ
ン基板、１２はＰ型ウェル、１３は素子分離のためのフ
ィールド酸化膜、１４はフォトダイオードとなるＮ型領
域（光電変換領域）、１５はリセットドレインとなる
（拡散層）Ｎ+ 型領域、１６，１６Ａ，１６Ｂはゲート
ＳｉＯ2 膜である。また、符号１７はリセットゲートと
なるポリシリコン、１７ＡはソースフォロワアンプのＭ
ＯＳＦＥＴのゲート膜、１７Ｂは水平選択スイッチとし
てのＭＯＳＦＥＴのゲート膜、１５Ａはソースフォロワ
アンプのＭＯＳＦＥＴのソースまたはドレインとなるＮ
+ 型領域、１５ＢはソースフォロワアンプのＭＯＳＦＥ
Ｔのソースまたはドレインかつ水平選択スイッチとして
のＭＯＳＦＥＴのソースまたはドレインとなるＮ+ 型領
域、１５Ｃは、負荷ＭＯＳＦＥＴのソースまたはドレイ
ンとなるＰ型領域であり、１８Ａ，１８Ｂ，１８Ｃ，１
９Ａ，１９Ｂは配線層、２１は遮光膜となる金属膜であ
り光が入射する開口部２３を規定する。
【０００８】このＣＭＯＳセンサ１０においては、光電
変換領域１４がソースフォロワアンプを構成するＭＯＳ
ＦＥＴのゲート１７Ａに対して配線層１８Ｂ等によって
接続され、このＭＯＳＦＥＴのソースまたはドレインと
なるＮ+ 型領域１５Ａが水平選択スイッチとしてのＭＯ
ＳＦＥＴ２３のソースまたはドレインと連続とされてこ
れらが接続されており、このＭＯＳＦＥＴのソースまた
はドレインとなるＮ+型領域１５Ｂがソースフォロワア
ンプを形成する負荷ＭＯＳＦＥＴのソースまたはドレイ
ンと連続とされてこれらが接続されている。これらＭＯ
ＳＦＥＴの双方のソースまたはドレインとなるＮ+ 型領
域１５Ｂには、配線層１９Ｂを介して暗出力転送ＭＯＳ
ＦＥＴおよび明出力転送ＭＯＳＦＥＴのそれぞれのソー
スまたはドレインが接続されて、これら暗出力転送ＭＯ
ＳＦＥＴおよび明出力転送ＭＯＳＦＥＴのソースまたは
ドレインにはそれぞれ暗出力蓄積容量および明出力蓄積
容量が接続されている。
変換領域１４がソースフォロワアンプを構成するＭＯＳ
ＦＥＴのゲート１７Ａに対して配線層１８Ｂ等によって
接続され、このＭＯＳＦＥＴのソースまたはドレインと
なるＮ+ 型領域１５Ａが水平選択スイッチとしてのＭＯ
ＳＦＥＴ２３のソースまたはドレインと連続とされてこ
れらが接続されており、このＭＯＳＦＥＴのソースまた
はドレインとなるＮ+型領域１５Ｂがソースフォロワア
ンプを形成する負荷ＭＯＳＦＥＴのソースまたはドレイ
ンと連続とされてこれらが接続されている。これらＭＯ
ＳＦＥＴの双方のソースまたはドレインとなるＮ+ 型領
域１５Ｂには、配線層１９Ｂを介して暗出力転送ＭＯＳ
ＦＥＴおよび明出力転送ＭＯＳＦＥＴのそれぞれのソー
スまたはドレインが接続されて、これら暗出力転送ＭＯ
ＳＦＥＴおよび明出力転送ＭＯＳＦＥＴのソースまたは
ドレインにはそれぞれ暗出力蓄積容量および明出力蓄積
容量が接続されている。
【０００９】光電変換領域１４と遮光膜２１との間に
は、図１３、図１５に示すように、層間絶縁膜２２や複
数の配線層１６，１６Ａ，１６Ｂ，１７，１７Ａ，１７
Ｂ，１８Ａ，１８Ｂ，１８Ｃ，１９Ａ，１９Ｂ，１９Ｃ
が設けられている。
は、図１３、図１５に示すように、層間絶縁膜２２や複
数の配線層１６，１６Ａ，１６Ｂ，１７，１７Ａ，１７
Ｂ，１８Ａ，１８Ｂ，１８Ｃ，１９Ａ，１９Ｂ，１９Ｃ
が設けられている。
【００１０】論理回路部１０６は、図１３に示すよう
に、例えばイメージセンサ部１０１に隣接し、この部分
には、Ｐ型シリコン基板１１に、Ｐ型ウェル３２Ａ、Ｎ
型ウェル３２Ｂが設けられ、このＰ型ウェル３２Ａ、Ｎ
型ウェル３２Ｂに、それぞれ拡散層となるＮ+ 型領域３
３Ａ、Ｐ+ 型領域３３Ｂが設けられ、この上部に、多結
晶シリコンからなるゲート３４Ａ，３４Ｂが設けられ、
これらの上側に、配線層となる金属膜３５Ａ，３５Ｂ，
３６Ａ，３６Ｂが設けられ、最上部に、これらを覆う遮
光層２０が設けられている。
に、例えばイメージセンサ部１０１に隣接し、この部分
には、Ｐ型シリコン基板１１に、Ｐ型ウェル３２Ａ、Ｎ
型ウェル３２Ｂが設けられ、このＰ型ウェル３２Ａ、Ｎ
型ウェル３２Ｂに、それぞれ拡散層となるＮ+ 型領域３
３Ａ、Ｐ+ 型領域３３Ｂが設けられ、この上部に、多結
晶シリコンからなるゲート３４Ａ，３４Ｂが設けられ、
これらの上側に、配線層となる金属膜３５Ａ，３５Ｂ，
３６Ａ，３６Ｂが設けられ、最上部に、これらを覆う遮
光層２０が設けられている。
【００１１】このような構成のＣＭＯＳセンサ１０は次
のように動作する。すなわち、まず、図１４（ｂ）に示
すように、リセットゲート１７にハイパルスφR を印加
することにより、光電変換領域１４の電位を電源電圧Ｖ
ＤＤにセットして、この光電変換領域１４の信号電荷を
リセットする。次に、図１４（ｃ）に示すように、ブル
ーミング防止のためリセットゲート１７にローパルスφ
R を印加する。
のように動作する。すなわち、まず、図１４（ｂ）に示
すように、リセットゲート１７にハイパルスφR を印加
することにより、光電変換領域１４の電位を電源電圧Ｖ
ＤＤにセットして、この光電変換領域１４の信号電荷を
リセットする。次に、図１４（ｃ）に示すように、ブル
ーミング防止のためリセットゲート１７にローパルスφ
R を印加する。
【００１２】信号電荷蓄積中、遮光膜２１の開口部２３
に入射位置を規定されて入射した光により光電変換領域
１４下側の領域において電子・正孔対が発生すると、光
電変換領域１４下の空乏層中に電子が蓄積されていき、
正孔はＰ型ウェル１２を通して排出される。ここで、図
１４（ｃ）において、電源電圧ＶＤＤより深い電位の格
子状のハッチングで示す領域は、この領域が空乏化して
いないことを示している。この光電変換領域１４下側の
Ｐ型ウェル１２に形成される空乏層と、浮遊拡散層とな
るＮ+ 型領域１５との間には、制御用ＭＯＳＦＥＴ２１
による電位障壁Ｂが形成されているため、光電荷蓄積中
においては、図１４（ｃ）に示すように、電子は光電変
換領域１４下に存在している。
に入射位置を規定されて入射した光により光電変換領域
１４下側の領域において電子・正孔対が発生すると、光
電変換領域１４下の空乏層中に電子が蓄積されていき、
正孔はＰ型ウェル１２を通して排出される。ここで、図
１４（ｃ）において、電源電圧ＶＤＤより深い電位の格
子状のハッチングで示す領域は、この領域が空乏化して
いないことを示している。この光電変換領域１４下側の
Ｐ型ウェル１２に形成される空乏層と、浮遊拡散層とな
るＮ+ 型領域１５との間には、制御用ＭＯＳＦＥＴ２１
による電位障壁Ｂが形成されているため、光電荷蓄積中
においては、図１４（ｃ）に示すように、電子は光電変
換領域１４下に存在している。
【００１３】続いて、蓄積された電子数に応じて光電変
換領域１４の電位が変動し、この電位変化をソースフォ
ロワ動作でソースフォロワアンプＭＯＳＦＥＴのソース
（Ｎ + 型領域）１５を介して水平選択スイッチＭＯＳＦ
ＥＴのドレイン（Ｎ+ 型領域）１５Ｂへ出力し、ソース
フォロワアンプの出力端子とされる配線層１９Ｂから出
力することにより、線型性の良い光電変換特性を得るこ
とができる。
換領域１４の電位が変動し、この電位変化をソースフォ
ロワ動作でソースフォロワアンプＭＯＳＦＥＴのソース
（Ｎ + 型領域）１５を介して水平選択スイッチＭＯＳＦ
ＥＴのドレイン（Ｎ+ 型領域）１５Ｂへ出力し、ソース
フォロワアンプの出力端子とされる配線層１９Ｂから出
力することにより、線型性の良い光電変換特性を得るこ
とができる。
【００１４】ここで、浮遊拡散層となるＮ+ 型領域１５
において、リセットによるｋＴＣノイズが発生するが、
これは信号電子転送前の暗時出力をサンブリングして蓄
積しておき、明時出力との差を取ることにより除去する
ことができる。
において、リセットによるｋＴＣノイズが発生するが、
これは信号電子転送前の暗時出力をサンブリングして蓄
積しておき、明時出力との差を取ることにより除去する
ことができる。
【００１５】
【発明が解決しようとする課題】近年、ＣＰＵ、メモ
リ、標準／専用マクロ、アナログ回路、イメージセンサ
部などの各種ハードウェア（Ｈ／Ｗインテグレーショ
ン）と画像圧縮伸長、音声処理、通信機能などの各種ソ
フトウェア（Ｓ／Ｗインテグレーション）をひとつのチ
ップ上に融合し、ＬＳＩ単体が所望とされるシステム／
要素機能動作を含んだ半導体である「システムオンチッ
プ（ＳＯＣ；System on Chip）」として素子を設計する
ことがおこなわれている。このＳＯＣとして固体撮像装
置を製造するために、過去に蓄積された技術を利用して
論理回路部１０６を製造するとともに、異なるプロセス
をひとつのチップ上にインテグレーションする混載技術
を固体撮像装置に適応することが要求されている。
リ、標準／専用マクロ、アナログ回路、イメージセンサ
部などの各種ハードウェア（Ｈ／Ｗインテグレーショ
ン）と画像圧縮伸長、音声処理、通信機能などの各種ソ
フトウェア（Ｓ／Ｗインテグレーション）をひとつのチ
ップ上に融合し、ＬＳＩ単体が所望とされるシステム／
要素機能動作を含んだ半導体である「システムオンチッ
プ（ＳＯＣ；System on Chip）」として素子を設計する
ことがおこなわれている。このＳＯＣとして固体撮像装
置を製造するために、過去に蓄積された技術を利用して
論理回路部１０６を製造するとともに、異なるプロセス
をひとつのチップ上にインテグレーションする混載技術
を固体撮像装置に適応することが要求されている。
【００１６】ここで、ＳＯＣとされたＣＭＯＳセンサに
おいて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理
回路等で多用されている標準パラメータによるＣＭＯＳ
プロセスを利用して、論理回路部１０６と同時にイメー
ジセンサ部１０１を形成してＳＯＣとし、これらを１本
のプロセスフローにより１チップ上に形成することによ
り、半導体メモリやプロセッサ等と生産ラインを共有す
ることを可能にしたいという要求があった。
おいて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理
回路等で多用されている標準パラメータによるＣＭＯＳ
プロセスを利用して、論理回路部１０６と同時にイメー
ジセンサ部１０１を形成してＳＯＣとし、これらを１本
のプロセスフローにより１チップ上に形成することによ
り、半導体メモリやプロセッサ等と生産ラインを共有す
ることを可能にしたいという要求があった。
【００１７】このような要求に従って、論理回路部１０
６においては、それぞれの素子の最上位置に遮光層２０
が設けられている。つまり、既存の構造とされる配線層
３５Ａ，３５Ｂ，３６Ａ，３６Ｂ等の配置を変更するこ
となく遮光をおこなうために、これらの配線層３５Ａ，
３５Ｂ，３６Ａ，３６Ｂ等の上側に遮光層２０となる金
属層を形成している。
６においては、それぞれの素子の最上位置に遮光層２０
が設けられている。つまり、既存の構造とされる配線層
３５Ａ，３５Ｂ，３６Ａ，３６Ｂ等の配置を変更するこ
となく遮光をおこなうために、これらの配線層３５Ａ，
３５Ｂ，３６Ａ，３６Ｂ等の上側に遮光層２０となる金
属層を形成している。
【００１８】上述したＣＭＯＳセンサ１０の構造では、
この遮光層２０と遮光膜２１とが一体とされて最上位置
に設けられているが、この開口部２３を規定する遮光膜
２１とシリコン基板１１上の光電変換領域１４との間
に、層間絶縁膜２２や複数の配線層１６，１６Ａ，１６
Ｂ，１７，１７Ａ，１７Ｂ，１８Ａ，１８Ｂ，１８Ｃ，
１９Ａ，１９Ｂ，１９Ｃが存在するため、遮光膜２１と
光電変換領域１４との間隔Ｌ0 が数μｍと可視光の波長
（およそ３５０〜７７０ｎｍ）に比べて非常に大きくな
り、開口部２３から入射した光の回折効果により回折さ
れた入射光２５が、図１５に示すように光電変換領域１
４の周辺部に入射する。
この遮光層２０と遮光膜２１とが一体とされて最上位置
に設けられているが、この開口部２３を規定する遮光膜
２１とシリコン基板１１上の光電変換領域１４との間
に、層間絶縁膜２２や複数の配線層１６，１６Ａ，１６
Ｂ，１７，１７Ａ，１７Ｂ，１８Ａ，１８Ｂ，１８Ｃ，
１９Ａ，１９Ｂ，１９Ｃが存在するため、遮光膜２１と
光電変換領域１４との間隔Ｌ0 が数μｍと可視光の波長
（およそ３５０〜７７０ｎｍ）に比べて非常に大きくな
り、開口部２３から入射した光の回折効果により回折さ
れた入射光２５が、図１５に示すように光電変換領域１
４の周辺部に入射する。
【００１９】したがって、このようなＣＭＯＳセンサの
構造では、光の回折効果により光電変換領域１４の周辺
部に入射した光による光電変換で発生した偽信号が発生
し、隣接した光電変換領域に漏れ込み、映像信号のＳ／
Ｎ比が劣化するという問題があった。
構造では、光の回折効果により光電変換領域１４の周辺
部に入射した光による光電変換で発生した偽信号が発生
し、隣接した光電変換領域に漏れ込み、映像信号のＳ／
Ｎ比が劣化するという問題があった。
【００２０】さらに、この偽信号対策として、回折した
入射光２５を光電変換領域１４の周辺部に入射させない
よう開口部２３の寸法（例えば幅Ｗ0 ）を光電変換領域
１４の寸法（例えば幅Ｗ14）に対して小さく設定する等
の技術が提案されていたが、このような場合には、光電
変換領域１４に入射する光量が低下し、感度が低下して
しまうという問題があった。
入射光２５を光電変換領域１４の周辺部に入射させない
よう開口部２３の寸法（例えば幅Ｗ0 ）を光電変換領域
１４の寸法（例えば幅Ｗ14）に対して小さく設定する等
の技術が提案されていたが、このような場合には、光電
変換領域１４に入射する光量が低下し、感度が低下して
しまうという問題があった。
【００２１】さらに、上記のように偽信号対策、および
電変換領域１４への入射光量低下、感度低下を解決する
ために、例えば、遮光膜２１を配線層１８Ａ，１８Ｂ，
１８Ｃ，１９Ａ，１９Ｂ，１９Ｃの下側位置に設けると
いう手段を採用した場合には、論理回路部１０６におい
ても、遮光層２０が遮光膜２１と一体とされているた
め、遮光層２０を配線層となる金属層３５Ａ，３５Ｂ，
３６Ａ，３６Ｂ等の下側に位置することが必要で、論理
回路部１０６の設計を全て新たにおこなう必要が生じて
しまうという問題があった。また、この場合、その製造
過程においては、既定の製造，設計パラメータを変更す
る必要が生じる可能性があるため、ＳＯＣ化が難しくな
るという問題があった。
電変換領域１４への入射光量低下、感度低下を解決する
ために、例えば、遮光膜２１を配線層１８Ａ，１８Ｂ，
１８Ｃ，１９Ａ，１９Ｂ，１９Ｃの下側位置に設けると
いう手段を採用した場合には、論理回路部１０６におい
ても、遮光層２０が遮光膜２１と一体とされているた
め、遮光層２０を配線層となる金属層３５Ａ，３５Ｂ，
３６Ａ，３６Ｂ等の下側に位置することが必要で、論理
回路部１０６の設計を全て新たにおこなう必要が生じて
しまうという問題があった。また、この場合、その製造
過程においては、既定の製造，設計パラメータを変更す
る必要が生じる可能性があるため、ＳＯＣ化が難しくな
るという問題があった。
【００２２】このため、論理回路やアナログ回路，Ａ／
Ｄ変換回路などを同時に形成してしまうことができて、
半導体メモリやプロセッサと同一の半導体チップ上にイ
メージセンサ部１０１を形成したり、半導体メモリやプ
ロセッサと生産ラインを共有することが可能である、と
いう、ＣＭＯＳセンサの特性を生かすことができなくな
ってしまい、ＣＣＤセンサと同様に固有のプロセスを用
いることになり、製造コスト削減というＣＭＯＳセンサ
の特性を生かせない可能性があった。
Ｄ変換回路などを同時に形成してしまうことができて、
半導体メモリやプロセッサと同一の半導体チップ上にイ
メージセンサ部１０１を形成したり、半導体メモリやプ
ロセッサと生産ラインを共有することが可能である、と
いう、ＣＭＯＳセンサの特性を生かすことができなくな
ってしまい、ＣＣＤセンサと同様に固有のプロセスを用
いることになり、製造コスト削減というＣＭＯＳセンサ
の特性を生かせない可能性があった。
【００２３】本発明は、上記の事情に鑑みてなされたも
ので、以下の目的を達成しようとするものである。 偽信号の低減を図ること。 映像信号のＳ／Ｎ比向上を図ること。 より高感度の固体撮像装置を提供すること。 ＳＯＣ化を可能とすること。 製造コストの削減を図ること。
ので、以下の目的を達成しようとするものである。 偽信号の低減を図ること。 映像信号のＳ／Ｎ比向上を図ること。 より高感度の固体撮像装置を提供すること。 ＳＯＣ化を可能とすること。 製造コストの削減を図ること。
【００２４】
【課題を解決するための手段】本発明の固体撮像装置
は、半導体基板上に光電変換領域を有する光電変換部
と、論理回路部（ＣＭＯＳ回路部）とが同一プロセスに
より形成され、光電変換領域で発生した電荷による電位
変化を出力する固体撮像装置であって、論理回路部（Ｃ
ＭＯＳ回路部）を覆う遮光層と、前記光電変換領域に対
する光線入射領域を規定する遮光膜とが設けられ、この
遮光膜が、前記遮光層よりも前記半導体基板に近づいた
位置に設けられることにより上記課題を解決した。ここ
で、この遮光膜の少なくとも一部が、光線入射方向にお
ける前記遮光層と前記光電変換領域との中間に位置する
ことが好ましい。
は、半導体基板上に光電変換領域を有する光電変換部
と、論理回路部（ＣＭＯＳ回路部）とが同一プロセスに
より形成され、光電変換領域で発生した電荷による電位
変化を出力する固体撮像装置であって、論理回路部（Ｃ
ＭＯＳ回路部）を覆う遮光層と、前記光電変換領域に対
する光線入射領域を規定する遮光膜とが設けられ、この
遮光膜が、前記遮光層よりも前記半導体基板に近づいた
位置に設けられることにより上記課題を解決した。ここ
で、この遮光膜の少なくとも一部が、光線入射方向にお
ける前記遮光層と前記光電変換領域との中間に位置する
ことが好ましい。
【００２５】本発明の固体撮像装置は、前記遮光膜が前
記光電変換部を覆うとともに、前記光電変換部と前記論
理回路部との境界部分で、この遮光膜と前記遮光層とが
平面視して重ね合わせられる重ね合わせ部を有するか、
連続して接続されて、遮光状態を連続するよう設けられ
ることができる。本発明の前記遮光膜が、光入射方向に
おける光電変換領域からの距離が異なるか同一とされる
複数の層を組み合わせて前記光電変換部を覆うとともに
前記光電変換領域に対する光線入射領域を規定すること
ができ、これらの境界部分で、可能ならば連続して接続
されるか、平面視して重ね合わせられる重ね合わせ部を
有して、遮光状態を連続するよう設けられることができ
る。本発明の前記複数の遮光膜が、それぞれ光入射方向
における光電変換領域からの距離が異なるか同一とされ
る複数の層を組み合わせてなることができる。本発明の
前記複数の遮光膜が、前記遮光層との境界部分を有する
部分と、これ前記半導体基板に近づいた位置に設けられ
前記光電変換領域に対する光線入射領域を規定する部分
と、を有する手段が可能である。
記光電変換部を覆うとともに、前記光電変換部と前記論
理回路部との境界部分で、この遮光膜と前記遮光層とが
平面視して重ね合わせられる重ね合わせ部を有するか、
連続して接続されて、遮光状態を連続するよう設けられ
ることができる。本発明の前記遮光膜が、光入射方向に
おける光電変換領域からの距離が異なるか同一とされる
複数の層を組み合わせて前記光電変換部を覆うとともに
前記光電変換領域に対する光線入射領域を規定すること
ができ、これらの境界部分で、可能ならば連続して接続
されるか、平面視して重ね合わせられる重ね合わせ部を
有して、遮光状態を連続するよう設けられることができ
る。本発明の前記複数の遮光膜が、それぞれ光入射方向
における光電変換領域からの距離が異なるか同一とされ
る複数の層を組み合わせてなることができる。本発明の
前記複数の遮光膜が、前記遮光層との境界部分を有する
部分と、これ前記半導体基板に近づいた位置に設けられ
前記光電変換領域に対する光線入射領域を規定する部分
と、を有する手段が可能である。
【００２６】本発明において、前記前記遮光層が、光透
過性が低いか光吸収性が高く充分な遮光性を有する単数
層または複数層からなることが好ましく、ゼラチン，カ
ゼイン等の有機材料とすることができ、光透過性を有す
る材料に顔料等を混入して光透過性を低下あるいは透過
する光の波長を限定したものとすることができる。この
際、光電変換領域部分においては透過性を有し、かつ、
カラー画素の赤緑青（ＲＧＢ）の三原色に対応してカラ
ーフィルタとなし、それ以外の部分では、偽信号の発生
を防止可能な程度に透過性の低い遮光膜とすることがで
きる。ここで、本発明において、光透過性が低いか光吸
収性が高く充分な遮光性を有するとは、光透過性を低下
あるいは透過する光の波長を限定することも含むものと
する。
過性が低いか光吸収性が高く充分な遮光性を有する単数
層または複数層からなることが好ましく、ゼラチン，カ
ゼイン等の有機材料とすることができ、光透過性を有す
る材料に顔料等を混入して光透過性を低下あるいは透過
する光の波長を限定したものとすることができる。この
際、光電変換領域部分においては透過性を有し、かつ、
カラー画素の赤緑青（ＲＧＢ）の三原色に対応してカラ
ーフィルタとなし、それ以外の部分では、偽信号の発生
を防止可能な程度に透過性の低い遮光膜とすることがで
きる。ここで、本発明において、光透過性が低いか光吸
収性が高く充分な遮光性を有するとは、光透過性を低下
あるいは透過する光の波長を限定することも含むものと
する。
【００２７】本発明において、固体撮像装置がＣＭＯＳ
センサまたはＣＣＤセンサであることができる。本発明
において前記遮光膜が論理回路部における配線層等の製
造工程と同一の工程により製造される。本発明が、ＣＰ
Ｕ、メモリ、標準／専用マクロ、アナログ回路、イメー
ジセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレ
ーション）と画像圧縮伸長、音声処理、通信機能などの
各種ソフトウェア（Ｓ／Ｗインテグレーション）をひと
つのチップ上に融合し、ＬＳＩ単体が所望とされるシス
テム／要素機能動作を含んだ半導体であるＳＯＣ（シス
テムオンチップ；System on Chip）とされることが好ま
しい。
センサまたはＣＣＤセンサであることができる。本発明
において前記遮光膜が論理回路部における配線層等の製
造工程と同一の工程により製造される。本発明が、ＣＰ
Ｕ、メモリ、標準／専用マクロ、アナログ回路、イメー
ジセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレ
ーション）と画像圧縮伸長、音声処理、通信機能などの
各種ソフトウェア（Ｓ／Ｗインテグレーション）をひと
つのチップ上に融合し、ＬＳＩ単体が所望とされるシス
テム／要素機能動作を含んだ半導体であるＳＯＣ（シス
テムオンチップ；System on Chip）とされることが好ま
しい。
【００２８】本発明の固体撮像装置においては、遮光膜
が、前記遮光層よりも前記半導体基板に近づいた位置に
設けられ、光線入射方向における前記遮光層と前記光電
変換領域との中間に位置することにより遮光膜から光電
変換領域までの距離を短縮することができ、入射光の回
折等による回り込みを低減することができるため、光電
変換領域の周辺部に入射する可能性を低減してその結果
生じる偽信号を低減することが可能となるとともに、こ
の偽信号が隣接する他の光電変換領域あるいは出力回路
の拡散層等にトラップされ、映像信号のＳ／Ｎ比が劣化
することを防止することが可能となる。
が、前記遮光層よりも前記半導体基板に近づいた位置に
設けられ、光線入射方向における前記遮光層と前記光電
変換領域との中間に位置することにより遮光膜から光電
変換領域までの距離を短縮することができ、入射光の回
折等による回り込みを低減することができるため、光電
変換領域の周辺部に入射する可能性を低減してその結果
生じる偽信号を低減することが可能となるとともに、こ
の偽信号が隣接する他の光電変換領域あるいは出力回路
の拡散層等にトラップされ、映像信号のＳ／Ｎ比が劣化
することを防止することが可能となる。
【００２９】あるいは、本発明の固体撮像装置におい
て、遮光膜が、前記遮光層よりも前記半導体基板に近づ
いた位置に設けられ、光線入射方向における前記遮光層
と前記光電変換領域との中間に位置して、遮光膜から光
電変換領域までの距離を短縮することにより、入射光の
回折等による回り込みを低減することができるため、同
一の光電変換領域に対する入射領域を増大することが可
能となり、その結果、入射光量を増大することが可能と
なり、光電変換の感度を向上することができ、固体撮像
装置の感度を向上することができる。
て、遮光膜が、前記遮光層よりも前記半導体基板に近づ
いた位置に設けられ、光線入射方向における前記遮光層
と前記光電変換領域との中間に位置して、遮光膜から光
電変換領域までの距離を短縮することにより、入射光の
回折等による回り込みを低減することができるため、同
一の光電変換領域に対する入射領域を増大することが可
能となり、その結果、入射光量を増大することが可能と
なり、光電変換の感度を向上することができ、固体撮像
装置の感度を向上することができる。
【００３０】この際、論理回路部との位置関係を考慮し
て、前記遮光膜が、前記光電変換部を覆うとともに、前
記光電変換部と前記論理回路部との境界部分、および、
複数の各遮光膜の境界部分で、連続して接続されるか、
平面視して重ね合わせられる重ね合わせ部を有して遮光
状態を連続するよう設けられることにより、論理回路部
（ＣＭＯＳ回路部）における根本的な設計変更をおこな
わずに、半導体基板上に光電変換部（イメージセンサ
部）と論理回路部（ＣＭＯＳ回路部）とを同一プロセス
により形成することが可能となる。これにより、光入射
領域を規定する際における規定状態および配線層等の配
置状態における可変性を向上することができ、光入射領
域を規定した部分から光電変換領域までの距離を効果的
に短縮することができ、同一プロセスにより製造される
べき論理回路部における配線層等の選択肢を増加するこ
とができる。
て、前記遮光膜が、前記光電変換部を覆うとともに、前
記光電変換部と前記論理回路部との境界部分、および、
複数の各遮光膜の境界部分で、連続して接続されるか、
平面視して重ね合わせられる重ね合わせ部を有して遮光
状態を連続するよう設けられることにより、論理回路部
（ＣＭＯＳ回路部）における根本的な設計変更をおこな
わずに、半導体基板上に光電変換部（イメージセンサ
部）と論理回路部（ＣＭＯＳ回路部）とを同一プロセス
により形成することが可能となる。これにより、光入射
領域を規定する際における規定状態および配線層等の配
置状態における可変性を向上することができ、光入射領
域を規定した部分から光電変換領域までの距離を効果的
に短縮することができ、同一プロセスにより製造される
べき論理回路部における配線層等の選択肢を増加するこ
とができる。
【００３１】本発明が、ＣＰＵ、メモリ、標準／専用マ
クロ、アナログ回路、イメージセンサ部などの各種ハー
ドウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸
長、音声処理、通信機能などの各種ソフトウェア（Ｓ／
Ｗインテグレーション）をひとつのチップ上に融合し、
ＬＳＩ単体が所望とされるシステム／要素機能動作を含
んだ半導体であるＳＯＣ（システムオンチップ；System
on Chip）として製造されることにより、プロセッサ、
ＤＲＡＭ等の半導体メモリ、論理回路等で多用されてい
る標準パラメータによるＣＭＯＳプロセスにより、ＣＰ
Ｕ、メモリ、標準／専用マクロ、アナログ回路、イメー
ジセンサ部などを同時に形成してしまうことができる。
クロ、アナログ回路、イメージセンサ部などの各種ハー
ドウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸
長、音声処理、通信機能などの各種ソフトウェア（Ｓ／
Ｗインテグレーション）をひとつのチップ上に融合し、
ＬＳＩ単体が所望とされるシステム／要素機能動作を含
んだ半導体であるＳＯＣ（システムオンチップ；System
on Chip）として製造されることにより、プロセッサ、
ＤＲＡＭ等の半導体メモリ、論理回路等で多用されてい
る標準パラメータによるＣＭＯＳプロセスにより、ＣＰ
Ｕ、メモリ、標準／専用マクロ、アナログ回路、イメー
ジセンサ部などを同時に形成してしまうことができる。
【００３２】本発明の固体撮像装置においては、遮光膜
の遮光状態を連続するために、光電変換部における金属
またはポリシリコンからなる配線層と、前記遮光膜との
一部には、平面視して重ね合わせられる重ね合わせ部が
設けられることができる。これにより、光電変換部の遮
光状態を連続することが可能になり、遮光膜の配置の自
由度が増し、素子設計の自由度向上を図ることができ、
製造コストの低減を図ることができる。
の遮光状態を連続するために、光電変換部における金属
またはポリシリコンからなる配線層と、前記遮光膜との
一部には、平面視して重ね合わせられる重ね合わせ部が
設けられることができる。これにより、光電変換部の遮
光状態を連続することが可能になり、遮光膜の配置の自
由度が増し、素子設計の自由度向上を図ることができ、
製造コストの低減を図ることができる。
【００３３】また、本発明の前記複数の遮光膜が、前記
遮光層との境界部分を有する部分と、これより下側に位
置し前記光電変換領域に対する光線入射領域を規定する
部分と、を有することにより、前記遮光層との境界部分
においては、より前記遮光層に近づいた位置に遮光膜を
設けることができ、また、前記光電変換領域に対する光
線入射領域を規定する部分においては、より前記光電変
換領域に近づいた位置に遮光膜を設けることができ、こ
れら双方の部分において、遮光膜と前記遮光層との距
離、および、遮光膜と光電変換領域との間隔を減少し
て、光電変換領域以外の部分に入射する可能性を低減し
てその結果生じる偽信号を低減することが可能となると
ともに、この偽信号が隣接する他の光電変換領域あるい
は出力回路等の拡散層などにトラップされ、映像信号の
Ｓ／Ｎ比が劣化することを防止することが可能となる。
遮光層との境界部分を有する部分と、これより下側に位
置し前記光電変換領域に対する光線入射領域を規定する
部分と、を有することにより、前記遮光層との境界部分
においては、より前記遮光層に近づいた位置に遮光膜を
設けることができ、また、前記光電変換領域に対する光
線入射領域を規定する部分においては、より前記光電変
換領域に近づいた位置に遮光膜を設けることができ、こ
れら双方の部分において、遮光膜と前記遮光層との距
離、および、遮光膜と光電変換領域との間隔を減少し
て、光電変換領域以外の部分に入射する可能性を低減し
てその結果生じる偽信号を低減することが可能となると
ともに、この偽信号が隣接する他の光電変換領域あるい
は出力回路等の拡散層などにトラップされ、映像信号の
Ｓ／Ｎ比が劣化することを防止することが可能となる。
【００３４】また、遮光層を光透過性が低いか光吸収性
が高く充分な遮光性を有する単層あるいは複数層から構
成し、この遮光層を論理回路部の最上層側に設けかつ光
電変換部側に延長することにより、光電変換部と論理回
路部との境界部分における重ね合わせ部を拡大して、遮
光性を向上することが可能となる。また、遮光層を、光
透過性を有する材料に顔料等を混入して光透過性を低下
あるいは透過する光の波長を限定したものとし、これ
を、光電変換領域に対応する位置に設けられるフィルタ
（カラーフィルタ、ブラックフィルタ）と同一プロセス
により製造することにより、製造工程を削減し、プロセ
ス的な負荷の低減を図り、製造コストの削減を図ること
が可能である。
が高く充分な遮光性を有する単層あるいは複数層から構
成し、この遮光層を論理回路部の最上層側に設けかつ光
電変換部側に延長することにより、光電変換部と論理回
路部との境界部分における重ね合わせ部を拡大して、遮
光性を向上することが可能となる。また、遮光層を、光
透過性を有する材料に顔料等を混入して光透過性を低下
あるいは透過する光の波長を限定したものとし、これ
を、光電変換領域に対応する位置に設けられるフィルタ
（カラーフィルタ、ブラックフィルタ）と同一プロセス
により製造することにより、製造工程を削減し、プロセ
ス的な負荷の低減を図り、製造コストの削減を図ること
が可能である。
【００３５】
【発明の実施の形態】以下、本発明に係る固体撮像装置
の第１実施形態を、図面に基づいて説明する。図１は、
本実施形態の固体撮像装置を示す模式側断面図、図２
（ａ）（ｂ）は、図１における光電変換領域および遮光
膜を示す模式拡大側断面図である。
の第１実施形態を、図面に基づいて説明する。図１は、
本実施形態の固体撮像装置を示す模式側断面図、図２
（ａ）（ｂ）は、図１における光電変換領域および遮光
膜を示す模式拡大側断面図である。
【００３６】本実施形態における固体撮像装置として
は、図１２に示したようなアクティブ型ＸＹアドレス方
式のＣＭＯＳセンサ１００とされる。このようなＣＭＯ
Ｓセンサ１００には、各画素に対応する基本セルが数百
個×数百個程度配列されているイメージセンサ部（光電
変換部）１０１，タイミング発生部１０２，画素の出力
を選択する垂直走査部１０３および水平走査部１０４，
アナログ信号処理部１０５，アナログ／デジタル変換を
おこなうＡ／Ｄ部（Ａ／Ｄ変換部）１０９，デジタル化
された信号を出力信号に変換するデジタル信号処理部１
０７，デジタル画像データを外部に出力し、また、外部
からのコマンドデータを受け取るインタフェイス部（Ｉ
Ｆ部）１０８が設けられる。
は、図１２に示したようなアクティブ型ＸＹアドレス方
式のＣＭＯＳセンサ１００とされる。このようなＣＭＯ
Ｓセンサ１００には、各画素に対応する基本セルが数百
個×数百個程度配列されているイメージセンサ部（光電
変換部）１０１，タイミング発生部１０２，画素の出力
を選択する垂直走査部１０３および水平走査部１０４，
アナログ信号処理部１０５，アナログ／デジタル変換を
おこなうＡ／Ｄ部（Ａ／Ｄ変換部）１０９，デジタル化
された信号を出力信号に変換するデジタル信号処理部１
０７，デジタル画像データを外部に出力し、また、外部
からのコマンドデータを受け取るインタフェイス部（Ｉ
Ｆ部）１０８が設けられる。
【００３７】イメージセンサ部１０１は、後述するよう
にＣＭＯＳセンサの基本セルの集合体とされており、垂
直走査部１０３は、イメージセンサ部１０１の基本セル
を垂直走査制御するためのものであり、水平走査部１０
４は、イメージセンサ部１０１の基本セルを水平走査制
御するためのものであり、これらは、タイミング発生部
１０２の出力するタイミング信号によってそれぞれの走
査制御をおこなうものとされる。
にＣＭＯＳセンサの基本セルの集合体とされており、垂
直走査部１０３は、イメージセンサ部１０１の基本セル
を垂直走査制御するためのものであり、水平走査部１０
４は、イメージセンサ部１０１の基本セルを水平走査制
御するためのものであり、これらは、タイミング発生部
１０２の出力するタイミング信号によってそれぞれの走
査制御をおこなうものとされる。
【００３８】アナログ信号処理部１０５は、このイメー
ジセンサ部１０１から読み出された画像信号に対して所
要の信号処理をしてＡ／Ｄ変換部１０９に出力し、Ａ／
Ｄ変換部１０９は、この画像信号をデジタル信号に変換
してデジタル信号処理部１０７に出力し、デジタル信号
処理部１０７は、この画像信号をインタフェイス部１０
８に出力するものとされる。
ジセンサ部１０１から読み出された画像信号に対して所
要の信号処理をしてＡ／Ｄ変換部１０９に出力し、Ａ／
Ｄ変換部１０９は、この画像信号をデジタル信号に変換
してデジタル信号処理部１０７に出力し、デジタル信号
処理部１０７は、この画像信号をインタフェイス部１０
８に出力するものとされる。
【００３９】インタフェイス部１０８は、デジタル信号
処理部１０７を介して出力されるデジタル画像データを
外部に出力するとともに、外部からのコマンドを入力す
ることができ、これによりコマンド対応に撮像素子１０
０のモードや出力信号形態、信号出力タイミングなどを
コントロールできるように、受けたコマンド対応の制御
をおこなうように各構成要素の制御をおこなうものとさ
れている。
処理部１０７を介して出力されるデジタル画像データを
外部に出力するとともに、外部からのコマンドを入力す
ることができ、これによりコマンド対応に撮像素子１０
０のモードや出力信号形態、信号出力タイミングなどを
コントロールできるように、受けたコマンド対応の制御
をおこなうように各構成要素の制御をおこなうものとさ
れている。
【００４０】ここで、垂直走査部１０３，水平走査部１
０４，Ａ／Ｄ変換部１０９，デジタル信号処理部１０
７，インタフェイス部１０８等は、論理回路部１０６を
構成している。また、デジタル信号処理部１０７は、メ
モリ部を伴い、このメモリ部を、信号処理に必要な１あ
るいは複数のライン、１あるいは複数のブロック、１あ
るいは複数のフレーム分の画像データを記憶し、これを
デジタル信号回路１０７の信号処理に利用する構成とす
ることもでき、また、タイミング発生部１０２を垂直走
査部１０３，水平走査部１０４等に組み込む構成とする
こともできる。
０４，Ａ／Ｄ変換部１０９，デジタル信号処理部１０
７，インタフェイス部１０８等は、論理回路部１０６を
構成している。また、デジタル信号処理部１０７は、メ
モリ部を伴い、このメモリ部を、信号処理に必要な１あ
るいは複数のライン、１あるいは複数のブロック、１あ
るいは複数のフレーム分の画像データを記憶し、これを
デジタル信号回路１０７の信号処理に利用する構成とす
ることもでき、また、タイミング発生部１０２を垂直走
査部１０３，水平走査部１０４等に組み込む構成とする
こともできる。
【００４１】図１ないし図２において、符号１０は本実
施形態における固体撮像装置の基本セルであるＣＭＯＳ
センサである。このＣＭＯＳセンサ１０は、図１に示す
ように、イメージセンサ部１０１に設けられるととも
に、論理回路部１０６に隣接している。イメージセンサ
部１０１に位置するＣＭＯＳセンサ１０としては、Ｐ型
シリコン基板（半導体基板）１１にＰ型ウェル１２が設
けられ、このＰ型ウェル１２に、素子分離のための素子
分離領域１３、フォトダイオードとなるＮ型領域（光電
変換領域）１４、リセットドレインとなる（拡散層）Ｎ
+ 型領域１５、後述するソースフォロワアンプのＭＯＳ
ＦＥＴのソースまたはドレインとなるＮ+ 型領域１５
Ａ、ソースフォロワアンプのＭＯＳＦＥＴのソースまた
はドレインかつ水平選択スイッチとしてのＭＯＳＦＥＴ
のソースまたはドレインとなるＮ+ 型領域１５Ｂ、負荷
ＭＯＳＦＥＴのソースまたはドレインとなるＰ型領域１
５Ｃが設けられる。
施形態における固体撮像装置の基本セルであるＣＭＯＳ
センサである。このＣＭＯＳセンサ１０は、図１に示す
ように、イメージセンサ部１０１に設けられるととも
に、論理回路部１０６に隣接している。イメージセンサ
部１０１に位置するＣＭＯＳセンサ１０としては、Ｐ型
シリコン基板（半導体基板）１１にＰ型ウェル１２が設
けられ、このＰ型ウェル１２に、素子分離のための素子
分離領域１３、フォトダイオードとなるＮ型領域（光電
変換領域）１４、リセットドレインとなる（拡散層）Ｎ
+ 型領域１５、後述するソースフォロワアンプのＭＯＳ
ＦＥＴのソースまたはドレインとなるＮ+ 型領域１５
Ａ、ソースフォロワアンプのＭＯＳＦＥＴのソースまた
はドレインかつ水平選択スイッチとしてのＭＯＳＦＥＴ
のソースまたはドレインとなるＮ+ 型領域１５Ｂ、負荷
ＭＯＳＦＥＴのソースまたはドレインとなるＰ型領域１
５Ｃが設けられる。
【００４２】光電変換領域１４とリセットドレイン領域
１５との間にはその上側に、ゲートＳｉＯ2 膜１６を介
してポリシリコンからなるリセットゲート１７が設けら
れ、リセットドレイン領域１５とＮ+ 型領域１５Ａとの
間にはその上側に、ゲートＳｉＯ2 膜１６Ａを介してソ
ースフォロワアンプのＭＯＳＦＥＴのゲート１７Ａ、が
設けられ、Ｎ+ 型領域１５ＡとＮ+ 型領域１５Ｂとの間
にはその上側に、ゲートＳｉＯ2 膜１６Ｂを介して水平
選択スイッチとしてのＭＯＳＦＥＴのゲート１７Ｂが設
けられる。
１５との間にはその上側に、ゲートＳｉＯ2 膜１６を介
してポリシリコンからなるリセットゲート１７が設けら
れ、リセットドレイン領域１５とＮ+ 型領域１５Ａとの
間にはその上側に、ゲートＳｉＯ2 膜１６Ａを介してソ
ースフォロワアンプのＭＯＳＦＥＴのゲート１７Ａ、が
設けられ、Ｎ+ 型領域１５ＡとＮ+ 型領域１５Ｂとの間
にはその上側に、ゲートＳｉＯ2 膜１６Ｂを介して水平
選択スイッチとしてのＭＯＳＦＥＴのゲート１７Ｂが設
けられる。
【００４３】リセットゲート１７、ゲート１７Ａ、ゲー
ト１７Ｂには、それぞれ配線層１８Ａ，配線層１８Ｂ，
配線層１８Ｃが接続され、リセットドレイン領域１５に
は電源電圧ＶＤＤが印加される配線層１９Ａが接続さ
れ、Ｎ+ 型領域１５Ｂには、出力端子ＶＯＵＴに接続さ
れる配線層１９Ｂが接続されている。ここで、ゲートＳ
ｉＯ2 膜１６，ゲートＳｉＯ2 膜１６Ａ，ゲートＳｉＯ
2 膜１６Ｂは、光電変換領域１４の光線入射側表面と等
しい光電変換領域１４からの光線入射方向距離、つま
り、上側表面に接する位置と等しい高さに配置されてい
る。また、リセットゲート１７、ゲート１７Ａ、ゲート
１７Ｂは、光線入射方向におけるゲートＳｉＯ2 膜１
６，ゲートＳｉＯ2 膜１６Ａ，ゲートＳｉＯ2 膜１６Ｂ
の光電変換領域１４からの位置よりも上側で、かつ、そ
れぞれ同一高さに配置されている。この、リセットゲー
ト１７、ゲート１７Ａ、ゲート１７Ｂの上側位置には、
イメージセンサ部１０１を覆う遮光膜２４が設けられ、
この遮光膜２４の上側には、光線入射方向における同一
位置つまり、同一高さの配線層１８Ａ，１８Ｂ，１８Ｃ
およびこれらより上側に位置し同一高さの配線層１９
Ａ，１９Ｂが設けられている。
ト１７Ｂには、それぞれ配線層１８Ａ，配線層１８Ｂ，
配線層１８Ｃが接続され、リセットドレイン領域１５に
は電源電圧ＶＤＤが印加される配線層１９Ａが接続さ
れ、Ｎ+ 型領域１５Ｂには、出力端子ＶＯＵＴに接続さ
れる配線層１９Ｂが接続されている。ここで、ゲートＳ
ｉＯ2 膜１６，ゲートＳｉＯ2 膜１６Ａ，ゲートＳｉＯ
2 膜１６Ｂは、光電変換領域１４の光線入射側表面と等
しい光電変換領域１４からの光線入射方向距離、つま
り、上側表面に接する位置と等しい高さに配置されてい
る。また、リセットゲート１７、ゲート１７Ａ、ゲート
１７Ｂは、光線入射方向におけるゲートＳｉＯ2 膜１
６，ゲートＳｉＯ2 膜１６Ａ，ゲートＳｉＯ2 膜１６Ｂ
の光電変換領域１４からの位置よりも上側で、かつ、そ
れぞれ同一高さに配置されている。この、リセットゲー
ト１７、ゲート１７Ａ、ゲート１７Ｂの上側位置には、
イメージセンサ部１０１を覆う遮光膜２４が設けられ、
この遮光膜２４の上側には、光線入射方向における同一
位置つまり、同一高さの配線層１８Ａ，１８Ｂ，１８Ｃ
およびこれらより上側に位置し同一高さの配線層１９
Ａ，１９Ｂが設けられている。
【００４４】このＣＭＯＳセンサ１０においては、光電
変換領域１４がソースフォロワアンプを構成するＭＯＳ
ＦＥＴのゲート１７Ａに対して配線層１８Ｂ等によって
接続され、このＭＯＳＦＥＴのソースまたはドレインと
なるＮ+ 型領域１５Ａが水平選択スイッチとしてのＭＯ
ＳＦＥＴ２３のソースまたはドレインと連続とされてこ
れらが接続されており、このＭＯＳＦＥＴのソースまた
はドレインとなるＮ+型領域１５Ｂがソースフォロワア
ンプを形成する負荷ＭＯＳＦＥＴのソースまたはドレイ
ンと連続とされてこれらが接統されている。これらＭＯ
ＳＦＥＴの双方のソースまたはドレインとなるＮ+ 型領
域１５Ｂには、配線層１９Ｂを介して暗出力転送ＭＯＳ
ＦＥＴおよび明出力転送ＭＯＳＦＥＴのそれぞれのソー
スまたはドレインが接続されて、これら暗出力転送ＭＯ
ＳＦＥＴおよび明出力転送ＭＯＳＦＥＴのソースまたは
ドレインにはそれぞれ暗出力蓄積容量および明出力蓄積
容量が接続されている。
変換領域１４がソースフォロワアンプを構成するＭＯＳ
ＦＥＴのゲート１７Ａに対して配線層１８Ｂ等によって
接続され、このＭＯＳＦＥＴのソースまたはドレインと
なるＮ+ 型領域１５Ａが水平選択スイッチとしてのＭＯ
ＳＦＥＴ２３のソースまたはドレインと連続とされてこ
れらが接続されており、このＭＯＳＦＥＴのソースまた
はドレインとなるＮ+型領域１５Ｂがソースフォロワア
ンプを形成する負荷ＭＯＳＦＥＴのソースまたはドレイ
ンと連続とされてこれらが接統されている。これらＭＯ
ＳＦＥＴの双方のソースまたはドレインとなるＮ+ 型領
域１５Ｂには、配線層１９Ｂを介して暗出力転送ＭＯＳ
ＦＥＴおよび明出力転送ＭＯＳＦＥＴのそれぞれのソー
スまたはドレインが接続されて、これら暗出力転送ＭＯ
ＳＦＥＴおよび明出力転送ＭＯＳＦＥＴのソースまたは
ドレインにはそれぞれ暗出力蓄積容量および明出力蓄積
容量が接続されている。
【００４５】論理回路部１０６は、図１に示すように、
例えばイメージセンサ部１０１のＣＭＯＳセンサ１０に
隣接し、この部分には、Ｐ型シリコン基板１１に、Ｐ型
ウェル３２Ａ、Ｎ型ウェル３２Ｂが設けられ、このＰ型
ウェル３２Ａ、Ｎ型ウェル３２Ｂに、それぞれ拡散層と
なるＮ+ 型領域３３Ａ、Ｐ+ 型領域３３Ｂが設けられ、
この上部に、ゲートＳｉＯ2 膜を介してポリシリコンか
らなるゲート３４Ａ，３４Ｂが設けられ、これらの上側
に、配線層となる金属膜３５Ａ，３５Ｂ，３６Ａ，３６
Ｂが設けられ、最上部に、これらを覆う遮光層２０が設
けられている。
例えばイメージセンサ部１０１のＣＭＯＳセンサ１０に
隣接し、この部分には、Ｐ型シリコン基板１１に、Ｐ型
ウェル３２Ａ、Ｎ型ウェル３２Ｂが設けられ、このＰ型
ウェル３２Ａ、Ｎ型ウェル３２Ｂに、それぞれ拡散層と
なるＮ+ 型領域３３Ａ、Ｐ+ 型領域３３Ｂが設けられ、
この上部に、ゲートＳｉＯ2 膜を介してポリシリコンか
らなるゲート３４Ａ，３４Ｂが設けられ、これらの上側
に、配線層となる金属膜３５Ａ，３５Ｂ，３６Ａ，３６
Ｂが設けられ、最上部に、これらを覆う遮光層２０が設
けられている。
【００４６】ここで、ゲート３４Ａ，３４Ｂは、光線入
射方向におけるゲートＳｉＯ2 膜１６，ゲートＳｉＯ2
膜１６Ａ，ゲートＳｉＯ2 膜１６Ｂの光電変換領域１４
よりも離間した位置で、かつ、光線入射方向におけるリ
セットゲート１７、ゲート１７Ａ、ゲート１７Ｂと等し
い光電変換領域１４からの距離、つまり、ゲートＳｉＯ
2 膜１６，ゲートＳｉＯ2 膜１６Ａ，ゲートＳｉＯ2 膜
１６Ｂより上側で、リセットゲート１７、ゲート１７
Ａ、ゲート１７Ｂと等しい高さとされ、かつ、それぞれ
が、同一高さに配置されている。また、配線層３５Ａ，
３５Ｂは遮光膜２４と等しい高さで、かつ、それぞれ同
一高さに配置されており、これら配線層３５Ａ，３５Ｂ
と遮光膜２４とは、第１金属層を形成している。また、
配線層３６Ａ，３６Ｂは、配線層１８Ａ，１８Ｂ，１８
Ｃと等しい高さで、かつ、それぞれ同一高さに配置され
ており、これら配線層３６Ａ，３６Ｂと、配線層１８
Ａ，１８Ｂ，１８Ｃとは、第２金属層を形成している。
そして、遮光層２０は、配線層１９Ａ，１９Ｂと等しい
高さに配置されており、これら遮光層２０と配線層１９
Ａ，１９Ｂとは、第３金属層を形成している。
射方向におけるゲートＳｉＯ2 膜１６，ゲートＳｉＯ2
膜１６Ａ，ゲートＳｉＯ2 膜１６Ｂの光電変換領域１４
よりも離間した位置で、かつ、光線入射方向におけるリ
セットゲート１７、ゲート１７Ａ、ゲート１７Ｂと等し
い光電変換領域１４からの距離、つまり、ゲートＳｉＯ
2 膜１６，ゲートＳｉＯ2 膜１６Ａ，ゲートＳｉＯ2 膜
１６Ｂより上側で、リセットゲート１７、ゲート１７
Ａ、ゲート１７Ｂと等しい高さとされ、かつ、それぞれ
が、同一高さに配置されている。また、配線層３５Ａ，
３５Ｂは遮光膜２４と等しい高さで、かつ、それぞれ同
一高さに配置されており、これら配線層３５Ａ，３５Ｂ
と遮光膜２４とは、第１金属層を形成している。また、
配線層３６Ａ，３６Ｂは、配線層１８Ａ，１８Ｂ，１８
Ｃと等しい高さで、かつ、それぞれ同一高さに配置され
ており、これら配線層３６Ａ，３６Ｂと、配線層１８
Ａ，１８Ｂ，１８Ｃとは、第２金属層を形成している。
そして、遮光層２０は、配線層１９Ａ，１９Ｂと等しい
高さに配置されており、これら遮光層２０と配線層１９
Ａ，１９Ｂとは、第３金属層を形成している。
【００４７】遮光膜２４は、例えばＡｌからなる金属と
され、図１，図２に示すように、光電変換領域１４の上
方に開口部２３’を有してイメージセンサ部１０１を覆
う状態とされ、かつ、光線入射方向における遮光層２０
と光電変換領域１４との中間に位置し、この光電変換領
域１４から遮光膜２４までの距離がＬ’に設定されるよ
うに、複数の配線層１８Ａ，１８Ｂ，１８Ｃ，１９Ａ，
１９Ｂ，１９Ｃよりも光電変換領域１４側に位置し第１
金属層として設けられている。この遮光膜２４は、開口
部２３’により、前記光電変換領域１４周辺部に対して
入射光を遮光して光入射領域を規定するよう前記光電変
換領域１４の全周を囲んでその周囲に位置するととも
に、イメージセンサ部１０１を覆って、光電変換領域１
４以外のイメージセンサ部１０１に対する光入射を規制
している。
され、図１，図２に示すように、光電変換領域１４の上
方に開口部２３’を有してイメージセンサ部１０１を覆
う状態とされ、かつ、光線入射方向における遮光層２０
と光電変換領域１４との中間に位置し、この光電変換領
域１４から遮光膜２４までの距離がＬ’に設定されるよ
うに、複数の配線層１８Ａ，１８Ｂ，１８Ｃ，１９Ａ，
１９Ｂ，１９Ｃよりも光電変換領域１４側に位置し第１
金属層として設けられている。この遮光膜２４は、開口
部２３’により、前記光電変換領域１４周辺部に対して
入射光を遮光して光入射領域を規定するよう前記光電変
換領域１４の全周を囲んでその周囲に位置するととも
に、イメージセンサ部１０１を覆って、光電変換領域１
４以外のイメージセンサ部１０１に対する光入射を規制
している。
【００４８】ここで、遮光膜２４から光電変換領域１４
までの距離がＬ’に設定されており、この距離Ｌ’が図
１５に示した遮光膜２１から光電変換領域１４までの距
離Ｌ 0 に比べて小さいため、開口部２３’の寸法（例え
ば幅Ｗ’）は、図２（ａ）（ｂ）に示すように、図１５
に示した遮光膜２１の開口部２３の寸法（例えば幅
Ｗ 0 ）および、光電変換領域１４の寸法（例えば幅
Ｗ14）に対して、 Ｗ0 ≦ Ｗ’＜ Ｗ14 となるように設定することができる。
までの距離がＬ’に設定されており、この距離Ｌ’が図
１５に示した遮光膜２１から光電変換領域１４までの距
離Ｌ 0 に比べて小さいため、開口部２３’の寸法（例え
ば幅Ｗ’）は、図２（ａ）（ｂ）に示すように、図１５
に示した遮光膜２１の開口部２３の寸法（例えば幅
Ｗ 0 ）および、光電変換領域１４の寸法（例えば幅
Ｗ14）に対して、 Ｗ0 ≦ Ｗ’＜ Ｗ14 となるように設定することができる。
【００４９】この遮光膜２４は、図１に示すように、イ
メージセンサ部１０１と前記論理回路部１０６との境界
部分において、平面視して重ね合わせられる重ね合わせ
部Ｓを有するように遮光層２０の下側に位置する重なり
部２４ｓを有し、この遮光層２０と重なり部２４ｓとが
充分な遮光性をもつために、光線入射方向と直交する方
向に所定の寸法を有する、つまり、遮光層２０と重なり
部２４ｓとが平面視して充分重なり合っているために、
イメージセンサ部１４と前記論理回路部１０１との境界
部分において遮光状態を連続するよう設けられる。
メージセンサ部１０１と前記論理回路部１０６との境界
部分において、平面視して重ね合わせられる重ね合わせ
部Ｓを有するように遮光層２０の下側に位置する重なり
部２４ｓを有し、この遮光層２０と重なり部２４ｓとが
充分な遮光性をもつために、光線入射方向と直交する方
向に所定の寸法を有する、つまり、遮光層２０と重なり
部２４ｓとが平面視して充分重なり合っているために、
イメージセンサ部１４と前記論理回路部１０１との境界
部分において遮光状態を連続するよう設けられる。
【００５０】このような構成のＣＭＯＳセンサ１０は次
のように動作する。すなわち、まず、リセットゲート１
７にハイパルスφR を印加することにより、光電変換領
域１４の電位を電源電圧ＶＤＤにセットして、この光電
変換領域１４の信号電荷をリセットする。次に、ブルー
ミング防止のためリセットゲート１７にローパルスφR
を印加する。
のように動作する。すなわち、まず、リセットゲート１
７にハイパルスφR を印加することにより、光電変換領
域１４の電位を電源電圧ＶＤＤにセットして、この光電
変換領域１４の信号電荷をリセットする。次に、ブルー
ミング防止のためリセットゲート１７にローパルスφR
を印加する。
【００５１】信号電荷蓄積中、遮光膜２４の開口部２
３’に入射位置を規定されて入射した光により光電変換
領域１４下側の領域において電子・正孔対が発生する
と、光電変換領域１４下の空乏層中に電子が蓄積されて
いき、正孔はＰ型ウェル１２を通して排出される。この
光電変換領域１４下側のＰ型ウェル１２に形成される空
乏層と、浮遊拡散層となるＮ+ 型領域１５との間には、
制御用ＭＯＳＦＥＴ２１による電位障壁Ｂが形成されて
いるため、光電荷蓄積中においては、電子は光電変換領
域１４下に存在している。
３’に入射位置を規定されて入射した光により光電変換
領域１４下側の領域において電子・正孔対が発生する
と、光電変換領域１４下の空乏層中に電子が蓄積されて
いき、正孔はＰ型ウェル１２を通して排出される。この
光電変換領域１４下側のＰ型ウェル１２に形成される空
乏層と、浮遊拡散層となるＮ+ 型領域１５との間には、
制御用ＭＯＳＦＥＴ２１による電位障壁Ｂが形成されて
いるため、光電荷蓄積中においては、電子は光電変換領
域１４下に存在している。
【００５２】続いて、蓄積された電子数に応じて光電変
換領域１４の電位が変動し、この電位変化をソースフォ
ロワ動作でソースフォロワアンプＭＯＳＦＥＴのソース
（Ｎ + 型領域）１５を介して水平選択スイッチＭＯＳＦ
ＥＴのドレイン（Ｎ+ 型領域）１５Ｂへ出力し、ソース
フォロワアンプの出力端子とされる配線層１９Ｂから出
力することにより、線型性の良い光電変換特性を得るこ
とができる。
換領域１４の電位が変動し、この電位変化をソースフォ
ロワ動作でソースフォロワアンプＭＯＳＦＥＴのソース
（Ｎ + 型領域）１５を介して水平選択スイッチＭＯＳＦ
ＥＴのドレイン（Ｎ+ 型領域）１５Ｂへ出力し、ソース
フォロワアンプの出力端子とされる配線層１９Ｂから出
力することにより、線型性の良い光電変換特性を得るこ
とができる。
【００５３】ここで、浮遊拡散層となるＮ+ 型領域１５
において、リセットによるｋＴＣノイズが発生するが、
これは信号電子転送前の暗時出力をサンブリングして蓄
積しておき、明時出力との差を取ることにより除去する
ことができる。
において、リセットによるｋＴＣノイズが発生するが、
これは信号電子転送前の暗時出力をサンブリングして蓄
積しておき、明時出力との差を取ることにより除去する
ことができる。
【００５４】このとき、遮光膜２４側から入射してきた
入射光２５’が、図２（ａ）（ｂ）に示すように、光電
変換領域１４の周辺部においては、この遮光膜２４の開
口部２３’によってその縁部が遮光されて、光電変換領
域１４に入射する光入射領域が規定される。ここで、図
１および図２に示すように、開口部２３’を規定する遮
光膜２４とＰ型シリコン基板１１上の光電変換領域１４
との間隔Ｌ’と、図１５に示した開口部２３を規定する
遮光膜２１と光電変換領域１４との間隔Ｌ0 との関係
は、 Ｌ’＜Ｌ0 となっており、入射光２５’が開口部２３’によって規
定された後に、回折効果により拡散してゆく距離が短く
なっている。
入射光２５’が、図２（ａ）（ｂ）に示すように、光電
変換領域１４の周辺部においては、この遮光膜２４の開
口部２３’によってその縁部が遮光されて、光電変換領
域１４に入射する光入射領域が規定される。ここで、図
１および図２に示すように、開口部２３’を規定する遮
光膜２４とＰ型シリコン基板１１上の光電変換領域１４
との間隔Ｌ’と、図１５に示した開口部２３を規定する
遮光膜２１と光電変換領域１４との間隔Ｌ0 との関係
は、 Ｌ’＜Ｌ0 となっており、入射光２５’が開口部２３’によって規
定された後に、回折効果により拡散してゆく距離が短く
なっている。
【００５５】また、前記遮光膜２４が、図２（ａ）に示
すように、前記論理回路部１０６の遮光層２０よりも下
側に位置し、この遮光膜２４の開口部２３’によって前
記光電変換領域１４周辺部に対して入射する入射光を遮
光して光入射領域を規定する。ここで、光電変換領域１
４に入射する光量が、これらの開口部の寸法に比例する
ために、遮光膜２４の開口部２３’の寸法（例えば幅
Ｗ’）が、図１５に示した遮光膜２１の開口部２３の寸
法（例えば幅Ｗ0 ）に対して、 Ｗ0 ＝ Ｗ’ となるように設定されている。その結果、光の回折効果
により光電変換領域１４の周辺部に入射する光量を低減
することができるとともに、この回折光による光電変換
で発生する偽信号の発生を低減することができ、映像信
号のＳ／Ｎ比を向上することができる。
すように、前記論理回路部１０６の遮光層２０よりも下
側に位置し、この遮光膜２４の開口部２３’によって前
記光電変換領域１４周辺部に対して入射する入射光を遮
光して光入射領域を規定する。ここで、光電変換領域１
４に入射する光量が、これらの開口部の寸法に比例する
ために、遮光膜２４の開口部２３’の寸法（例えば幅
Ｗ’）が、図１５に示した遮光膜２１の開口部２３の寸
法（例えば幅Ｗ0 ）に対して、 Ｗ0 ＝ Ｗ’ となるように設定されている。その結果、光の回折効果
により光電変換領域１４の周辺部に入射する光量を低減
することができるとともに、この回折光による光電変換
で発生する偽信号の発生を低減することができ、映像信
号のＳ／Ｎ比を向上することができる。
【００５６】この際、論理回路部１０６との位置関係を
考慮して、前記遮光膜２４が、前記イメージセンサ部１
０１を覆うとともに、このイメージセンサ部１０１と論
理回路部１０６との境界部分で、平面視して重ね合わせ
られる重ね合わせ部Ｓを有して遮光状態を連続するよう
設けられることにより、論理回路部１０６における根本
的な設計変更をおこなわずに、半導体基板１１上にイメ
ージセンサ部１０１と論理回路部１０６とを同一プロセ
スにより形成することが可能となる。これにより、光入
射領域１４を規定する際における規定状態および配線層
等の配置状態における可変性を向上することができ、光
入射領域１４を規定した遮光膜２４の部分から光電変換
領域１４までの距離を効果的に短縮することができ、同
一プロセスにより製造されるべき論理回路部１０６にお
ける配線層等の選択肢を増加することができる。
考慮して、前記遮光膜２４が、前記イメージセンサ部１
０１を覆うとともに、このイメージセンサ部１０１と論
理回路部１０６との境界部分で、平面視して重ね合わせ
られる重ね合わせ部Ｓを有して遮光状態を連続するよう
設けられることにより、論理回路部１０６における根本
的な設計変更をおこなわずに、半導体基板１１上にイメ
ージセンサ部１０１と論理回路部１０６とを同一プロセ
スにより形成することが可能となる。これにより、光入
射領域１４を規定する際における規定状態および配線層
等の配置状態における可変性を向上することができ、光
入射領域１４を規定した遮光膜２４の部分から光電変換
領域１４までの距離を効果的に短縮することができ、同
一プロセスにより製造されるべき論理回路部１０６にお
ける配線層等の選択肢を増加することができる。
【００５７】あるいは、前記遮光膜２４が、図２（ｂ）
に示すように、前記論理回路部１０６の遮光層２０より
も下側に位置し、図１５に示した遮光層２１の開口部２
３よりも外側に位置する開口部２３’を有し、この遮光
膜２４の開口部２３’によって前記光電変換領域１４周
辺部に対して入射する入射光を遮光して光入射領域を規
定することもできる。この場合には、光電変換領域１４
に入射する光量が、これらの開口部の寸法に比例するた
めに、遮光膜２４の開口部２３’の寸法（例えば幅
Ｗ’）が、図１５に示した遮光膜２１の開口部２３の寸
法（例えば幅Ｗ0 ）に対して、 Ｗ0 ＜ Ｗ’ となるように設定できることにより、遮光膜２４の開口
部２３’を入射光が通過する場合には、図１５に示した
開口部２３を通過する場合に比べて、光電変換領域１４
に入射する光量を増大することができ、感度の低下を防
止することができる。
に示すように、前記論理回路部１０６の遮光層２０より
も下側に位置し、図１５に示した遮光層２１の開口部２
３よりも外側に位置する開口部２３’を有し、この遮光
膜２４の開口部２３’によって前記光電変換領域１４周
辺部に対して入射する入射光を遮光して光入射領域を規
定することもできる。この場合には、光電変換領域１４
に入射する光量が、これらの開口部の寸法に比例するた
めに、遮光膜２４の開口部２３’の寸法（例えば幅
Ｗ’）が、図１５に示した遮光膜２１の開口部２３の寸
法（例えば幅Ｗ0 ）に対して、 Ｗ0 ＜ Ｗ’ となるように設定できることにより、遮光膜２４の開口
部２３’を入射光が通過する場合には、図１５に示した
開口部２３を通過する場合に比べて、光電変換領域１４
に入射する光量を増大することができ、感度の低下を防
止することができる。
【００５８】また、遮光膜２４と遮光層２０との境界部
分においては、図１に示すように、遮光状態を連続する
ために重ね合わせ部Ｓが設けられている。この重ね合わ
せ部Ｓにおいては、これらの層間に進入する光が半導体
基板１１側に到達しないように、遮光膜２４と遮光層２
０とを平面視して重ねる構成とされている。このため、
遮光膜２４と遮光層２０との境界部分において、前記光
電変換領域１４以外の部分に入射する光を遮光して、イ
メージセンサ部１０１および論理回路部１０６における
遮光状態を連続することができる。
分においては、図１に示すように、遮光状態を連続する
ために重ね合わせ部Ｓが設けられている。この重ね合わ
せ部Ｓにおいては、これらの層間に進入する光が半導体
基板１１側に到達しないように、遮光膜２４と遮光層２
０とを平面視して重ねる構成とされている。このため、
遮光膜２４と遮光層２０との境界部分において、前記光
電変換領域１４以外の部分に入射する光を遮光して、イ
メージセンサ部１０１および論理回路部１０６における
遮光状態を連続することができる。
【００５９】ここで、ゲート１７Ｂと配線層１８Ｃと
は、遮光膜２４の上下に位置して半導体基板１１からの
高さ位置が異なっており、遮光膜２４を貫通してそれぞ
れを接続する必要がある。また、これらゲート１７Ｂ，
配線層１８Ｃは、遮光膜２４とは絶縁されている必要が
ある。このため、ゲート１７Ｂと配線層１８Ｃとの接続
部分においては、図３に示すように、遮光膜２４に開口
４０が設けられ、この開口４０付近に、配線４１，４
２，４３が設けられている。配線４１は、遮光膜２４と
同一高さに位置しかつ同一プロセスで形成されて遮光膜
２４とは絶縁するよう分離状態とされている。配線４
２，４３は、この配線４１の上下方向に接続されて、か
つ、それぞれゲート１７Ｂと配線層１８Ｃとに接続され
ている。これら配線４１，４２，４３により、ゲート１
７Ｂと配線層１８Ｃとが遮光膜２４の開口４０を貫通し
て接続されている。この際、配線層１８Ｃと遮光膜２４
とにおいては、図３に示すように、遮光状態を連続する
ために重ね合わせ部Ｓが設けられている。この重ね合わ
せ部Ｓにおいては、光が開口４０に進入しないようにし
て、光が半導体基板１１側に到達しないように、遮光膜
２４と配線層１８Ｃとを平面視して重ねる構成とされて
いる。このため、前記光電変換領域１４以外の部分に入
射する光を遮光して、イメージセンサ部１０１における
遮光状態を連続することができる。さらに、これ以外に
も遮光膜２４に開口を設ける必要がある場合には、上記
の配線層１８Ｃのように、重ね合わせ部を形成して前記
光電変換領域１４以外の部分に入射する光を遮光し、イ
メージセンサ部１０１における遮光状態を連続すること
ができる。
は、遮光膜２４の上下に位置して半導体基板１１からの
高さ位置が異なっており、遮光膜２４を貫通してそれぞ
れを接続する必要がある。また、これらゲート１７Ｂ，
配線層１８Ｃは、遮光膜２４とは絶縁されている必要が
ある。このため、ゲート１７Ｂと配線層１８Ｃとの接続
部分においては、図３に示すように、遮光膜２４に開口
４０が設けられ、この開口４０付近に、配線４１，４
２，４３が設けられている。配線４１は、遮光膜２４と
同一高さに位置しかつ同一プロセスで形成されて遮光膜
２４とは絶縁するよう分離状態とされている。配線４
２，４３は、この配線４１の上下方向に接続されて、か
つ、それぞれゲート１７Ｂと配線層１８Ｃとに接続され
ている。これら配線４１，４２，４３により、ゲート１
７Ｂと配線層１８Ｃとが遮光膜２４の開口４０を貫通し
て接続されている。この際、配線層１８Ｃと遮光膜２４
とにおいては、図３に示すように、遮光状態を連続する
ために重ね合わせ部Ｓが設けられている。この重ね合わ
せ部Ｓにおいては、光が開口４０に進入しないようにし
て、光が半導体基板１１側に到達しないように、遮光膜
２４と配線層１８Ｃとを平面視して重ねる構成とされて
いる。このため、前記光電変換領域１４以外の部分に入
射する光を遮光して、イメージセンサ部１０１における
遮光状態を連続することができる。さらに、これ以外に
も遮光膜２４に開口を設ける必要がある場合には、上記
の配線層１８Ｃのように、重ね合わせ部を形成して前記
光電変換領域１４以外の部分に入射する光を遮光し、イ
メージセンサ部１０１における遮光状態を連続すること
ができる。
【００６０】次に、本実施形態の固体撮像装置を製造す
る際には、まず、Ｐ型シリコン基板１１において、イメ
ージセンサ部１０１のＰ型ウェル１２および論理回路部
１０６のＰ型ウェル３２Ａ、Ｎ型ウェル３２Ｂを形成し
〔Ｐ型ウェル、Ｎ型ウェル形成工程〕、Ｐ型シリコン基
板１１にイメージセンサ部１０１のゲートＳｉＯ2 膜１
６，１６Ａ，１６Ｂおよび論理回路部１０６のゲートＳ
ｉＯ2 膜３４Ａ，３４Ｂを形成し〔ゲートＳｉＯ2 膜形
成工程〕、続いて、これらのＳｉＯ2 膜１６，１６Ａ，
１６Ｂ，３４Ａ，３４Ｂ上にイメージセンサ部１０１の
リセットゲート１７およびゲート１７Ａ，１７Ｂ、論理
回路部１０６のゲート３４Ａ，３４Ｂを形成し〔ゲート
形成工程〕、イメージセンサ部１０１のＰ型領域１３，
１５ｃ、論理回路部１０６のＰ+ 型領域３３ｂ等を形成
し〔Ｐ+ 型領域形成工程〕、イメージセンサ部１０１の
光電変換領域１４，リセットドレイン領域１５，Ｎ+ 型
領域１５Ａ，１５Ｂ、および、論理回路部１０６のＮ+
型領域３３Ａ等を形成する〔Ｎ+ 型領域形成工程〕。
る際には、まず、Ｐ型シリコン基板１１において、イメ
ージセンサ部１０１のＰ型ウェル１２および論理回路部
１０６のＰ型ウェル３２Ａ、Ｎ型ウェル３２Ｂを形成し
〔Ｐ型ウェル、Ｎ型ウェル形成工程〕、Ｐ型シリコン基
板１１にイメージセンサ部１０１のゲートＳｉＯ2 膜１
６，１６Ａ，１６Ｂおよび論理回路部１０６のゲートＳ
ｉＯ2 膜３４Ａ，３４Ｂを形成し〔ゲートＳｉＯ2 膜形
成工程〕、続いて、これらのＳｉＯ2 膜１６，１６Ａ，
１６Ｂ，３４Ａ，３４Ｂ上にイメージセンサ部１０１の
リセットゲート１７およびゲート１７Ａ，１７Ｂ、論理
回路部１０６のゲート３４Ａ，３４Ｂを形成し〔ゲート
形成工程〕、イメージセンサ部１０１のＰ型領域１３，
１５ｃ、論理回路部１０６のＰ+ 型領域３３ｂ等を形成
し〔Ｐ+ 型領域形成工程〕、イメージセンサ部１０１の
光電変換領域１４，リセットドレイン領域１５，Ｎ+ 型
領域１５Ａ，１５Ｂ、および、論理回路部１０６のＮ+
型領域３３Ａ等を形成する〔Ｎ+ 型領域形成工程〕。
【００６１】〔第１金属層形成工程〕次に、必要に応じ
て層間絶縁膜を形成した後、開口部２３’を有しイメー
ジセンサ部１０１を覆う遮光膜２４と、この遮光膜２４
と同一高さに位置する論理回路部１０６の配線層３５
Ａ，３５Ｂを所定のパターンとして光電変換領域１４か
らの高さがＬ’の位置に形成する。
て層間絶縁膜を形成した後、開口部２３’を有しイメー
ジセンサ部１０１を覆う遮光膜２４と、この遮光膜２４
と同一高さに位置する論理回路部１０６の配線層３５
Ａ，３５Ｂを所定のパターンとして光電変換領域１４か
らの高さがＬ’の位置に形成する。
【００６２】〔第２金属層形成工程〕続いて、必要に応
じて層間絶縁膜を形成し、その後、同一高さに配置され
ている論理回路部１０６の配線層３６Ａ，３６Ｂおよ
び、イメージセンサ部１０１の配線層１８Ａ，１８Ｂ，
１８Ｃを所定のパターンとして形成する。
じて層間絶縁膜を形成し、その後、同一高さに配置され
ている論理回路部１０６の配線層３６Ａ，３６Ｂおよ
び、イメージセンサ部１０１の配線層１８Ａ，１８Ｂ，
１８Ｃを所定のパターンとして形成する。
【００６３】〔第３金属層形成工程〕その後、必要に応
じて層間絶縁膜を形成し、その後、等しい高さに配置さ
れる論理回路部１０６の遮光層２０とイメージセンサ部
１０１の配線層１９Ａ，１９Ｂとを所定のパターンとし
て形成する。
じて層間絶縁膜を形成し、その後、等しい高さに配置さ
れる論理回路部１０６の遮光層２０とイメージセンサ部
１０１の配線層１９Ａ，１９Ｂとを所定のパターンとし
て形成する。
【００６４】このように、イメージセンサ部１０１と論
理回路部１０６との両方の領域において、同一高さにあ
るか、または、同一プロセスにより形成可能な複数の層
を、同一プロセスにより形成して、図１および図２に示
した固体撮像装置を製造する。
理回路部１０６との両方の領域において、同一高さにあ
るか、または、同一プロセスにより形成可能な複数の層
を、同一プロセスにより形成して、図１および図２に示
した固体撮像装置を製造する。
【００６５】本実施形態においては、〔ゲートＳｉＯ2
膜形成工程〕におけるイメージセンサ部１０１のゲート
ＳｉＯ2 膜１６，１６Ａ，１６Ｂ、および論理回路部１
０６のゲートＳｉＯ2 膜３４Ａ，３４Ｂ、〔ゲート形成
工程〕におけるイメージセンサ部１０１のリセットゲー
ト１７，ゲート１７Ａ，１７Ｂ、および論理回路部１０
６のゲート３４Ａ，３４Ｂ、〔第１金属層形成工程〕に
おけるイメージセンサ部１０１の遮光膜２４、および論
理回路部１０６の配線層３５Ａ，３５Ｂ、〔第２金属層
形成工程〕における論理回路部１０６の配線層３６Ａ，
３６Ｂ、および、イメージセンサ部１０１の配線層１８
Ａ，１８Ｂ，１８Ｃ、〔第３金属層形成工程〕における
論理回路部１０６の遮光層２０、および、イメージセン
サ部１０１の配線層１９Ａ，１９Ｂ、のように、同一高
さにあるか、同一プロセスにより形成可能な複数の層
を、同一プロセスにより形成している。
膜形成工程〕におけるイメージセンサ部１０１のゲート
ＳｉＯ2 膜１６，１６Ａ，１６Ｂ、および論理回路部１
０６のゲートＳｉＯ2 膜３４Ａ，３４Ｂ、〔ゲート形成
工程〕におけるイメージセンサ部１０１のリセットゲー
ト１７，ゲート１７Ａ，１７Ｂ、および論理回路部１０
６のゲート３４Ａ，３４Ｂ、〔第１金属層形成工程〕に
おけるイメージセンサ部１０１の遮光膜２４、および論
理回路部１０６の配線層３５Ａ，３５Ｂ、〔第２金属層
形成工程〕における論理回路部１０６の配線層３６Ａ，
３６Ｂ、および、イメージセンサ部１０１の配線層１８
Ａ，１８Ｂ，１８Ｃ、〔第３金属層形成工程〕における
論理回路部１０６の遮光層２０、および、イメージセン
サ部１０１の配線層１９Ａ，１９Ｂ、のように、同一高
さにあるか、同一プロセスにより形成可能な複数の層
を、同一プロセスにより形成している。
【００６６】これにより、ＣＰＵ、メモリ、標準／専用
マクロ、アナログ回路、イメージセンサ部などの各種ハ
ードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸
長、音声処理、通信機能などの各種ソフトウェア（Ｓ／
Ｗインテグレーション）をひとつのチップ上に融合し、
ＬＳＩ単体が所望とされるシステム／要素機能動作を含
んだ半導体であるＳＯＣ（システムオンチップ；System
on Chip）として製造することを可能としつつ、論理回
路等で多用されている標準パラメータによるＣＭＯＳプ
ロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、ア
ナログ回路等を有する論理回路部１０６、および、イメ
ージセンサ部１０１を同時に形成することができ、製造
コストの削減を図ることができる。
マクロ、アナログ回路、イメージセンサ部などの各種ハ
ードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸
長、音声処理、通信機能などの各種ソフトウェア（Ｓ／
Ｗインテグレーション）をひとつのチップ上に融合し、
ＬＳＩ単体が所望とされるシステム／要素機能動作を含
んだ半導体であるＳＯＣ（システムオンチップ；System
on Chip）として製造することを可能としつつ、論理回
路等で多用されている標準パラメータによるＣＭＯＳプ
ロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、ア
ナログ回路等を有する論理回路部１０６、および、イメ
ージセンサ部１０１を同時に形成することができ、製造
コストの削減を図ることができる。
【００６７】なお、遮光膜２４と遮光層２０とが、イメ
ージセンサ部１０１と前記論理回路部１０６との境界部
分において重ね合わせ部Ｓを有する構成としているが、
これ以外にも、図４に示すように、この境界部分におい
て、平面視して同位置で、つまり、光線入射方向に連続
した状態に接続部Ｓ’を設けて遮光膜２４と遮光層２０
とを接続することができる。この場合、遮光層２０と重
なり部２４ｓとを一体として接続することができるた
め、この境界部分からその下側に光線が入射することを
ほぼ防止することができる。したがって、イメージセン
サ部１４と前記論理回路部１０１との境界部分において
遮光状態を連続し、かつ、遮光状態を連続するために設
けた重ね合わせ部Ｓの平面視したその幅、つまり、重な
り部２４ｓの幅寸法を低減することができ、イメージセ
ンサ部１４と前記論理回路部１０１との配置間隔を減少
して、素子の集積度向上を図ることができる。さらに、
イメージセンサ部１４と前記論理回路部１０１との境界
部分において、遮光膜２４と遮光層２０とを重ね合わせ
部Ｓなしに接続する、つまり、どちらかの膜を屈曲状態
または褶曲状態としてこれらを接続することも可能であ
る。
ージセンサ部１０１と前記論理回路部１０６との境界部
分において重ね合わせ部Ｓを有する構成としているが、
これ以外にも、図４に示すように、この境界部分におい
て、平面視して同位置で、つまり、光線入射方向に連続
した状態に接続部Ｓ’を設けて遮光膜２４と遮光層２０
とを接続することができる。この場合、遮光層２０と重
なり部２４ｓとを一体として接続することができるた
め、この境界部分からその下側に光線が入射することを
ほぼ防止することができる。したがって、イメージセン
サ部１４と前記論理回路部１０１との境界部分において
遮光状態を連続し、かつ、遮光状態を連続するために設
けた重ね合わせ部Ｓの平面視したその幅、つまり、重な
り部２４ｓの幅寸法を低減することができ、イメージセ
ンサ部１４と前記論理回路部１０１との配置間隔を減少
して、素子の集積度向上を図ることができる。さらに、
イメージセンサ部１４と前記論理回路部１０１との境界
部分において、遮光膜２４と遮光層２０とを重ね合わせ
部Ｓなしに接続する、つまり、どちらかの膜を屈曲状態
または褶曲状態としてこれらを接続することも可能であ
る。
【００６８】さらに、遮光膜２４が、光電変換領域１４
までの距離がＬ’に設定されるように、複数の配線層１
８Ａ，１８Ｂ，１８Ｃ，１９Ａ，１９Ｂ，１９Ｃよりも
光電変換領域１４側に位置して設けられているが、これ
以外にも、遮光膜２４を、図５に示すように、配線層１
８Ａ，１８Ｂ，１８Ｃの上側、配線層１９Ａ，１９Ｂ，
１９Ｃの下側に位置することも可能である。この場合に
は、配線層１８Ａ，１８Ｂ，１８Ｃを第１金属層として
同一高さに位置する配線層３５Ａ，３５Ｂと同一工程に
より形成し、遮光膜２４を第２金属層として同一高さに
配置されている配線層３６Ａ，３６Ｂと同一工程により
形成することが可能であり、上記と略同等の効果を奏す
ることができる。
までの距離がＬ’に設定されるように、複数の配線層１
８Ａ，１８Ｂ，１８Ｃ，１９Ａ，１９Ｂ，１９Ｃよりも
光電変換領域１４側に位置して設けられているが、これ
以外にも、遮光膜２４を、図５に示すように、配線層１
８Ａ，１８Ｂ，１８Ｃの上側、配線層１９Ａ，１９Ｂ，
１９Ｃの下側に位置することも可能である。この場合に
は、配線層１８Ａ，１８Ｂ，１８Ｃを第１金属層として
同一高さに位置する配線層３５Ａ，３５Ｂと同一工程に
より形成し、遮光膜２４を第２金属層として同一高さに
配置されている配線層３６Ａ，３６Ｂと同一工程により
形成することが可能であり、上記と略同等の効果を奏す
ることができる。
【００６９】この場合にも、図６に示すように、遮光膜
２４と遮光層２０との境界部分において、平面視して同
位置で、つまり、光線入射方向に連続した状態に接続部
Ｓ’を設けて遮光膜２４と遮光層２０とを接続すること
ができる。これにより、遮光層２０と重なり部２４ｓと
を一体として接続することができるため、この境界部分
からその下側に光線が入射することをほぼ防止すること
ができる。したがって、イメージセンサ部１４と前記論
理回路部１０１との境界部分において遮光状態を連続
し、かつ、遮光状態を連続するために設けた重ね合わせ
部Ｓの平面視したその幅、つまり、重なり部２４ｓの幅
寸法を低減することができ、イメージセンサ部１４と前
記論理回路部１０１との配置間隔を減少して、素子の集
積度向上を図ることができる。
２４と遮光層２０との境界部分において、平面視して同
位置で、つまり、光線入射方向に連続した状態に接続部
Ｓ’を設けて遮光膜２４と遮光層２０とを接続すること
ができる。これにより、遮光層２０と重なり部２４ｓと
を一体として接続することができるため、この境界部分
からその下側に光線が入射することをほぼ防止すること
ができる。したがって、イメージセンサ部１４と前記論
理回路部１０１との境界部分において遮光状態を連続
し、かつ、遮光状態を連続するために設けた重ね合わせ
部Ｓの平面視したその幅、つまり、重なり部２４ｓの幅
寸法を低減することができ、イメージセンサ部１４と前
記論理回路部１０１との配置間隔を減少して、素子の集
積度向上を図ることができる。
【００７０】また、遮光膜２４を、これら配線層１８
Ａ，１８Ｂ，１８Ｃ，１９Ａ，１９Ｂ，１９Ｃのうち選
択された１つもしくは複数のものと一体に構成すること
も可能である。
Ａ，１８Ｂ，１８Ｃ，１９Ａ，１９Ｂ，１９Ｃのうち選
択された１つもしくは複数のものと一体に構成すること
も可能である。
【００７１】さらに、図３に示したように、遮光膜２４
に開口４０を設ける必要がある際には、その開口を、遮
光膜２４よりも上側にある配線層１８Ａ，１８Ｂ，１９
Ａ，１９Ｂ，１９Ｃ、または、遮光膜２４の下側に位置
するリセットゲート１７，ゲート１７Ａ，１７Ｂ等から
適宜選択した１つまたは複数のものによって、遮光状態
が連続するよう重ね合わせ部を形成して遮光する構造と
することができる。
に開口４０を設ける必要がある際には、その開口を、遮
光膜２４よりも上側にある配線層１８Ａ，１８Ｂ，１９
Ａ，１９Ｂ，１９Ｃ、または、遮光膜２４の下側に位置
するリセットゲート１７，ゲート１７Ａ，１７Ｂ等から
適宜選択した１つまたは複数のものによって、遮光状態
が連続するよう重ね合わせ部を形成して遮光する構造と
することができる。
【００７２】以下、本発明に係る固体撮像装置の第２実
施形態を、図面に基づいて説明する。図７は、本実施形
態の固体撮像装置を示す模式側断面図である。本実施形
態において、図１ないし図２に示した第１実施形態と異
なる点は、遮光膜およびイメージセンサ部における配線
層に関する点であり、図１ないし図６に示した第１実施
形態と概略等しい構成要素には同一の符号を付ける。
施形態を、図面に基づいて説明する。図７は、本実施形
態の固体撮像装置を示す模式側断面図である。本実施形
態において、図１ないし図２に示した第１実施形態と異
なる点は、遮光膜およびイメージセンサ部における配線
層に関する点であり、図１ないし図６に示した第１実施
形態と概略等しい構成要素には同一の符号を付ける。
【００７３】本実施形態における固体撮像装置は、図７
に示すように、遮光膜は、遮光層２０よりも前記半導体
基板１１に近づいた位置に設けられ、かつ、複数の部分
２４Ａ，２４Ｂからなるものとされる。
に示すように、遮光膜は、遮光層２０よりも前記半導体
基板１１に近づいた位置に設けられ、かつ、複数の部分
２４Ａ，２４Ｂからなるものとされる。
【００７４】遮光膜２４Ａ，２４Ｂは、互いに異なる高
さ位置に設けられ、これらの境界部分には、重ね合わせ
部Ｓが設けられている。この重ね合わせ部Ｓにおいて
は、これらの層間に進入する光が半導体基板１１側に到
達しないように、遮光膜２４Ａと遮光膜２４Ｂとを平面
視して重ねる構成とされている。このため、遮光膜２４
Ａと遮光膜２４Ｂとの境界部分において、前記光電変換
領域１４以外の部分に入射する光を遮光して、イメージ
センサ部１０１における遮光状態を連続することができ
る。
さ位置に設けられ、これらの境界部分には、重ね合わせ
部Ｓが設けられている。この重ね合わせ部Ｓにおいて
は、これらの層間に進入する光が半導体基板１１側に到
達しないように、遮光膜２４Ａと遮光膜２４Ｂとを平面
視して重ねる構成とされている。このため、遮光膜２４
Ａと遮光膜２４Ｂとの境界部分において、前記光電変換
領域１４以外の部分に入射する光を遮光して、イメージ
センサ部１０１における遮光状態を連続することができ
る。
【００７５】遮光膜２４Ａは、イメージセンサ部１０１
の配線層１８Ａ，１８Ｂ、論理回路部１０６の配線層３
６Ａ，３６Ｂと同一高さに設けられるとともに、前記遮
光層２０との境界部分を有するものとされ、この境界部
分には重ね合わせ部Ｓが設けられる。この重ね合わせ部
Ｓにおいては、これらの層間に進入する光が半導体基板
１１側に到達しないように、遮光膜２４Ａと遮光層２０
とを平面視して重ねる構成とされている。このため、遮
光膜２４Ａと遮光層２０との境界部分において、前記光
電変換領域１４以外の部分に入射する光を遮光して、イ
メージセンサ部１０１および論理回路部１０６における
遮光状態を連続することができる。
の配線層１８Ａ，１８Ｂ、論理回路部１０６の配線層３
６Ａ，３６Ｂと同一高さに設けられるとともに、前記遮
光層２０との境界部分を有するものとされ、この境界部
分には重ね合わせ部Ｓが設けられる。この重ね合わせ部
Ｓにおいては、これらの層間に進入する光が半導体基板
１１側に到達しないように、遮光膜２４Ａと遮光層２０
とを平面視して重ねる構成とされている。このため、遮
光膜２４Ａと遮光層２０との境界部分において、前記光
電変換領域１４以外の部分に入射する光を遮光して、イ
メージセンサ部１０１および論理回路部１０６における
遮光状態を連続することができる。
【００７６】遮光膜２４Ｂは、遮光膜２４Ａより下側に
位置し、イメージセンサ部１０１の配線層１８Ｃ、論理
回路部１０６の配線層３５Ａ，３５Ｂと同一高さに設け
られるとともに、前記光電変換領域に対する光線入射領
域を規定する開口部２３’を有するものとされる。
位置し、イメージセンサ部１０１の配線層１８Ｃ、論理
回路部１０６の配線層３５Ａ，３５Ｂと同一高さに設け
られるとともに、前記光電変換領域に対する光線入射領
域を規定する開口部２３’を有するものとされる。
【００７７】これらは、遮光膜２４Ｂが、イメージセン
サ部１０１の配線層１８Ｃ、および論理回路部１０６の
配線層３５Ａ，３５Ｂと同一高さに位置し、遮光膜２４
Ａが、論理回路部１０６の配線層３６Ａ，３６Ｂ、およ
び、イメージセンサ部１０１の配線層１８Ａ，１８Ｂと
同一高さに位置する。したがって、第１実施形態のよう
に〔第１金属層形成工程〕としての、イメージセンサ部
１０１の遮光膜２４Ｂ、配線層１８Ｃ、および論理回路
部１０６の配線層３５Ａ，３５Ｂ、〔第２金属層形成工
程〕としての、論理回路部１０６の配線層３６Ａ，３６
Ｂ、および、イメージセンサ部１０１の遮光膜２４Ａ、
配線層１８Ａ，１８Ｂ、のように、同一高さにあるか、
同一プロセスにより形成可能な複数の層を、同一プロセ
スにより形成することができる。
サ部１０１の配線層１８Ｃ、および論理回路部１０６の
配線層３５Ａ，３５Ｂと同一高さに位置し、遮光膜２４
Ａが、論理回路部１０６の配線層３６Ａ，３６Ｂ、およ
び、イメージセンサ部１０１の配線層１８Ａ，１８Ｂと
同一高さに位置する。したがって、第１実施形態のよう
に〔第１金属層形成工程〕としての、イメージセンサ部
１０１の遮光膜２４Ｂ、配線層１８Ｃ、および論理回路
部１０６の配線層３５Ａ，３５Ｂ、〔第２金属層形成工
程〕としての、論理回路部１０６の配線層３６Ａ，３６
Ｂ、および、イメージセンサ部１０１の遮光膜２４Ａ、
配線層１８Ａ，１８Ｂ、のように、同一高さにあるか、
同一プロセスにより形成可能な複数の層を、同一プロセ
スにより形成することができる。
【００７８】また、本実施形態においては、第１実施形
態と同様の効果を奏するとともに、前記複数の遮光膜２
４Ａ，２４Ｂが、前記遮光層２０との境界部分を有する
部分２４Ａと、これより下側に位置し前記光電変換領域
１４に対する光線入射領域を規定する部分２４Ｂとを有
している。これにより、前記遮光層２０との境界部分に
おいては、第１実施形態より前記遮光層２０に近づいた
位置に遮光膜２４Ａを設けることができる。また、前記
光電変換領域１４に対する光線入射領域を規定する部分
においては、第２実施形態より前記光電変換領域１４に
近づいた位置に遮光膜を設けることができる。したがっ
て、これら双方の部分２４Ａ，２４Ｂにおいて、遮光膜
２４Ａと前記遮光層２０との距離、および、遮光膜２４
Ｂと光電変換領域１４との距離間隔を同時に減少して、
光電変換領域１４以外の部分に入射する可能性をより低
減することが可能となる。その結果、生じる偽信号をさ
らに低減することが可能となるとともに、この偽信号が
隣接する他の光電変換領域あるいは出力回路等の拡散層
などにトラップされ、映像信号のＳ／Ｎ比が劣化するこ
とをより一層防止することが可能となる。
態と同様の効果を奏するとともに、前記複数の遮光膜２
４Ａ，２４Ｂが、前記遮光層２０との境界部分を有する
部分２４Ａと、これより下側に位置し前記光電変換領域
１４に対する光線入射領域を規定する部分２４Ｂとを有
している。これにより、前記遮光層２０との境界部分に
おいては、第１実施形態より前記遮光層２０に近づいた
位置に遮光膜２４Ａを設けることができる。また、前記
光電変換領域１４に対する光線入射領域を規定する部分
においては、第２実施形態より前記光電変換領域１４に
近づいた位置に遮光膜を設けることができる。したがっ
て、これら双方の部分２４Ａ，２４Ｂにおいて、遮光膜
２４Ａと前記遮光層２０との距離、および、遮光膜２４
Ｂと光電変換領域１４との距離間隔を同時に減少して、
光電変換領域１４以外の部分に入射する可能性をより低
減することが可能となる。その結果、生じる偽信号をさ
らに低減することが可能となるとともに、この偽信号が
隣接する他の光電変換領域あるいは出力回路等の拡散層
などにトラップされ、映像信号のＳ／Ｎ比が劣化するこ
とをより一層防止することが可能となる。
【００７９】なお、図８に示すように、各境界部分にお
いて、平面視して同位置で、つまり、光線入射方向に連
続した状態に接続部Ｓ’を設けて遮光膜２４Ａと遮光膜
２４Ｂ、遮光膜２４Ｂと遮光層２０とのそれぞれを接続
することができる。この場合、遮光膜２４Ａと遮光膜２
４Ｂ、または、遮光膜２４Ｂと遮光層２０とを一体とし
て接続することができるため、この境界部分からその下
側に光線が入射することをほぼ防止することができる。
したがって、イメージセンサ部１４と前記論理回路部１
０１との境界部分、および、遮光膜２４Ａと遮光膜２４
Ｂとの境界部分において遮光状態を連続し、かつ、遮光
状態を連続するために設けた重ね合わせ部Ｓの平面視し
たその幅、つまり、重なり部の幅寸法を低減することが
できる。このため、イメージセンサ部１４と前記論理回
路部１０１との配置間隔を減少して、素子の集積度向上
を図ることができる。また、遮光膜２４Ａと遮光膜２４
Ｂとの境界部分の位置を適宜設定することにより、素子
設計における自由度を向上することができる。さらに、
イメージセンサ部１４と前記論理回路部１０１との境界
部分において、遮光膜２４と遮光層２０とを重ね合わせ
部Ｓなしに接続する、つまり、どちらかの膜を屈曲状態
または褶曲状態としてこれらを接続することも可能であ
る。
いて、平面視して同位置で、つまり、光線入射方向に連
続した状態に接続部Ｓ’を設けて遮光膜２４Ａと遮光膜
２４Ｂ、遮光膜２４Ｂと遮光層２０とのそれぞれを接続
することができる。この場合、遮光膜２４Ａと遮光膜２
４Ｂ、または、遮光膜２４Ｂと遮光層２０とを一体とし
て接続することができるため、この境界部分からその下
側に光線が入射することをほぼ防止することができる。
したがって、イメージセンサ部１４と前記論理回路部１
０１との境界部分、および、遮光膜２４Ａと遮光膜２４
Ｂとの境界部分において遮光状態を連続し、かつ、遮光
状態を連続するために設けた重ね合わせ部Ｓの平面視し
たその幅、つまり、重なり部の幅寸法を低減することが
できる。このため、イメージセンサ部１４と前記論理回
路部１０１との配置間隔を減少して、素子の集積度向上
を図ることができる。また、遮光膜２４Ａと遮光膜２４
Ｂとの境界部分の位置を適宜設定することにより、素子
設計における自由度を向上することができる。さらに、
イメージセンサ部１４と前記論理回路部１０１との境界
部分において、遮光膜２４と遮光層２０とを重ね合わせ
部Ｓなしに接続する、つまり、どちらかの膜を屈曲状態
または褶曲状態としてこれらを接続することも可能であ
る。
【００８０】本実施形態においては、遮光膜を２つの部
分２４Ａ，２４Ｂからなる構成としたが、遮光状態を連
続できる構成であれば、これ以外にも、３層以上の複数
層に遮光膜を分割した構成が可能である。ここで、イメ
ージセンサ部１０１と論理回路部１０６との境界部分か
ら光電変換領域１４側に向けて、複数の遮光膜の高さ位
置が低くなるように設定されることが望ましく、この構
成であると、光電変換領域１４への入射光の入射位置を
より正確に設定するとともに、イメージセンサ部１０１
と論理回路部１０６との境界部分での遮光状態をより確
実にすることができる。
分２４Ａ，２４Ｂからなる構成としたが、遮光状態を連
続できる構成であれば、これ以外にも、３層以上の複数
層に遮光膜を分割した構成が可能である。ここで、イメ
ージセンサ部１０１と論理回路部１０６との境界部分か
ら光電変換領域１４側に向けて、複数の遮光膜の高さ位
置が低くなるように設定されることが望ましく、この構
成であると、光電変換領域１４への入射光の入射位置を
より正確に設定するとともに、イメージセンサ部１０１
と論理回路部１０６との境界部分での遮光状態をより確
実にすることができる。
【００８１】以下、本発明に係る固体撮像装置の第３実
施形態を、図面に基づいて説明する。図９は、本実施形
態の固体撮像装置を示す模式側断面図である。図におい
て、符号２０Ａ，２０Ｂ，２０Ｃは本実施形態の遮光
層、２０Ｄはカラーフィルタである。
施形態を、図面に基づいて説明する。図９は、本実施形
態の固体撮像装置を示す模式側断面図である。図におい
て、符号２０Ａ，２０Ｂ，２０Ｃは本実施形態の遮光
層、２０Ｄはカラーフィルタである。
【００８２】本実施形態において、図１ないし図８に示
した第１，２実施形態と異なる点は、遮光層２０に関す
る点である。
した第１，２実施形態と異なる点は、遮光層２０に関す
る点である。
【００８３】本実施形態においては、論理回路部１０６
の最上層に位置する遮光層２０が、図９に示すように、
それぞれ論理回路部１０６の全体を覆うようにして積層
された複数層２０Ａ，２０Ｂ，２０Ｃからなり、これら
の遮光層２０Ａ，２０Ｂ，２０Ｃが、絶縁性を有し、か
つ、光透過性が低いか光吸収性が高く充分な遮光性を有
するものからなる構成としている。ここで、前記遮光層
２０Ａ，２０Ｂ，２０Ｃが、光透過性が低いか光吸収性
が高く充分な遮光性を有するものからなることが好まし
く、ゼラチン，カゼイン等の有機材料とすることがで
き、光透過性を有する材料に顔料等を混入して光透過性
を低下あるいは透過する光の波長を限定したものとする
ことができる。
の最上層に位置する遮光層２０が、図９に示すように、
それぞれ論理回路部１０６の全体を覆うようにして積層
された複数層２０Ａ，２０Ｂ，２０Ｃからなり、これら
の遮光層２０Ａ，２０Ｂ，２０Ｃが、絶縁性を有し、か
つ、光透過性が低いか光吸収性が高く充分な遮光性を有
するものからなる構成としている。ここで、前記遮光層
２０Ａ，２０Ｂ，２０Ｃが、光透過性が低いか光吸収性
が高く充分な遮光性を有するものからなることが好まし
く、ゼラチン，カゼイン等の有機材料とすることがで
き、光透過性を有する材料に顔料等を混入して光透過性
を低下あるいは透過する光の波長を限定したものとする
ことができる。
【００８４】これら遮光層２０Ａ，２０Ｂ，２０Ｃは、
光透過性を有する材料からなるものとされ、それぞれ
が、染色法、顔料分散法（フォトリソ法）等を利用する
ことにより、赤（Ｒ）色に対応したカラーフィルタとな
る遮光層２０Ａと、緑（Ｇ）色に対応したカラーフィル
タとなる遮光層２０Ｂと、青（Ｂ）色に対応したカラー
フィルタとなる遮光層２０Ｃとされている。
光透過性を有する材料からなるものとされ、それぞれ
が、染色法、顔料分散法（フォトリソ法）等を利用する
ことにより、赤（Ｒ）色に対応したカラーフィルタとな
る遮光層２０Ａと、緑（Ｇ）色に対応したカラーフィル
タとなる遮光層２０Ｂと、青（Ｂ）色に対応したカラー
フィルタとなる遮光層２０Ｃとされている。
【００８５】ここで、赤（Ｒ）色に対応したカラーフィ
ルタとは、赤（Ｒ）色に対応した波長を選択的に透過
し、それ以外の波長の光を透過しないものとされる。遮
光層２０は、これら遮光層２０Ａ，２０Ｂ，２０Ｃをそ
れぞれ重ね合わせて、論理回路部１０６全面に積層する
ことにより、論理回路部１０６への遮光をおこなう構成
とされる。
ルタとは、赤（Ｒ）色に対応した波長を選択的に透過
し、それ以外の波長の光を透過しないものとされる。遮
光層２０は、これら遮光層２０Ａ，２０Ｂ，２０Ｃをそ
れぞれ重ね合わせて、論理回路部１０６全面に積層する
ことにより、論理回路部１０６への遮光をおこなう構成
とされる。
【００８６】また、遮光膜２４と遮光層２０との境界部
分においては、図９に示すように、遮光状態を連続する
ために重ね合わせ部Ｓが設けられている。この重ね合わ
せ部Ｓにおいては、これらの層間に進入する光が半導体
基板１１側に到達しないように、遮光膜２４と遮光層２
０とを平面視して重ねる構成とされている。このため、
遮光膜２４と遮光層２０との境界部分において、前記光
電変換領域１４以外の部分に入射する光を遮光して、イ
メージセンサ部１０１および論理回路部１０６における
遮光状態を連続することができる。
分においては、図９に示すように、遮光状態を連続する
ために重ね合わせ部Ｓが設けられている。この重ね合わ
せ部Ｓにおいては、これらの層間に進入する光が半導体
基板１１側に到達しないように、遮光膜２４と遮光層２
０とを平面視して重ねる構成とされている。このため、
遮光膜２４と遮光層２０との境界部分において、前記光
電変換領域１４以外の部分に入射する光を遮光して、イ
メージセンサ部１０１および論理回路部１０６における
遮光状態を連続することができる。
【００８７】ここで、イメージセンサ部１０１において
は、光電変換領域１４への入射位置に、染色法、顔料分
散法（フォトリソ法）等を利用することにより、透過性
を有し、かつ、隣り合う３つの各基本セルごとに赤青緑
（ＲＧＢ）の三原色に対応したカラーフィルタ２０Ｄが
設けられている。図においては、赤（Ｒ）色に対応した
カラーフィルタ２０Ｄが記載されている。
は、光電変換領域１４への入射位置に、染色法、顔料分
散法（フォトリソ法）等を利用することにより、透過性
を有し、かつ、隣り合う３つの各基本セルごとに赤青緑
（ＲＧＢ）の三原色に対応したカラーフィルタ２０Ｄが
設けられている。図においては、赤（Ｒ）色に対応した
カラーフィルタ２０Ｄが記載されている。
【００８８】本実施形態においては、光電変換領域１４
部分の隣り合う３つの各基本セルごとに赤青緑（ＲＧ
Ｂ）の三原色に対応したカラーフィルタ２０Ｄと、赤緑
青（ＲＧＢ）の三原色に対応したカラーフィルタとされ
る前記遮光層２０Ａ，２０Ｂ，２０Ｃを、それぞれ同一
のプロセスで形成することができ、製造工程を削減し、
製造コストの削減を図ることが可能である。さらに、絶
縁性を有する遮光層２０を設けたことにより、論理回路
部１０６において、導電性を有する遮光層を設けた場合
に比べて、各配線層や拡散領域と遮光層との間の結合容
量を低減することができ、遮光層を設けない場合の動作
性能を維持することが可能となる。
部分の隣り合う３つの各基本セルごとに赤青緑（ＲＧ
Ｂ）の三原色に対応したカラーフィルタ２０Ｄと、赤緑
青（ＲＧＢ）の三原色に対応したカラーフィルタとされ
る前記遮光層２０Ａ，２０Ｂ，２０Ｃを、それぞれ同一
のプロセスで形成することができ、製造工程を削減し、
製造コストの削減を図ることが可能である。さらに、絶
縁性を有する遮光層２０を設けたことにより、論理回路
部１０６において、導電性を有する遮光層を設けた場合
に比べて、各配線層や拡散領域と遮光層との間の結合容
量を低減することができ、遮光層を設けない場合の動作
性能を維持することが可能となる。
【００８９】また、この遮光層２０を論理回路部１０６
の最上層側に設けかつイメージセンサ部１０１側に延長
することにより、重ね合わせ部Ｓを拡大して遮光性を向
上することが可能となる。同時にまた、遮光膜２４と遮
光層２０との境界部分の位置設定の自由度が向上できる
ことにより、素子設計における自由度を向上することが
でき、かつ、光の回折効果により光電変換領域１４の周
辺部に入射する光量を低減し回折光による光電変換で発
生する偽信号の発生を低減した状態において、イメージ
センサ部１４と前記論理回路部１０１との配置間隔を減
少して、素子の集積度向上を図ることができる。
の最上層側に設けかつイメージセンサ部１０１側に延長
することにより、重ね合わせ部Ｓを拡大して遮光性を向
上することが可能となる。同時にまた、遮光膜２４と遮
光層２０との境界部分の位置設定の自由度が向上できる
ことにより、素子設計における自由度を向上することが
でき、かつ、光の回折効果により光電変換領域１４の周
辺部に入射する光量を低減し回折光による光電変換で発
生する偽信号の発生を低減した状態において、イメージ
センサ部１４と前記論理回路部１０１との配置間隔を減
少して、素子の集積度向上を図ることができる。
【００９０】さらに、本実施形態においては、図１０に
示すように、例えば、イメージセンサ部１０１におけ
る、第１金属層としての配線層１８Ａ，１８Ｂ，１８
Ｃ、第２金属層としての遮光膜２４、および、論理回路
部１０６における、第１金属層としての配線層３５Ａ，
３５Ｂ、第２金属層としての配線層３６Ａ，３６Ｂから
なる構成とすることができる。つまり、イメージセンサ
部１０１および論理回路部１０６において、第３金属層
なしに、第１金属層および第２金属層のみからなる構成
とすることができる。このように、遮光膜２０を金属層
で形成しないことにより、金属層の層数を削減し、製造
工程を削減し、製造コストの削減を図ることや、素子設
計における自由度を向上することができる。
示すように、例えば、イメージセンサ部１０１におけ
る、第１金属層としての配線層１８Ａ，１８Ｂ，１８
Ｃ、第２金属層としての遮光膜２４、および、論理回路
部１０６における、第１金属層としての配線層３５Ａ，
３５Ｂ、第２金属層としての配線層３６Ａ，３６Ｂから
なる構成とすることができる。つまり、イメージセンサ
部１０１および論理回路部１０６において、第３金属層
なしに、第１金属層および第２金属層のみからなる構成
とすることができる。このように、遮光膜２０を金属層
で形成しないことにより、金属層の層数を削減し、製造
工程を削減し、製造コストの削減を図ることや、素子設
計における自由度を向上することができる。
【００９１】本実施形態においても、第２実施形態と同
様に、遮光膜２４を複数層とする構成が可能である。
様に、遮光膜２４を複数層とする構成が可能である。
【００９２】以下、本発明に係る固体撮像装置の第４実
施形態を、図面に基づいて説明する。図１１は、本実施
形態の固体撮像装置を示す模式側断面図である。図にお
いて、符号２０Ｅは本実施形態の遮光層である。
施形態を、図面に基づいて説明する。図１１は、本実施
形態の固体撮像装置を示す模式側断面図である。図にお
いて、符号２０Ｅは本実施形態の遮光層である。
【００９３】本実施形態において、図９ないし図１０に
示した第３実施形態と異なる点は、単層からなる遮光層
２０Ｅが、図１１に示すように、論理回路部１０６の全
体を覆うようにして積層された点である。
示した第３実施形態と異なる点は、単層からなる遮光層
２０Ｅが、図１１に示すように、論理回路部１０６の全
体を覆うようにして積層された点である。
【００９４】ここで、遮光層２０Ｅは、絶縁性を有し、
かつ、光透過性が低いか光吸収性が高く充分な遮光性を
有するものとされることが好ましく、ここでは、染色
法、顔料分散法（フォトリソ法）等を利用することによ
り、光透過性を有する材料に顔料等を混入して光透過性
を低下した黒色に対応したブラックフィルタとされてい
る。
かつ、光透過性が低いか光吸収性が高く充分な遮光性を
有するものとされることが好ましく、ここでは、染色
法、顔料分散法（フォトリソ法）等を利用することによ
り、光透過性を有する材料に顔料等を混入して光透過性
を低下した黒色に対応したブラックフィルタとされてい
る。
【００９５】また、遮光膜２４と遮光層２０Ｅとの境界
部分においては、図１１に示すように、遮光状態を連続
するために重ね合わせ部Ｓが設けられている。この重ね
合わせ部Ｓにおいては、これらの層間に進入する光が半
導体基板１１側に到達しないように、遮光膜２４と遮光
層２０Ｅとを平面視して重ねる構成とされている。この
ため、遮光膜２４と遮光層２０との境界部分において、
前記光電変換領域１４以外の部分に入射する光を遮光し
て、イメージセンサ部１０１および論理回路部１０６に
おける遮光状態を連続することができる。
部分においては、図１１に示すように、遮光状態を連続
するために重ね合わせ部Ｓが設けられている。この重ね
合わせ部Ｓにおいては、これらの層間に進入する光が半
導体基板１１側に到達しないように、遮光膜２４と遮光
層２０Ｅとを平面視して重ねる構成とされている。この
ため、遮光膜２４と遮光層２０との境界部分において、
前記光電変換領域１４以外の部分に入射する光を遮光し
て、イメージセンサ部１０１および論理回路部１０６に
おける遮光状態を連続することができる。
【００９６】ここで、イメージセンサ部１０１において
は、光電変換領域１４への入射位置に、染色法、顔料分
散法（フォトリソ法）等を利用することにより、透過性
を有し、かつ、隣り合う３つの各基本セルごとに赤青緑
（ＲＧＢ）の三原色に対応したカラーフィルタ２０Ｄが
設けられている。図においては、赤（Ｒ）色に対応した
カラーフィルタ２０Ｄが記載されている。そして、この
カラーフィルタ２０Ｄの周囲位置には、このカラーフィ
ルタ２０Ｄの輪郭を規定する黒色に対応したブラックフ
ィルタ２０Ｆが設けられている。
は、光電変換領域１４への入射位置に、染色法、顔料分
散法（フォトリソ法）等を利用することにより、透過性
を有し、かつ、隣り合う３つの各基本セルごとに赤青緑
（ＲＧＢ）の三原色に対応したカラーフィルタ２０Ｄが
設けられている。図においては、赤（Ｒ）色に対応した
カラーフィルタ２０Ｄが記載されている。そして、この
カラーフィルタ２０Ｄの周囲位置には、このカラーフィ
ルタ２０Ｄの輪郭を規定する黒色に対応したブラックフ
ィルタ２０Ｆが設けられている。
【００９７】本実施形態においては、カラーフィルタ２
０Ｄ周囲のブラックフィルタ２０Ｆと、黒色に対応した
ブラックフィルタとされる遮光層２０Ｅを、それぞれ同
一のプロセスで形成することができ、製造コストの削減
を図ることが可能であり、第３実施形態と同一の効果を
奏することができる。
０Ｄ周囲のブラックフィルタ２０Ｆと、黒色に対応した
ブラックフィルタとされる遮光層２０Ｅを、それぞれ同
一のプロセスで形成することができ、製造コストの削減
を図ることが可能であり、第３実施形態と同一の効果を
奏することができる。
【００９８】なお、遮光膜２４と遮光層２０，２０Ｅと
の境界部分において、平面視して同位置で、つまり、光
線入射方向に連続した状態に接続部を設けて遮光膜２４
と遮光層２０とを接続することができる。この場合、こ
の境界部分からその下側に光線が入射することをほぼ防
止することができる。この接続部は、遮光膜２４と同様
に金属等として形成することや、または、遮光層２０Ｅ
と同様に絶縁体として設けることが可能である。
の境界部分において、平面視して同位置で、つまり、光
線入射方向に連続した状態に接続部を設けて遮光膜２４
と遮光層２０とを接続することができる。この場合、こ
の境界部分からその下側に光線が入射することをほぼ防
止することができる。この接続部は、遮光膜２４と同様
に金属等として形成することや、または、遮光層２０Ｅ
と同様に絶縁体として設けることが可能である。
【００９９】上述の各実施形態においては、ＣＭＯＳセ
ンサとして説明したが、本発明はＣＣＤセンサにも適応
することが可能である。
ンサとして説明したが、本発明はＣＣＤセンサにも適応
することが可能である。
【０１００】
【発明の効果】本発明の固体撮像装置によれば、以下の
効果を奏する。本発明の固体撮像装置においては、遮光
膜が、前記遮光層よりも前記半導体基板に近づいた位置
に設けられ、光線入射方向における前記遮光層と前記光
電変換領域との中間に位置することにより遮光膜から光
電変換領域までの距離を短縮することができ、入射光の
回折等による回り込みを低減することができるため、光
電変換領域の周辺部に入射する可能性を低減してその結
果生じる偽信号を低減することが可能となるとともに、
この偽信号が隣接する他の光電変換領域あるいは出力回
路の拡散層等にトラップされ、映像信号のＳ／Ｎ比が劣
化することを防止することが可能となる。
効果を奏する。本発明の固体撮像装置においては、遮光
膜が、前記遮光層よりも前記半導体基板に近づいた位置
に設けられ、光線入射方向における前記遮光層と前記光
電変換領域との中間に位置することにより遮光膜から光
電変換領域までの距離を短縮することができ、入射光の
回折等による回り込みを低減することができるため、光
電変換領域の周辺部に入射する可能性を低減してその結
果生じる偽信号を低減することが可能となるとともに、
この偽信号が隣接する他の光電変換領域あるいは出力回
路の拡散層等にトラップされ、映像信号のＳ／Ｎ比が劣
化することを防止することが可能となる。
【０１０１】あるいは、本発明の固体撮像装置におい
て、遮光膜が、前記遮光層よりも前記半導体基板に近づ
いた位置に設けられ、光線入射方向における前記遮光層
と前記光電変換領域との中間に位置して、遮光膜から光
電変換領域までの距離を短縮することにより、入射光の
回折等による回り込みを低減することができるため、同
一の光電変換領域に対する入射領域を増大することが可
能となり、その結果、入射光量を増大することが可能と
なり、光電変換の感度を向上することができ、固体撮像
装置の感度を向上することができる。
て、遮光膜が、前記遮光層よりも前記半導体基板に近づ
いた位置に設けられ、光線入射方向における前記遮光層
と前記光電変換領域との中間に位置して、遮光膜から光
電変換領域までの距離を短縮することにより、入射光の
回折等による回り込みを低減することができるため、同
一の光電変換領域に対する入射領域を増大することが可
能となり、その結果、入射光量を増大することが可能と
なり、光電変換の感度を向上することができ、固体撮像
装置の感度を向上することができる。
【０１０２】この際、論理回路部との位置関係を考慮し
て、前記遮光膜が、前記光電変換部を覆うとともに、前
記光電変換部と前記論理回路部との境界部分、および、
複数の各遮光膜の境界部分で、連続して接続されるか、
平面視して重ね合わせられる重ね合わせ部を有して遮光
状態を連続するよう設けられることにより、論理回路部
（ＣＭＯＳ回路部）における根本的な設計変更をおこな
わずに、半導体基板上に光電変換部（イメージセンサ
部）と論理回路部（ＣＭＯＳ回路部）とを同一プロセス
により形成することが可能となる。これにより、光入射
領域を規定する際における規定状態および配線層等の配
置状態における可変性を向上することができ、光入射領
域を規定した部分から光電変換領域までの距離を効果的
に短縮することができ、同一プロセスにより製造される
べき論理回路部における配線層等の選択肢を増加するこ
とができる。
て、前記遮光膜が、前記光電変換部を覆うとともに、前
記光電変換部と前記論理回路部との境界部分、および、
複数の各遮光膜の境界部分で、連続して接続されるか、
平面視して重ね合わせられる重ね合わせ部を有して遮光
状態を連続するよう設けられることにより、論理回路部
（ＣＭＯＳ回路部）における根本的な設計変更をおこな
わずに、半導体基板上に光電変換部（イメージセンサ
部）と論理回路部（ＣＭＯＳ回路部）とを同一プロセス
により形成することが可能となる。これにより、光入射
領域を規定する際における規定状態および配線層等の配
置状態における可変性を向上することができ、光入射領
域を規定した部分から光電変換領域までの距離を効果的
に短縮することができ、同一プロセスにより製造される
べき論理回路部における配線層等の選択肢を増加するこ
とができる。
【０１０３】本発明が、ＣＰＵ、メモリ、標準／専用マ
クロ、アナログ回路、イメージセンサ部などの各種ハー
ドウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸
長、音声処理、通信機能などの各種ソフトウェア（Ｓ／
Ｗインテグレーション）をひとつのチップ上に融合し、
ＬＳＩ単体が所望とされるシステム／要素機能動作を含
んだ半導体であるＳＯＣ（システムオンチップ；System
on Chip）として製造されることにより、プロセッサ、
ＤＲＡＭ等の半導体メモリ、論理回路等で多用されてい
る標準パラメータによるＣＭＯＳプロセスにより、ＣＰ
Ｕ、メモリ、標準／専用マクロ、アナログ回路、イメー
ジセンサ部などを同時に形成してしまうことができる。
クロ、アナログ回路、イメージセンサ部などの各種ハー
ドウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸
長、音声処理、通信機能などの各種ソフトウェア（Ｓ／
Ｗインテグレーション）をひとつのチップ上に融合し、
ＬＳＩ単体が所望とされるシステム／要素機能動作を含
んだ半導体であるＳＯＣ（システムオンチップ；System
on Chip）として製造されることにより、プロセッサ、
ＤＲＡＭ等の半導体メモリ、論理回路等で多用されてい
る標準パラメータによるＣＭＯＳプロセスにより、ＣＰ
Ｕ、メモリ、標準／専用マクロ、アナログ回路、イメー
ジセンサ部などを同時に形成してしまうことができる。
【０１０４】本発明の固体撮像装置においては、遮光膜
の遮光状態を連続するために、光電変換部における金属
またはポリシリコンからなる配線層と、前記遮光膜との
一部には、平面視して重ね合わせられる重ね合わせ部が
設けられることができる。これにより、光電変換部の遮
光状態を連続することが可能になり、遮光膜の配置の自
由度が増し、素子設計の自由度向上を図ることができ、
製造コストの低減を図ることができる。
の遮光状態を連続するために、光電変換部における金属
またはポリシリコンからなる配線層と、前記遮光膜との
一部には、平面視して重ね合わせられる重ね合わせ部が
設けられることができる。これにより、光電変換部の遮
光状態を連続することが可能になり、遮光膜の配置の自
由度が増し、素子設計の自由度向上を図ることができ、
製造コストの低減を図ることができる。
【０１０５】また、本発明の前記複数の遮光膜が、前記
遮光層との境界部分を有する部分と、これより下側に位
置し前記光電変換領域に対する光線入射領域を規定する
部分と、を有することにより、前記遮光層との境界部分
においては、より前記遮光層に近づいた位置に遮光膜を
設けることができ、また、前記光電変換領域に対する光
線入射領域を規定する部分においては、より前記光電変
換領域に近づいた位置に遮光膜を設けることができ、こ
れら双方の部分において、遮光膜と前記遮光層との距
離、および、遮光膜と光電変換領域との間隔を減少し
て、光電変換領域以外の部分に入射する可能性を低減し
てその結果生じる偽信号を低減することが可能となると
ともに、この偽信号が隣接する他の光電変換領域あるい
は出力回路等の拡散層などにトラップされ、映像信号の
Ｓ／Ｎ比が劣化することを防止することが可能となる。
遮光層との境界部分を有する部分と、これより下側に位
置し前記光電変換領域に対する光線入射領域を規定する
部分と、を有することにより、前記遮光層との境界部分
においては、より前記遮光層に近づいた位置に遮光膜を
設けることができ、また、前記光電変換領域に対する光
線入射領域を規定する部分においては、より前記光電変
換領域に近づいた位置に遮光膜を設けることができ、こ
れら双方の部分において、遮光膜と前記遮光層との距
離、および、遮光膜と光電変換領域との間隔を減少し
て、光電変換領域以外の部分に入射する可能性を低減し
てその結果生じる偽信号を低減することが可能となると
ともに、この偽信号が隣接する他の光電変換領域あるい
は出力回路等の拡散層などにトラップされ、映像信号の
Ｓ／Ｎ比が劣化することを防止することが可能となる。
【０１０６】また、遮光層を光透過性が低いか光吸収性
が高く充分な遮光性を有する単層あるいは複数層から構
成し、この遮光層を論理回路部の最上層側に設けかつ光
電変換部側に延長することにより、光電変換部と論理回
路部との境界部分における重ね合わせ部を拡大して、遮
光性を向上することが可能となる。また、遮光層を光透
過性を有する材料に顔料等を混入して光透過性を低下し
たものとし、これを、光電変換領域に対応する位置に設
けられるフィルタ（カラーフィルタ、ブラックフィル
タ）と同一プロセスにより製造することにより、製造工
程を削減し、プロセス的な負荷の低減を図り、製造コス
トの削減を図ることが可能である。
が高く充分な遮光性を有する単層あるいは複数層から構
成し、この遮光層を論理回路部の最上層側に設けかつ光
電変換部側に延長することにより、光電変換部と論理回
路部との境界部分における重ね合わせ部を拡大して、遮
光性を向上することが可能となる。また、遮光層を光透
過性を有する材料に顔料等を混入して光透過性を低下し
たものとし、これを、光電変換領域に対応する位置に設
けられるフィルタ（カラーフィルタ、ブラックフィル
タ）と同一プロセスにより製造することにより、製造工
程を削減し、プロセス的な負荷の低減を図り、製造コス
トの削減を図ることが可能である。
【図１】 本発明に係る固体撮像装置の第１実施形態を
示す側断面図である。
示す側断面図である。
【図２】 図１における光電変換領域および遮光膜を示
す模式拡大側断面図である。
す模式拡大側断面図である。
【図３】 図１における遮光膜およびその開口を示す模
式拡大側断面図である。
式拡大側断面図である。
【図４】 本発明に係る固体撮像装置の第１実施形態に
おける接続部を設けた状態を示す側断面図である。
おける接続部を設けた状態を示す側断面図である。
【図５】 本発明に係る固体撮像装置の第１実施形態に
おける遮光層の位置の異なる状態を示す側断面図であ
る。
おける遮光層の位置の異なる状態を示す側断面図であ
る。
【図６】 図５における接続部を設けた状態を示す側断
面図である。
面図である。
【図７】 本発明に係る固体撮像装置の第２実施形態を
示す側断面図である。
示す側断面図である。
【図８】 本発明に係る固体撮像装置の第２実施形態に
おける接続部を設けた状態を示す側断面図である。
おける接続部を設けた状態を示す側断面図である。
【図９】 本発明に係る固体撮像装置の第３実施形態を
示す側断面図である。
示す側断面図である。
【図１０】 本発明に係る固体撮像装置の第３実施形態
における配線層の配置が異なる状態を示す側断面図であ
る。
における配線層の配置が異なる状態を示す側断面図であ
る。
【図１１】 本発明に係る固体撮像装置の第４実施形態
を示す側断面図である。
を示す側断面図である。
【図１２】 固体撮像装置におけるイメージセンサ部と
論理回路部との配置を示す平面図である。
論理回路部との配置を示す平面図である。
【図１３】 固体撮像装置の一例を示す模式側断面図で
ある。
ある。
【図１４】 固体撮像装置を示す模式側断面図（ａ）お
よび動作状態における電位を示す図（ｂ）（ｃ）であ
る。
よび動作状態における電位を示す図（ｂ）（ｃ）であ
る。
【図１５】 固体撮像装置の一例を示す模式側断面図で
ある。
ある。
Ｓ…重ね合わせ部、Ｓ’…接続部、１０…固体撮像装置
（ＣＭＯＳセンサ）、１１…Ｐ型シリコン基板（半導体
基板）、１２…Ｐ型ウェル、１４…Ｎ型領域（光電変換
領域）、１６，１６Ａ，１６Ｂ…ゲートＳｉＯ2 膜、１
７…リセットゲート，１７Ａ，１７Ｂ，３４Ａ，３４Ｂ
…ゲート、１５…リセットドレイン領域（Ｎ+ 型領
域），１５Ａ，１５Ｂ，３３Ａ…Ｎ+ 型領域、１５Ｃ，
３３Ｂ…Ｐ型領域、２０，２０Ａ，２０Ｂ，２０Ｃ，２
０Ｅ…遮光層、２０Ｄ…カラーフィルタ、２０Ｆ…ブラ
ックフィルタ、２３，２３’…開口部、４０……開口、
４１，４２，４３…配線、１８Ａ…リセットゲート配線
層（配線層）、１８Ｂ，１８Ｃ，１９Ｂ，３５Ａ，３５
Ｂ，３６Ａ，３６Ｂ…配線層、２４…遮光膜、１００…
ＣＭＯＳセンサ、１０１…イメージセンサ部（光電変換
部）、１０６…論理回路部（ＣＭＯＳ回路部）
（ＣＭＯＳセンサ）、１１…Ｐ型シリコン基板（半導体
基板）、１２…Ｐ型ウェル、１４…Ｎ型領域（光電変換
領域）、１６，１６Ａ，１６Ｂ…ゲートＳｉＯ2 膜、１
７…リセットゲート，１７Ａ，１７Ｂ，３４Ａ，３４Ｂ
…ゲート、１５…リセットドレイン領域（Ｎ+ 型領
域），１５Ａ，１５Ｂ，３３Ａ…Ｎ+ 型領域、１５Ｃ，
３３Ｂ…Ｐ型領域、２０，２０Ａ，２０Ｂ，２０Ｃ，２
０Ｅ…遮光層、２０Ｄ…カラーフィルタ、２０Ｆ…ブラ
ックフィルタ、２３，２３’…開口部、４０……開口、
４１，４２，４３…配線、１８Ａ…リセットゲート配線
層（配線層）、１８Ｂ，１８Ｃ，１９Ｂ，３５Ａ，３５
Ｂ，３６Ａ，３６Ｂ…配線層、２４…遮光膜、１００…
ＣＭＯＳセンサ、１０１…イメージセンサ部（光電変換
部）、１０６…論理回路部（ＣＭＯＳ回路部）
Claims (16)
- 【請求項１】 半導体基板上に光電変換領域を有する光
電変換部と、論理回路部とが形成され、前記光電変換領
域で発生した電荷による電位変化を出力する固体撮像装
置であって、 論理回路部を覆う遮光層と、 前記光電変換領域に対する光線入射領域を規定する遮光
膜とが設けられ、 この遮光膜が、前記遮光層よりも前記半導体基板に近づ
いた位置に設けられることを特徴とする固体撮像装置。 - 【請求項２】 前記遮光膜が、光線入射方向における前
記遮光層と前記光電変換領域との中間に位置することを
特徴とする請求項１記載の固体撮像装置。 - 【請求項３】 前記遮光膜が、前記光電変換部を覆うと
ともに、前記光電変換部と前記論理回路部との境界部分
で遮光状態を連続するよう設けられることを特徴とする
請求項１または２記載の固体撮像装置。 - 【請求項４】 前記遮光膜と前記遮光層とが、前記境界
部分で遮光状態を連続するよう接続されることを特徴と
する請求項３記載の固体撮像装置。 - 【請求項５】 前記遮光膜と前記遮光層とが、前記境界
部分で遮光状態を連続するよう平面視して重ね合わせら
れる重ね合わせ部を有することを特徴とする請求項３記
載の固体撮像装置。 - 【請求項６】 前記遮光膜が、複数の層を組み合わせて
前記光電変換部を覆うことを特徴とする請求項１から５
のいずれか記載の固体撮像装置。 - 【請求項７】 前記遮光膜が、複数の層を組み合わせて
前記光電変換領域に対する光線入射領域を規定すること
を特徴とする請求項１から６のいずれか記載の固体撮像
装置。 - 【請求項８】 前記複数の遮光膜が、これらの境界部分
において遮光状態を連続するよう設けられることを特徴
とする請求項６または７のいずれか記載の固体撮像装
置。 - 【請求項９】 前記複数の遮光膜が、これらの境界部分
において遮光状態を連続とするように各遮光膜が、平面
視して重ね合わせられる重ね合わせ部を有することを特
徴とする請求項８記載の固体撮像装置。 - 【請求項１０】 前記複数の遮光膜が、 前記遮光層との境界部分を有する部分と、 これより前記半導体基板に近づいた位置に設けられ前記
光電変換領域に対する光線入射領域を規定する部分と、
を有することを特徴とする請求項６から９のいずれか記
載の固体撮像装置。 - 【請求項１１】 前記遮光層が、光透過性が低いか光吸
収性が高く充分な遮光性を有するものからなることを特
徴とする請求項１から１０のいずれか記載の固体撮像装
置。 - 【請求項１２】 前記遮光層が、複数層からなることを
特徴とする請求項１１記載の固体撮像装置。 - 【請求項１３】 固体撮像装置がＣＭＯＳセンサである
ことを特徴とする請求項１から１２のいずれか記載の固
体撮像装置。 - 【請求項１４】 固体撮像装置がＣＣＤセンサであるこ
とを特徴とする請求項１から１２のいずれか記載の固体
撮像装置。 - 【請求項１５】 前記遮光膜が論理回路部における製造
工程と同一の工程により製造されることを特徴とする請
求項１から１４のいずれか記載の固体撮像装置。 - 【請求項１６】 ＳＯＣとされることを特徴とする請求
項１から１５のいずれか記載の固体撮像装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18670999A JP3434740B2 (ja) | 1999-06-30 | 1999-06-30 | 固体撮像装置 |
| US09/603,927 US7030918B1 (en) | 1999-06-30 | 2000-06-27 | Solid-state image pickup device |
| TW089112929A TW483142B (en) | 1999-06-30 | 2000-06-28 | Solid-state image pickup device |
| KR1020000036319A KR20010015089A (ko) | 1999-06-30 | 2000-06-29 | 고체 촬상 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18670999A JP3434740B2 (ja) | 1999-06-30 | 1999-06-30 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015725A true JP2001015725A (ja) | 2001-01-19 |
| JP3434740B2 JP3434740B2 (ja) | 2003-08-11 |
Family
ID=16193276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18670999A Expired - Fee Related JP3434740B2 (ja) | 1999-06-30 | 1999-06-30 | 固体撮像装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7030918B1 (ja) |
| JP (1) | JP3434740B2 (ja) |
| KR (1) | KR20010015089A (ja) |
| TW (1) | TW483142B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005347691A (ja) * | 2004-06-07 | 2005-12-15 | Canon Inc | 固体撮像素子 |
| JP2006025270A (ja) * | 2004-07-09 | 2006-01-26 | Sony Corp | 撮像装置及び撮像素子の集積回路 |
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| KR100680471B1 (ko) * | 2004-11-24 | 2007-02-08 | 매그나칩 반도체 유한회사 | 보색 컬러 필터를 채택한 ＳｏＣ 카메라 시스템 |
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