JP2011160158A - 撮像装置、及び撮像素子 - Google Patents

Abstract

【課題】カメラ制御部の処理速度が早いデバイスを用いなくても、各種操作を行えるようにした撮像装置、撮像素子を提供することにある。
【解決手段】映像を撮影する撮像装置において、映像同期信号を発生し、各部に送信するタイミング部３４と、このタイミング部で生成された映像同期信号に同期して、撮影した映像を映像信号として送出する撮像素子１４と、各部の制御を行うための制御信号を送信する制御部２８と、この制御部から送信された制御信号を蓄積し、前記タイミング部で発生した映像同期信号に基づき、前記映像信号のブランキング期間に同期して、前記制御信号を送信するメモリ部３５とを具備することを特徴とする撮像装置。
【選択図】 図１

Description

この発明は、撮影画像を調整するための機構を備えた撮像装置または撮像素子に関する。

撮像部分をより小型化するために、カメラヘッドとカメラ制御部を分離しケーブルを介して接続した、いわゆるヘッド分離カメラが開発されている。一般に、ヘッド分離カメラでは、カメラ制御部で撮像に必要なタイミング信号である映像同期信号を発生させ、この映像同期信号をカメラヘッドに送信し、この映像同期信号に同期して撮像素子の撮影を行う。撮影された画像信号をきちんとした映像信号として取り出すためには、撮像素子から出力される映像信号の画素数やフレームレート等に対応した信号処理が必要になる。

特許文献１には、このようなヘッド分離カメラにおいて、カメラヘッドとカメラ制御部との接続本数をできるだけ少なくするため、各種の調整映像を高速シリアル転送方式であるＬＶＤＳ（Low Voltage Differential Signaling：低電圧差動伝送）方式を用いてデータ通信を行う技術が開示されている。

また、特許文献２には、各種の映像データの調整のためのコマンドは、カメラヘッドから映像信号が送られてこない映像信号のブランキング期間に、コマンドを送信することが、開示されている。更に、カメラヘッドを交換したときに、カメラ制御部からカメラヘッド間での通信を可能とするため、映像信号をミュートして、この間にカメラ制御部からカメラヘッドに対して、制御信号を送信することが記載されている。

特開２００５−３１１５３５号公報 特開平９−２９４２２３号公報

一般に、ヘッド分離カメラでは、接続ケーブルを伝送する信号をシリアル化することで信号本数は減らすことができるものの、撮像素子に対する制御を行うためには、撮像素子が制御信号を認識できるタイミングで制御信号を送信する必要がある。このため、映像信号が送信されていない、いわゆるブランキング期間に合わせて、制御信号を送信しなければならないという問題がある。

しかしながら、公知文献１に記載の技術では、制御信号の送信タイミングについては、なんら考慮されていない。このため、映像信号のブランキング期間にタイミングを正確に合わせて制御信号の送信を完了するためには、動作速度の速いデバイスを制御部に使用する必要があった。

また、公知文献２に記載の技術のように、カメラヘッドとカメラ制御部の通信を行うために、映像信号をミュートすると、カメラヘッドを交換した場合の同期をとる場合には制御信号の送信が可能であるが、撮影中にカメラヘッドに対して制御を行いたい場合は、映像が途切れてしまうことになり、問題があった。

この発明の目的は、カメラ制御部の処理速度が早いデバイスを用いなくても、各種操作を行えるようにした撮像装置を提供することにある。

本発明は、上記した課題を解決するために、映像を撮影する撮像装置において、映像同期信号を発生し、各部に送信するタイミング部と、このタイミング部で生成された映像同期信号に同期して、撮影した映像を映像信号として送出する撮像素子と、各部の制御を行うための制御信号を送信する制御部と、この制御部から送信された制御信号を蓄積し、前記タイミング部で発生した映像同期信号に基づき、前記映像信号のブランキング期間に同期して、前記制御信号を送信するメモリ部とを具備することを特徴とする。

本発明では、カメラ制御装置の制御部と撮像装置等の被制御デバイスとの間にメモリ部を設け、このメモリで制御信号を一旦、保持し、映像信号のブランキング期間に同期させて送信するようにしたため、制御部に高速な処理回路を用いなくても、各種制御信号をブランキング期間のタイミングに合わせて、カメラヘッドに送信できるようになる。

第1の実施の形態の構成を示すブロック構成図。 第１の実施の形態の動作を説明するためのタイミングチャート。 第２の実施の形態の構成を示すブロック構成図。 第３の実施の形態の構成を示すブロック構成図。 第３の実施の形態のセンサ内の構成を示すブロック構成図。 第４の実施の形態の構成を示すブロック構成図。

以下、図面を参照して本発明の実施の形態について、詳細に説明する。
＜第１の実施の形態＞
本発明の第１の実施の形態として、本発明をヘッド分離カメラに適用した場合について、説明する。
図１は、第1の実施の形態の構成を示すブロック構成図である。
ヘッド分離カメラ装置は、大まかな構成としてはカメラヘッド１と、カメラコントロールユニット（以下、ＣＣＵ）２と、これらを接続するための接続ケーブル３から構成される。

まず、カメラヘッド１は、レンズ１１と、撮像回路１２とインターフェース回路１３から構成される。撮像回路１２は、レンズ１３を介して取り込まれた映像を光電変換して映像信号（図面では「ＶＩＤＥＯ」と表示）とするセンサ１４、撮像素子１４の設定に必要なデータを記憶したＥＥＰＲＯＭ１５から構成される。ここで、センサ１３の一例としては、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）センサやＣＣＤ（Charge-Coupled Devices）センサ等がある。ＣＭＯＳの場合は、撮像された映像信号はデジタル信号として出力される。ＣＣＤの場合はアナログ信号として出力され、図示しないＡ／Ｄ変換器を対してデジタル信号に変換される。あるいは、ＣＣＵ２に伝送してからデジタル信号に変換される。なお、ＣＭＯＳセンサやＣＣＤセンサは、解像度を上げるためにＲＧＢ毎にセンサを別々にした３板式のものや、１枚のセンサでＲＧＢの全てを撮影する単板式と、用途によって様々なものが用いられる。

カメラヘッド側Ｉ／Ｆ回路１３には、センサ１４から出力された映像信号（ＶＩＤＥＯ）をシリアル信号に変換するシリアライザ１６と、ＣＣＵ２との間で送受信される制御信号（図面では「ＣＴＲＬ」と表示）等を受信するカメラヘッド側ＬＶＤＳ変換回路１７が設けられている。なお、ＬＶＤＳ変換回路１７は、必ずしも必要なく、接続ケーブルで伝送が可能であれば、後で説明するＣＣＵ側ＬＶＤＳ回路も含め、両方とも用いなくてもよい。

接続ケーブル３は、カメラヘッド１とＣＣＵ２を接続するためのケーブルであり、カメラヘッド用の電源、映像信号、映像同期信号、制御信号を伝送する複数のケーブルを外皮でシールドされたケーブル等で構成される。この接続ケーブル３は、専用ケーブルでも汎用のケーブル（例えば、カメラリンク規格に合致したケーブル等）でもよい。また、長さもユーザの用途に合わせて、複数の長さのケーブルを交換できるようになっている。

ＣＣＵ２は、ＣＣＵ側Ｉ／Ｆ部２１、映像信号処理回路２２、映像出力回路２３、システム制御部２４、電源回路２５等から構成される。
ＣＣＵ側Ｉ／Ｆ回路２１はカメラヘッド側Ｉ／Ｆ回路１２から送信されてきたシリアル信号をパラレル信号に変換するデシリアライザ２６と、ＣＣＵ側ＬＶＤＳ変換回路２７から構成される。

映像信号処理回路２２は、デジタル化された映像信号に対して、色補正、ガンマ補正、画素数に応じたスケーリング処理を行う他、メニュー等の文字を映像信号に多重して表示するためのＯＳＤ表示処理等を行う。

映像出力回路２３は、映像出力端子に合わせて映像信号をエンコードするもので、例えばＤＶＩ端子やＮＴＳＣ信号等に変換するものである。エンコードするコーディックは出力端子に合わせて、適宜選択されて設けられる。

システム制御部２４は、カメラ全体の制御を行うＭＰＵ２８、必要なデータを記憶しておくＥＥＰＲＯＭ２９、ＰＬＤ３０、ＯＳＤコントローラ３１、ＲＳ２３２Ｃドライバ３２、操作キー３３から構成される。

ここで、ＰＬＤ３０は、使用用途に合わせて回路基板の論理的な回路構造をプログミングによって変更することができる一種のセミカスタムＬＳＩであり、本実施の形態では、映像同期信号Ｓｙｎｃを生成するタイミング部（以下、ＴＧ）３４と、ＭＰＵ２８からの制御信号とを記憶して所定タイミングで出力するための記憶部としてのＦＩＦＯ３５が設けられている。

ここで、ＴＧ３４から出力される、映像同期信号Ｓｙｎｃには、垂直同期信号であるＶＤ信号、水平同期信号であるＨＤ信号、映像信号用のクロック信号であるＭＣＬＫが含まれている。このＴＧ３４から出力される映像同期信号Ｓｙｎｃは、ＬＶＤＳ変換回路２７、接続ケーブル３、ＬＶＤＳ変換回路１７を介して撮像素子１４に送信される他、デシリアライザ２、映像信号処理部２２にも出力される。
また、ＭＰＵ２８から送信される制御信号Ｃｔｒｌは、制御対象デバイスを示すＣＳ、制御内容を示すデータであるＤＡＴＡ（ＤＡＴＡ信号はＭＰＵ２８から送信されるＤＡＴＡの他に、他からＭＰＵに送信されるＤＡＴＡもあり、双方向の信号となっている。）、制御信号用のクロック信号であるＳＣＬＫから構成される。

このように、ＭＰＵ２８から送信される制御信号Ｃｔｒｌは、ＦＩＦＯ３５で一度、蓄積された後、映像同期信号Ｓｙｎｃと同期をとり、映像信号のブランキング期間に対応するタイミングでカメラヘッド１の撮像素子１４や、ＯＳＤコントローラ３１に出力される。

また、電源部２５は、外部から印加される電源電圧をＣＣＵ２のシステム制御部２４に供給する他、接続ケーブル３を介してカメラヘッド１にも供給される。
次に動作について、図５を用いて説明する。
電源が投入されると、ＭＰＵ２８は、立ち上げ動作として、カメラヘッド１のＥＥＰＲＯＭ１５からセンサ１４の設定に必要なデータを読み出し、センサ１４の画素数やモードに対応したモード設定を行う。

次に、ＴＧ３４から出力された映像同期信号Ｓｙｎｃ（ＶＤ、ＨＤ、ＭＣＫＬ）に基づき、センサ１４で撮影した画像データをフレーム化し、画像信号として出力する。この映像信号ＶＩＤＥＯは、シリアライザ１６でシリアル信号に変換され接続ケーブル３を介して、デシリアライザ２６に伝送される。デシリアライザ２６では、ＴＧ３４から入力される映像同期信号Ｓｙｎｃ（ＶＤ、ＨＤ、ＭＣＬＫ）に同期して、入力された映像信号を再びパラレル信号に変換される。

次に、映像信号処理部２２では、映像同期信号Ｓｙｎｃ（ＶＤ、ＨＤ、ＭＣＬＫ）に同期し、映像信号ＶＩＤＥＯに対して信号処理が行われる。また、ＯＳＤ表示を行う場合は、ＯＳＤコントローラ３１からの制御信号に基づき、ＯＳＤ表示を行うように、映像信号ＶＩＤＥＯに多重する。そして、映像出力変換回路２３で出力形式に対応した信号に変換され、映像信号ＶＩＤＥＯとして出力される。出力された映像信号ＶＩＤＥＯは、図示しないモニタ等に入力され、そこで表示される。

このような状態で、センサ１４に対して、絞り、露出、ズーム等の何らかの操作が必要になった場合について、説明する。
ユーザが、操作キー３３から所望の操作を行うと、ＭＰＵ２８はこれを認識し、センサ１４に対する制御信号Ｃｔｒｌを作成し送信する。具体的には、ＣＳ信号：被制御対象（撮像素子）、ＤＡＴＡ：操作する項目と操作量、ＳＣＬＫの３つの信号を送信する。ここで、被制御対象となる撮像素子は、映像信号を出力としている期間には制御信号を受けられないため、映像信号を送信していない、いわゆるブランキング期間に、センサ１４が受信できるように、ＭＰＵ２８から制御信号（Ｃｔｒｌ）を送信する必要がある。このため、本実施の形態では、ＦＩＦＯ３５でいったん制御信号を蓄積し、タイミングを調整して送信するようになっている。

図２は、この制御信号（Ｃｔｒｌ）の送信タイミングに関するタイミングチャートである。
図２に示すように、センサ１４への制御信号は、センサ１４が通信可能となる映像信号（ＶＩＤＥＯ）のブランキング期間の、図中のΔt（映像信号が終了してから、次のＶＤの立ち上がるまで）に送信を行うようにする必要がある。

従来では、映像ブランキング期間は短いため、ＭＰＵ２８は、ブランキング期間内に必要な制御信号（ＣＳ、ＤＡＴＡ、ＳＣＬＫ）の全ての送信を完了する必要があるため、動作速度の速いデバイスを用いる必要があった。しかしながら、本実施の形態では、ＦＩＦＯ３５で制御信号（Ｃｔｒｌ）を蓄積するため、ＭＰＵ２８は、制御信号の送信開始タイミングをΔtに合わせることなく、Δtの前まで送信が終わるようにゆっくりとＦＩＦＯ３５に通信コマンドを送信しておけばよくなる。このため、ＭＰＵ２８に動作速度の遅いデバイスを用いても、通信が可能となる。

このため、ＭＰＵ２８のタイミング制約が少なくなるので、処理速度の低減による低消費電力化や、低スペックのＭＰＵ２８への置き換えによるコスト低減などが見込める。また、ＴＧ３４をＰＬＤ３０で実現している場合は、ＰＬＤ３０の内部にＦＩＦＯを設ければよく、部品の追加なく構成することができる。

＜第２の実施の形態＞
以上説明した実施の形態では、映像信号処理部２２とＰＬＤ３０が分離されて設けていたが、一体化されていてもよい。
図３に、映像信号処理部２２とＰＬＤ３０を一体化した場合の構成について、説明する。なお、第１の実施の形態と同一部分については、同一符号を付し、説明を省略する。

図において、本実施の形態では、映像処理部２２、ＴＧ３４、ＦＩＦＯ３５をひとつの回路基板内に構成している。
このように映像信号処理部２２とＰＬＤ３０を一体化した場合も、第１の実施の形態と同様の効果を奏することができる。
＜第３の実施の形態＞
上記各実施の形態では、ＦＩＦＯ３５をＣＣＵ２側に設けていたが、カメラヘッド１側に設けてもよい。
図４は、ＦＩＦＯ１４５をカメラヘッド１のセンサ１４内に設けた場合の構成を示す図である。ここでも、第１及び第２の実施の形態と同一部分については、同一符号を付し、説明を省略する。

図において、本実施の形態では、ＣＣＵ側にＦＩＦＯを設けず、代わりに制御信号ＣＴＲＬを蓄積するＦＩＦＯをカメラヘッド１のセンサ１４の内部に設けている。
図５は、ＦＩＦＯ１４５をセンサ１４内に設ける場合の、センサ１４の構成例を示す図である。図において、ＣＣＵ２のＴＧ３４から送信されてくる映像同期信号Ｓｙｎｃ（ＶＤ、ＨＤ、ＭＣＬＫ）は、センサ内のＴＧ１４１に入力される。この映像同期信号に同期をとりながら、画素部１４２で、レンズ１１を介して取り込んだ光を光電変換により画像データを生成する。画素部１４２の構成としてはＣＭＯＳセンサやＣＣＤセンサ等が用いられる。画素部１４２で生成した画像信号はＡ／Ｄ回路１４３でデジタル信号に変換され、Ｉ／Ｆ回路１４４を介して映像信号（ＶＩＤＥＯ）として出力する。

一方、ＣＣＵ２のＭＰＵ２８から送信されてくる制御信号Ｃｔｒｌは、ＦＩＦＯ１４５に入力され、蓄積される。ＦＩＦＯ１４５では、ＴＧ１４１から映像同期信号Ｓｙｎｃの供給を受け、映像信号ＶＩＤＥＯのブランキング期間に合わせて、蓄積した制御信号ＣｔｒｌをシリアルＩＦ回路１４６に出力する。シリアルＩＦ回路１４６は制御信号に基づき、画素部１４２、Ａ／Ｄ１４３、出力Ｉ／Ｆのいずれかに、必要に応じて制御を行う。

このような構成をとることで、ＭＰＵ２８に動作速度の低いデバイスを用いたとしても、制御信号ＣｒｔｌをＦＩＦＯ１４５で一旦、蓄積して映像信号ＶＩＤＥＯのブランキング期間に送信するため、映像信号のブランキング期間にそれぞれ必要な制御を行えるようになる。

＜第４の実施の形態＞
次に、第４の実施の形態として、本発明を一体型カメラに適用した場合について説明する。
図６は、本発明を制御部分と撮像部が一体型の一体型カメラに適用したときの構成を示す、ブロック構成図である。ヘッド分離型カメラと比較すると、Ｉ／Ｆ回路１３、２１と、接続ケーブル３が省略された構成となっている。

この場合も、ＦＩＦＯ３５を介して制御信号がセンサ１４及びＯＳＤコントローラ３１に送信されるため、ＭＰＵ２８に処理速度の速いデバイスを設ける必要がない。

また、本実施の形態の変形例としては、第３の実施の形態のように、ＦＩＦＯ１４５をセンサ１４内に設けて、一体型カメラを構成してもよい。この場合のセンサ１４の構成は、既に説明した図５と同様になる。

なお、本発明は、上述した各実施の形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形や変更が可能である。また、個々の実施の形態は、可能な限り適宜組み合わせで実施が可能である。

１・・・カメラヘッド
２・・・カメラ制御部（ＣＣＵ）
３・・・接続ケーブル
１１・・・レンズ部
１２・・・撮像回路
１３・・・Ｉ／Ｆ回路
２１・・・Ｉ／Ｆ回路
２２・・・映像信号処理部
２３・・・映像出力回路
２８・・・ＭＰＵ
３０・・・ＰＬＤ
３１・・・ＯＳＤコントローラ
３４・・・ＴＧ
３５、１４５・・・ＦＩＦＯ

Claims (8)

1. 映像を撮影する撮像装置において、
   映像同期信号を発生し、各部に送信するタイミング部と、
   このタイミング部で生成された映像同期信号に同期して、撮影した映像を映像信号として送出する撮像素子と、
   各部の制御を行うための制御信号を送信する制御部と、
   この制御部から送信された制御信号を蓄積し、前記タイミング部で発生した映像同期信号に基づき、前記映像信号のブランキング期間に同期して、前記制御信号を送信するメモリ部と
   を具備することを特徴とする撮像装置。
2. 前記タイミング部で発生する映像同期信号は、映像信号のフレームのタイミングを示す垂直同期信号を含むものであり、
   前記メモリ部は、映像信号が終了し、前記垂直同期信号が送出される間に、前記制御信号を出力する
   ことを特徴とする請求項１記載の撮像装置。
3. 前記タイミング部、及びメモリ部は、ＰＬＤで構成されることを特徴とする請求項２記載の撮像装置。
4. 前記非制御部は、撮像装置であり、絞り機構、フォーカス機構、色補正、ズーム機構のいずれかの設定を行うものであることを特徴とする請求項２記載の撮像装置。
5. 前記制御部から送信される制御信号は、ＯＳＤ表示を制御する制御信号であることを特徴とする請求項２記載の撮像装置。
6. 前記撮像装置は、カメラヘッドとカメラ制御部とから構成されるヘッド分離カメラであり、
   前記制御信号と前記映像同期信号は、ＬＶＤＳによりシリアル信号に変換されて伝送することを特徴とする請求項２記載の撮像装置。
7. 前記メモリ部は、前記撮像素子内に設けられることを特徴とする請求項１記載の撮像装置。
8. 入力される映像同期信号に同期して、光電変換により映像信号を発生する画素部と、
   入力された制御信号を蓄積し、前記映像同期信号に基づき、前記映像信号のブランキング期間に同期して、前記制御信号を送信するメモリ部と、
   を具備することを特徴とする撮像素子。

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