JP2005260913A - 画像撮影システム及び画像撮影システムの制御方法 - Google Patents

Abstract

【課題】 高画質での静止画撮影、ズームやフォーカスの画像操作、センサによる自動動
作等を可能にする。
【解決手段】 本体部１２０とカメラ部１００がＬＶＤＳによる高速シリアル通信を行う
システムにおいて、複数個のモータを制御する為のマイクロコントローラをカメラ部１０
０に設定し、このマイクロコントローラを制御する信号を、画像制御用の信号と同じパラ
レル・シリアル変換部（１０５，１２７）によって入出力する。
【選択図】 図１

Description

本発明は、撮像部と本体部が分離される構成を有し、撮像部と本体部との間でのシリアル通信が可能な画像撮影システム及び画像撮影システムの制御方法に関する。

従来の、カメラ部と本体部が分離する画像撮影システム（ヘッド分離型画像撮影システム）は、特許文献１にかかれているように、ＣＣＤからの出力をＡＤ変換する前の部分までをカメラ部とし、ケーブル接続で本体部と接続して、本体部においてＣＣＤ出力をＡＤ変換する構成（デジタルデータ分離型）が一般的であった。そのため、カメラ部と本体部の分離距離を延長したい場合には、差動シリアル（ＬＶＤＳ(Low Voltage Differential Signaling：低電圧差動信号データ転送)やＩＥＥＥ１３９４など）と呼ばれる方式を使用した、特許文献２のようなシステムが一般的になってきた。また、ＡＤ変換後のデジタルデータを差動シリアル方式で転送する、画像データ送受信システムも提案されている（特許文献３）。さらに国際規格としても、デジタルビデオデータシリアル出力規格として、ＳＭＰＴＥ２９２Ｍ／２５９ＭやＴＩＡ／ＥＩＡ−６４４があり、監視カメラやＰＣカメラなどの画像転送に使用されるようになってきた。

図１０は、従来例に係るデジタルデータ分離型の画像撮影システムをもつデジタルカメラの概略構成を示すブロック図である。

図１０において、１０００はカメラ部である。１００１はＣＣＤ１００２に画像を入力するレンズ群である。１００２は、レンズ群１００１から入力される画像を電気信号に変換する、３０〜３３万画素相当のＣＣＤである。１００３は、ＣＣＤ１００２から出力されるアナログ信号のゲイン調整をおこなうＣＤＳ／ＡＧＣである。１００４は、ＣＣＤ１００２を駆動するためのタイミング信号を出力する、タイミングジェネレータ（ＴＧ）である。１００５は、ＣＤＳ／ＡＧＣ１００３からの出力信号を、タイミングジェネレータ１００４から出力されるタイミングで、パラレル１２ｂｉｔデジタルデータに変換するＡＤ変換部（ＡＤ）である。１００６は、タイミングジェネレータ１００４に対しＣＣＤ１００２を駆動する為の基準クロックと、ＬＶＤＳ１００７がＡＤ１００５から出力される１２ｂｉｔデジタルデータをサンプリングする為の、画像データサンプリング信号の元になるクロックをＰＬＬ１００８に供給する発振器である。１００７は、ＡＤ変換部１００５によって変換されたデジタルデータと、タイミングジェネレータ１００４によって作られるＶＤ（垂直同期）信号やＨＤ（水平同期）信号を、ＰＬＬ１００８から供給される画像データサンプリング信号によって、本体部１０２０にシリアル化して出力する、送信側のＬＶＤＳ（低電圧差動信号データ転送）回路（ＬＶＤＳ）である。１００８は、発振器１００６から出力されるクロックにより、画像データサンプリング信号を作成するＰＬＬ(Phase Lock Loop)回路（ＰＬＬ）である。１００９は、カメラ部１０００側のＬＶＤＳ１００７と本体１０２０側のＬＶＤＳ１０２７とを接続するケーブルである。

１０２０は、カメラ部１０００から送られた画像データの表示や、ＪＰＥＧ圧縮して静止画として外部記憶手段であるＣＦ（コンパクトフラッシュ：登録商標）カード１０２５に保存するというデジタルカメラとしての一連の動作をおこなう本体部である。１０２１は、上記本体部１０２０の処理をおこなうデジタルカメラ機能ＩＣである。１０２２は、デジタルカメラ機能ＩＣ１０２１が画像データの展開や圧縮をおこなう為の作業領域であるところのワークメモリである。１０２３は、デジタルカメラ機能ＩＣ１０２１が動作する為のプログラムが格納されているプログラムメモリである。１０２４は、ファインダ画像の表示や撮影画像の確認に用いられる液晶表示部である。１０２５は、デジタルカメラ機能ＩＣ１０２１で圧縮されたＪＰＥＧ画像の保存に用いられる、外部記憶手段であるところのＣＦカードである。１０２６は、操作者がデジタルカメラの各種操作をおこなう為のインターフェイスとなるキースイッチ（キーＳＷ）部である。１０２７は、カメラ部１０００のＬＶＤＳ１００７から出力される差動シリアル信号を受けて、もとのパラレル１２ｂｉｔデジタルデータとＶＤ・ＨＤ信号、及びＬＶＤＳ内部のクロックリカバリ機能により、受信データから復元された画像データサンプリング信号に変換する、受信側のＬＶＤＳ回路である。１０２８は、システム全体の電源供給をおこなう、電源部である。

図１０の構成における従来例のシステムにおいては、カメラ部１０００は６４０×４８０画素（ＶＧＡサイズ）もしくは７２０×４８０画素程度の画像データを、１秒間に約３０回本体部１０２０に対して送信し、本体部１０２０は受信した画像データを液晶表示部１０２４に対して出力する。

特開平１０−４２１７６号公報 特開平９−１８１９３６号公報 特開２０００−３３３０８１号公報

しかしながら、カメラ部と本体部が分離された構成を有し、かつシリアル信号を用いてカメラ部と本体部との接続を行う画像撮影システムにおいては、カメラ部から出力される画像データをただ単に本体部の表示部に出力するか、その表示部に出力する画像の一部、もしくは全部をＪＰＥＧ圧縮するだけに留まっていた。

このように、カメラ部から本体部へ送信される信号には、フォーカス制御やズーム制御、さらには各種センサ制御の処理にかかわる信号は含まれておらず、操作者の画像操作にかかわる細かな操作をすることは不可能であった。

さらに、静止画撮影においては、２００万画素や５００万画素の高画素ＣＣＤを用いた場合、画質向上の為の細かなＣＤＳ／ＡＧＣによるゲイン制御や、メカ的なシャッタ駆動やフォーカスモータの駆動の必要がある。しかし、従来のシステムにおいては、画像データ関連信号（１２ｂｉｔデジタル画像データ、ＶＤ信号、ＨＤ信号、画像データサンプリング信号）以外の信号の送受信が不可能であった為、高画素ＣＣＤを用いた静止画撮影が不可能であった。

また、カメラ部の基準クロックと、本体部の基準クロックの同期が取れていない為、カメラ部の画像を液晶表示部に表示する際に、ソフトウエアもしくはハードウエアで同期処理をおこなう必要がある。もしカメラ部と本体部が、同じ周波数で動作するようにそれぞれに発振器をつけて制御したとしても、２つの発振器が完全に同じ周波数であることは実質的にありえず、結局同期処理を行う必要がある。

本発明は上述した問題点を解決するためのものであり、カメラ部と本体部が分離された構成を有し、かつシリアル信号を用いてカメラ部と本体部との接続を行う画像撮影システム及びその制御方法であって、高画質での静止画撮影、ズームやフォーカスの画像操作、センサによる自動動作等を可能にした画像撮影システム及びその制御方法を提供することを目的とする。

また、本発明は、本体部とカメラ部との同期を容易に取る事が可能な、画像撮影システム及びその制御方法を提供することを目的とする。

上記目的を達成するために、本発明の画像撮影システムは、撮像部と本体部が分離され、撮像部と本体部との間でのシリアル通信が可能な画像撮影システムであって、本体部は、第１のクロック信号を生成する第１のクロック信号生成手段と、第１のクロック信号を用いて、撮像部に送信するデータをシリアルデータに変換する第１のパラレルシリアル変換手段と、シリアルデータを撮像部に送信する第１の送信手段と、撮像部から送信されるシリアルデータから第２のクロック信号を復元し、クロック信号生成手段に供給する第１のクロック復元信号を有し、撮像部は、受信したシリアル信号からシリアル転送周波数を検出し、第１のクロック信号を復元する、クロック復元手段と、復元した第１のクロック信号から第２のクロック信号を生成する第２のクロック信号生成手段と、撮像した画像を第２のクロック信号を用いてシリアルデータ化し、本体部へ送信する第２の送信手段とを有することを特徴とする。

また、本発明の画像撮影システムの制御方法は、撮像部と本体部が分離され、撮像部と本体部との間でのシリアル通信が可能な画像撮影システムの制御方法であって、本体部において、第１のクロック信号を生成し、第１のクロック信号を用いて、撮像部に送信するデータをシリアルデータに変換し、シリアルデータを撮像部に送信し、撮像部において、受信したシリアル信号からシリアル転送周波数を検出し、第１のクロック信号を復元し、復元した第１のクロック信号から第２のクロック信号を生成し、撮像した画像を第２のクロック信号を用いてシリアルデータ化し、本体部へ送信し、本体部において、撮像部から送信されるシリアルデータから第２のクロック信号を復元し、第１のクロック信号の生成に利用することで、撮影部と本体部との同期をとることを特徴とする。

また、上記目的を達成するために、本発明の画像撮影システムは、撮像部と本体部が分離され、前記撮像部と前記本体部との間でのシリアル通信が可能な画像撮影システムであって、前記本体部は、前記撮像部が有する複数の制御手段を動作させるための複数の制御信号をシリアル信号に変換し、変換された前記シリアル信号を前記撮像部に対して送信する送信手段を有し、前記撮像部は、受信した前記シリアル信号をパラレル信号に変換し、前記変換により得られた複数の制御信号を対応する各制御手段にそれぞれ提供する提供手段を有することを特徴とする。

また、本発明の画像撮影システムの制御方法は、撮像部と本体部が分離され、前記撮像部と前記本体部との間でのシリアル通信が可能な画像撮影システムの制御方法であって、前記本体部において、前記撮像部が有する複数の制御手段を動作させるための複数の制御信号をシリアル信号に変換し、変換された前記シリアル信号を前記撮像部に対して送信し、前記撮像部において、受信した前記シリアル信号をパラレル信号に変換し、前記変換により得られた複数の制御信号を対応する各制御手段にそれぞれ提供することを特徴とする。

このような構成により、本発明によれば、高画質での静止画撮影、ズームやフォーカスの画像操作、センサによる自動動作等が可能となる。
また、本発明によれば、簡便な方法でカメラ部と本体部の同期を取ることができる。

以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
図１は、本発明の一実施の形態に係るヘッド分離型の画像撮影システムの概略構成を示すブロック図である。

図１において、１００は、本体部と分離されたカメラ部である。１０１は、ＣＣＤ１０２に画像を入力するレンズユニットであり、この内部にはオープン・クローズ制御をソレノイドでおこなうシャッタ機構が組み込まれている。１０２は、レンズ群１０１から入力される画像を電気信号に変換するＣＣＤである。１０３は、ＣＣＤ１０２から出力されるアナログ信号をゲイン調整し、デジタル信号に変換するＣＤＳ／ＡＧＣ＆ＡＤである。

１０４は、ＣＣＤ１０２やＣＤＳ／ＡＧＣ＆ＡＤ１０３を駆動するためのタイミング信号を出力する、タイミングジェネレータ（ＴＧ）である。タイミングジェネレータ１０４は、デジタルカメラ機能ＩＣ１２１から出力されるタイミングジェネレータ基準クロック（ＣＬＫ信号）２０２を入力し、この信号を１／２分周した信号をＣＣＤ１０２駆動信号としてＣＣＤ１０２及びＣＤＳ／ＡＧＣ＆ＡＤ１０３に供給すると共に、デジタルカメラ機能ＩＣ１２１に対しても画像データタイミング信号（ＭＣＬＫ）３０２として供給する。この信号を受けたデジタルカメラ機能ＩＣ１２１は、画像データタイミング信号３０２にあわせてＡＤ変換された１０ｂｉｔの画像データ（図面中ＡＤ＿ＤＡＴＡ信号）をサンプリングすることで、画像データの同期を取ることが出来る。

１０５は、受信ドライバ部１０６から入力されるシリアル信号をパラレル変換して、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３及びＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構に出力する、シリアル・パラレル変換部（Ｓ／Ｐ変換）である。１０６は、本体部１２０の送信ドライバ１２８から出力される高速シリアル信号を受け、シリアル・パラレル変換部１０５に出力する、受信ドライバ部である。１０７は、シリアル・パラレル変換部１０５に入力されるシリアル信号とデータビット数からそのラッチクロック周波数を判断し、タイミングジェネレータ１０４に対して出力する、クロックリカバリ部（ＣＬＫ＿ＲＥ）である。

１０８は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される、ＡＤ変換された１０ｂｉｔの画像データ（図面中ＡＤ＿ＤＡＴＡ）信号がパラレル入力され、ＰＬＬ部１０９から出力される画像データタイミング信号（ＭＣＬＫ）３０２を逓倍した信号でシリアル化して出力する、パラレル・シリアル変換部（Ｐ／Ｓ変換）である。１０９は、タイミングジェネレータ１０４から出力される画像データタイミング信号（ＭＣＬＫ）３０２をラッチクロックとして入力し、その信号を逓倍する事で、パラレル・シリアル変換部がシリアル変換をおこなう為に必要となるシリアル転送クロック３０１を作り出す、ＰＬＬ部である。１１０は、パラレル・シリアル変換部１０８から出力されるシリアル信号を高速シリアル信号として外部出力する、送信ドライバ部である。

１１２は、本体部１２０からカメラ部１００へ高速シリアル信号を伝えるケーブルである。１１３は、本体部１２０からカメラ部１００へ高速シリアル信号を伝えるケーブルである。

１２０は、カメラ部と分離された本体部である。１２１は、図示しないキースイッチもしくはデジタイザからの入力に基づきシステム全体をコントロールするデジタルカメラ機能ＩＣである。デジタルカメラ機能ＩＣ１２１は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３やタイミングジェネレータ１０４を同期シリアル通信によって制御し、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力されるデジタル信号を画像データとして現像したり、露出やホワイトバランスをコントロールしたり、電子ビューファインダ画像（例えば６４０×４８０ドット）を表示器１２５へ出力したり、撮影画像を所定の圧縮方式（例えばＪＰＥＧ方式）で符号化して画像ファイルを生成したりする。デジタルカメラ機能ＩＣ１２１は、いわゆるマイクロプロセッサに加え、ファインダデータのＹＣ→ＲＧＢ変換ロジックや、ＪＰＥＧ圧縮ロジックや、プログラムメモリ１２３やワークメモリ１２２等の外部メモリをコントロールするメモリコントローラ等のロジックを内蔵するいわゆるＳＯＣ（システム・オン・シリコン）といわれるものによって実現される。

１２２は、デジタルカメラ機能ＩＣ１２１を動作させるクロックを発生する、発振器である。１２３は、デジタルカメラ機能ＩＣ１２１に接続され、ＪＰＥＧ展開や画像サイズ変換等に使われるワークメモリとして使用される、一般にはＳＤＲＡＭやＳＲＡＭであるカメラ用ワークメモリである。１２４は、デジタルカメラ機能ＩＣ１２１の制御プログラムが格納されているフラッシュメモリやマスクメモリからなるプログラムメモリである。１２５は、ＴＦＴ方式の液晶ディスプレイである所の表示器である。１２６は、ＣＰＵ１２１と専用バスを経由しコネクタで接続される、ストレージ手段であるところのＣＦカードである。

１２７は、デジタルカメラ機能ＩＣ１２１から出力され、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構を制御する、ＨＤ/ＶＤ５０１/同期シリアル/リセット信号/ＣＳＵＢ信号５０２/シャッタ制御信号５０３・５０４がパラレル入力され、ＰＬＬ部１２９から出力されるタイミングジェネレータ基準クロック２０２を逓倍した信号でシリアル化して出力する、パラレル・シリアル変換部（Ｐ／Ｓ変換）である。１２８は、パラレル・シリアル変換部１２７から出力されるシリアル信号を高速シリアルとして外部出力する、送信ドライバ部である。１２９は、デジタルカメラ機能ＩＣ１２１から出力されるタイミングジェネレータ基準クロック２０２をラッチクロックとして入力し、その信号を逓倍する事で、パラレル・シリアル変換部がシリアル変換をおこなう為に必要となるシリアル転送クロック２０１を作り出す、ＰＬＬ部である。

１３０は、受信ドライバ部１３１から入力されるシリアル信号をパラレル変換して、デジタルカメラ機能ＩＣ１２１に出力する、シリアル・パラレル変換部（Ｓ／Ｐ変換）である。１３１は、カメラ部１００の送信ドライバ１１０から出力される高速シリアル信号を受け、シリアル・パラレル変換部１３０に出力する、受信ドライバ部である。１３２は、シリアル・パラレル変換部１３０に入力されるシリアル信号とデータビット数からそのラッチクロック周波数を判断し、デジタルカメラ機能ＩＣ１２１に対して出力する、クロックリカバリ部（ＣＬＫ＿ＲＥ）である。

図１において、シリアル・パラレル変換部１０５と受信バッファ部１０６とクロックリカバリ部１０７が、カメラ部１００受信側ＬＶＤＳを構成し、パラレル・シリアル変換部１０８と送信ドライバ部１１０とＰＬＬ部１０９がカメラ部１００送信側ＬＶＤＳを構成する。また、シリアル・パラレル変換部１３０と受信バッファ部１３１とクロックリカバリ部１３２が、本体部１２０受信側ＬＶＤＳを構成し、パラレル・シリアル変換部１２７と送信ドライバ部１２８とＰＬＬ部１２９が本体部１２０送信側ＬＶＤＳを構成する。

図２は、本実施形態におけるパラレル・シリアル変換部１２７から出力される、シリアル信号の波形図である。
図２において、２０１は、ラッチクロックとして入力されるタイミングジェネレータ基準クロック（ＣＬＫ）２０２を逓倍して、ＰＬＬ部１２９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。２０２は、デジタルカメラ機能ＩＣ１２１で作られる、タイミングジェネレータ基準クロック（ＣＬＫ）である。２０３は、デジタルカメラ機能ＩＣ１２１で作られ、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構を制御する、ＨＤ/ＶＤ５０１/同期シリアル/リセット信号/ＣＳＵＢ信号５０２/シャッタ制御信号５０３・５０４をシリアルデータ化した場合の、データ構成（ＣＯＮＴ）である。

シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１は、パラレル入力される１０ビット（ＨＤ/ＶＤ５０１/同期シリアル/リセット信号/ＣＳＵＢ５０２/シャッタ制御信号５０３・５０４等）に、スタート／ストップビットを加えた総ビット数１２ｂｉｔを、タイミングジェネレータ基準クロック（ＣＬＫ）２０２期間中にシリアル化する為、タイミングジェネレータ基準クロック（ＣＬＫ）２０２×総ビット数（１２）＝シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１という関係が成り立つ。

本実施形態におけるデジタルカメラ機能ＩＣ１２１からカメラ部１００への送信内容は、タイミングジェネレータ１０４がデジタルカメラ機能ＩＣ１２１に同期した状態でＣＣＤ１０２を制御するための垂直同期（ＶＤ）信号と水平同期（ＨＤ）信号：ＡＥ(Auto Exposure)やＡＷＢ(Auto White Balance)に関わるゲイン設定をコントロールするために、ＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して出力する、同期シリアル信号である転送クロック（ＳＣＬＫ）と同期シリアルデータ（ＳＤ）と同期シリアル通信をアクティブにするためのチップセレクト信号（ＣＳ）信号：ＡＥやＡＷＢに関わる電子シャッタ設定をコントロールするために、タイミングジェネレータ１０４に対して出力する、同期シリアル通信をアクティブにするためのチップセレクト信号（ＴＧ＿ＣＳ）：起動時にタイミングジェネレータ１０４の状態をイニシャルするためのリセット信号（ＲＥＳＥＴ）、レンズモジュール１０１内のシャッタ機構を制御するシャッタオープン（Ｓ＿ＯＰＮ）、シャッタクローズ（Ｓ＿ＣＬＳ）、静止画撮影を行う際にＣＣＤ１０２の基板バイアスレベルを制御する、基板バイアス制御信号（ＣＳＵＢ）で構成されている。なお、図１では、ＳＬＣＫ、ＳＯＤ及びＣＳをまとめてＳＳＩ（３）と記載している。また、同様にＳＧ＿ＳＳＩ（３）はＳＣＬＫ、ＳＤ及びＴＧ＿ＣＳをまとめて表したものである。

なお、タイミングジェネレータ１０４に対する同期シリアル通信において、チップセレクト信号（ＴＧ＿ＣＳ）しか出力していないのは、ＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して出力される同期シリアル通信の、転送クロック（ＳＣＬＫ）と同期シリアルデータ（ＳＤ）を共有するためであり、どちらの同期シリアル通信をアクティブにするかは、どちらのチップセレクト信号を選択するかで決定される。

これらの制御信号は、ＣＣＤ１０２が２００万画素の場合、タイミングジェネレータ基準クロック（ＣＬＫ）２０２が３６ＭＨｚ、ＶＤ信号が約３０Ｈｚ、ＨＤ信号が約３７ＫＨｚ、転送クロック（ＳＣＬＫ）が１ＭＨｚと、タイミングジェネレータ基準クロック（ＣＬＫ）２０２に対して十分に遅い。そのため、通常通りそれらの信号を出力してタイミングジェネレータ基準クロック（ＣＬＫ）２０２のタイミングでパラレル・シリアル変換部１２７がラッチしても、機能的にはなんら問題はない。

図３は、本実施形態におけるパラレル・シリアル変換部１０８から出力される、シリアル信号の波形図である。
図３において、３０１は、ラッチクロックとして入力される画像データタイミング信号（ＭＣＬＫ）３０２を逓倍して、ＰＬＬ部１０９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。３０２は、タイミングジェネレータ１０４で作られる、画像データタイミング信号（ＭＣＬＫ）である。３０３は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される、ＡＤ変換された１０ｂｉｔの画像データ（ＡＤ＿ＤＡＴＡ）信号がシリアルデータ化された場合の、データ構成（ＣＯＮＴ）である。

シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１は、パラレル入力される画像データ（ＡＤ＿ＤＡＴＡ）信号１０ビットに、スタート／ストップビットを加えた総ビット数１２ｂｉｔを、画像データタイミング信号（ＭＣＬＫ）３０２期間中にシリアル化する為、画像データタイミング信号（ＭＣＬＫ）３０２×総ビット数（１２）＝シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１という関係が成り立つ。この場合においても、画像データタイミング信号（ＭＣＬＫ）３０２と画像データ（ＡＤ＿ＤＡＴＡ）信号１０ビットは同期しているため、画像データタイミング信号（ＭＣＬＫ）３０２のタイミングでパラレル・シリアル変換部１０８がラッチしても、なんら問題はない。

図４は、本実施形態におけるカメラ部と本体部を接続した場合の、電源投入からの一連の処理の流れを表すフローチャートである。
図５は、本実施形態における、静止画撮影におけるＶＤ信号及びＣＳＵＢ信号と、シャッタ機構の制御信号を表す図である。

図５において、５０１は、デジタルカメラ機能ＩＣ１２１から出力される、垂直同期（ＶＤ）信号である。５０２は、デジタルカメラ機能ＩＣ１２１から出力される、基板バイアス制御（ＣＳＵＢ）信号である。この基板バイアス制御信号は、静止画露光期間及びＣＣＤデータ読み出し期間中に基板バイアスを制御する信号で、この制御がおこなわれると、ＣＣＤ１０２の蓄積電荷量が増加し、情報量の多い画像の撮影が可能になる。５０３は、レンズモジュール１０１内にある、ソレノイド方式のシャッタ制御機構におけるシャッタクローズ信号である。５０４は、レンズモジュール１０１内にある、ソレノイド方式のシャッタ制御機構におけるシャッタオープン信号である。

５０５は、シャッタクローズ信号５０３とシャッタオープン信号５０４の制御がおこなわれた際の、シャッタ状態を表す図である。ＣＣＤ１０２を用いた静止画撮影の場合、スミアの発生や色バランスの崩壊を防ぐ為にも、ＣＣＤ読み出し期間中はシャッタをクローズし、ＣＣＤ１０２へ入射する光を遮断する必要がある。５０６は、静止画撮影においてデジタルカメラ機能ＩＣ１２１からタイミングジェネレータ１０４に出力する、同期シリアル通信のタイミングを示す図である。露光期間中に行う通信内容は、次の垂直同期信号（ＶＤ）から読み出し期間用の動作を行うように指示するためのもので、ＥＶＥＮ読み出し期間中に行う通信内容は、次の垂直同期信号（ＶＤ）から通常の電子ビューファインダ表示用ＣＣＤデータ出力動作を行うように指示するためのものである。

図１、図２、図３、図４及び図５を用いて、本実施形態におけるカメラ部１００と本体部１２０をケーブル１１２及び１１３で接続し、電源を投入した場合における、各処理の流れを説明する。

まず、操作者が本体部１２０の電源ＳＷ（図示せず）を操作すると（ステップＳ４０１）、デジタルカメラ機能ＩＣ１２１がスリープモードから起動し、本体部１２０のイニシャル処理をおこなうと同時に、カメラ部１００に対して電源供給を開始する（ステップＳ４０２）。

本体部１２０イニシャル処理が終了した後、デジタルカメラ機能ＩＣ１２１は、タイミングジェネレータ基準クロック（ＣＬＫ）２０２の供給を開始し、さらにタイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構のイニシャル制御及び表示データ出力の為のイニシャル制御を行う、ＨＤ信号/ＶＤ信号５０１/同期シリアル（ＳＳＩ及びＴＧ＿ＣＳ信号）/リセット信号/ＣＳＵＢ信号５０２/シャッタ制御信号５０３・５０４を出力する（ステップＳ４０３）。

なお、タイミングジェネレータ基準クロック（ＣＬＫ）２０２は、カメラ部１００が動作している期間は常に供給しつづけられる。上述した各制御信号は、ＰＬＬ部１２９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１の供給を受けた、パラレル・シリアル変換部１２７によってデータ構成２０３のようにシリアルデータ化され、送信ドライブ部１２８によって高速シリアル信号として、ケーブル１１２に出力される。

ケーブル１１２経由で高速シリアル信号を受けた受信ドライバ部１０６は、シリアル信号をシリアル・パラレル変換部１０５に入力する。シリアル信号を受けたシリアル・パラレル変換部１０５は、データ構成２０３のシリアルデータを、もとのＨＤ信号/ＶＤ信号５０１/同期シリアル（ＳＳＩ及びＴＧ＿ＣＳ信号）/リセット信号/ＣＳＵＢ信号５０２/シャッタ制御信号５０３・５０４にパラレル化して、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構に供給する。

また、クロックリカバリ部１０７は、シリアル信号の周波数とデータ構成２０３のビット数から、タイミングジェネレータ基準クロック（ＣＬＫ）２０２を復元し、タイミングジェネレータ１０４に供給する。タイミングジェネレータ基準クロック（ＣＬＫ）２０２の供給を受けたタイミングジェネレータ１０４は、この信号を２分の１分周して画像データタイミング信号（ＭＣＬＫ）３０２を作成し、ＰＬＬ部１０９に供給すると共に、ＣＣＤ１０２とＣＤＳ／ＡＧＣ＆ＡＤ１０３に対し、駆動基準信号を供給開始する。これらの制御信号と駆動信号を供給されたカメラ部１００内の各デバイスは、信号の内容に基づき、表示データ出力の為のイニシャル処理を行う（ステップＳ４０４）。

イニシャル処理が終了すると、画像データがＣＣＤ１０２からＣＤＳ／ＡＧＣ＆ＡＤ１０３に出力され、ＣＤＳ／ＡＧＣ＆ＡＤ１０３は画像データをＡＤ変換し、１０ｂｉｔのデジタル画像データに変換後、パラレル・シリアル変換部１０８に対して出力する。１０ｂｉｔのデジタル画像データは、ＰＬＬ部１０９からシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１の供給を受けたパラレル・シリアル変換部１０８によって、データ構成３０３のようにシリアルデータ化され、送信ドライブ部１１０によって高速シリアル信号として、ケーブル１１３に出力される。

ケーブル１１３経由で高速シリアル信号を受けた受信ドライバ部１３１は、シリアル信号をシリアル・パラレル変換部１３０に入力する。シリアル信号を受けたシリアル・パラレル変換部１３０は、データ構成３０３のシリアルデータを、もとの１０ｂｉｔパラレルのデジタル画像データに変換して、デジタルカメラ機能ＩＣ１２１に供給する。また、クロックリカバリ部１３２は、シリアル信号の周波数とデータ構成３０３のビット数から、画像データタイミング信号（ＭＣＬＫ）３０２を復元し、デジタルカメラ機能ＩＣ１２１に供給する。

これら一連の動作によって、ＣＣＤ１０２から出力された画像データが、デジタルカメラ機能ＩＣ１２１に伝えられ、デジタルカメラ機能ＩＣ１２１によってＡＥ（露出制御）処理やＡＷＢ（自動ホワイトバランス制御）処理等の画像処理が行われ（ステップＳ４０７）、液晶表示装置等の表示器１２５に表示される。これがファインダ表示状態である。この際のＡＥ処理は、デジタルカメラ機能ＩＣ１２１が、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される画像データから算出した輝度レベルを判断し、タイミングジェネレータ１０４内部にある電子シャッタのレジスタ値や、ＣＤＳ／ＡＧＣ＆ＡＤ１０３内部にあるゲイン設定のレジスタ値を、それぞれとの同期シリアル通信によって変更することで実現される。

操作者は表示器１２５に表示される画像データをみながら、静止画撮影や機能変更操作の為のキー操作を行うが、デジタルカメラ機能ＩＣ１２１はファインダ表示状態の間、表示処理と共に、図示しない各種操作キーの入力を常に監視している（ステップＳ４０６）。キー入力がなければ上述のようにステップＳ４０７へ移行し、ファインダ表示が行われるが、ステップＳ４０６のキー監視状態で何らかのキー入力があったと判断された場合、キー種別判断処理が行われる（ステップＳ４０８）。

ステップＳ４０８で、入力されたキーが電源ＯＦＦのキーＳＷであった場合、デジタルカメラ機能ＩＣ１２１は表示部１２５への表示の停止及びカメラ部１００への電源供給の停止を行い、デジタルカメラ機能ＩＣ１２１自体も、スリープモードに突入するＯＦＦ処理を行い（ステップＳ４０９）、処理を終了する。

ステップＳ４０８で、入力されたキーが機能設定ＳＷであると判断された場合で、かつカメラ部１００に関わる機能設定変更（パラメータ変更）があると判断された場合には、変更に応じた設定内容を、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して、同期シリアル通信で出力することにより設定変更を行う（ステップＳ４１０）。

ステップＳ４０８で、入力されたキーが静止画撮影を指示するシャッタＳＷであると判断された場合、ステップＳ４１１で以下の撮影処理を行う。

ここではまず、デジタルカメラ機能ＩＣ１２１は自動露出制御（ＡＥ）処理・自動ホワイトバランス（ＡＷＢ）処理の停止など、静止画撮影用の内部設定を行う。そして、カメラ部１００に対して、垂直同期信号（ＶＤ）５０１の変化に同期する形で、露光期間の蓄積電荷量を制御するための基板バイアス制御（ＣＳＵＢ）信号５０２をハイレベルにし、その次にタイミングジェネレータ１０４に対し、次の垂直同期信号（ＶＤ）５０１から読み出し期間であることを指示する同期シリアル通信５０６を行う。そして、次の垂直同期信号（ＶＤ）５０１の変化に同期する形で、シャッタをクローズする為のシャッタクローズ信号５０３を出力する。

図５に示すように、デジタルカメラ機能ＩＣ１２１から出力される垂直同期信号（ＶＤ）５０１は、露光期間終了後、ＣＣＤ１０２データの読み出し期間になる。ＣＣＤ１０２が２００万画素である場合には、露光期間の２倍の時間で、ＯＤＤフレーム（ＣＣＤによってはＥＶＥＮフレーム）読み出し期間が終了し、ひとつの垂直同期信号（ＶＤ）５０１を出力する。次にＥＶＥＮフレーム（ＣＣＤによってはＯＤＤフレーム）読み出し期間が始まり、露光期間の２倍の時間が経過した後、垂直同期信号（ＶＤ）５０１を出力し、通常動作状態に復帰する。このＥＶＥＮフレーム（ＣＣＤによってはＯＤＤフレーム）読み出し期間中に、通常動作へタイミングジェネレータを復帰させる同期シリアル通信５０６を行い、さらに、次の垂直同期信号（ＶＤ）５０１に同期してシャッタがオープンするように、シャッタオープン信号５０４を出力する。最後にすべてのＣＣＤデータ（データ構成）３０３の読み込みが終了したとデジタルカメラ機能ＩＣ１２１が判断したあと、基板バイアス制御信号（ＣＳＵＢ）５０２をロウレベルにするとともに、読み込んだすべてのＣＣＤデータ３０３を元に、静止画ＪＰＥＧ画像を作成することで、撮影処理が終了する。そして、作成したＪＰＥＧ画像データを、例えばＣＦカード１２６へ記録する。

ＪＰＥＧ画像の作成が終了した後、デジタルカメラ機能ＩＣ１２１は、通常のファインダ表示が行えるように内部設定を変更し、ファインダ表示状態へ復帰する（ステップＳ４１２）。

以上説明したように本実施形態によれば、本体部１２０から基準クロックを逓倍した周波数で制御信号をパラレル・シリアル変換して出力し、そのシリアル信号を受けたカメラ部１００が制御信号をシリアル・パラレル変換すると共に、シリアル信号から基準クロックを復元させ、カメラ部の基準クロックとして使用する。さらに、カメラ部から出力される基準クロックを元にして作り出された、画像データクロックを逓倍した周波数で、画像データをパラレル・シリアル変換して出力し、そのシリアル信号を受けた本体部が画像データをシリアル・パラレル変換すると共に、シリアル信号から画像データクロックを復元させ、その画像データクロックのタイミングでパラレル変換された画像データをサンプリングする。このように、簡便な構成により、本体部とカメラ部とが分離した構成を有する画像撮影システムにおける同期処理を実現することが可能になる。

［実施の形態２］
前述の実施の形態１では、画像表示に関わるＣＣＤ・ＣＤＳ／ＡＧＣ＆ＡＤ・タイミングジェネレータ関連の制御信号と、シャッタ制御信号をデジタルカメラ機能ＩＣ１２１からパラレル・シリアル変換部１２７に対して出力することを特徴としていた。しかしながら、他の構成によっても同様の機能を実現することができる。

本実施形態は、シャッタ制御および基板バイアス制御信号（ＣＳＵＢ）が垂直同期信号（ＶＤ）に同期しているという点に着目し、本体部１２０には垂直同期信号（ＶＤ）内部にシャッタ制御および基板バイアス制御信号（ＣＳＵＢ）を多重化して出力する多重化出力手段を、カメラ部にはこの多重化された信号を、本来の制御信号に分離して出力する出力解析手段を設けることにより、デジタルカメラ機能ＩＣ１２１から送信する制御信号の数を減らしつつ実施の形態１と同様の機能を実現するものである。

図６は、本発明の実施の形態２に係る分離型の画像撮影システムの概略構成を示すブロック図であり、実施の形態１と同等の構成には同じ参照数字を付し、重複する説明を省略する。

図６において、６０１は、実施の形態２に係るカメラ部である。６０２は、実施の形態２に係るビット数のシリアル・パラレル変換部である。６０３は、垂直同期信号（ＶＤ）に多重化された基板バイアス制御信号（ＣＳＵＢ）やシャッタ制御信号５０３・５０４を復元する為の、出力解析手段であるところのＡＳＩＣである。６２０は実施の形態２に係る本体部である。６２１は、垂直同期信号（ＶＤ）に基板バイアス制御信号（ＣＳＵＢ）やシャッタ制御信号５０３・５０４を多重化して出力する、多重化出力機能を備えたデジタルカメラ機能ＩＣである。このようなデジタルカメラ機能ＩＣと同等の構成は、実施の形態１に係るデジタルカメラ機能ＩＣ１２１と、その外部に存在し、垂直同期信号（ＶＤ）や基板バイアス制御信号（ＣＳＵＢ）やシャッタ制御信号５０３・５０４を入力することで、自動的に多重化信号を作り出すようなＡＳＩＣとの組合せによっても実現可能である。６２２は、実施の形態２に係るビット数のパラレル・シリアル変換部である。

図７は、本発明の実施の形態２に係る、デジタルカメラ機能ＩＣ６２１から出力される多重化信号の波形図と、パラレル・シリアル変換部６２２から出力されるシリアル信号の波形図である。

図７（ａ）において、７０１は、タイミングジェネレータ基準クロック（ＣＬＫ）であり、このクロックを元に出力解析手段であるところのＡＳＩＣ６０３が動作する。７０２は、出力解析手段であるところのＡＳＩＣ６０３が復元した垂直同期信号（ＶＤ）である。垂直同期信号（ＶＤ）は７０３〜７０５の信号を受けてＡＳＩＣ６０３が生成するため、内部処理により１クロック遅れて生成されるため、図でもそのように記載されている。７０３〜７０５は、多重化出力機能を備えたデジタルカメラ機能ＩＣ６２１が出力する信号波形の例を示しており、７０３は垂直同期信号（ＶＤ）出力に基板バイアス制御信号（ＣＳＵＢ）を多重化させた場合、７０４は、垂直同期信号（ＶＤ）出力にシャッタ制御信号を多重化させた場合、７０５は、垂直同期信号（ＶＤ）出力に基板バイアス制御信号（ＣＳＵＢ）とシャッタ制御信号を多重化させた場合をそれぞれ示している。

また、図７（ｂ）における７０６〜７０８は、ＡＳＩＣ６０３が復元した信号波形を示しており、７０６は基板バイアス制御信号（ＣＳＵＢ）、７０７及び７０８はシャッタ制御信号である。図７（ｃ）における７０９は、シリアル・パラレル変換部６０２内部で愛用される、シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。実施の形態２においては、パラレルビット数が実施の形態１に対して少ない為、シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）の周波数は実施の形態１に対して、低く抑えられている。７１０は、実施の形態２におけるデータ構成（ＣＯＮＴ）である。

図６及び図７を用いて、本実施形態の画像撮影システムの動作について説明する。
デジタルカメラ機能ＩＣ６２１は、通常のファインダ表示状態においては、実施の形態１のデジタルカメラ機能ＩＣ１２１と同様の動作を行うが、キー入力があると判断し、そのキーが静止画撮影を指示するシャッタＳＷであると判断された場合、図４のステップＳ４１１で説明した撮影処理において、露光期間の垂直同期信号（ＶＤ）に基板バイアス制御信号（ＣＳＵＢ）を多重化した信号７０３を、垂直同期信号（ＶＤ）を出力する端子から出力する。

この多重化した垂直同期信号（ＶＤ）７０３は、パラレル・シリアル変換部６２２、送信ドライバ部１２８、ケーブル１１２、受信ドライバ部１０６、シリアル・パラレル変換部６０２を経由してＡＳＩＣ６０３に入力される。ＡＳＩＣ６０３は、通常の垂直同期信号（ＶＤ）が、タイミングジェネレータ基準クロック（ＣＬＫ）においてＴ０期間であるとすると、いちど垂直同期信号（ＶＤ）がロウレベルになった後、Ｔ１期間をおいた後に一定期間ハイレベルになることを検出し、垂直同期信号（ＶＤ）内に、基板バイアス制御信号（ＣＳＵＢ）が多重化されていることを認識する。

基板バイアス制御信号（ＣＳＵＢ）の多重化を判断したＡＳＩＣ６０３は、基板バイアス制御信号（ＣＳＵＢ）を復元し、基板バイアス制御信号（ＣＳＵＢ）７０６をハイレベルにする。

露光期間が終了し、読み出し期間に入る際に、デジタルカメラ機能ＩＣ６２１はシャッタをクローズする為に、垂直同期信号（ＶＤ）出力に、シャッタ制御信号を多重化した信号７０４を出力する。ＡＳＩＣ６０３は、いちど垂直同期信号（ＶＤ）がロウレベルになった後、Ｔ２（本実施形態ではＴ１＞Ｔ２）期間をおいた後に一定期間ハイレベルになることを検出すると、垂直同期信号（ＶＤ）内に、シャッタクローズ信号７０７が多重化されていることを認識し、シャッタ機構に対して、シャッタクローズ信号７０７を出力する。

さらに、デジタルカメラ機能ＩＣ６２１は、読み出し期間が終了した後の垂直同期信号（ＶＤ）において、基板バイアスレベルの制御とシャッタオープンのために、基板バイアス制御信号（ＣＳＵＢ）とシャッタ制御信号の両方を多重化した信号７０５を出力する。ＡＳＩＣ６０３は、いちど垂直同期信号（ＶＤ）がロウレベルになった後、Ｔ１期間をおいた後に一定期間ハイレベルになることを検出し、さらに、垂直同期信号（ＶＤ）がロウレベルになってからＴ２期間をおいた後に一定期間ハイレベルになることを検出すると、垂直同期信号（ＶＤ）内に、基板バイアス制御信号（ＣＳＵＢ）とシャッタ制御信号が多重化されていることを認識し、基板バイアス制御信号（ＣＳＵＢ）をロウレベルに変化させると同時に、シャッタ機構に対してシャッタオープン信号７０８を出力する。

このように、本実施形態によれば、本体部からカメラ部に出力する、垂直同期信号のような画像を制御する信号に、シャッター制御を行う信号のような他の制御信号を多重化して出力し、カメラ部において多重化された信号を復元することにより、転送速度を抑え、さらには消費電力をも低減しながら、実施の形態１と同等の効果を達成することができる。

［実施の形態３］
前述の実施の形態１では、画像表示に関わるＣＣＤ・ＣＤＳ／ＡＧＣ＆ＡＤ・タイミングジェネレータ関連の制御信号と、シャッタ制御信号をデジタルカメラ機能ＩＣ１２１からパラレル・シリアル変換部１２７に対して出力することを特徴としていた。しかしながら、ＣＣＤの高画素化に伴い、フォーカスモータの制御によるオートフォーカス処理が組み込まれることが一般的になってきており、フォーカスモータ制御信号についてもカメラ部１００へ送信可能であることが好ましい。

そのため、本実施形態では、パラレル・シリアル変換部のビット数を増やすことで、上述した実施の形態で送信した制御信号に加えて、フォーカスモータ制御信号も同時に送信可能としたものである。さらに、本実施形態では、フォーカスモータ制御の有無にかかわらず同一のパラレル・シリアル変換部で処理できるように、入力ビット数を可変とする変速処理手段を備えることで、パラレル・シリアル変換部内のシリアル転送クロックを不必要にあげることなく処理することを実現する。

図８は、本発明の実施の形態３に係る画像撮影システムの概略構成を示すブロック図であり、実施の形態１と同等の構成には同じ参照数字を付し、重複する説明を省略する。
図８において、８０１は、本発明の実施の形態３に係るカメラ部である。８０２は、１４ビットパラレル出力と１０ビットパラレル出力の切替えが可能なシリアル・パラレル変換部である。８０３は、画像データ（ＡＤ＿ＤＡＴＡ）信号１０ビットに加え、オートフォーカス機能を有するレンズユニット８０４から出力されるイニシャルポジション検出信号（Ｆ＿ｒｅｓ）の入力を可能にした、１２ビットパラレル入力が可能なパラレル・シリアル変換部である。８０４は、主にステッピングモータとイニシャルポジション検出用フォトセンサ、フォーカス調整用レンズ等が組み込まれた、オートフォーカス制御が可能なレンズユニットである。

８０５は、１４ビットパラレル出力と１０ビットパラレル出力の切替えに対応した、クロックリカバリ部である。８２０は、本実施形態に係る本体部である。８２１は、１４ビットパラレル入力と１０ビットパラレル入力の切替えが可能な、入力ビット数変速処理手段であるところのパラレル・シリアル変換部である。入力ビット数の切替えは、ＰＬＬ部８２９から出力される入力ビット数切替え制御信号により、コントロールされる。８２２は、１２ビットパラレル出力が可能なシリアル・パラレル変換部である。デジタルカメラ機能ＩＣ８２３は、実施の形態１におけるデジタルカメラ機能ＩＣ１２１の機能に加え、オートフォーカス制御信号及び入力ビット数変速制御信号（ＣＮＴ）の出力機能を有する。８２９は、デジタルカメラ機能ＩＣ８２３から出力される入力ビット数変速制御信号（ＣＮＴ）により、パラレル・シリアル変換部８２１に出力するシリアル転送クロックを切替えると同時に、入力ビット数切替え制御信号を出力することが可能な、入力ビット数変速処理手段であるところのＰＬＬ部である。

図９は、パラレル・シリアル変換部８２１から出力されるシリアル信号の波形図、およびパラレル・シリアル変換部８０３から出力されるシリアル信号の波形図である。
図９において、９０１は、ラッチクロックとして入力されるタイミングジェネレータ基準クロック（ＣＬＫ）９０２を逓倍して、入力ビット数変速処理手段であるところのＰＬＬ部８２９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。９０２は、デジタルカメラ機能ＩＣ８２３で作られる、タイミングジェネレータ基準クロック（ＣＬＫ）である。９０３は、デジタルカメラ機能ＩＣ８２３で作られ、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット８０４内部のシャッタ機構及びフォーカスモータを制御する、水平同期信号（ＨＤ）/垂直同期信号（ＶＤ）５０１/同期シリアル/リセット信号/ＣＳＵＢ信号５０２/シャッタ制御信号５０３・５０４／フォーカスモータ制御信号（Ｆ１、Ｆ２、Ｆ３、Ｆ４）をシリアルデータ化した場合の、データ構成（ＣＯＮＴ）である。

９０４は、ラッチクロックとして入力される画像データタイミング信号（ＭＣＬＫ）９０５を逓倍して、ＰＬＬ部１０９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。９０５は、タイミングジェネレータ１０４で作られる、画像データタイミング信号（ＭＣＬＫ）である。９０６は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される、ＡＤ変換された１０ｂｉｔの画像データ（ＡＤ＿ＤＡＴＡ）信号と、イニシャルポジション検出信号（Ｆ＿ｒｅｓ）をシリアルデータ化した場合の、データ構成（ＣＯＮＴ）である。

図８及び図９を用いて、本実施形態における画像撮影システムの動作について説明する。
電源投入後、デジタルカメラ機能ＩＣ８２３はカメラ部８０１のイニシャル処理（図４のステップＳ４０４）として、レンズユニット８０４内のフォーカスモータのイニシャルポジション検出処理を行う。これは、フォーカス位置の精度を向上させるためである。デジタルカメラ機能ＩＣ８２３がレンズユニット８０４の可動領域内でフォーカス位置を移動させ続けると、ある任意の位置でフォトセンサからの出力が変化する。この変化した位置がイニシャルポジションとなり、毎回決まった位置からの制御が可能になる。

通常のファインダ表示状態においては、デジタルカメラ機能ＩＣ８２３は実施の形態１におけるデジタルカメラ機能ＩＣ１２１と同様の動作を行うが、キー入力があると判断し、そのキーが静止画撮影を指示するシャッタＳＷであると判断された場合、ステップＳ４１１における撮影処理において、まずオートフォーカス処理を行う。

オートフォーカス処理は、デジタルカメラ機能ＩＣ８２３が、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される画像データから算出した、隣接する輝度信号差からフォーカス状況を判断し、輝度信号差がもっとも大きくなる位置に、フォーカスモータを制御することで実現できる。オートフォーカス処理が終了した後、静止画撮影に移行することで、ピントの合った画像撮影が可能になる。

フォーカスモータの制御信号パルスは約１ｍｓ程度と低速な為、高速なタイミングジェネレータ基準クロック（ＣＬＫ）９０２でラッチしても、何ら機能的に問題はない。また、フォーカスモータの制御は静止画撮影の直前のみである為、それ以外の状況においては、フォーカスモータ制御信号は出力されない（ロウレベルで固定される）。したがって、このような状況下では、デジタルカメラ機能ＩＣ８２３は入力ビット数変速制御信号（ＣＮＴ）をＰＬＬ部８２９に対して出力することで、パラレル・シリアル変換部８２１を実施の形態１と同様の処理速度の１０ビットパラレル入力のパラレルシリアル変換部として動作させる。一方、例えばシャッターＳＷが半押しされた場合など、静止画撮影が選択された場合には、フォーカスモータの制御を行う前に、再び入力ビット数変速制御信号（ＣＮＴ）を切替えてＰＬＬ部８２９に対して出力する。これにより、パラレル・シリアル変換部８２１を１４ビットパラレル入力に切替え、フォーカスモータ制御信号を含んだ制御信号をパラレル・シリアル変換部８２１へ出力することが可能になる。

カメラ部８０１のシリアル・パラレル変換部８０２は、受信したシリアルデータのスタートビット、ストップビットを検出することで、シリアルデータの送信ビット数が１０ビットであるのか、１４ビットであるのかを判別し、受信データに応じて１０ビットパラレルデータ又は１４ビットパラレルデータを出力する。

このように、本実施形態によれば、カメラ部に含まれるモータの制御を行う信号を、本体部からカメラ部に出力する制御信号内に多重化して出力することで、転送速度を抑え、さらには消費電力をも低減しつつ、画像とモータ制御を同時にコントロールすることが可能になる。

さらに、本体部のパラレル・シリアル変換部に入力ビット数可変手段を付加することで、必要な時以外には処理ビット数を抑える事が可能になり、転送速度を抑え、さらには消費電力をも低減した制御が可能になる。

［実施の形態４］
図１１は、本発明の実施の形態４に係る分離型の画像撮影システムの概略構成を示すブロック図である。
図１１において、１００は、本体部と分離されたカメラ部である。１０１は、ＣＣＤ１０２に画像を入力するレンズユニットであり、この内部にはオープン・クローズ制御をソレノイドでおこなうシャッタ機構や、ステッピングモータによるオートフォーカス機構を駆動するフォーカスモータや、ＤＣモータやステッピングモータによるズーム機構を駆動するズームモータが組み込まれている。１０２は、レンズ群１０１から入力される画像を電気信号に変換するＣＣＤである。１０３は、ＣＣＤ１０２から出力されるアナログ信号をゲイン調整し、デジタル信号に変換するＣＤＳ／ＡＧＣ＆ＡＤである。

１０４は、ＣＣＤ１０２やＣＤＳ／ＡＧＣ＆ＡＤ１０３を駆動するためのタイミング信号を出力する、タイミングジェネレータである。タイミングジェネレータ１０４は、デジタルカメラ機能ＩＣ１２１から出力されるタイミングジェネレータ基準クロック（ＣＬＫ信号）２０２を入力し、この信号を１／２分周した信号をＣＣＤ１０２駆動信号としてＣＣＤ１０２及びＣＤＳ／ＡＧＣ＆ＡＤ１０３に供給すると共に、デジタルカメラ機能ＩＣ１２１に対しても画像データタイミング信号（ＭＣＬＫ）３０２として供給する。この信号を受けたデジタルカメラ機能ＩＣ１２１は、画像データタイミング信号３０２にあわせてＡＤ変換された１０ｂｉｔの画像データ（図面中ＡＤ＿ＤＡＴＡ信号）をサンプリングすることで、画像データの同期を取ることが出来る。

１０５は、受信ドライバ部１０６から入力されるシリアル信号をパラレル変換して、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３及びＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構に出力する、シリアル・パラレル変換部である。１０６は、本体部１２０の送信ドライバ１２８から出力される高速シリアル信号を受け、シリアル・パラレル変換部１０５に出力する、受信ドライバ部である。１０７は、シリアル・パラレル変換部１０５に入力されるシリアル信号とデータビット数からそのラッチクロック周波数を判断し、タイミングジェネレータ１０４に対して出力する、クロックリカバリ部である。

１０８は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される、ＡＤ変換された１０ｂｉｔの画像データ（図面中ＡＤ＿ＤＡＴＡ）信号がパラレル入力され、ＰＬＬ部１０９から出力される画像データタイミング信号（ＭＣＬＫ）３０２を逓倍した信号でシリアル化して出力する、パラレル・シリアル変換部である。１０９は、タイミングジェネレータ１０４から出力される画像データタイミング信号（ＭＣＬＫ）３０２をラッチクロックとして入力し、その信号を逓倍する事で、パラレル・シリアル変換部がシリアル変換をおこなう為に必要となるシリアル転送クロック３０１を作り出す、ＰＬＬ部である。１１０は、パラレル・シリアル変換部１０８から出力されるシリアル信号を高速シリアルとして外部出力する、送信ドライバ部である。

１１１は、デジタルカメラ機能ＩＣ１２１から出力される同期シリアル通信信号（ＭＳＳＩ）を受けて、モータ制御を行うマイクロコントローラである。マイクロコントローラ１１１は、デジタルカメラ機能ＩＣ１２１から出力される同期シリアル通信の内容を解析し、モータ選択データ５０２によって選択されたモータを、ポジションデータ５０３に示される位置まで、レンズユニット１０１内の各モータに対し、移動するために必要な信号を出力しつづける。所定量の移動が完了した後、今度はマイクロコントローラ１１１がデジタルカメラ機能ＩＣ１２１に対し、移動完了時のデータをポジションデータ５０３にセットし、同期シリアル通信で出力する。

１１２は、本体部１２０からカメラ部１００へ高速シリアル信号を伝えるケーブルである。１１３は、本体部１２０からカメラ部１００へ高速シリアル信号を伝えるケーブルである。

１２０は、カメラ部と分離された本体部である。１２１は、キースイッチもしくはデジタイザからの入力に基づき当該機器をコントロールし、ＣＤＳ／ＡＧＣ＆ＡＤ１０３やタイミングジェネレータ１０４を、同期シリアル通信によって制御し、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力されるデジタル信号を画像データとして生成したり、露出やホワイトバランスをコントロールしたり、ファインダ画像（６４０×４８０ドット）の表示器１２５への出力や、撮影画像のＪＰＥＧファイルを生成するデジタルカメラ機能ＩＣである。このデジタルカメラ機能ＩＣには、いわゆるマイクロプロセッサ以外に、ファインダデータのＹＣ→ＲＧＢ変換ロジックや、ＪＰＥＧ圧縮ロジックや、プログラムメモリ１２３やワークメモリ１２２等の外部メモリをコントロールするメモリコントローラ等のロジックを内蔵するいわゆるＳＯＣ（システム・オン・シリコン）といわれるものである。

１２２は、デジタルカメラ機能ＩＣ１２１を動作させるクロックを発生する、発振器である。１２３は、デジタルカメラ機能ＩＣ１２１に接続され、ＪＰＥＧ展開や画像サイズ変換等に使われるワークメモリとして使用される、主にＳＤＲＡＭやＳＲＡＭが使用されるカメラ用ワークメモリである。１２４は、デジタルカメラ機能ＩＣ１２１の制御プログラムが格納されているＦｌａｓｈメモリやマスクメモリからなるプログラムメモリである。１２５は、ＴＦＴ方式の液晶ディスプレイである所の表示器である。１２６は、ＣＰＵ１２１と専用バスを経由しコネクタで接続される、ストレージ手段であるところのＣＦカードである。

１２７は、デジタルカメラ機能ＩＣ１２１から出力される、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構を制御する、ＨＤ／ＶＤ／同期シリアル／リセット信号／ＣＳＵＢ信号／シャッタ制御信号がパラレル入力され、ＰＬＬ部１２９から出力されるタイミングジェネレータ基準クロック２０２を逓倍した信号でシリアル化して出力する、パラレル・シリアル変換部である。１２８は、パラレル・シリアル変換部１２７から出力されるシリアル信号を高速シリアルとして外部出力する、送信ドライバ部である。１２９は、デジタルカメラ機能ＩＣ１２１から出力されるタイミングジェネレータ基準クロック２０２をラッチクロックとして入力し、その信号を逓倍する事で、パラレル・シリアル変換部がシリアル変換をおこなう為に必要となるシリアル転送クロック２０１を作り出す、ＰＬＬ部である。

１３０は、受信ドライバ部１３１から入力されるシリアル信号をパラレル変換して、デジタルカメラ機能ＩＣ１２１に出力する、シリアル・パラレル変換部である。１３１は、カメラ部１００の送信ドライバ１１０から出力される高速シリアル信号を受け、シリアル・パラレル変換部１３０に出力する、受信ドライバ部である。１３２は、シリアル・パラレル変換部１３０に入力されるシリアル信号とデータビット数からそのラッチクロック周波数を判断し、デジタルカメラ機能ＩＣ１２１に対して出力する、クロックリカバリ部である。

図１１において、シリアル・パラレル変換部１０５と受信バッファ部１０６とクロックリカバリ部１０７が、カメラ部１００受信側ＬＶＤＳを構成し、パラレル・シリアル変換部１０８と送信ドライバ部１１０とＰＬＬ部１０９がカメラ部１００送信側ＬＶＤＳを構成する。また、シリアル・パラレル変換部１３０と受信バッファ部１３１とクロックリカバリ部１３２が、本体部１２０受信側ＬＶＤＳを構成し、パラレル・シリアル変換部１２７と送信ドライバ部１２８とＰＬＬ部１２９が本体部１２０送信側ＬＶＤＳを構成する。

図１２は、本実施形態におけるパラレル・シリアル変換部１２７から出力される、シリアル信号の波形図である。

図１２において、２０１は、ラッチクロックとして入力されるタイミングジェネレータ基準クロック（ＣＬＫ）２０２を逓倍して、ＰＬＬ部１２９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。２０２は、デジタルカメラ機能ＩＣ１２１で作られる、タイミングジェネレータ基準クロック（ＣＬＫ）である。２０３は、デジタルカメラ機能ＩＣ１２１で作られ、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構を制御する、水平同期信号（ＨＤ）／垂直同期信号（ＶＤ）／同期シリアル／リセット信号／ＣＳＵＢ信号／シャッタ制御信号／モータ制御同期シリアルがシリアル化した場合の、データ構成（ＣＯＮＴ）である。

シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１は、パラレル入力される１４ビット（水平同期信号（ＨＤ）／垂直同期信号（ＶＤ）／同期シリアル／リセット信号／ＣＳＵＢ／シャッタ制御信号／モータ制御同期シリアル）に、スタート／ストップビットを加えた総ビット数１６ｂｉｔを、タイミングジェネレータ基準クロック（ＣＬＫ）２０２期間中にシリアル化する為、タイミングジェネレータ基準クロック（ＣＬＫ）２０２×総ビット数（１６）＝シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１という関係が成り立つ。

本実施形態におけるデジタルカメラ機能ＩＣ１２１からカメラ部１００への送信内容は、タイミングジェネレータ１０４がデジタルカメラ機能ＩＣ１２１に同期した状態でＣＣＤ１０２を制御するための垂直同期（ＶＤ）信号と水平同期（ＨＤ）信号、ＡＥやＡＷＢに関わるゲイン設定をコントロールするために、ＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して出力する同期シリアル信号の、転送クロック（ＳＣＬＫ）と同期シリアルデータ（ＳＤ）と同期シリアル通信をアクティブにするためのチップセレクト信号（ＣＳ）信号、ＡＥやＡＷＢに関わる電子シャッタ設定をコントロールするために、タイミングジェネレータ１０４に対して出力する同期シリアル通信をアクティブにするためのチップセレクト信号（ＴＧ＿ＣＳ）、起動時にタイミングジェネレータ１０４の状態をイニシャルするためのリセット信号（ＲＥＳＥＴ）、レンズモジュール１０１内のシャッタ機構を制御するシャッタオープン（Ｓ＿ＯＰＮ）、シャッタクローズ（Ｓ＿ＣＬＳ）、静止画撮影を行う際にＣＣＤ１０２の基板バイアスレベルを制御する、基板バイアス制御信号（ＣＳＵＢ）、マイクロコントローラ１１１を制御する同期シリアル通信の転送クロック（Ｍ＿ＣＫ）、同期シリアルデータ（Ｍ＿ＳＤ）、同期シリアル通信をアクティブにするためのチップセレクト信号（Ｍ＿ＣＳ）信号で構成されている。

なお、タイミングジェネレータ１０４に対する同期シリアル通信において、シリアル通信用の信号としてチップセレクト信号（ＴＧ＿ＣＳ）しか出力していないのは、ＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して出力される同期シリアル通信の、転送クロック（ＳＣＬＫ）と同期シリアルデータ（ＳＤ）を共有するためであり、どちらの同期シリアル通信をアクティブにするかは、どちらのチップセレクト信号を選択するかで決定される。また、パラレル・シリアル変換部１２７のパラレル入力部に入力されるビット数は、偶数であることが望ましい。

これらの制御信号は、２００万画素ＣＣＤの場合、タイミングジェネレータ基準クロック（ＣＬＫ）２０２が３６ＭＨｚ、ＶＤ信号が約３０ＨＺ、ＨＤ信号が約３７ＫＨｚ、転送クロック（ＳＣＬＫやＭ＿ＣＫ）が１ＭＨｚと、タイミングジェネレータ基準クロック（ＣＬＫ）２０２に対して十分に遅いため、通常通りそれらの信号を出力してタイミングジェネレータ基準クロック（ＣＬＫ）２０２のタイミングでパラレル・シリアル変換部１２７がラッチしても、機能的にはなんら問題はない。

図１３は、本実施形態におけるパラレル・シリアル変換部１０８から出力される、シリアル信号の波形図である。
図１３において、３０１は、ラッチクロックとして入力される画像データタイミング信号（ＭＣＬＫ）３０２を逓倍して、ＰＬＬ部１０９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。３０２は、タイミングジェネレータ１０４で作られる、画像データタイミング信号（ＭＣＬＫ）である。３０３は、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される、ＡＤ変換された１０ｂｉｔの画像データ（ＡＤ＿ＤＡＴＡ）信号と、マイクロコントローラ１１１がデジタルカメラ機能ＩＣ１２１に対して、各モータのポジションを出力する為の、同期シリアル通信の転送クロック（ＭＯ＿ＣＫ）、同期シリアルデータ（ＭＯ＿ＳＤ）、同期シリアル通信をアクティブにするためのチップセレクト信号（ＭＯ＿ＣＳ）信号がシリアル化した場合の、データ構成（ＣＯＮＴ）である。

シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１は、パラレル入力される画像データ（ＡＤ＿ＤＡＴＡ）信号１０ビットに、同期シリアル通信３ビットとブランクビットに、スタート／ストップビットを加えた総ビット数１６ｂｉｔを、画像データタイミング信号（ＭＣＬＫ）３０２期間中にシリアル化する為、画像データタイミング信号（ＭＣＬＫ）３０２×総ビット数（１６）＝シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１という関係が成り立つ。この場合においても、画像データタイミング信号（ＭＣＬＫ）３０２と画像データ（ＡＤ＿ＤＡＴＡ）信号１０ビットは同期し、かつ転送クロック（ＭＯ＿ＣＫ）が１ＭＨｚと低速であるため、画像データタイミング信号（ＭＣＬＫ）３０２のタイミングでパラレル・シリアル変換部１０８がラッチしても、なんら問題はない。

図１４は、本実施形態におけるカメラ部と本体部を接続した場合の、電源投入からの一連の処理の流れを表すフローチャートである。
図１５は、本実施形態における、マイクロコントローラ１１１とデジタルカメラ機能ＩＣ１２１の同期シリアル通信内容を表す図である。この同期シリアルは８ｂｉｔ×７ワードで構成され、マイクロコントローラ１１１からデジタルカメラ機能ＩＣ１２１への出力、及びデジタルカメラ機能ＩＣ１２１からマイクロコントローラ１１１への出力ともに、同じフォーマットで行われる。

図１５において、５１１は、同期シリアル通信におけるヘッダー（固定値Ｆ９ｈ）である。５１２は、駆動させる、もしくは駆動しているモータ選択データである。５１３は、５１２で選択されたモータの、移動量及び現在位置を表すポジションデータである。５１４は、検出を許可するセンサの選択信号である。５１５は、５１４で検出を許可されたセンサの状態を表すセンサ状態データである。ＣＣＤを用いた静止画撮影の場合、スミアや色バランスの崩壊を防ぐ為にも、ＣＣＤ読み出し期間中はシャッタをクローズした状態にする必要がある。５１６は、すべてのデータ及びチェックサム及びヘッダー及びフッターを加算した結果、ＦＦｈになるように値を調整したチェックサム値である。同期シリアル通信によりＷ１からＷ７までのデータを受け取ったマイクロコントローラ１１１もしくはデジタルカメラ機能ＩＣ１２１が、すべて加算してＦＦｈにならなかった場合、通信にエラーが発生したとして、再度通信を行う。

本実施形態においても、静止画撮影におけるＶＤ信号及びＣＳＵＢ信号と、シャッタ機構の制御信号の関係は図５を用いて説明した通りである。

図１１、図１２、図１３、図１４、図１５及び図５を用いて、本実施形態におけるカメラ部と本体部を接続し、電源を投入した場合における、各処理の流れを説明する。
まず、操作者が本体部１２０の電源ＳＷを操作すると（ステップＳ４０１）、デジタルカメラ機能ＩＣ１２１がスリープモードから起動し、本体部１２０のイニシャル処理をおこなうと同時に、カメラ部１００に対して電源供給を開始する（ステップＳ４０２）。

本体部１２０イニシャル処理が終了した後、デジタルカメラ機能ＩＣ１２１は、タイミングジェネレータ基準クロック（ＣＬＫ）２０２の供給を開始し、さらにタイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構やフォーカスモータ、ズームモータ、表示データ出力の為のイニシャル制御を行う、水平同期信号（ＨＤ）／垂直同期信号（ＶＤ）／同期シリアル（ＳＳＩ及びＴＧ＿ＣＳ信号）／リセット信号／ＣＳＵＢ信号／シャッタ制御信号／モータ制御同期シリアル通信信号を出力する（ステップＳ４０３）。

なお、タイミングジェネレータ基準クロック（ＣＬＫ）２０２の供給は、カメラ部１００が動作している期間は常に供給しつづけられる。これらの各制御信号は、ＰＬＬ部１２９によって作られるシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）２０１の供給を受けた、パラレル・シリアル変換部１２７によってデータ構成２０３のようにシリアル化され、送信ドライブ部１２８によって高速シリアル信号として、ケーブル１１２に出力される。

ケーブル１１２経由で高速シリアル信号を受けた受信ドライバ部１０６は、シリアル信号をシリアル・パラレル変換部１０５に入力する。シリアル信号を受けたシリアル・パラレル変換部１０５は、データ構成２０３のシリアルデータを、もとの水平同期信号（ＨＤ）／垂直同期信号（ＶＤ）／同期シリアル（ＳＳＩ及びＴＧ＿ＣＳ信号）／リセット信号／ＣＳＵＢ信号／シャッタ制御信号にパラレル化して、タイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３やＣＣＤ１０２やレンズユニット１０１内部のシャッタ機構に供給する。

また、クロックリカバリ部１０７は、シリアル信号の周波数とデータ構成２０３のビット数から、タイミングジェネレータ基準クロック（ＣＬＫ）２０２を復元し、タイミングジェネレータ１０４に供給する。タイミングジェネレータ基準クロック（ＣＬＫ）２０２の供給を受けたタイミングジェネレータ１０４は、この信号を２分の１分周して画像データタイミング信号（ＭＣＬＫ）３０２を作成し、ＰＬＬ部１０９に供給すると共に、ＣＣＤ１０２とＣＤＳ／ＡＧＣ＆ＡＤ１０３に対し、駆動基準信号を供給開始する。これらの制御信号と駆動信号を供給されたカメラ部１００内の各デバイスは、信号の内容に基づき、表示データ出力の為のイニシャル処理を行う（ステップＳ４０４）。

イニシャル処理が終了すると、画像データがＣＣＤ１０２からＣＤＳ／ＡＧＣ＆ＡＤ１０３に出力され、ＣＤＳ／ＡＧＣ＆ＡＤ１０３は画像データをＡＤ変換し、１０ｂｉｔのデジタル画像データに変換後、パラレル・シリアル変換部１０８に対して出力する。１０ｂｉｔのデジタル画像データは、ＰＬＬ部１０９からシリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）３０１の供給を受けたパラレル・シリアル変換部１０８によって、データ構成３０３のようにシリアル化され、送信ドライブ部１１０によって高速シリアル信号として、ケーブル１１２に出力される（ステップＳ４０５）。

ケーブル１１３経由で高速シリアル信号を受けた受信ドライバ部１３１は、シリアル信号をシリアル・パラレル変換部１３０に入力する。シリアル信号を受けたシリアル・パラレル変換部１３０は、データ構成３０３のシリアルデータを、もとの１０ｂｉｔのデジタル画像データにパラレル化して、デジタルカメラ機能ＩＣ１２１に供給する。また、クロックリカバリ部１３２は、シリアル信号の周波数とデータ構成３０３のビット数から、画像データタイミング信号（ＭＣＬＫ）３０２を復元し、デジタルカメラ機能ＩＣ１２１に供給する。

これら一連の動作によって、ＣＣＤから出力された画像データが、デジタルカメラ機能ＩＣ１２１に伝えられ、デジタルカメラ機能ＩＣ１２１によってＡＥ（露出制御）処理やＡＷＢ（自動ホワイトバランス制御）処理や画角を変更する為のズーム処理等の画像処理が行われ（ステップＳ４０７）、表示器１２５に表示される。これがファインダ表示状態である。この際のＡＥ処理は、デジタルカメラ機能ＩＣ１２１が、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される画像データから算出した輝度レベルを判断し、タイミングジェネレータ１０４内部にある電子シャッタのレジスタ値や、ＣＤＳ／ＡＧＣ＆ＡＤ１０３内部にあるゲイン設定のレジスタ値を、それぞれの同期シリアル通信によって変更することで実現される。

また、この際のズーム処理は、デジタルカメラ機能ＩＣ１２１が、モータ選択データ５１２でズームモータを選択し、ズームキーを押された時間に応じてズームモータポジションをポジションデータ５１３に設定した後に、同期シリアル通信を行うことで、実行される。モータ移動を完了したマイクロコントローラ１１１は、移動させたモータをモータ選択データ５１２に設定し、移動完了後のポジションをポジションデータ５１３に設定した後に、デジタルカメラ機能ＩＣ１２１に対し出力することで、モータ移動処理が完了される。

操作者は表示器に表示される画像データをみながら、静止画撮影や機能変更操作の為のキー操作を行うが、デジタルカメラ機能ＩＣ１２１はファインダ表示状態の間、表示処理と共にキー入力の監視を常に行っている（ステップＳ４０６）。ステップＳ４０６のキー監視状態で何らかのキー入力があったと判断された場合、キー種別判断処理が行われる（ステップＳ４０８）。

ステップＳ４０８で、入力されたキーが電源ＯＦＦのキーＳＷであった場合、デジタルカメラ機能ＩＣ１２１は表示部１２５への表示の停止及びカメラ部１００への電源供給の停止を行い、デジタルカメラ機能ＩＣ１２１自体も、スリープモードに突入するＯＦＦ処理を行う（ステップＳ４０９）。

ステップＳ４０８で、入力されたキーが機能設定ＳＷであると判断された場合で、かつデジタルカメラ機能ＩＣ１２１が、カメラ部１００に関わる機能設定変更があると判断した場合には、変更に応じた設定内容をタイミングジェネレータ１０４やＣＤＳ／ＡＧＣ＆ＡＤ１０３に対して、同期シリアル通信で各設定を出力することで制御する（ステップＳ４１０）。

ステップＳ４０８で、入力されたキーが静止画撮影を指示するシャッタＳＷであると判断された場合、以下の撮影処理を行う（ステップＳ４１１）。

ここではまず、デジタルカメラ機能ＩＣ１２１は露出制御（ＡＥ）処理・自動ホワイトバランス（ＡＷＢ）処理の停止など、静止画撮影用の内部設定を行い、続いてオートフォーカス処理を行う。オートフォーカス処理は、デジタルカメラ機能ＩＣ１２１が、ＣＤＳ／ＡＧＣ＆ＡＤ１０３から出力される画像データから算出した、隣接する輝度信号差からフォーカス状況を判断し、輝度信号差がもっとも大きくなる位置に、フォーカスモータを制御することで実現できる。

オートフォーカス処理が終了した後、静止画撮影に移行することで、ピントの合った画像撮影が可能になる。このフォーカスモータの制御は、デジタルカメラ機能ＩＣ１２１が、モータ選択データ５１２でフォーカスモータを選択し、所定のステップ毎のフォーカスモータポジションをポジションデータ５１３に設定した後に、同期シリアル通信を行うことで、実行される。モータ移動を完了したマイクロコントローラ１１１は、移動させたモータをモータ選択データ５１２に設定し、移動完了後のポジションをポジションデータ５１３に設定した後に、デジタルカメラ機能ＩＣ１２１に対し出力することで、フォーカスモータ移動処理が完了される。

オートフォーカス処理の完了後、デジタルカメラ機能ＩＣ１２１はカメラ部１００に対して、垂直同期信号（ＶＤ）５０１の変化に同期する形で、露光期間の蓄積電荷量を制御するための基板バイアス制御信号（ＣＳＵＢ）５０２をハイレベルにし、その次にタイミングジェネレータ１０４に対し、次の垂直同期信号（ＶＤ）５０１から読み出し期間であることを指示する同期シリアル通信を行う。次の垂直同期信号（ＶＤ）５０１の変化に同期する形で、シャッタをクローズする為のシャッタクローズ信号５０３を出力する。
デジタルカメラ機能ＩＣ１２１から出力される垂直同期信号（ＶＤ）５０１は、露光期間終了後、ＣＣＤ１０２データの読み出し期間になる。２００万画素ＣＣＤを用いる場合には、露光期間の２倍の時間で、ＯＤＤフレーム（ＣＣＤによってはＥＶＥＮフレーム）読み出し期間が終了し、ひとつの垂直同期信号（ＶＤ）を出力する。次にＥＶＥＮフレーム（ＣＣＤによってはＯＤＤフレーム）読み出し期間が始まり、露光期間の２倍の時間が経過した後、垂直同期信号（ＶＤ）５０１を出力し、通常動作状態に復帰する。このＥＶＥＮフレーム（ＣＣＤによってはＯＤＤフレーム）読み出し期間中に、通常動作へタイミングジェネレータを復帰させる同期シリアル通信５０６を行い、さらに、次の垂直同期信号（ＶＤ）５０１に同期すようにシャッタがオープンするように、シャッタオープン信号５０４を出力する。最後にすべてのＣＣＤデータ３０３の読み込みが終了したとデジタルカメラ機能ＩＣ１２１が判断したあと、基板バイアス制御信号（ＣＳＵＢ）５０２をロウレベルにするとともに、読み込んだすべてのＣＣＤデータ３０３を元に、静止画ＪＰＥＧ画像を作成することで、撮影処理ステップＳ４１１が終了する。

ＪＰＥＧ画像の作成が終了した後、デジタルカメラ機能ＩＣ１２１は、通常のファインダ表示が行えるように内部設定を変更することで、ファインダ表示状態に復帰できる（ステップＳ４１２）。

［実施の形態５］
前述の実施の形態４では、マイクロコントローラに対し、フォーカスモータとズームモータの制御を行わせ、静止画撮影におけるＣＣＤ及びシャッタ制御はデジタルカメラ機能ＩＣが行っていたが、この静止画撮影におけるＣＣＤ及びシャッタ制御も、マイクロコントローラが行うことによって、同様の効果が期待できる。

図１６は、本発明の実施の形態５に係る分離型の画像撮影システムの概略構成を示すブロック図である。
図１６において、１６０１は、実施の形態５に係るカメラ部である。１６０２は、実施の形態５に係るビット数のシリアル・パラレル変換部である。１６０３は、基板バイアス制御信号（ＣＳＵＢ）やシャッタ制御信号（Ｓｈｕｔｔｅｒ）も制御する、マイクロコントローラである。７２０は実施の形態５に係る本体部である。７２１は、基板バイアス制御信号（ＣＳＵＢ）やシャッタ制御信号（Ｓｈｕｔｔｅｒ）を同期シリアル通信で出力する、デジタルカメラ機能ＩＣである。７２２は、実施の形態５に係るビット数のパラレル・シリアル変換部である。

図１７は、本発明の実施の形態５に係る、パラレル・シリアル変換部７２２から出力されるシリアル信号の波形図である。
図１７において、１７０１は、シリアル・パラレル変換部７０２内部で愛用される、シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）である。実施の形態５においては、パラレルビット数が実施の形態４に対して少ない為、シリアル転送クロック信号（ＬＶＤＳ＿ＣＬＫ）は実施の形態４に対して、低く抑えられている。１７０３は、実施の形態５におけるデータ構成（ＣＯＮＴ）である。

図１５、図１６及び図１７を用いて、実施の形態５における実施例について説明する。
デジタルカメラ機能ＩＣ７２１は、通常のファインダ表示状態においては、実施の形態４と同様の動作を行うが、キー入力があると判断し、そのキーが静止画撮影を指示するシャッタＳＷであると判断された場合、露光期間の開始を示す垂直同期信号（ＶＤ）５０１期間中に、基板バイアス制御信号（ＣＳＵＢ）５０２を制御する為の、マイクロコントローラ１６０３との同期シリアル通信を行う。

デジタルカメラ機能ＩＣ１２１が、モータ選択データ５１２で基板バイアス制御信号（ＣＳＵＢ）５０２を選択し、同期シリアル通信を行うことで、実行される。基板バイアス制御信号（ＣＳＵＢ）５０２処理を完了したマイクロコントローラ１６０３は、モータ選択データ５１２で基板バイアス制御信号（ＣＳＵＢ）５０２を設定し、デジタルカメラ機能ＩＣ１２１に対し出力することで、基板バイアス制御信号（ＣＳＵＢ）５０２処理が完了される。

露光期間が終了し、読み出し期間に入る際に、デジタルカメラ機能ＩＣ７２１はシャッタをクローズする為に、マイクロコントローラ１６０３に対し、シャッタクローズ用の同期シリアル通信を行う。

デジタルカメラ機能ＩＣ６２１は、読み出し期間が終了した後の垂直同期信号（ＶＤ）において、デジタルカメラ機能ＩＣ７２１はシャッタをクローズする為に、マイクロコントローラ１６０３に対し、シャッタオープン用と、基板バイアス制御信号（ＣＳＵＢ）５０２処理用の同期シリアル通信を行う。

［実施の形態６］
前述の実施の形態４では、モータ制御にかかわる機能を、マイクロコントローラで制御することを特徴としていたが、このマイクロコントローラを、赤外線センサや温度センサ、人感センサ等のセンサ入力手段として使用することによって、パラレル入力ビット数を上げることなく、機能を拡張することが出来る。

図１８は、本発明の実施の形態６に係るカメラ部と本体部とを表したブロック図である。図１８において、１８０１は、本発明の実施の形態６に係るカメラ部である。１８０３は、センサ入力を可能にしたマイクロコントローラである。１８０４は、赤外線センサや温度センサ、人感センサ等のセンサ入力部である。

図１８では、デジタルカメラ機能ＩＣ１２１がマイクロコントローラ１８０３との同期シリアル通信において、検出をアクティブにするセンサをセンサセレクトデータ５１４に設定して出力する。この通信を受けたマイクロコントローラ１８０３は、設定されたセンサ９０４をアクティブにすると共に、センサ９０４の状態をセンサデータ部５１５に設定し、デジタルカメラ機能ＩＣ１２１に対して同期シリアル通信を行う。この通信を繰り返すことにより、センサの状態によって、画像撮影の開始や停止を、自動的に行うことが可能になる。

以上説明したように、本発明の各実施形態によれば、本体部とカメラ部がＬＶＤＳによる高速シリアル通信を行うシステムにおいて、複数個のモータを制御する為のマイクロコントローラをカメラ部に設定し、このマイクロコントローラを制御する信号を、画像制御用の信号と同じパラレル・シリアル変換部によって入出力することで、複数個のモータを制御するカメラシステムにおいても、ＬＶＤＳの入力ビット数を抑えることが可能になった。このことによりＬＶＤＳのシリアル変換周波数がおさえられ、本体部とカメラ部を接続するケーブルの選択肢の拡大と、消費電力の低減、及び発生ノイズの低減を図ることが出来る。

また、同じマイクロコントローラに、赤外線センサや人感センサなどのセンサ入力を処理させることで、センサ機能のＯＮ／ＯＦＦや、画像の自動撮影が可能になるなど、ＬＶＤＳの入力ビット数を変えずに、機能の拡張を図ることが可能になる。

なお、マイクロコントローラ部は、本体部から出力されるシリアル通信を解析して動作するＡＳＩＣであっても、同様の効果を期待できる。

本発明の実施の形態１に係る画像撮影システムの構成を示すブロック図である。 本実施の形態１に係るパラレル・シリアル変換部１２７から出力される、シリアル信号の波形図である。 本実施の形態１に係るパラレル・シリアル変換部１０８から出力される、シリアル信号の波形図である。 本実施の形態１に係るカメラ部と本体部を接続した場合の、電源投入からの一連の処理の流れを表すフローチャートである。 本発明の実施の形態１に係る静止画撮影におけるＶＤ信号及びＣＳＵＢ信号と、シャッタ機構の制御信号を表す図である。 本発明の実施の形態２に係る分離型の画像撮影システムの概略構成を示すブロック図である。 本発明の実施の形態２に係る、デジタルカメラ機能ＩＣ６２１から出力される多重化信号の波形図と、パラレル・シリアル変換部６２２から出力されるシリアル信号の波形図である。 本発明の実施の形態３に係るカメラ部と本体部とを表したブロック図である。 本発明の実施の形態３に係る、パラレル・シリアル変換部８２１から出力されるシリアル信号の波形図、およびパラレル・シリアル変換部８０３から出力されるシリアル信号の波形図である。 従来のデジタルカメラ装置の構成を示すブロック図である。 本発明の実施の形態４に係る画像撮影システムの構成を示すブロック図である。 本実施の形態４に係るパラレル・シリアル変換部１２７から出力される、シリアル信号の波形図である。 本実施の形態４に係るパラレル・シリアル変換部１０８から出力される、シリアル信号の波形図である。 本実施の形態４に係るカメラ部と本体部を接続した場合の、電源投入からの一連の処理の流れを表すフローチャートである。 本発明の実施の形態４に係るマイクロコントローラとの同期シリアル通信内容を表す図である。 本発明の実施の形態５に係る分離型の画像撮影システムの概略構成を示すブロック図である。 本発明の実施の形態５に係るパラレル・シリアル変換部から出力されるシリアル信号の波形図である。 本発明の実施の形態６に係るカメラ部と本体部とを表したブロック図である。

符号の説明

１００ カメラ部
１２０ 本体部
１１２ ケーブル
１１３ ケーブル

Claims (12)

1. 撮像部と本体部が分離され、前記撮像部と前記本体部との間でのシリアル通信が可能な
   画像撮影システムであって、
   前記本体部は、
   第１のクロック信号を生成する第１のクロック信号生成手段と、
   前記第１のクロック信号を用いて、前記撮像部に送信するデータをシリアルデータに変換する第１のパラレルシリアル変換手段と、
   前記シリアルデータを前記撮像部に送信する第１の送信手段と、
   前記撮像部から送信されるシリアルデータから第２のクロック信号を復元し、前記クロック信号生成手段に供給する第１のクロック復元信号を有し、
   前記撮像部は、
   受信した前記シリアル信号からシリアル転送周波数を検出し、前記第１のクロック信号を復元する、クロック復元手段と、
   前記復元した第１のクロック信号から前記第２のクロック信号を生成する第２のクロック信号生成手段と、
   撮像した画像を前記第２のクロック信号を用いてシリアルデータ化し、前記本体部へ送信する第２の送信手段とを有することを特徴とする画像撮影システム。
2. 前記撮像部に送信するデータが、前記撮像部の撮像動作を制御する制御信号を含むことを特徴とする請求項１記載の画像撮影システム。
3. 前記制御信号が垂直同期信号、シャッタ制御信号及び撮像素子のバイアス制御信号を含むことを特徴とする請求項２記載の画像撮影システム。
4. 前記シャッタ制御信号及び撮像素子のバイアス制御信号の少なくとも一方が前記垂直同期信号に多重化され、
   前記撮像部が、
   受信したシリアルデータから前記多重化された信号の有無及び種別を判定し、判定結果に基づいて前記多重化された信号を復元する多重化信号復元手段を更に有することを特徴とする請求項３記載の画像撮影システム。
5. 前記制御信号が、前記撮像部が有するレンズユニットのオートフォーカス制御信号を含み、
   前記撮像部が、
   前記オートフォーカス制御信号に基づいて前記レンズユニットのオートフォーカス制御を行うオートフォーカス制御手段を有するとともに、
   前記第２の送信手段が、前記撮影した画像に加えて前記レンズユニットのイニシャルポジション検出信号を前記シリアルデータに含めて送信することを特徴とする請求項２乃至請求項４のいずれか１項に記載の画像撮影システム。
6. 撮像部と本体部が分離され、前記撮像部と前記本体部との間でのシリアル通信が可能な
   画像撮影システムの制御方法であって、
   前記本体部において、
   第１のクロック信号を生成し、
   前記第１のクロック信号を用いて、前記撮像部に送信するデータをシリアルデータに変換し、
   前記シリアルデータを前記撮像部に送信し、
   前記撮像部において、
   受信した前記シリアル信号からシリアル転送周波数を検出し、前記第１のクロック信号を復元し、
   前記復元した第１のクロック信号から前記第２のクロック信号を生成し、
   撮像した画像を前記第２のクロック信号を用いてシリアルデータ化し、前記本体部へ送信し、
   前記本体部において、
   前記撮像部から送信されるシリアルデータから第２のクロック信号を復元し、前記第１のクロック信号の生成に利用することで、前記撮影部と前記本体部との同期をとることを特徴とする画像撮影システムの制御方法。
7. 撮像部と本体部が分離され、前記撮像部と前記本体部との間でのシリアル通信が可能な
   画像撮影システムであって、
   前記本体部は、
   前記撮像部が有する複数の制御手段を動作させるための複数の制御信号をシリアル信号
   に変換し、変換された前記シリアル信号を前記撮像部に対して送信する送信手段を有し、
   前記撮像部は、
   受信した前記シリアル信号をパラレル信号に変換し、前記変換により得られた複数の制
   御信号を対応する各制御手段にそれぞれ提供する提供手段を有することを特徴とする画像
   撮影システム。
8. 前記制御手段は、撮像素子制御手段、露光機能制御手段、自動焦点機能手段、及び画角
   調整機能制御手段の少なくとも２つを含むことを特徴とする請求項７に記載の画像撮影シ
   ステム。
9. 前記制御手段はモータ制御手段を含み、前記複数の制御信号は前記モータ制御手段の動
   作させるための信号を含むことを特徴とする請求項７に記載の画像撮影システム。
10. 前記制御手段はセンサ制御手段を含み、前記複数の制御信号は前記センサ制御手段の動
    作させるための信号を含むことを特徴とする請求項７に記載の画像撮影システム。
11. 前記提供手段は、マイクロコントローラまたはＡＳＩＣにより構成されることを特徴と
    する請求項７乃至請求項１０のいずれか１項に記載の画像撮影システム。
12. 撮像部と本体部が分離され、前記撮像部と前記本体部との間でのシリアル通信が可能な
    画像撮影システムの制御方法であって、
    前記本体部において、前記撮像部が有する複数の制御手段を動作させるための複数の制
    御信号をシリアル信号に変換し、変換された前記シリアル信号を前記撮像部に対して送信
    し、
    前記撮像部において、受信した前記シリアル信号をパラレル信号に変換し、前記変換に
    より得られた複数の制御信号を対応する各制御手段にそれぞれ提供することを特徴とする
    画像撮影システムの制御方法。

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