FR2863761A1 - Circuit integre de commande de donnees, affichage comprenant un circuit integre et procede de commande de circuit integre - Google Patents

Circuit integre de commande de donnees, affichage comprenant un circuit integre et procede de commande de circuit integre Download PDF

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Abstract

Un affichage comprenant un circuit intégré de commande de données comprend N nombre de canaux de sortie (où N est un entier) comprenant au moins deux zones comprenant un premier canal de sortie et un Nième canal de sortie, un groupe de canal de sortie de données comprenant M canaux de sortie de données (où M est un entier inférieur à N), les M canaux de sortie de données fournissant des données de pixel à un nombre correspondant des lignes de données selon une résolution souhaitée de l'affichage, dans lequel (N-M) canaux de sortie ne sont pas alimentés en données de pixel, et les (N-M) canaux de sortie sont placés entre le premier canal de sortie et le Nième canal de sortie, et un sélecteur de canal sélectionnant les M canaux de sortie de données.

Description

CIRCUIT INTEGRE DE COMMANDE DE DONNEES, AFFICHAGE COMPRENANT UN CIRCUIT
INTEGRE ET PROCEDE DE COMMANDE DE CIRCUIT INTEGRE
La présente invention concerne un affichage à cristaux liquides. Plus particulièrement, la présente invention concerne un dispositif d'affichage à cristaux liquides qui améliore l'efficacité de travail d'un dispositif d'affichage à cristaux liquides ainsi que réduit le coût de fabrication.
Généralement, un affichage à cristaux liquides (LCD) commande le facteur de transmission de la lumière d'un cristal liquide à l'aide d'un champ électrique pour afficher une image.
A cette fin, comme cela est représenté sur la figure 1, le LCD comprend un écran d'affichage à cristaux liquides 2 comprenant des cellules à cristaux liquides agencées dans une matrice, un pilote de grille 6 pour commander des lignes de grille GL1 à GLn de l'écran d'affichage à cristaux liquides 2, un pilote de données 4 pour commander les lignes de données DL1 à DLm de l'écran d'affichage à cristaux liquides 2 et un système de commande temporel 8 pour commander le pilote de grille 6 et le pilote de données 4.
L'écran d'affichage à cristaux liquides 2 comprend un transistor à couche mince TFT prévu à chaque croisement des lignes de grille GL1 à GLn et des lignes de données DL1 à DLm, et une cellule à cristaux liquides 7 raccordée au transistor à couche mince TFT. Le transistor à couche mince TFT est activé lorsqu'il est alimenté avec un signal de balayage, par exemple, une haute tension de grille VGH provenant de la ligne de grille GL, pour appliquer un signal de pixel depuis la ligne de données DL vers la cellule à cristaux liquides 7. En outre, le transistor à couche mince TFT est désactivé lorsqu'il est alimenté avec une basse tension de grille VGL provenant de la ligne de grille GL pour maintenir un signal de pixel chargé dans la cellule à cristaux liquides 7.
La cellule à cristaux liquides 7 peut être représentée de manière équivalente comme un condensateur à cristaux liquides. La cellule de cristaux liquides 7 comprend une électrode de pixel raccordée avec une électrode commune et un transistor à couche mince avec un cristal liquide entre eux. En outre, la cellule à cristaux liquides 7 comprend un condensateur de stockage qui maintient un niveau de signal du signal de pixel chargé jusqu'à ce que le signal de pixel suivant soit chargé.
Le condensateur de stockage est prévu entre l'électrode de pixel et la ligne de grille de pré-étage. Une telle cellule à cristaux liquides 7 varie un état d'alignement du cristal liquide présentant une anisotropie diélectrique selon un signal de pixel chargé à travers le transistor à couche mince TFT pour commander un facteur de transmission de la lumière, implémentant de ce fait des niveaux d'échelle de gris.
Le dispositif de commande de temps 8 génère des signaux de commande de grille (c'est-à-dire une impulsion de départ de grille (GSP), une horloge de décalage de grille (GSC) et une activation de sortie de grille (GOE)) et des signaux de commande de données (c'est-à-dire une impulsion de départ de source (SSP), une horloge de décalage de source (SSC), une activation de sortie de source (SOE) et une commande de polarité (POL)) à l'aide de signaux de synchronisation V et H fournis depuis une carte vidéo (non représentée). Les signaux de commande de grille (c'est- à-dire GSP, GSC et GOE) sont appliqués sur le pilote de grille 6 pour commander le pilote de grille 6, alors que les signaux de commande (c'est- à-dire SSP, SSC, SOE et POL) sont appliqués sur le pilote de données 4 pour commander le pilote de données 4. En outre, le dispositif de commande de temps 8 aligne les données de pixel rouge (R), vert (V) et bleu (B) VD et appliquer les données sur le pilote de données 4.
Le pilote de grille 6 commande de manière séquentielle les lignes de grille GL1 à GLn. A cette fin, le pilote de grille 6 comprend une pluralité de circuits intégrés de grille 10 comme cela est représenté sur la figure 2A. Les circuits intégrés de grille 10 commandent de manière séquentielle les lignes de grille GL1 à GLn raccordées à ceux-ci sous la commande du dispositif de commande de temps 8. Spécifiquement, les circuits intégrés de grille 10 appliquent de manière séquentielle une haute tension de grille VGH sur les lignes de grille GL1 à GLn en réponse aux signaux de commande de grille (c'est-à-dire GSP, GSC et GOE) provenant du dispositif de commande de temps 8.
Le pilote de grille 6 décale une impulsion de départ de grille GSP en réponse à une horloge de décalage de grille GSC pour générer une impulsion de décalage. Ensuite, le pilote de grille 6 applique une haute tension de grille VGH sur la ligne de grille correspondante GL à chaque période horizontale en réponse à l'impulsion de décalage. L'impulsion de décalage est décalée ligne par ligne pour chaque période horizontale et un quelconque des circuits intégrés de grille 10 applique la haute tension de grille VGH sur la ligne de grille correspondante GL pour correspondre avec l'impulsion de décalage. Les circuits intégrés de grille fournissent une basse tension de grille, VGL, dans un intervalle restant lorsque la haute tension de grille VGH, n'est pas appliquée sur les lignes de grille GL1 à GLn.
Le pilote de données 4 applique des signaux de pixel pour chaque ligne sur les lignes de données DL1 à DLm pour chaque période horizontale. Le pilote de données 4 comprend une pluralité de circuits intégrés de données 16 comme cela est représenté sur la figure 2B. Les circuits intégrés de données 16 appliquent des signaux de pixel sur les lignes de données DL1 à DLm en réponse aux signaux de commande de données (c'est-à-dire SSP, SSC, SOE et POL) provenant du dispositif de commande de temps 8. Les circuits intégrés de données 16 convertissent les données de pixel VD provenant du dispositif de commande de temps 8 en signaux de pixel analogiques à l'aide d'une tension gamma provenant d'un générateur de tension gamme (non représenté) pour les émettre.
Les circuits intégrés de données 16 décalent une impulsion de départ de source SSP en réponse à une horloge de décalage de source SSC pour générer des signaux d'échantillonnage. Ensuite, les circuits intégrés de données 16 verrouillent de manière séquentielle les données de pixel VD pour une unité particulière en réponse Io aux signaux d'échantillonnage. Par la suite, les circuits intégrés de données 16 convertissent les données de pixel verrouillées VD pour une ligne en signaux de pixel analogiques et appliquent les signaux sur les lignes de données DL1 à DLm dans un intervalle d'activation d'un signal d'activation de sortie de source SOE. Les circuits intégrés de données 16 convertissent les données de pixel VD en signaux de pixel positifs ou négatifs en réponse à un signal de commande de polarité POL.
Comme cela est représenté sur la figure 3, chacun des circuits intégrés de données 16 comprend une partie de registre de décalage 34 pour une application séquentielle de signaux d'échantillonnage, une partie de verrouillage 36 pour verrouiller de manière séquentielle les données de pixel VD en réponse aux signaux d'échantillonnage pour émettre simultanément les signaux, un convertisseur numérique/analogique (CNA) 38 pour convertir les données de pixel VD provenant de la partie de verrouillage 38 en signaux de tension de pixel et une partie de tampon de sortie 46 pour mettre en tampon les signaux de tension de pixel provenant du CNA 38 pour les émettre. En outre, le circuit intégré de données 16 comprend un dispositif de commande de signal 20 pour mettre en interface divers signaux de commande (c'est-à-dire SSP, SSC, SOE, REV et POL, etc.) provenant du dispositif de commande de temps 8 et les données de pixel VD, et une partie de tension gamme 32 pour fournir des tensions gamma positives et négatives requises pour le CNA 38.
Le dispositif de commande de signal 20 commande divers signaux de commande (c'est-à-dire SSP, SSC, SOE, REV et POL, etc.) provenant du dispositif de commande de temps 8 et les données de pixel VD d'une telle manière à être émis vers les éléments correspondants.
La partie de tension gamma 32 sous-divise une pluralité de tensions de référence gamma entrées depuis un générateur de tension de référence gamma (non 35 représenté) pour chaque niveau de gris pour les émettre.
Des registres de décalage compris dans la partie de registre de décalage 34 décalent de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 20 en réponse à un signal d'horloge d'échantillonnage source SSC pour l'émettre comme un signal d'échantillonnage.
La partie de verrouillage 36 échantillonne de manière séquentielle les données de pixel VD provenant du dispositif de commande de signal 20 pour une certaine unité en réponse aux signaux d'échantillonnage provenant de la partie de registre de décalage 34 pour les verrouiller. La partie de verrouillage 36 est composée de i verrous (dans lesquels i est un entier) pour verrouiller i données de pixel VD, et chacun des verrous présente une dimension correspondant au nombre de bits des données de pixel VD. En particulier, le dispositif de commande de temps 8 divise les données de pixel VD en données de pixel paires VDeven et des données de pixel impaires VDodd pour réduire une fréquence de transmission et émet simultanément les données à travers chaque ligne de transmission. Chacune des données de pixel paires VDeven et des données de pixel impaires VDodd comprend des données de pixel rouges (R), vertes (G) et bleues (B). Ainsi, la partie de verrouillage 36 verrouille simultanément les données de pixel paires VDeven et les données de pixel impaires VDodd fournies par l'intermédiaire du dispositif de commande de signal 20 pour chaque signal d'échantillonnage. Ensuite, la partie de verrouillage 36 émet simultanément i données de pixel verrouillées VD en réponse à un signal d'activation de sortie de source SOE provenant du dispositif de commande de signal 20.
La partie de verrouillage 36 restaure les données de pixel VD modulées de sorte que le nombre de bits de transition est réduit en réponse à un signal de sélection d'inversion de données REV pour les émettre. Le dispositif de commande de temps 8 module les données de pixel VD de sorte que le nombre de bits de transition est minimisé en utilisant une valeur de référence pour déterminer si les bits doivent être inversés ou non. Ceci minimise une interférence électromagnétique (EMI) sur la transmission de données en raison d'un nombre minime de transactions binaires de LOW (faible) à HIGH (élevé) ou de HIGH (élevé) à LOW (bas).
Le CNA 38 convertit simultanément les données de pixel VD provenant de la partie de verrouillage 36 en signaux de tension positifs et négatifs. Le CNA 38 comprend une partie de décodage positif (P) 40 et une partie de décodage négatif (N) 42 raccordées de manière commune à la partie de verrouillage 36 et une partie de multiplexeur (MUX) 44 destinée à sélectionner les signaux de sortie de la partie de décodage P 40 et de la partie de décodage N 42.
Les n décodeurs P compris dans la partie de décodage P 40 convertissent n données de pixel entrées simultanément depuis la partie de verrouillage 36 en signaux de tension positives de pixel à l'aide de tensions gamma positives provenant de la partie de tension gamma 32. Les i décodeurs N compris dans la partie de décodage 42 convertissent i données de pixel entrées simultanément depuis la partie de verrouillage 36 en signaux de tension de pixel négatifs à l'aide de tensions gamma négatives provenant de la partie de tension gamma 32. Les i multiplexeurs compris dans la partie de multiplexeur 44 émettent sélectivement les signaux de tension de pixel positifs provenant du décodeur P 40 ou les signaux de tension de pixel négatifs provenant du décodeur N 42 en réponse à un signal de commande de polarité POL provenant du dispositif de commande de signal 20.
Les i tampons de sortie compris dans la partie de tampon de sortie 46 sont composés de dispositifs de suivi de tension, etc. raccordés, en série aux i lignes de données respectives DL1 à DLi. Ces tampons de sortie 46 mettent en tampon des signaux de tension de pixel provenant du CNA 38 pour appliquer les signaux sur les lignes de données DL1 à DLi.
Un tel LCD de l'art antérieur différentie les canaux de sortie des circuits intégrés de données 16 compris dans le pilote de données 4 en fonction d'une résolution de l'écran d'affichage à cristaux liquides 2. Ceci est dû au fait que les circuits intégrés de données 16 comprennent certains canaux raccordés aux lignes de données DL pour chaque résolution de l'écran d'affichage à cristaux liquides 2. Ainsi, des problèmes apparaissent en ce qu'un nombre différent de circuits intégrés de données 16 comprenant différents canaux de sortie pour chaque type de résolution de l'écran d'affichage à cristaux liquides 2 doit être utilisé. Ceci réduit l'efficacité de travail et augmente le coût de fabrication.
Plus spécifiquement, pour un affichage à cristaux liquides présentant une résolution de classe XGA (eXtended Graphics Array) (c'est-à-dire 1 024 x 3) avec 3 072 lignes de données DL, il nécessite quatre circuits intégrés de données 16, chacun desquels comprend 768 canaux de sortie de données. Pour un affichage à cristaux liquides présentant une résolution de classe SXGA+ (Super eXtended Graphics Adapter+) (c'est-à-dire 1 400 X 3) avec 4 200 lignes de données DL, il nécessite six circuits intégrés de données 16, chacun desquels comprend 702 canaux de sortie de données. Les 12 canaux de sortie de données restants sont traités comme des lignes factices. En outre, un affichage à cristaux liquides présentant une résolution de classe WXGA (Wide eXtended Graphics Array) (c'est-à-dire 1 280 X 3) avec 3 840 lignes de données DL, il nécessite six circuits intégrés de données 16, chacun desquels comprend 642 canaux de sortie de données. Dans ce cas, les 12 canaux de sortie de données restants sont traités comme des lignes factices. Comme cela est mentionné ci-dessus, différents circuits intégrés de données 16 comprenant un nombre spécifique de canaux de sortie doivent être utilisés pour chaque résolution de l'écran d'affichage à cristaux liquides 2. Par conséquent, l'affichage à cristaux liquides de l'art connexe présente un inconvénient en ce que l'efficacité de travail est réduite et le coût de fabrication est augmenté.
2863761 6 Par conséquent, la présente invention concerne un dispositif d'affichage à cristaux liquides (LCD) qui améliore l'efficacité de travail du LCD, ainsi que réduit les coûts de fabrication.
Un avantage de la présente invention est de proposer un dispositif d'affichage à cristaux liquides qui soit capable de commander les canaux de sortie de circuits intégrés de données en fonction d'une résolution de l'écran d'affichage à cristaux liquides.
Des caractéristiques et avantages supplémentaires de la présente invention sont définis dans la description qui suit et en partie ressortiront de la description ou peuvent être appris par la pratique de la présente invention.
Ces avantages et d'autres de la présente invention sont réalisés et atteints par la structure particulièrement pointée dans la description écrite et les revendications de celle-ci ainsi que les dessins en annexe.
En particulier, l'invention concerne un affichage comprenant un circuit intégré de commande de données, comprenant N nombre de canaux de sortie, où N est un entier, comprenant un premier canal de sortie et un Nième canal de sortie un groupe de canal de sortie de données comprenant au moins deux zones et comprenant M canaux de sortie de données (où M est un entier inférieur à N), les M canaux de sortie de données fournissant des données de pixel à un nombre correspondant de lignes de données selon une résolution souhaitée de l'affichage, dans lequel (N-M) canaux de sortie ne sont pas alimentés avec des données de pixel, (N-M) 0; et un sélecteur de canal sélectionnant les M canaux de sortie de données.
Selon les modes de réalisation, l'affichage présente une ou plusieurs des caractéristiques suivantes: le nombre de canaux de sortie de données est programmable; l'affichage comprenant en outre un générateur de signal de sélection destiné à générer et appliquer un signal de sélection de canal pour sélectionner les M canaux de sortie de données; et un dispositif de commande de temps qui commande le circuit intégré de commande de données et qui fournit les données de pixel aux M canaux de sortie de données; le générateur de signal de sélection comprend des première et deuxième bornes de sélection, chacune des première et deuxième bornes de sélection étant raccordées à une parmi une première source de tension et une deuxième source de tension pour générer et fournir le signal de sélection de canal; le circuit intégré de commande de données comprend N registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel en réponse à un signal de commande provenant du dispositif de commande de temps, dans lequel N est un entier une unité de verrouillage pour verrouiller des données de pixel en réponse aux signaux d'échantillonnage provenant des N registres de décalage un convertisseur numérique/analogique pour convertir les données de pixel provenant de l'unité de verrouillage en données de pixel analogiques; et une partie de sortie de mise en tampon pour mettre en tampon les données de pixel provenant du convertisseur numérique/analogique pour fournir les données de pixel aux lignes de données correspondant aux M canaux de sortie de données; les première et deuxième bornes de sélection génère des première et deuxième valeurs logiques pour déterminer les M canaux de sortie de données de sorte que lorsque la valeur logique est la deuxième valeur logique, I canaux de sortie de données sont sélectionnés, où I est un entier positif inférieur à N; et lorsque la valeur logique est la première valeur logique, J canaux de sortie de données sont sélectionnés, où J est un entier positif inférieur à I; les première et deuxième bornes de sélection génère des première à quatrième valeurs logiques pour déterminer les M canaux de sortie de données de sorte que lorsque la valeur logique est la quatrième valeur logique, .l canaux de sortie de données sont sélectionnés, où I est un entier positif inférieur à N lorsque la valeur logique est la troisième valeur logique, J canaux de sortie de données sont sélectionnés, où J est un entier positif inférieur à I lorsque la valeur logique est la deuxième valeur logique, K canaux de sortie de données sont sélectionnés, où K est un entier positif inférieur à J; et lorsque la valeur logique est la première valeur logique, L canaux de sortie de données sont sélectionnés, où L est un entier positif inférieur à K; le groupe de canal de sortie de données comprend un quelconque du premier canal de sortie au Ième canal de sortie de données, du premier canal de sortie au Jième canal de sortie de données, du premier canal de sortie au Kième canal de sortie de données et du premier canal de sortie au Lième canal de sortie de données; le générateur de signal de sélection génère le signal de sélection de canal selon au moins un parmi le nombre de lignes de données, le nombre de circuits intégrés de commande de données correspondant à une résolution souhaitée de l'affichage, une largeur d'un conditionnement de transport de bande monté avec le circuit intégré de commande de données et un nombre de lignes de transmission de données entre le dispositif de commande de temps et le circuit intégré de commande de données; - le générateur de signal de sélection comprend un dispositif de commutation raccordé aux bornes de sélection; le générateur de signal de sélection comprend un commutateur DIP raccordé aux bornes de sélection; les (N-M) canaux de sortie de données sont des canaux factices; les canaux factices sont flottants; - les canaux factices sont fixés à une tension constante; les (N-M) canaux de sortie sont placés entre les au moins deux zones du groupe de canal de sortie de données; - les au moins deux zones du groupe de canal de sortie de données comprennent le même nombre de canaux de sortie de données; L'invention concerne aussi un circuit intégré de commande de données programmable raccordé à une pluralité de lignes de données d'un affichage, comprenant N nombre de canaux de sortie où N est un entier comprenant un premier canal de sortie et un Nième canal de sortie un groupe de canal de sortie de données comprenant au moins deux zones et comprenant M canaux de sortie de données (où M est un entier inférieur à N), les M canaux de sortie de données fournissant des données de pixel à un nombre correspondant de lignes de données selon une résolution souhaitée de l'affichage, dans lequel (N-M) canaux de sortie ne sont pas alimentés avec des données de pixel, (N-M) > 0, et les (N-M) canaux de sortie sont placés entre le premier canal de sortie et le Nième canal de sortie; et un sélecteur de canal sélectionnant les M canaux de sortie de données.
Selon les modes de réalisations, le circuit comprend une ou plusieurs des caractéristiques suivantes: - un générateur de signal de sélection destiné à générer un signal de sélection de canal pour sélectionner les M canaux de sortie de données; le sélecteur de canal fait varier un nombre de canaux de sortie de données 30 dans le groupe de canal de sortie de données selon le signal de sélection de canal; - le générateur de signal de sélection génère ledit signal de sélection de canal en fonction d'au moins un parmi le nombre desdites lignes de données, le nombre desdits circuits intégrés de données programmables, une largeur du conditionnement de transport de bande monté avec ledit circuit intégré de commande de données programmable et le nombre de lignes entrées des données de pixel; le sélecteur de canal génère des première et deuxième valeurs logiques de sorte que lorsque la valeur logique est la deuxième valeur logique, I canaux de sortie de données sont sélectionnés, où I est un entier positif inférieur à N; et lorsque la valeur logique est la première valeur logique, J canaux de sortie de données sont sélectionnés, où J est un entier positif inférieur à I; le sélecteur de canal génère des première à quatrième valeurs logiques de sorte que lorsque la valeur logique est la quatrième valeur logique, I canaux de sortie de données sont sélectionnés, où I est un entier positif inférieur à N lorsque la valeur logique est la troisième valeur logique, J canaux de Io sortie de données sont sélectionnés, où J est un entier positif inférieur à I, lorsque la valeur logique est la deuxième valeur logique, K canaux de sortie de données sont sélectionnés, où K est un entier positif inférieur à J; et lorsque la valeur logique est la première valeur logique, L canaux de sortie de données sont sélectionnés, où L est un entier positif inférieur à K; le groupe de canal de sortie de données comprend un quelconque du premier canal de sortie au Ième canal de sortie de données, du premier canal de sortie au Jième canal de sortie de données, du premier canal de sortie au Kième canal de sortie de données et du premier canal de sortie au Lième canal de sortie de données; les (N-M) canaux de sortie sont placés entre les au moins deux zones du groupe de canal de sortie de données; - les au moins deux zones du groupe de canal de sortie de données comprennent le même nombre de canaux de sortie de données; - les (N-M) canaux de sortie sont flottants; - les (N-M) canaux de sortie sont fixés à une tension constante; - le générateur de signal de sélection comprend des première et deuxième bornes de sélection raccordées respectivement à une première source de tension et une deuxième source de tension pour générer le signal de sélection de canal; le générateur de signal de sélection comprend un commutateur pour générer le signal de sélection de canal; - le générateur de signal de sélection comprend un commutateur DIP pour générer le signal de sélection de canal; - N registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel en réponse à un signal de commande, dans lequel N est un entier une unité de verrouillage pour verrouiller des données de pixel en réponse aux signaux d'échantillonnage provenant des N registres de décalage un convertisseur numérique/analogique pour convertir les données de pixel provenant de l'unité de verrouillage en données de pixel analogiques; et une unité de sortie de mise en tampon pour mettre en tampon les données de pixel provenant du convertisseur numérique/analogique pour fournir les données de pixel provenant des lignes de données correspondant aux M canaux de sortie de données.
L'invention couvre en outre un circuit intégré de commande de données comprenant N canaux de sortie (où N est un entier) comprenant des premier, deuxième et troisième groupes de canal de sortie, le deuxième groupe de canal de sortie étant des canaux de sortie factice qui ne sont pas alimentés en données de pixel; et un sélecteur de canal pour sélectionner les premier et troisième groupes de canal de sortie correspondant à une pluralité de lignes de données d'un affichage présentant une résolution souhaitée pour fournir des données de pixel, le sélecteur de canal étant capable de sélectionner un quelconque des premier, deuxième et troisième groupes de sortie en tant que canaux de sortie factices, dans lequel le deuxième groupe de canal de sortie est placé entre les premier et troisième groupes de canal de sortie.
Selon les modes de réalisation, le circuit comprend une ou plusieurs caractéristiques suivantes: le deuxième groupe de canal de sortie comprend le canal de sortie numéro 1 des canaux de sortie numéro 1 à N; le deuxième groupe de canal de sortie comprend le canal de sortie numéro N/2 des canaux de sortie numéro 1 à N; le deuxième groupe de canal de sortie comprend le canal de sortie numéro N des canaux de sortie numéro 1 à N; un générateur de signal de sélection générant un signal de sélection de canal pour sélectionner les canaux de sortie; N registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel, dans lequel N est un entier une unité de verrouillage pour verrouiller les données de pixel en réponse au signal d'échantillonnage un convertisseur numérique/analogique pour convertir les données de pixel provenant de l'unité de verrouillage en données de pixel analogiques; et une unité de sortie de tampon pour mettre en tampon les données de pixel provenant du convertisseur numérique/analogique pour fournir les données de pixel à ladite pluralité de lignes de données correspondant aux premier et troisième groupes de canal de sortie; le générateur de signal de sélection génère ledit signal de sélection de canal en fonction d'au moins un parmi le nombre desdites lignes de données, le nombre desdits circuits intégrés de données correspondant à une résolution souhaitée de l'affichage, une largeur du conditionnement de transport de bande monté avec ledit circuit intégré de commande de données et le nombre de lignes entrées des données de pixel; le générateur de signal de sélection comprend des première et deuxième bornes de sélection raccordées respectivement à une première source de tension et une deuxième source de tension pour générer le signalde sélection de canal; les premier et deuxième groupes de canal de sortie comprennent le même nombre de canaux de sortie; - le groupe de canal de sortie comprend un premier canal de sortie des N canaux de sortie sur un des Ilème, I2ème et I3ème canaux de sortie des N canaux de sortie, dans lesquels Il est un entier supérieur à 1, I2 est un entier supérieur à Il et I3 est un entier supérieur à I2 et inférieur à N (où N est le nombre total de canaux de sortie); le deuxième groupe de canal de sortie de données comprend un des Jlème, J2ème et J3ème canaux de sortie sur le Nième canal de sortie, dans lesquels JI est un entier supérieur à I3, J2 est un entier supérieur à Ji, J3 est un entier supérieur à J2 et inférieur à N; un quelconque des (I1+1)ème à (J3-1)ème, des (I2+1)ème à (J2-1)ème et des (I3+1)ème à (Jl-1)ème canaux de sortie est un groupe de canal de sortie factice; - le groupe de canal de sortie factice est flottant; le groupe de canal de sortie factice est fixé à une tension constante; ledit générateur de signal de sélection comprend un commutateur pour générer le signal de sélection de canal; ledit générateur de signal de sélection comprend un commutateur DIP pour générer le signal de sélection de canal; - le nombre de canaux de sortie est programmable.
L'invention concerne aussi un circuit intégré de commande de données programmable comprenant une partie de registre de décalage comprenant N registres de décalage (où N est un entier positif) décalant une impulsion de départ en un signal d'échantillonnage séquentiel, comprenant une unité de canal de sortie comprenant des premier et deuxième groupes de canal de sortie un premier sélecteur pour sélectionner un signal de sortie provenant d'un premier groupe de registre de décalage des N registres de décalage correspondant au premier groupe de canal de sortie et sélectionnant un premier groupe de canal de sortie de données raccordé à un premier nombre de lignes de données dans le premier groupe de canal de sortie un deuxième sélecteur pour fournir le signal de sortie provenant du premier sélecteur à un deuxième groupe de registre de décalage correspondant au deuxième groupe de canal de sortie et sélectionnant un deuxième groupe de canal de sortie de données raccordé à un deuxième nombre de lignes de données dans le deuxième groupe de canal de sortie.
Selon les modes de réalisation, le circuit comprend une ou plusieurs des caractéristiques suivantes: un générateur de signal de sélection générant un signal de sélection de canal pour sélectionner les premier et deuxième groupes de canal de sortie. le générateur de signal de sélection génère ledit signal de sélection de canal en fonction d'au moins un parmi le nombre desdites lignes de données, le nombre desdits circuits intégrés de commande de données programmables, une largeur du conditionnement de transport de bande monté avec ledit circuit intégré de commande de données programmable et le nombre de lignes entrées des données de pixel; le générateur de signal de sélection comprend une borne de sélection raccordée à une première source de tension et une deuxième source de tension pour générer le signal de sélection de canal; le générateur de signal de sélection comprend un commutateur sélectif pour générer le signal de sélection de canal; le générateur de signal de sélection comprend un commutateur DIP générant le signal de sélection de canal; les premier et deuxième groupes de canal de sortie de données comprennent un nombre identique de canaux de sortie; le premier sélecteur comprend un premier multiplexeur sélectionnant en réponse audit signal de sélection de canal un des signaux de sortie du I1 er registre de décalage des N registres de décalage, dans lequel Il est un entier positif supérieur à 1, du I2ème registre de décalage des N registres de décalage, dans lequel 12 est un entier positif supérieur à Il et du I3ème registre de décalage des N registres de décalage, dans lequel I3 est un entier positif supérieur à 12 et inférieur à N; le deuxième sélecteur comprend un démultiplexeur pour générer un signal de sortie depuis le premier multiplexeur en réponse au signal de sélection de canal un deuxième multiplexeur pour sélectionner un des signaux de sortie du démultiplexeur et un signal de sortie du (J1-1)ème registre de décalage des N registres de décalage en réponse au signal de sélection de canal pour appliquer les signaux au Jlème registre de décalage, dans lequel J1 est un entier positif supérieur à 13 un troisième multiplexeur pour sélectionner un des signaux de sortie du démultiplexeur et un signal de sortie du (J2-1)ème registre de décalage des N registres de décalage en réponse au signal de sélection de canal pour appliquer les signaux au J2ème registre de décalage, dans lequel J2 est un entier positif supérieur à Jl; et un quatrième multiplexeur pour sélectionner un des signaux de sortie du démultiplexeur et un signal de sortie du (J3-1)ème registre de décalage des N registres de décalage en réponse au signal de sélection de canal pour appliquer les signaux au J3ème registre de décalage, dans lequel J3 est un entier positif supérieur à J3 et inférieur à N; - le sélecteur de canal sélectionne un des premier à I1 er canaux de sortie de données (où I1 est un entier supérieur à 1), des premier à I2ème canaux de sortie de données (où I2 est un entier supérieur à I1) et des premier à I3ème canaux de sortie de données dans le premier groupe de canal de sortie de données (où I3 est un entier supérieur à I2 et inférieur à N) comme le premier groupe de canal de sortie de données; - ledit sélecteur de canal sélectionne en réponse au signal de sélection de canal un des Jler au Nième canaux de sortie de données (où J1 est un entier positif supérieur à I3), J2ème à Nième canaux de sortie de données (où J2 est un entier positif supérieur à J1) et J3ème à Nième canaux de sortie de données (où J3 est un entier positif supérieur à J2 et inférieur à N) dans le groupe de canal de sortie comme le deuxième groupe de canal de sortie; - un quelconque des (I1+1)ème à (J3-1)ème, des (I2+1)ème à (J2-1)ème et des (I3+1)ème à (J1-1)ème canaux de sortie représente des canaux de sortie factice; - les canaux de sortie factices sont fixés à une tension constante; les canaux de sortie factices sont flottants.
L'invention concerne également un procédé de commande d'un circuit intégré de commande de données programmable dans un affichage, comprenant les étapes consistant à déterminer une résolution souhaitée de l'affichage déterminer N nombre de canaux de sortie (où N est un entier positif) comprenant un premier canal de sortie et un Nième canal de sortie sélectionner un groupe de canal de sortie de données comprenant au moins deux zones et comprenant M canaux de sortie de données (où M est un entier inférieur à N) fournir des données de pixel provenant des M canaux de sortie de données à un nombre correspondant de lignes de données selon la résolution souhaitée de l'affichage; dans lequel (N-M) canaux de sortie ne sont pas alimentés avec des données de pixel, (N-M) > 0, et les (N-M) canaux de sortie sont placés entre le premier canal de sortie et le Nième canal de sortie.
Il doit être compris que la description générale précédente et la description détaillée suivante sont exemplaires et explicatives et sont destinées à fournir une explication supplémentaire de la présente invention selon les revendications.
Les dessins en annexe, qui sont compris pour fournir une compréhension supplémentaire de la présente invention sont incorporés et constituent une partie de ce mémoire, illustrent des modes de réalisation de la présente invention et conjointement à la description servent à expliquer les principes de la présente invention. Sur les dessins: la figure 1 est un schéma de circuit de principe représentant un affichage à cristaux liquides de l'art antérieur; la figure 2A illustre des circuits intégrés de grille compris dans un pilote de grille de l'art antérieur; la figure 2B illustre des circuits intégrés de données compris dans un pilote de données de l'art antérieur; la figure 3 est un schéma de principe représentant une configuration interne du circuit intégré de données de la figure 2B; la figure 4 est un schéma de principe représentant un affichage à cristaux liquides selon un premier mode de réalisation de la présente invention; la figure 5 illustre un circuit intégré de données défini pour comprendre 600 20 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 4; la figure 6 illustre un circuit intégré de données défini pour comprendre 618 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 4; la figure 7 illustre un circuit intégré de données défini pour comprendre 630 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 4; la figure 8 illustre un circuit intégré de données défini pour comprendre 642 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 4; la figure 9 est un schéma de principe représentant une configuration interne du circuit intégré de données sur la figure 4; la figure 10 est un schéma de principe représentant un affichage à cristaux liquides selon un deuxième mode de réalisation de la présente invention; la figure 11 illustre un circuit intégré de données défini pour comprendre 600 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 10; la figure 12 illustre un circuit intégré de données défini pour comprendre 618 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 10; la figure 13 illustre un circuit intégré de données défini pour comprendre 630 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 10; la figure 14 illustre un circuit intégré de données défini pour comprendre 642 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 10; la figure 15 illustre des dispositifs de commutation destinés à générer les premier et deuxième signaux de sélection de canal représentés sur la figure 10; la figure 16 illustre un commutateur DIP destiné à générer les premier et deuxième signaux de sélection de canal représentés sur la figure 10; et la figure 17 est un schéma de principe représentant un sélecteur de canal et une partie de registre de décalage dans un circuit intégré de données selon un troisième mode de réalisation de la présente invention.
Référence est maintenant faite de manière détaillée à un mode de réalisation de la présente invention, dont des exemples sont illustrés sur les dessins en annexe.
La figure 4 représente schématiquement un affichage à cristaux liquides (LCD) selon un premier mode de réalisation de la présente invention.
Sur la figure 4, le LCD comprend un écran d'affichage à cristaux liquides 102 comprenant des cellules de cristaux liquides agencées dans une matrice, un pilote de grille 106 destiné à commander les lignes de grille GL1 à GLn de l'écran d'affichage à cristaux liquides 102, un pilote de données 104 destiné à commander les lignes de données DL1 à DLm de l'écran d'affichage à cristaux liquides 102 et un dispositif de commande de temps 108 destiné à commander le pilote de grille 106 et le pilote de données 104.
L'écran d'affichage à cristaux liquides 102 comprend un transistor à couche mince TFT prévu au niveau de chaque partie de croisement des lignes de grille GL1 à GLn et des lignes de données DL1 à DLm, et une cellule de cristaux liquides (non représentée) raccordée au transistor à couche mince TFT. Le transistor à couche mince TFT est activé lorsqu'il est alimenté avec un signal de balayage, c'est-à-dire une haute tension de grille VGH provenant de la ligne de grille GL, pour appliquer un signal de pixel provenant de la ligne de données DL sur la cellule de cristaux liquides. En outre, le transistor à couche mince TFT est désactivé lorsqu'il est alimenté avec une basse tension de grille VGL provenant de la ligne de grille GL. Le signal de pixel reste chargé dans la cellule de cristaux liquides.
La cellule de cristaux liquides peut être représentée de manière équivalente comme un condensateur de cristaux liquides. La cellule de cristaux liquides comprend une électrode de pixel raccordée avec une électrode commune et un transistor à couche mince avec un cristal liquide entre eux. En outre, la cellule à cristaux liquides comprend un condensateur de stockage qui maintient un niveau de signal du signal de pixel chargé jusqu'à ce que le signal de pixel suivant soit chargé. Ce condensateur de stockage est prévu entre l'électrode de pixel et la ligne de grille de pré-étage. Une telle cellule de cristaux liquides 7 fait varier un état d'alignement du cristal liquide présentant une anisotropie diélectrique selon un signal de pixel chargé à travers le transistor à couche mince TFT pour commander un facteur de transmission de la lumière et implémenter des niveaux d'échelle de gris.
Le dispositif de commande de temps 108 génère des signaux de commande de grille (c'est-à-dire une impulsion de départ de grille (GSP), une horloge de décalage de grille (GSC) et une activation de sortie de grille (GOE)) et des signaux de commande de données (c'est-à-dire une impulsion de départ de source (SSP), une horloge de décalage de source (SSC), une activation de sortie de source (SOE) et une commande de polarité (POL)) à l'aide de signaux de synchronisation V et H fournis depuis une carte vidéo (non représentée). Les signaux de commande de grille (c'est-à-dire GSP, GSC et GOE) sont appliqués sur le pilote de grille 106 pour commander le pilote de grille 106 alors que les signaux de commande de données (c'est-à-dire SSP, SSC, SOE et POL) sont appliqués sur le pilote de données 104 pour commander le pilote de données 104. En outre, le dispositif de commande de temps 108 aligne les données de pixel VD et applique les données sur le pilote de données 104.
Le pilote de grille 106 commande de manière séquentielle les lignes de grille GL1 à GLn. Le pilote de grille 106 comprend une pluralité de circuits intégrés de grille (non représentés). Les circuits intégrés de grille commande de manière séquentielle les lignes de grille GL1 à GLn raccordés à celui-ci sous commande du dispositif de commande de temps 108. Les circuits intégrés de grille appliquent de manière séquentielle une haute tension de grille VGH sur les lignes de grille GL1 à GLn en réponse aux signaux de commande de grille (c'est-à-dire GSP, GSC et GOE) provenant du dispositif de commande de temps 108 En particulier, le pilote de grille 106 décale une impulsion de départ de grille GSP en réponse à une horloge de décalage de grille GSC pour générer une impulsion de décalage. Ensuite, le pilote de grille 106 applique une haute tension de grille VGH sur la ligne de grille correspondante GL pour chaque période horizontale en réponse à l'impulsion de décalage. En d'autres termes, l'impulsion de décalage est décalée ligne par ligne pour chaque période horizontale et un quelconque des circuits intégrés de grille applique la haute tension de grille VGH sur la ligne de grille correspondante GL selon l'impulsion de décalage. Dans ce cas, les circuits intégrés de grille fournissent une basse tension de grille VGL dans les lignes de grille restantes.
Le pilote de données 104 applique des signaux de pixel sur les lignes de données DL1 à DLm une ligne à la fois à chaque période horizontale. Le pilote de données 104 comprend une pluralité de circuits intégrés de données 116. Chacun des circuits intégrés de données 116 peut être fixé dans un conditionnement de transport de bande (TCP) de données 110. De tels circuits intégrés de données 116 sont raccordés électriquement, par l'intermédiaire d'une pastille de TCP 112, une pastille de données 114 et une liaison 118, aux lignes de données DL1 à DLm. Les circuits intégrés de données 116 appliquent des signaux de pixel sur les lignes de données DL1 à DLm en réponse aux signaux de commande de données (c'est-à-dire SSP, SSC, SOE et POL) provenant du dispositif de commande de temps 108. Les circuits intégrés de données 116 convertissent des données de pixel VD provenant du dispositif de commande de temps 108 en signaux de pixel analogiques en utilisant des tensions gamma provenant d'un générateur de tension gamma (non représenté).
Spécifiquement, les circuits intégrés de données 116 décalent une impulsion de départ de source SSP en réponse à une horloge de décalage de source SSC pour générer des signaux d'échantillonnage. Ensuite, les circuits intégrés de données 116 verrouillent de manière séquentielle les données de pixel VD pour une certaine en réponse aux signaux d'échantillonnage. Par la suite, les circuits intégrés de données 116 convertissent les données de pixel verrouillées VD pour chaque ligne en signaux de pixel analogiques, et appliquent les données analogiques vers les lignes de données DL1 à DLm dans un intervalle d'activation d'un signal d'activation de sortie de source SOE. Les circuits intégrés de données 116 convertissent les données de pixel VD en signaux de pixel positifs ou négatifs en réponse à un signal de commande de polarité POL.
Dans le même temps, chacun des circuits intégrés de données 116 du LCD selon le premier mode de réalisation de la présente invention fait varier un canal de sortie pour appliquer un signal de pixel sur chaque ligne de données DL1 à DLm en réponse à des premier et deuxième signaux de sélection de canal Pl et P2 entrés depuis l'extérieur de celui-ci. Chacun des circuits intégrés de données 116 comprend des première et deuxième broches d'option OP1 et OP2, par exemple, fournies avec les premier et deuxième signaux de sélection de canal Pl et P2.
Chacune des première et deuxième broches d'option OP1 et OP2 est raccordée de manière sélective à une source de tension VCC et à la masse GND pour présenter une valeur logique binaire de 2 bits. Ainsi, les premier et deuxième signaux de sélection de canal P1 et P2 appliqués, par l'intermédiaire des première et deuxième broches d'option OP1 et OP2 présentent des valeurs de 00', 01', 10' et 11' sur les circuits intégrés de données 116 Par conséquent, chacun des circuits intégrés de données 116 comprend le nombre de canaux de sortie défini à l'avance en fonction du type de résolution de l'écran d'affichage à cristaux liquides 102 à l'aide des premier et deuxième signaux de sélection de canal Pl et P2 appliqués par l'intermédiaire des première et deuxième broches d'option OP1 et OP2.
Le nombre de circuits intégrés de données 116 selon les canaux de sortie des circuits intégrés de données 116 basés sur la résolution de l'écran d'affichage à 10 cristaux liquides 102 est décrit dans le tableau suivant:
TABLEAU 1
Résolution Nombre de Nombre de circuits intégrés de données pixels selon les canaux de sortie des circuits intégrés de données Ligne Ligne 600CH 618CH 630CH 642CH de de données grille XGA 3072 768 5. 12 4.97 4.88 4.79 SXGA+ 4200 1050 7.00 6.80 6.67 6.54 UXGA 4800 1200 8. 00 7.77 7.62 7.48 WXGA 3840 800 6.40 6.21 6.10 5.98 WSXGA- 4320 900 7. 20 6.99 6.86 6.73 WSXGA 5040 1050 8.40 8.16 8.00 7.85 WUXGA 5760 1200 9. 60 9.32 9.14 8.97 Dans le tableau 1, toutes les résolutions peuvent être exprimées par quatre canaux. Spécifiquement, l'écran d'affichage à cristaux liquides 102 présentant une résolution de classe XGA nécessite cinq circuits intégrés de données 116, chacun desquels comprend 618 canaux de sortie de données. Les 18 canaux de sortie de données restants sont traités comme des lignes factices. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe SXGA+ nécessite sept circuits intégrés de données 116, chacun desquels comprend 600 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe UXGA (Ultra eXtended Graphics Adapter) nécessite huit circuits intégrés de données 116, chacun desquels comprend 600 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WXGA nécessite six circuits intégrés de données 116, chacun desquels comprend 642 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WSXGA- (Wide aspect Super eXtended Graphics Adapter-) nécessite sept circuits intégrés de données 116, chacun desquels comprend 618 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WSXGA (Wide aspect Super eXtended Graphics Adapter) nécessite huit circuits intégrés de données 116, chacun desquels comprend 630 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WUXGA (Wide aspect Ultra eXtended Graphics Adapter) nécessite neuf circuits intégrés de données 116, chacun desquels comprend 642 canaux de sortie de données.
Le LCD selon le premier mode de réalisation de la présente invention définit le nombre de canaux de sortie des circuits intégrés de données 116 à un quelconque parmi 600 canaux, 618 canaux, 630 canaux et 642 canaux en réponse aux premier et deuxième signaux de sélection de canal P i et P2, exprimant de ce fait toutes les résolutions de l'écran d'affichage à cristaux liquides 102. Le circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention peut être composé pour avoir 642 canaux de sortie de données et le nombre de canaux de sortie actifs des circuits intégrés de données 116 est défini en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 provenant des première et deuxième broches d'option OP1 et OP2, par exemple, de sorte qu'il peut être utilisé de manière compatible pour tous les types de résolution de l'écran d'affichage à cristaux liquides 102.
Le circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention peut être fabriqué pour comprendre 642 canaux de sortie de données. Lorsqu'une valeur des premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur le circuit intégré de données 116 est 00' en raccordant chacune des première et deuxième broches d'option OP1 et OP2 à la masse GND, le circuit intégré de données 116 émet des signaux de tension de sortie par l'intermédiaire uniquement des let à 600ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles comme cela est représenté sur la figure 5. Dans ce cas, les 601 ème à 642ème canaux de sortie deviennent des canaux de sortie factices. D'autre part, lorsqu'une valeur des premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur le circuit intégré de données 116 est 01' en raccordant la première broche d'option OP1 à la masse GND et la deuxième broche d'option OP2 à la source de tension VCC, le circuit intégré de données 116 émet des signaux de tension de pixel par l'intermédiaire uniquement des 1 er à 618ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles comme cela est représenté sur la figure 6. Dans ce cas, les 619ème à 642ème canaux de sortie deviennent des canaux de sortie factices. Lorsqu'une valeur des premier et deuxième signaux de sélection de canal P 1 et P2 appliqués sur le circuit intégré de données 116 est 10' en raccordant la première broche d'option OP1 à la source de tension VCC et la deuxième broche d'option OP2 à la masse GND, le circuit intégré de données 116 émet des signaux de tension de pixel par l'intermédiaire uniquement des 1er à 630ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles comme cela est représenté sur la figure 7. Les 631 ème à 642ème canaux de sortie deviennent des canaux de sortie factices. Enfin, lorsqu'une valeur des premier et deuxième signaux de sélection de Pi et P2 appliqués sur le circuit intégré de données 116 est 11' en raccordant chacune des première et deuxième broches d'option OP1 et OP2 à la source de tension VCC, le circuit intégré de données 116 émet des signaux de tension de pixel par l'intermédiaire des ter à 642ème canaux de sortie de données, comme cela est représenté sur la figure 8.
Comme cela est représenté sur la figure 9, le circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention comprend un sélecteur de canal 130 destiné à définir un canal de sortie du circuit intégré de données 116 en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, par exemple, une partie de registre de décalage 134 destiné à appliquer de manière séquentielle les signaux d'échantillonnage, une partie de verrouillage 136 destinée à verrouiller de manière séquentielle les données de pixel VD en réponse aux signaux d'échantillonnage provenant de la partie de registre de décalage 134 pour émettre simultanément les données vers un convertisseur numérique/analogique (CNA) 138 destiné à convertir les données de pixel VD provenant de la partie de verrouillage 136 en signaux de tension de pixel, et une partie de tampon de sortie 146 destinée à mettre en tampon les signaux de tension de pixel provenant du CNA 138 pour les émettre vers les lignes de données Le circuit intégré de données 116 comprend en outre un dispositif de commande de signal 120 destiné à mettre en interface divers signaux de commande provenant du dispositif de commande de temps 108 et les données de pixel VD, et une partie de tension gamma 132 destinée à amener des tensions gamma positives et négatives requises pour le CNA 138.
Le dispositif de commande de signal 120 commande divers signaux de commande (c'est-à-dire SSP, SSC, SOE, REV et POL, etc.) provenant du dispositif de commande de temps 108 et les données de pixel VD de manière à les émettre vers les éléments correspondants.
La partie de tension gamma 132 sous-divise une pluralité de tensions de référence gamma entrées depuis un générateur de tension de référence gamma (non représenté) pour chaque niveau de gris.
Le sélecteur de canal 130 applique des premier à quatrième signaux de commande CS1 à CS4, par l'intermédiaire des première et deuxième broches d'option OP1 et OP2, sur la partie de registre de décalage 134 en réponse aux premier et deuxième signaux de sélection de canal Pl et P2. En d'autres termes, le sélecteur de canal 130 génère le premier signal de sélection de canal CS1 correspondant aux premier et deuxième signaux de sélection de canal P1 et P2 présentant une valeur de 00', le deuxième signal de sélection de canal CS2 correspondant aux premier et deuxième signaux de sélection de canal Pl et P2 présentant une valeur de 01', le troisième signal de sélection de canal CS3 correspondant aux premier et deuxième signaux de sélection de canal P1 et P2 présentant une valeur de 10', et le quatrième signal de sélection de canal CS4 correspondant aux premier et deuxième signaux de sélection de canal Pl et P2 présentant une valeur de 11'.
Les registres de décalage compris dans la partie de registre de décalage134 décale de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage source SSC et émet un signal d'échantillonnage. Dans cet exemple, la partie de registre de décalage 134 est constituée de 642 registres de décalage SR1 à SR642 Une telle partie de registre de décalage 134 applique des signaux de sortie des 600ème, 618ème, 630ème et 642ème registres de décalage SR600, SR628, SR630 et SR642 sur un circuit intégré de données d'étage suivant 116 en réponse aux premier à quatrième signaux de commande de canal CS 1 à CS4 provenant du sélecteur de canal 130.
Plus spécifiquement, lorsque le premier signal de commande de sortie CS1 est appliqué depuis le sélecteur de canal 130, la partie de registre de décalage 134 décale de manière séquentielle un signal d'impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage source SSC en utilisant les lei à 600ème registres de décalage SRI à SR600, et les émet en tant que signaux d'échantillon. Dans ce cas, un signal de sortie (c'est-à-dire un signal grilleur) du 600ème registre de décalage SR600 est appliqué sur le ter registre de décalage SRI du circuit intégré de données d'étage suivant 116 pour une connexion en cascade. Ainsi, les 601 ème à 642ème registres de décalage SR601 à SR642 n'émettent pas de signaux d'échantillonnage Si les registres de décalage sont entraînés dans un sens bilatéral, alors il devient possible de les utiliser de manière plus avantageuse en utilisant un traitement factice sans utiliser les 42 canaux médians.
Lorsque le deuxième signal de commande de sortie CS2 est appliqué depuis le sélecteur de canal 130, la partie de registre de décalage 134 décale de manière séquentielle un signal d'impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage de source SSC en utilisant les lei à 618ème registres de décalage SR1 à SR618, et les émet comme des signaux d'échantillonnage. Dans ce cas, un signal de sortie (c'est-à-dire, un signal grilleur) du 618ème registre de décalage SR618 est appliqué sur le 1 er registre de décalage SR1 du circuit intégré de données d'étage suivant 116. Ainsi, les 619ème à 642ème registres de décalage SR619 à SR642 n'émettent pas de signaux d'échantillonnage. Si les registres de décalage sont entraînés dans un sens bilatéral, alors il est possible d'utiliser de manière plus avantageuse les registres de décalage en créant un traitement factice sans utiliser les 24 canaux médians Lorsque le troisième signal de commande de sortie CS3 est appliqué depuis le sélecteur de canal 130, la partie de registre de décalage 134 décale de manière séquentielle un signal d'impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage de source SSC en utilisant les lei à 630ème registres de décalage SR1 à SR630, et les émet comme des signaux d'échantillonnage. Dans ce cas, un signal de sortie (c'est-à-dire un signal grilleur) du 630ème registre de décalage SR630 est appliqué sur le le registre de décalage SRI du circuit intégré de données d'étage suivant 116. Ainsi, les 631ème à 642ème registres de décalage SR631 à SR642 n'émettent pas de signaux d'échantillonnage. Si les registres de décalage sont entraînés dans un sens bilatéral, alors il est possible d'utiliser de manière plus avantageuse les registres de décalage en utilisant un traitement factice sans utiliser les 12 canaux médians Lorsque le quatrième signal de commande de sortie CS4 est appliqué depuis le sélecteur de canal 130, la partie de registre de décalage 134 décale de manière séquentielle un signal d'impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage de source SSC en utilisant les 1e à 642ème registres de décalage SR1 à SR642, et les émet comme des signaux d'échantillonnage. Dans ce cas, un signal de sortie (c'est-à-dire un signal grilleur) du 642ème registre de décalage SR642 est appliqué sur le 1" registre de décalage SR1 du circuit intégré de données d'étage suivant 116.
La partie de verrouillage 136 échantillonne de manière séquentielle les données de pixel VD provenant du dispositif de commande de signal 120 pour une unité particulière en réponse aux signaux d'échantillonnage provenant de la partie de registre de décalage 134 pour les verrouiller. A cette fin, la partie de verrouillage 136 est composée d'au plus 642 verrous de manière à verrouiller 642 données de pixel VD, et chacun des verrous présente une dimension correspondant à un nombre de bits des données de pixel VD. En particulier, le dispositif de commande de temps 108 divise les données de pixel VD en données de pixel paires VDeven et des données de pixel impaires VDodd pour réduire une fréquence de transmission et émet simultanément les données à travers chaque ligne de transmission. Chacune des données de pixel paires VDeven et des données de pixel impaires VDodd comprend des données de pixel rouges (R), vertes (G) et bleues (B).
La partie de verrouillage 136 verrouillage simultanément les données de pixel paires VDeven et les données de pixel impaires VDodd fournies par l'intermédiaire du dispositif de command de signal 120 pour chaque signal d'échantillonnage. Ensuite, la partie de verrouillage 136 émet simultanément les données de pixel VD à travers le nombre sélectionné de canaux de sortie (600, 618, 630 ou 642 canaux de sortie de données) en réponse à un signal d'activation de sortie SOE provenant du dispositif de commande de signal 120. La partie de verrouillage 136 restaure les données de pixel VD qui ont été modulées de sorte que le nombre de bits de transition est réduit en réponse à un signal de sélection d'inversion de données REV. Ceci est dû au fait que le dispositif de commande de temps 108 module les données de pixel VD, dans lesquelles le nombre de bits en transit va au-delà d'une valeur de référence, de sorte que le nombre de bits de transition est réduit de manière à minimiser une interférence électromagnétique (EMI) sur la transmission de données.
Le CNA 138 convertit simultanément les données de pixel VD provenant de la partie de verrouillage 136 en signaux de tension positifs et négatifs. Le CNA 138 comprend une partie de décodage positif (P) 140 et une partie de décodage négatif (N) 142 raccordées de manière commune à la partie de verrouillage 136 et une partie de multiplexeur (MUX) 144 destinée à sélectionner les signaux de sortie de la partie de décodage P 140 et de la partie de décodage N 142.
Les n P décodeurs compris dans la partie de décodage P 140 convertissent n données de pixel entrées simultanément depuis la partie de verrouillage 136 en signaux de tension de pixel positifs en utilisant des tensions gamma positives provenant de la partie de tension gamma 132. Les i N décodeurs compris dans la partie de décodage N 142 convertissent i données de pixel entrées simultanément depuis la partie de verrouillage 136 en signaux de tension de pixel négatifs en utilisant des tensions gamma négatives provenant de la partie de tension gamma 132.
Dans l'exemple, au plus 642 multiplexeurs compris dans la partie de multiplexeur 144 émettent de manière sélective les signaux de tension de pixel positifs provenant du décodeur P 140 pour les signaux de tension de pixel négatifs provenant du décodeur N 142 en réponse à un signal de commande de polarité POL provenant du dispositif de commande de signal 120.
Au plus, 642 tampons de sortie compris dans la partie de tampon de sortie 146 comprennent des dispositifs de suivi de tension, etc. raccordés, en série aux 642 lignes de données respectives DL1 à DL642. De tels tampons de sortie 146 mettent en tampon les signaux de tension de pixel provenant du CNA 138 pour appliquer les Io signaux sur les lignes de données DL1 à DL642.
Dans le LCD selon le premier mode de réalisation de la présente invention, le circuit intégré de données 116 comprenant 600 canaux de sortie de données est utilisé pour l'écran d'affichage à cristaux liquides 102 présentant une résolution de classe SXGA+ ou de classe UXGA; le circuit intégré de données 116 comprenant 618 canaux de sortie de données est utilisé pour l'écran d'affichage à cristaux liquides 102 présentant une résolution de classe XGA ou de classe WSXGA-; le circuit intégré de données 116 comprenant 630 canaux de sortie de données est utilisé pour l'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WSXGA; et le circuit intégré de données 116 comprenant 642 canaux de sortie de données est utilisé pour l'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WXGA ou de classe WUXGA comme cela est indiqué dans le tableau 1 ci-dessus.
Dans le même temps, dans le LCD selon le premier mode de réalisation de la présente invention, la pastille TCP 112, la pastille de données 114 de l'écran d'affichage à cristaux liquides 102 et la liaison 118 correspondent aux canaux de sortie du circuit intégré de données 116 variés en réponse aux premier et deuxième signaux de sélection de canal Pl et P2.
Le LCD selon le premier mode de réalisation de la présente invention définit le nombre de canaux de sortie du circuit intégré de données 116 selon la résolution de l'écran d'affichage à cristaux liquides 102 comme cela est indiqué dans le tableau 1 ci-dessus en utilisant les premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur les première et deuxième broches d'option OP 1 et OP2, configurant de ce fait des résolutions multiples utilisant un seul type de circuit intégré de données 116. Par conséquent, le LCD selon le premier mode de réalisation de la présente invention améliore l'efficacité de travail d'un dispositif à LCD ainsi que réduit le coût de fabrication.
La figure 10 est un schéma de principe représentant une configuration d'un circuit intégré de données dans un affichage à cristaux liquides selon un deuxième mode de réalisation de la présente invention.
Sur la figure 10, le LCD selon le deuxième mode de réalisation de la présente invention comprend les mêmes éléments que le LCD selon le premier mode de réalisation à l'exception d'un circuit intégré de données 216. Par conséquent, dans le LCD selon le deuxième mode de réalisation de la présente invention, le circuit intégré de données 216 est décrit conjointement avec la figure 10 et la figure 4, et une explication concernant des éléments similaires est omise. Ici, un numéro de référence "116" du circuit intégré de données représenté sur la figure 4 est remplacé par un numéro de Réf "316" représenté sur la figure 10.
Dans le LCD selon le deuxième mode de réalisation de la présente invention, le circuit intégré de données 216 comprend un premier canal de sortie de données 260 et un deuxième groupe de canal de sortie de données 262 pour appliquer des données sur les lignes de données DL1 à DLm, et un groupe de canal de sortie factice 264 prévu entre les premier et deuxième groupes de canal de sortie 260 et 262.
Le circuit intégré de données 216 comprend en outre des première et deuxième broches d'option OP1 et OP2 alimentées avec des premier et deuxième signaux de sélection de canal Pl et P2 pour déterminer si des données de pixel appliquées, par l'intermédiaire d'un groupe de canal de sortie de données factice 264, sur les lignes de données DL1 à DLm selon le nombre de lignes de données DL1 à DLm sont émises.
Chacune des première et deuxième broches d'option OP1 et OP2 est raccordée de manière sélective à une source de tension VCC et une la masse GND pour présenter une valeur logique binaire de 2 bits. Ainsi, les premier et deuxième signaux de sélection de canal P1 et P2 appliqués, par l'intermédiaire des première et deuxième broches d'option OP1 et OP2, sur le circuit intégré de données 216 peut présenter des valeurs de 00', 01', 10' et 'Il'.
Par conséquent, chacun des circuits intégrés de données 216 comprend des canaux de sortie définis à l'avance en fonction d'une résolution souhaitée de l'écran d'affichage à cristaux liquides 102 en utilisant les premier et deuxième signaux de sélection de canal P1 et P2 appliqués par l'intermédiaire des première et deuxième broches d'option OP1 et OP2. Le nombre de circuits intégrés de données 216 selon les canaux de sortie des circuits intégrés de données 216 est fondé sur la résolution de l'écran d'affichage à cristaux liquides 102 comme cela est indiqué dans le tableau 1 ci-dessus.
Par conséquent, le LCD selon le deuxième mode de réalisation de la présente invention peut définir des canaux de sortie des circuits intégrés de données 216, par exemple, à un quelconque parmi 600 canaux, 618 canaux, 630 canaux et 642 canaux en réponse aux premier et deuxième signaux de sélection de canal Pl et P2, configurant de ce fait de multiples résolutions de l'écran d'affichage à cristaux liquides 102. En d'autres termes, le circuit intégré de données 216 du LCD selon le deuxième mode de réalisation de la présente invention peut être défini pour comprendre 642 canaux de sortie de données qui sont définis en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 provenant des première et deuxième broches d'option OP1 et OP2, de sorte que le circuit intégré de données 216 peut être utilisé de manière compatible pour toutes les résolutions de l'écran Io d'affichage à cristaux liquides 102. En outre, dans le LCD selon le deuxième mode de réalisation, le groupe de canal de sortie factice 264 du circuit intégré de données 216 est agencé selon une détermination du canal de sortie au niveau de la partie médiane des canaux de sortie de données du circuit intégré de données 216. En d'autres termes, les premier et deuxième groupes de canal de sortie de données 260 et 262 du circuit intégré de données 216 comprennent les mêmes canaux de sortie, avec le groupe de canal de sortie de données factice 264 entre eux. Ainsi, le LCD selon le deuxième mode de réalisation de la présente invention égalise les canaux de sortie de chacun des premier et deuxième groupes de canal de sortie de données 260 et 262 du circuit intégré de données 216, ce qui réduit une interférence électromagnétique sur la sortie des données de pixel.
Le circuit intégré de données 216 du LCD selon le deuxième mode de réalisation de la présente invention peut être fabriqué pour comprendre, par exemple 642 canaux de sortie de données.
Lorsqu'une valeur des premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur le circuit intégré de données 216 est '00', en raccordant chacune des première et deuxième broches d'option OP1 et OP2 à la source de tension de masse GND, le circuit intégré de données 216 émet des données de pixel par l'intermédiaire du groupe de canal de sortie de données 260 comprenant les ter à 300ème canaux de sortie. A partir des 642 canaux de sortie de données disponibles et du deuxième groupe de canal de sortie de données 262 comprenant le 343ême à partir du 642ème canaux de sortie comme cela est représenté sur la figure 11. Le groupe de canal de sortie de données factice 264 comprend les 301ème à 342ème canaux de sortie qui sont traités comme des lignes factices Sur la figure 12, lorsqu'une valeur des premier et deuxième signaux de sélection de canal P 1 et P2 appliqués sur le circuit intégré de données 216 est 01', en raccordant la première broche d'option OP1 à la masse GND et la deuxième broche d'option OP2 à la source de tension VCC, le circuit intégré de données 216 émet les données de pixel par l'intermédiaire du premier groupe de canal de sortie de données 260 comprenant les ter à 309ème canaux de sortie. A partir des 642 canaux de sortie de données et du deuxième groupe de canal de sortie de données 262 comprenant le 334ème à partir du 642ème canaux de sortie comme cela est représenté sur la figure 12. Le groupe de canal de sortie de données factice 264 comprend les 310ème à 333ème canaux de sortie qui sont traités comme des lignes factices.
Sur la figure 13, lorsqu'une valeur des premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur le circuit intégré de données 216 est 10' en raccordant la première broche d'option OP1 à la source de tension VCC et la deuxième broche d'option OP2 à la masse GND, le circuit intégré de données 216 émet des données de pixel par l'intermédiaire du premier groupe de canal de sortie de données 260 comprenant les ter à 315ème canaux de sortie des 642 canaux de sortie de données et le deuxième groupe de canal de sortie de données 262 comprenant le 328ème à partir du 642ème canaux de sortie disponibles comme cela est représenté sur la figure 13. Le groupe de canal de sortie de données factice 264 comprend les 316ème à 327ème canaux de sortie qui sont traités comme des lignes factices par celui-ci.
Enfin, sur la figure 14, lorsqu'une valeur des premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur le circuit intégré de données 216 est 1l' en raccordant chacune des première et deuxième broches d'option OP1 et OP2 à la source de tension VCC, le circuit intégré de données 216 émet des données de pixel par l'intermédiaire du premier groupe de sortie de données 260, du groupe de canal de sortie de données factices 264 et du deuxième groupe de canal de sortie 262, c'est- à-dire par l'intermédiaire des l' à 642ème canaux de sortie de données comme cela est représenté sur la figure 14.
A cette fin, de la même manière que la figure 9, le circuit intégré de données 216 du LCD selon le deuxième mode de réalisation de la présente invention comprend un sélecteur 130 de canal pour définir un canal de sortie du circuit intégré de données 216 en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, une partie de registre de décalage 134 pour une application séquentielle de signaux d'échantillonnage, une partie de verrouillage 136 pour verrouiller de manière séquentielle les données de pixel VD en réponse aux signaux d'échantillonnage pour émettre simultanément les données, un convertisseur numérique/analogique (CNA) 138 pour convertir les données de pixel VD provenant de la partie de verrouillage 136 en signaux de tension de pixel, et une partie de tampon de sortie 146 pour mettre en tampon des signaux de tension de pixel provenant du CNA 138.
Le circuit intégré de données 216 comprend en outre un dispositif de commande de signal 120 pour mettre en interface divers signaux de commande provenant du dispositif de commande de temps 108 et les données de pixel VD, et une partie de tension gamma 132 pour fournir des tensions gamma positives et négatives requises pour le CNA 138.
Etant donné que le circuit intégré de données 216 comprenant le sélecteur de canal 130, la partie de registre de décalage 134, la partie de verrouillage 136, le CNA 138, la partie de tampon de sortie 146, le dispositif de commande de signal 120 et la partie de tension gamma sont identiques au circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention, une explication concernant les éléments similaires est remplacée par la description susmentionnée.
Comme cela est décrit ci-dessus, le LCD selon le deuxième mode de réalisation de la présente invention définit les canaux de sortie du circuit intégré de données 216 selon la résolution de l'écran d'affichage à cristaux liquides 102, comme cela est indiqué dans le tableau 1 cidessus en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, exprimant de ce fait toutes les résolutions uniquement par un type de circuit intégré de données 216. Par conséquent, le LCD selon le deuxième mode de réalisation de la présente invention améliore l'efficacité de travail du LCD ainsi que réduit les coûts de fabrication.
Dans un autre mode de réalisation, les premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2 des circuits intégrés de données 116 et 216 des premier et deuxième modes de réalisation, respectivement, de la présente invention peuvent être générés par une commutation sélective de premier et deuxième commutateurs Q1 et Q2 comme cela est représenté sur la figure 15.
Le premier commutateur Q1 est raccordé entre la source de tension VCC et la première broche d'option OP1, alors que le deuxième commutateur Q2 est raccordé entre la source de tension VCC et la deuxième broche d'option OP2. Les premier et deuxième commutateurs Q1 et Q2 sont commutés par des signaux de commutation S1 et S2 provenant du dispositif de commande de temps 108, respectivement, ou sont commutés par des signaux de commutation S1 et S2 définis selon un type de résolution de l'écran d'affichage à cristaux liquides 102, respectivement.
Autrement, les premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2 des circuits intégrés de données 116 et 216 selon les premier et deuxième modes de réalisation de la présente invention peuvent également être générés par une opération de commutation d'un commutateur DIP 250 raccordé à la source de tension VCC et, en même temps, raccordé aux première et deuxième broches d'option OP1 et OP2 respectives comme cela est représenté sur la figure 16.
Le commutateur DIP 250 peut être prédéfini par un ingénieur système en fonction de la résolution de l'écran d'affichage à cristaux liquides 102, pour générer les premier et deuxième signaux de sélection de canal et appliquer les signaux sur les première et deuxième broches d'option OP1 et OP2, respectivement.
La figure 17 est un schéma de principe représentant une configuration d'un circuit intégré de données dans un affichage à cristaux liquides selon un troisième mode de réalisation de la présente invention.
Sur la figure 17, le LCD selon le troisième mode de réalisation comprend les mêmes éléments que le LCD selon le premier mode de réalisation de la présente invention, à l'exception d'un circuit intégré de données 316. Par conséquent, dans le LCD selon le troisième mode de réalisation de la présente invention, le circuit intégré de données 316 est décrit uniquement conjointement avec la figure 17 et la figure 4, et une explication concernant les autres éléments est omise. Ici, un numéro de référence "116" du circuit intégré de données représenté sur la figure 4 est remplacé par un numéro de référence "316" représenté sur la figure 17.
Dans le LCD selon le troisième mode de réalisation de la présente invention, le circuit intégré de données 316 comprend un premier groupe de canal de données 360 et un deuxième groupe de canal de sortie de données 362 pour appliquer des données sur les lignes de données DL1 à DLm, et un groupe de canal de sortie factice 364 prévu entre les premier et deuxième groupes de canal de sortie de données 360 et 362.
Un tel circuit intégré de données 316 comprend en outre des première et deuxième broches d'option, par exemple OP1 et OP2 alimentées avec des premier et deuxième signaux de sélection de canal Pl et P2 pour déterminer si oui ou non des données de pixels appliquées, par l'intermédiaire d'un groupe de canal de sortie factice 364, sur les lignes de données DL1 à DLm selon le nombre de lignes de données DL1 à DLm sont émises.
Chacune des première et deuxième broches d'option OP 1 et OP2 est raccordée de manière sélective à une source de tension VCC et la masse GND pour présenter une valeur logique binaire de 2 bits. Ainsi, les premier et deuxième signaux de sélection de canal P1 et P2 appliqués, par l'intermédiaire des première et deuxième broches d'option OP1 et OP2, sur le circuit intégré de données 216 peut présenter des valeurs de 00', 01', 10' et 11'.
Par conséquent, chacun des circuits intégrés de données 316 comprend des canaux de sortie définis à l'avance en fonction de la résolution de l'écran d'affichage à cristaux liquides 102 en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 appliqués par l'intermédiaire des première et deuxième broches d'option OP1 et OP2.
Le nombre de circuits intégrés de données 316 selon les canaux de sortie des circuits intégrés de données 316 en fonction d'un type de résolution de l'écran d'affichage à cristaux liquides 102 est comme cela est indiqué dans le tableau 1 ci-dessus.
Par conséquent, le LCD selon le troisième mode de réalisation de la présente invention définit des canaux de sortie des circuits intégrés de données 316, par exemple à un quelconque parmi 600 canaux, 618 canaux, 630 canaux et 642 canaux en réponse aux premier et deuxième signaux de sélection de canal Pl et P2, configurant de ce fait de multiples types de résolution de l'écran d'affichage à cristaux liquides 102. En d'autres termes, le circuit intégré de données 316 du LCD selon le troisième mode de réalisation de la présente invention peut comprendre 642 canaux de sortie de données. Les canaux de sortie des circuits intégrés de données 316 sont définis en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 provenant des première et deuxième broches d'option OP1 et OP2, de sorte que l'écran LCD peut être utilisé de manière compatible pour tous les types de résolution de l'écran d'affichage à cristaux liquides 102. En outre, le LCD selon le troisième mode de réalisation de la présente invention agence le groupe de canal de données factice 364 du circuit intégré de données 316 au niveau de la partie médian des canaux de sortie de données du circuit intégré de données 316. En d'autres termes, des premier et deuxième groupes de canal de sortie de données 360 et 362 du circuit intégré de données 316 comprennent le même nombre de canaux de sortie qu'en ayant le groupe de canal de sortie de données factice 364 entre eux. Ainsi, le LCD selon le troisième mode de réalisation de la présente invention égalise les canaux de sortie de chacun des premier et deuxième groupes de canal de sortie de données 360 et 362 du circuit intégré de données 316, réduisant de ce fait une interférence électromagnétique sur la sortie des données de pixel Spécifiquement, le circuit intégré de données 316 du LCD selon le troisième mode de réalisation de la présente invention peut être fabriqué pour comprendre 642 canaux de sortie de données.
Lorsqu'une valeur des premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur le circuit intégré de données 316 est '00', en raccordant chacune des première et deuxième broches d'option OP1 et OP2 à la masse GND, le circuit intégré de données 316 émet des données de pixel par l'intermédiaire du premier groupe de canal de sortie de données 360 comprenant les ter à 300ème canaux de sortie provenant des 642 canaux de sortie de données et le deuxième groupe de canal de sortie de données 362 comprenant les 343ème à 642ème canaux de sortie similaires à la figure 11. Dans ce cas, le groupe de canal de sortie de données factice 264 comprend les 301ème à 342ème canaux de sortie et est traité comme des lignes factices. Lorsqu'une valeur des premier et deuxième signaux de sélection de canal P1
et P2 appliqués sur le circuit intégré de données 316 est '01', en raccordant la première broche d'option OP1 à la masse GND et la deuxième broche d'option OP2 à la source de tension VCC, le circuit intégré de données 316 émet des données de pixel par l'intermédiaire du premier groupe de canal de sortie de données 360 comprenant les 1er à 309ème canaux de sortie provenant des 642 canaux de sortie de données et le deuxième groupe de canal de sortie de données 362 comprenant les 334ème à 642ème canaux de sortie similaires à la figure 12. Dans ce cas, le groupe de canal de sortie de données factice 364 comprend les 310ème à 333ème canaux de sortie et est traité comme des lignes factices.
Dans le même temps, lorsqu'une valeur des premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur le circuit intégré de données 316 est 10', en raccordant la première broche d'option OP1 à la source de tension VCC et la deuxième broche d'option OP2 à la masse GND, le circuit intégré de données 316 émet des données de pixel par l'intermédiaire du premier groupe de canal de sortie de données 360 comprenant les ter à 315ème canaux de sortie des 642 canaux de sortie de données et le deuxième groupe de canal de sortie de données 262 comprenant les 328ème à 642ème canaux de sortie similaires à la figure 13. Dans ce cas, le groupe de canal de sortie de données factice 364 comprend les 316ème à 327ème canaux de sortie et est traité comme des lignes factices.
Enfin, lorsqu'une valeur des premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur le circuit intégré de données 316 est 11' en raccordant chacune des première et deuxième broches d'option OP1 et OP2 à la source de tension VCC, le circuit intégré de données 316 émet des données de pixel par l'intermédiaire du premier groupe de canal de sortie de données 360, du groupe de canal de sortie de données factice 364 et du deuxième groupe de canal de sortie 362, c'est-à-dire par l'intermédiaire des ter à 642ème canaux de sortie de données similaires à la figure 14.
A cette fin, de la même manière que la figure 17, le circuit intégré de données 316 du LCD selon le troisième mode de réalisation de la présente invention comprend un sélecteur de canal 318 pour définir un canal de sortie du circuit intégré de données 316 en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, une partie de registre de décalage 334 pour appliquer de signaux d'échantillonnage séquentiels, une partie de verrouillage (non représenté) pour verrouiller de manière séquentielle les données de pixel VD en réponse aux signaux d'échantillonnage pour émettre simultanément les données, un convertisseur numérique/analogique (CNA) (non représenté) pour convertir les données de pixel VD provenant de la partie de 2863761 32 verrouillage en signaux de tension de pixel, et une partie de tampon de sortie (non représentée) pour mettre en tampon des signaux de tension de pixel provenant du CNA.
Le circuit intégré de données 316 comprend en outre un dispositif de commande de signal (non représenté) pour mettre en interface divers signaux de commande provenant du dispositif de commande de temps 108 et les données de pixel VD, et une partie de tension gamma (non représentée) pour fournir des tensions gamma positives et négatives requises pour le CNA.
Etant donné qu'un circuit intégré de données 316 comprenant la partie de verrouillage, le CNA, la partie de tampon de sortie, le dispositif de commande de signal et la partie de tension gamma à l'exception du sélecteur de canal 318 et la partie de registre de décalage 334 sont identiques au circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention.
Dans le circuit intégré de données 316 du LCD selon le troisième mode de réalisation de la présente invention, la partie de registre de décalage 334 du circuit intégré de données 316 est composée de N registres de décalage SRI à SRn. Des registres de décalage compris dans la partie de registre de décalage 334 décalent de manière séquentielle un signal d'impulsion de départ de source SSP provenant du dispositif de commande de signal en réponse à un signal d'horloge d'échantillonnage source SSC pour émettre les signaux comme des signaux d'échantillonnage. Un signal de sortie, Griller, du Nième registre de décalage SRn de la partie de registre de décalage 334 est appliqué sur le let registre SRI d'un circuit intégré de données d'étage suivant 216. Dans ce cas, la partie de registre de décalage 334 est décrite en supposant qu'elle est constituée de 642 registres de décalage SRI à SR642.
Le sélecteur de canal 318 comprend un premier multiplexeur 350 pour émettre de manière sélective un parmi un signal de sortie du Il er registre de décalage SRI1 (dans lequel Il est un entier supérieur à 1), un signal de sortie du 12ème registre de décalage SRI2 (dans lequel 12 est un entier supérieur à Il) et un signal de sortie du 13ème registre de décalage SRI3 (dans lequel I3 est un entier supérieur à 12 et inférieur à N) en réponse aux premier et deuxième signaux de sélection de canal P1 et P2; un démultiplexeur 352 pour appliquer le signal de sortie du premier démultiplexeur 350 sur un parmi le Jler registre de décalage SRJ1 (dans lequel J1 est un entier supérieur à 13), le J2ème registre de décalage SRJ2 (dans lequel J2 est un entier supérieur à J1) et le J3ème registre de décalage SRJ3 (dans lequel J3 est un entier supérieur à J2 et inférieur à N) en réponse aux premier et deuxième signaux de sélection de canal P1 et P2; un deuxième multiplexeur 354 pour appliquer le signal de sortie du (J1-1)ème registre de décalage SRJ1-1 et le signal de sortie du démultiplexeur 352 sur le Jler registre de décalage SRJ1 en réponse au deuxième 2863761 33 signal de sélection de canal P2, un troisième multiplexeur 356 pour appliquer un du signal de sortie du (J2-1)ème registre de décalage SRJ2-1 et le signal de sortie du démultiplexeur 352 sur le J2ème registre de décalage SRJ2 en réponse au premier signal de sélection de canal P1 et un quatrième multiplexeur 358 pour appliquer un quelconque du (J3-1)ème registre de décalage et le démultiplexeur 352 sur le J3ème registre de décalage SRJ3 en réponse au deuxième signal de sélection de canal P2. Ci-après, Il doit être pris en référence comme le 300ème registre de décalage SR300; I2 doit être pris en référence comme le 309ème registre de décalage SR309 et I3 doit être pris en référence comme le 315ème registre de décalage SR315. En outre, J1 doit être pris en référence comme le 328ème registre de décalage SR328; J2 doit être pris en référence comme le 334ème registre de décalage SR334 et J3 doit être pris en référence comme le 343ème registre de décalage SR343. Ci-après, le premier multiplexeur 350 devient un premier sélecteur et le démultiplexeur 352 et les deuxième à quatrième multiplexeurs 354, 356 et 358 deviennent un deuxième sélecteur 319.
Le premier multiplexeur 350 sélectionne un signal de sortie du 300ème registre de décalage SR300 lorsqu'une valeur logique des premier et deuxième signaux de sélection de canal Pl et P2 est "00", et l'applique sur le démultiplexeur 352. Le premier multiplexeur 350 sélectionne un signal de sortie du 309ème registre de décalage SR309 lorsqu'une valeur logique des premier et deuxième signaux de sélection de canal Pl et P2 est "01", et l'applique sur le démultiplexeur 352. Le premier multiplexeur 350 sélectionne un signal de sortie du 315ème registre de décalage SR315 lorsqu'une valeur logique des premier et deuxième signaux de sélection de canal Pl et P2 est "10", et l'applique sur le démultiplexeur 352.
Lorsqu'une valeur logique des premier et deuxième signaux de sélection P1 et P2 est "11", le premier multiplexeur 350 et le démultiplexeur 352 ne sont pas nécessaires.
Le démultiplexeur 352 applique un signal de sortie du premier multiplexeur 350 sur le quatrième multiplexeur 358 lorsqu'une valeur logique de premier et deuxième signaux de sélection Pl et P2 est "00". Le démultiplexeur 352 applique un signal de sortie du premier multiplexeur 350 sur le troisième multiplexeur 356 lorsqu'une valeur logique de premier et deuxième signaux de sélection P1 et P2 est "01". Le démultiplexeur 352 applique un signal de sortie du premier multiplexeur 350 sur le deuxième multiplexeur 354 lorsqu'une valeur logique de premier et deuxième signaux de sélection P1 et P2 est "10". D'autre part, le démultiplexeur 352 n'est pas nécessaire lorsqu'une valeur logique des premier et deuxième signaux de sélection Pl et P2 est "Il".
Le deuxième multiplexeur 354 applique un signal de sortie du démultiplexeur 352 sur le 328ème registre de décalage SR328 lorsqu'une valeur logique du deuxième signal de sélection de canal P2 est 0'. Le deuxième multiplexeur 354 applique un signal de sortie du 327ème registre de décalage SR327 sur le 328ème registre de décalage SR328 lorsqu'une valeur logique du deuxième signal de sélection de canal P2 est l'.
Le troisième multiplexeur 356 applique un signal de sortie du démultiplexeur 352 sur le 334ème registre de décalage SR334 lorsqu'une valeur logique du deuxième signal de sélection de canal Pl est 0'. Le troisième multiplexeur 356 applique un signal de sortie du 333ème registre de décalage SR333 sur le 334ème registre de décalage SR334 lorsqu'une valeur logique du deuxième signal de sélection de canal P1 est 1'.
Le quatrième multiplexeur 358 applique un signal de sortie du démultiplexeur 352 sur le 343è1Tie registre de décalage SR343 lorsqu'une valeur logique du deuxième signal de sélection de canal P2 est 0'. Le quatrième multiplexeur 358 applique un signal de sortie du 342ème registre de décalage SR342 sur le 343ème registre de décalage SR343 lorsqu'une valeur logique du deuxième signal de sélection de canal P2 est 1'.
Les opérations du sélecteur de canal 318 et de la partie de registre de décalage 334 selon les premier et deuxième signaux de sélection de canal Pl et P2 sont décrites ci-dessous.
Tout d'abord, comme cela est représenté sur la figure 11, lorsque les 1e" à 300ème canaux de sortie, des canaux de sortie du circuit intégré de données 216 sont sélectionnés comme un premier groupe de canal de sortie 260, les 301ème à 342ème canaux de sortie sont sélectionnés comme un groupe de canal de sortie factice 264 et les 343ème à 642ème canaux de sortie sont sélectionnés comme un deuxième groupe de canal de sortie 262. Le sélecteur de canal 318 du circuit intégré de données 316 est alimenté avec les premier et deuxième signaux de sélection de canal P1 et P2 présentant une valeur logique de "00". Ainsi, la partie de registre de décalage 334 décale de manière séquentielle le signal d'impulsion de départ de source SSP en réponse au signal d'horloge d'échantillonnage source SSC en utilisant les lei à 600ème registres de décalage SR1 à SR600 pour, de ce fait, les émettre comme des signaux d'échantillonnage. A ce moment, un signal de sortie du 300ème registre de décalage SR300 est appliqué, par l'intermédiaire du premier multiplexeur 350, du démultiplexeur 352 et du quatrième multiplexeur 358 sur le 343ème registre de décalage SR343. En outre, un signal de sortie du 642ème registre de décalage SR642 est appliqué sur le lei registre de décalage SR1 du circuit intégré de données d'étage suivant 316. Ainsi, les lei à 300ème registres de décalage SR1 à SR300 et le 343ème à 642ème registres de décalage, SR343 et SR642, appliquent les signaux d'échantillonnage sur la partie de verrouillage. A ce moment, les 301ème à 342ème registres de décalage SR301 à SR342 appliquent également sensiblement les signaux d'échantillonnage sur la partie de verrouillage Ensuite, comme cela est représenté sur la figure 12, lorsque les le à 309ème canaux de sortie des canaux de sortie du circuit intégré de données 216 sont sélectionnés comme un premier groupe de canal de sortie 260; les 310ème à 333ème canaux de sortie sont sélectionnés comme un groupe de canal de sortie factice 264; et les 334ème à 642ème canaux de sortie sont sélectionnés comme un deuxième groupe de canal de sortie 262, le sélecteur de canal 318 du circuit intégré de données 316 est alimenté avec les premier et deuxième signaux de sélection de canal P 1 et P2 présentant une valeur logique de "01". Ainsi, la partie de registre de décalage 334 décale de manière séquentielle le signal d'impulsion de départ de source SSP en réponse au signal d'horloge d'échantillonnage source SSC en utilisant les 1" à 600ème registres de décalage SRI à SR600 pour, de ce fait, les émettre comme des signaux d'échantillonnage. A ce moment, un signal de sortie du 309ème registre de décalage SR309 est appliqué, par l'intermédiaire du premier multiplexeur 350, du démultiplexeur 352 et du troisième multiplexeur 356 sur le 334ème registre de décalage SR334. En outre, un signal de sortie du 642ème registre de décalage, SR642, est appliqué sur le ter registre de décalage SR1 du circuit intégré de données d'étage suivant 316. Ainsi, les 1' à 309ème registres de décalage, SR1 à SR309, et le 334ème à 642eme registres de décalage, SR334 et SR642, appliquent les signaux d'échantillonnage sur la partie de verrouillage. A ce moment, les 301ème à 333ème registres de décalage SR301 à SR333 appliquent également sensiblement les signaux d'échantillonnage sur la partie de verrouillage Par conséquent, comme cela est représenté sur la figure 13, lorsque les ter à 315ème canaux de sortie des canaux de sortie du circuit intégré de données 216 sont sélectionnés comme un premier groupe de canal de sortie 260, les 316ème à 327ème canaux de sortie sont sélectionnés comme un groupe de canal de sortie factice 264 et les 328ème à 642ème canaux de sortie sont sélectionnés comme un deuxième groupe de canal de sortie 262. Le sélecteur de canal 318 du circuit intégré de données 316 est alimenté avec les premier et deuxième signaux de sélection de canal Pl et P2 présentant une valeur logique de "10". Ainsi, la partie de registre de décalage 334 décale de manière séquentielle le signal d'impulsion de départ de source SSP en réponse au signal d'horloge d'échantillonnage source SSC en utilisant les lei à 600ème registres de décalage SR1 à SR600 pour, de ce fait, les émettre comme des signaux d'échantillonnage. A ce moment, un signal de sortie du 315ème registre de décalage SR315 est appliqué, par l'intermédiaire du premier multiplexeur 350, du démultiplexeur 352 et du deuxième multiplexeur 354 sur le 328ème registre de décalage SR328. En outre, un signal de sortie, Griller, du 642ème registre de décalage, 2863761 36 SR642, est appliqué sur le ter registre de décalage SR1 du circuit intégré de données d'étage suivant 316. Ainsi, les ter à 315ème registres de décalage, SR1 à SR315, et le 328ème à 642ème registres de décalage, SR328 et SR642, appliquent les signaux d'échantillonnage sur la partie de verrouillage. Les 316ème à 327ème registres de décalage, SR310 à SR327, appliquent également sensiblement les signaux d'échantillonnage sur la partie de verrouillage.
Par conséquent, comme cela est représenté sur la figure 14, lorsque les 1er à 321ème canaux de sortie des canaux de sortie du circuit intégré de données 216 sont sélectionnés comme un premier groupe de canal de sortie 260 et les 322ème à 642ème canaux de sortie sont sélectionnés comme un deuxième groupe de canal de sortie 262, le sélecteur de canal 318 du circuit intégré de données 316 est alimenté avec les premier et deuxième signaux de sélection de canal P1 et P2 présentant une valeur logique de "11". Ainsi, la partie de registre de décalage 334 décale de manière séquentielle le signal d'impulsion de départ de source SSP en réponse au signal d'horloge d'échantillonnage source SSC en utilisant les ter à 642ème registres de décalage SR1 à SR642 pour, de ce fait, les émettre comme des signaux d'échantillonnage. Le premier multiplexeur 350 et le démultiplexeur 352 ne sont pas nécessaires lorsque la valeur logique est "11". En outre, un signal de sortie du 327ème registre de décalage SR327 est appliqué, par l'intermédiaire du deuxième multiplexeur 352 sur le 328ème registre de décalage SR328; un signal de sortie du 333ème registre de décalage SR333 est appliqué, par l'intermédiaire du troisième multiplexeur 356 sur le 334ème registre de décalage SR334; et un signal de sortie du 342ème registre de décalage SR342 est appliqué, par l'intermédiaire du quatrième multiplexeur 358, sur le 343ème registre de décalage SR343. Ainsi, chacun des ter à 642ème registres de décalage SRI à SR642 de la partie de registre de décalage 334 applique le signal d'échantillonnage sur la partie de verrouillage. Ici, un signal de sortie du 642ème registre de décalage SR642 est appliqué sur le 1 er registre de décalage SR1 du circuit intégré de données d'étage suivant 216.
Un tel circuit intégré de données 316 du LCD selon le troisième mode de réalisation de la présente invention convertit les données VD provenant du dispositif de commande de temps 108 en donnés de pixels en utilisant les signaux d'échantillonnage émis depuis la partie de registre de décalage 334 selon une opération du circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention pour de ce fait les appliquer, par l'intermédiaire d'une partie des premier et deuxième groupes de canal de sortie 260 et 262 et du groupe de canal de sortie factice 264, sur les lignes de données DL de l'écran d'affichage à cristaux liquides 102.
Comme cela est décrit ci-dessus, le LCD selon le troisième mode de réalisation de la présente invention définit les canaux de sortie du circuit intégré de données 316 selon la résolution souhaitée de l'écran d'affichage à cristaux liquides 102, comme cela est indiqué dans le tableau 1 ci-dessus en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, configurant de ce fait de multiples types de résolutions en utilisant un seul circuit intégré de données 316. Par conséquent, le LCD selon le troisième mode de réalisation de la présente invention améliore l'efficacité de travail ainsi que réduit les coûts de fabrication.
En variante, dans le LCD selon le troisième mode de réalisation de la présente invention, les premier et deuxième signaux de sélection de canal P 1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2 du circuit intégré de données 316 peuvent être générés en commutant de manière sélective les premier et deuxième commutateurs Q1 et Q2 comme cela est représenté sur la figure 15. Une explication concernant les premier et deuxième commutateurs Q1 et Q2 est identique à la description susmentionnée du LCD selon le deuxième mode de réalisation de la présente invention.
Autrement, dans le LCD selon le troisième mode de réalisation de la présente invention, les premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2 du circuit intégré de données 316 peuvent être générés par une opération de commutation d'un commutateur DIP 250 raccordé à la source de tension VCC et, en même temps, raccordé aux première et deuxième broches d'option OP1 et OP2 respectives comme cela est représenté sur la figure 16. Une explication concernant le commutateur DIP 250 est identique à la description susmentionnée du LCD selon le deuxième mode de réalisation de la présente invention.
Le LCD selon les premier à troisième modes de réalisation de la présente invention, tel que décrit ci-dessus, n'est pas limité uniquement à la variation des canaux de sortie des circuits intégrés de données 116, 216 et 316, chacun comprenant 642 canaux de sortie de données en réponse aux premier et deuxième signaux de sélection de canal Pl et P2, mais s'applique aux circuits intégrés de données 116, 216 et 316 comprenant 642 canaux de sortie ou moins et 642 canaux de sortie ou plus.
En outre, les canaux de sortie des circuits intégrés de données 116, 216 et 316 définis en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 ne sont pas limités à seulement 600, 618, 630 et 642 canaux de sortie de données mais peuvent s'appliquer à d'autres cas. En d'autres termes, les canaux de sortie des circuits intégrés de données 116, 216 et 316 définis en réponse aux premier et 2863761 38 deuxième signaux de sélection de canal P1 et P2 sont déterminés selon au moins une condition parmi un type de résolution de l'écran d'affichage à cristaux liquides 102, le nombre de TCP de données, une largeur du TCP de données et le nombre de lignes de transmission de données entre le dispositif de commande de temps 108 et les circuits intégrés de données 116, 216 et 316 pour appliquer les données de pixel provenant du dispositif de commande de temps 108 sur les circuits intégrés de données 116, 216 et 316. Par conséquent, le nombre de canaux de sortie des circuits intégrés de données 116, et 316 définis en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 peut être 600, 618, 624, 630, 642, 645, 684, 696, 702 ou 720, etc En outre, les signaux de sélection de canal P1 et P2 destinés à définir les canaux de sortie des circuits intégrés de données 116, 216 et 316 ne sont pas non plus limités à une valeur logique binaire à 2 bits mais peuvent être une valeur logique binaire comprenant deux bits ou plus.
Les circuits intégrés de données du LCD selon les premier à troisième modes de réalisation peuvent être utilisés pour un dispositif d'affichage à écran plat comprenant le LCD susmentionné.
Comme cela est décrit ci-dessus, le LCD selon la présente invention fait varier les canaux du circuit intégré de données selon un type de résolution de l'écran d'affichage à cristaux liquides en utilisant les signaux de sélection de canal, configurant de ce fait de multiples types de résolution de l'écran d'affichage à cristaux liquides.
En outre, le LCD selon la présente invention comprend le circuit intégré de données comprenant le groupe de canal de sortie de données factice prévu entre les premier et deuxième groupe de canal de sortie de données pour appliquer des données sur les lignes de données et fait varier les canaux du circuit intégré de données selon un type de résolution de l'écran d'affichage à cristaux liquides en utilisant les signaux de sélection de canal, entraînant de ce fait toutes les résolutions de l'écran d'affichage à cristaux liquides en utilisant un type de circuit intégré de données.
Par conséquent, le LCD selon la présente invention peut utiliser de manière compatible le circuit intégré de données indépendamment d'un type de résolution de l'écran d'affichage à cristaux liquides, de sorte que le nombre de circuits intégrés de données peut être réduit. Par conséquent, le LCD selon la présente invention améliore l'efficacité de travail ainsi que réduit le coût de fabrication.
Il ressortira pour l'homme du métier que diverses modifications et variantes peuvent être apportées dans la présente invention sans s'éloigner de l'esprit ou de la portée de la présente invention. Ainsi, il est souhaité que la présente invention couvre les modifications et variantes de la présente invention pourvu qu'elles entrent dans la portée des revendications en annexe et leurs équivalents.

Claims (63)

REVENDICATIONS
1. Affichage comprenant un circuit intégré de commande de données, comprenant: N nombre de canaux de sortie, où N est un entier, comprenant un premier canal de sortie et un Nième canal de sortie; un groupe de canal de sortie de données comprenant au moins deux zones et comprenant M canaux de sortie de données (où M est un entier inférieur à N), les M canaux de sortie de données fournissant des données de pixel à un nombre correspondant de lignes de données selon une résolution souhaitée de l'affichage, dans lequel (N-M) canaux de sortie ne sont pas alimentés avec des données de pixel, (N-M) 0; et un sélecteur de canal sélectionnant les M canaux de sortie de données.
2. Affichage selon la revendication 1, dans lequel le nombre de canaux de sortie de données est programmable.
3. Affichage selon la revendication 1, comprenant en outre: un générateur de signal de sélection destiné à générer et appliquer un signal de sélection de canal pour sélectionner les M canaux de sortie de données; et un dispositif de commande de temps qui commande le circuit intégré de commande de données et qui fournit les données de pixel aux M canaux de sortie de données.
4. Affichage selon la revendication 3, dans lequel le générateur de signal de sélection comprend des première et deuxième bornes de sélection, chacune des première et deuxième bornes de sélection étant raccordées à une parmi une première source de tension et une deuxième source de tension pour générer et fournir le signal de sélection de canal.
5. Affichage selon la revendication 3, dans lequel le circuit intégré de commande de données comprend: N registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel en réponse à un signal de commande provenant du dispositif de 35 commande de temps, dans lequel N est un entier; une unité de verrouillage pour verrouiller des données de pixel en réponse aux signaux d'échantillonnage provenant des N registres de décalage; un convertisseur numérique/analogique pour convertir les données de pixel provenant de l'unité de verrouillage en données de pixel analogiques; et une partie de sortie de mise en tampon pour mettre en tampon les données de pixel provenant du convertisseur numérique/analogique pour fournir les données de pixel aux lignes de données correspondant aux M canaux de sortie de données.
6. Affichage selon la revendication 3, dans lequel les première et deuxième bornes de sélection génère des première et deuxième valeurs logiques pour déterminer les M canaux de sortie de données de sorte que: Io lorsque la valeur logique est la deuxième valeur logique, I canaux de sortie de données sont sélectionnés, où I est un entier positif inférieur à N; et lorsque la valeur logique est la première valeur logique, J canaux de sortie de données sont sélectionnés, où J est un entier positif inférieur à I.
7. Affichage selon la revendication 3, dans lequel les première et deuxième bornes de sélection génère des première à quatrième valeurs logiques pour déterminer les M canaux de sortie de données de sorte que: lorsque la valeur logique est la quatrième valeur logique, I canaux de sortie de données sont sélectionnés, où I est un entier positif inférieur à N; lorsque la valeur logique est la troisième valeur logique, J canaux de sortie de données sont sélectionnés, où J est un entier positif inférieur à I; lorsque la valeur logique est la deuxième valeur logique, K canaux de sortie de données sont sélectionnés, où K est un entier positif inférieur à J; et lorsque la valeur logique est la première valeur logique, L canaux de sortie de 25 données sont sélectionnés, où L est un entier positif inférieur à K.
8. Affichage selon la revendication 7, dans lequel le groupe de canal de sortie de données comprend un quelconque du premier canal de sortie au Ième canal de sortie de données, du premier canal de sortie au Jième canal de sortie de données, du premier canal de sortie au Kième canal de sortie de données et du premier canal de sortie au Lième canal de sortie de données.
9. Affichage selon la revendication 3, dans lequel le générateur de signal de sélection génère le signal de sélection de canal selon au moins un parmi le nombre de lignes de données, le nombre de circuits intégrés de commande de données correspondant à une résolution souhaitée de l'affichage, une largeur d'un conditionnement de transport de bande monté avec le circuit intégré de commande de données et un nombre de lignes de transmission de données entre le dispositif de commande de temps et le circuit intégré de commande de données.
10. Affichage selon la revendication 3, dans lequel le générateur de signal de 5 sélection comprend un dispositif de commutation raccordé aux bornes de sélection.
11. Affichage selon la revendication 3, dans lequel le générateur de signal de sélection comprend un commutateur DIP raccordé aux bornes de sélection.
12. Affichage selon la revendication 1, dans lequel les (N-M) canaux de sortie de données sont des canaux factices.
13. Affichage selon la revendication 12, dans lequel les canaux factices sont flottants.
14. Affichage selon la revendication 12, dans lequel les canaux factices sont fixés à une tension constante.
15. Affichage selon la revendication 1, dans lequel les (N-M) canaux de 20 sortie sont placés entre les au moins deux zones du groupe de canal de sortie de données.
16. Affichage selon la revendication 1, dans lequel les au moins deux zones du groupe de canal de sortie de données comprennent le même nombre de 25 canaux de sortie de données.
17. Circuit intégré de commande de données programmable raccordé à une pluralité de lignes de données d'un affichage, comprenant: N nombre de canaux de sortie où N est un entier comprenant un premier canal 30 de sortie et un Nième canal de sortie; un groupe de canal de sortie de données comprenant au moins deux zones et comprenant M canaux de sortie de données (où M est un entier inférieur à N), les M canaux de sortie de données fournissant des données de pixel à un nombre correspondant de lignes de données selon une résolution souhaitée de l'affichage, dans lequel (N-M) canaux de sortie ne sont pas alimentés avec des données de pixel, (N-M) > 0, et les (N-M) canaux de sortie sont placés entre le premier canal de sortie et le Nième canal de sortie; et un sélecteur de canal sélectionnant les M canaux de sortie de données.
18. Circuit intégré de commande de données programmable selon la revendication 17, comprenant en outre: un générateur de signal de sélection destiné à générer un signal de sélection de canal pour sélectionner les M canaux de sortie de données.
19. Circuit intégré de commande de données programmable selon la revendication 18, dans lequel le sélecteur de canal fait varier un nombre de canaux de sortie de données dans le groupe de canal de sortie de données selon le signal de sélection de canal.
20. Circuit intégré de commande de données programmable selon la revendication 18, dans lequel le générateur de signal de sélection génère ledit signal de sélection de canal en fonction d'au moins un parmi le nombre desdites lignes de données, le nombre desdits circuits intégrés de données programmables, une largeur du conditionnement de transport de bande monté avec ledit circuit intégré de commande de données programmable et le nombre de lignes entrées des données de pixel.
21. Circuit intégré de commande de données programmable selon la 20 revendication 18, dans lequel le sélecteur de canal génère des première et deuxième valeurs logiques de sorte que: lorsque la valeur logique est la deuxième valeur logique, I canaux de sortie de données sont sélectionnés, où I est un entier positif inférieur à N; et lorsque la valeur logique est la première valeur logique, J canaux de sortie de 25 données sont sélectionnés, où J est un entier positif inférieur à I.
22. Circuit intégré de commande de données programmable selon la revendication 18, dans lequel le sélecteur de canal génère des première à quatrième valeurs logiques de sorte que: lorsque la valeur logique est la quatrième valeur logique, I canaux de sortie de données sont sélectionnés, où I est un entier positif inférieur à N; lorsque la valeur logique est la troisième valeur logique, J canaux de sortie de données sont sélectionnés, où J est un entier positif inférieur à I; lorsque la valeur logique est la deuxième valeur logique, K canaux de sortie de 35 données sont sélectionnés, où K est un entier positif inférieur à J; et lorsque la valeur logique est la première valeur logique, L canaux de sortie de données sont sélectionnés, où L est un entier positif inférieur à K.
23. Circuit intégré de commande de données programmable selon la revendication 22, dans lequel le groupe de canal de sortie de données comprend un quelconque du premier canal de sortie au Ième canal de sortie de données, du premier canal de sortie au Jième canal de sortie de données, du premier canal de sortie au Kième canal de sortie de données et du premier canal de sortie au Lième canal de sortie de données.
24. Circuit intégré de commande de données programmable selon la revendication 17, dans lequel les (N-M) canaux de sortie sont placés entre les au 10 moins deux zones du groupe de canal de sortie de données.
25. Circuit intégré de commande de données programmable selon la revendication 17, dans lequel les au moins deux zones du groupe de canal de sortie de données comprennent le même nombre de canaux de sortie de données.
26. Circuit intégré de commande de données programmable selon la revendication 17, dans lequel les (N-M) canaux de sortie sont flottants.
27. Circuit intégré de commande de données programmable selon la 20 revendication 17, dans lequel les (N-M) canaux de sortie sont fixés à une tension constante.
28. Circuit intégré de commande de données programmable selon la revendication 18, dans lequel le générateur de signal de sélection comprend des première et deuxième bornes de sélection raccordées respectivement à une première source de tension et une deuxième source de tension pour générer le signal de sélection de canal.
29. Circuit intégré de commande de données programmable selon la 30 revendication 18, dans lequel le générateur de signal de sélection comprend un commutateur pour générer le signal de sélection de canal.
30. Circuit intégré de commande de données programmable selon la revendication 18, dans lequel le générateur de signal de sélection comprend un 35 commutateur DIP pour générer le signal de sélection de canal.
31. Circuit intégré de commande de données programmable selon la revendication 17, comprenant en outre: N registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel en réponse à un signal de commande, dans lequel N est un entier; une unité de verrouillage pour verrouiller des données de pixel en réponse aux signaux d'échantillonnage provenant des N registres de décalage; un convertisseur numérique/analogique pour convertir les données de pixel provenant de l'unité de verrouillage en données de pixel analogiques; et une unité de sortie de mise en tampon pour mettre en tampon les données de pixel provenant du convertisseur numérique/analogique pour fournir les données de pixel provenant des lignes de données correspondant aux M canaux de sortie de données.
32. Circuit intégré de commande de données comprenant: N canaux de sortie (où N est un entier) comprenant des premier, deuxième et troisième groupes de canal de sortie, le deuxième groupe de canal de sortie étant des canaux de sortie factice qui ne sont pas alimentés en données de pixel; et un sélecteur de canal pour sélectionner les premier et troisième groupes de canal de sortie correspondant à une pluralité de lignes de données d'un affichage présentant une résolution souhaitée pour fournir des données de pixel, le sélecteur de canal étant capable de sélectionner un quelconque des premier, deuxième et troisième groupes de sortie en tant que canaux de sortie factices, dans lequel le deuxième groupe de canal de sortie est placé entre les premier et troisième groupes de canal de sortie.
33. Circuit intégré de commande de données selon la revendication 32, dans lequel le deuxième groupe de canal de sortie comprend le canal de sortie numéro 1 des canaux de sortie numéro 1 à N.
34. Circuit intégré de commande de données selon la revendication 32, dans lequel le deuxième groupe de canal de sortie comprend le canal de sortie 30 numéro N/2 des canaux de sortie numéro 1 à N.
35. Circuit intégré de commande de données selon la revendication 32, dans lequel le deuxième groupe de canal de sortie comprend le canal de sortie numéro N des canaux de sortie numéro 1 à N.
36. Circuit intégré de commande de données selon la revendication 32, comprenant en outre un générateur de signal de sélection générant un signal de sélection de canal pour sélectionner les canaux de sortie.
37. Circuit intégré de commande de données selon la revendication 32, comprenant en outre: N registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel, dans lequel N est un entier; une unité de verrouillage pour verrouiller les données de pixel en réponse au signal d'échantillonnage; un convertisseur numérique/analogique pour convertir les données de pixel provenant de l'unité de verrouillage en données de pixel analogiques; et une unité de sortie de tampon pour mettre en tampon les données de pixel provenant du convertisseur numérique/analogique pour fournir les données de pixel à ladite pluralité de lignes de données correspondant aux premier et troisième groupes de canal de sortie.
38. Circuit intégré de commande de données selon la revendication 36, dans lequel le générateur de signal de sélection génère ledit signal de sélection de canal en fonction d'au moins un parmi le nombre desdites lignes de données, le nombre desdits circuits intégrés de données correspondant à une résolution souhaitée de l'affichage, une largeur du conditionnement de transport de bande monté avec ledit circuit intégré de commande de données et le nombre de lignes entrées des données de pixel.
39. Circuit intégré de commande de données selon la revendication 36, dans lequel le générateur de signal de sélection comprend des première et deuxième bornes de sélection raccordées respectivement à une première source de tension et une deuxième source de tension pour générer le signal de sélection de canal.
40. Circuit intégré de commande de données selon la revendication 32, dans lequel les premier et deuxième groupes de canal de sortie comprennent le même 30 nombre de canaux de sortie.
41. Circuit intégré de commande de données selon la revendication 32, dans lequel le groupe de canal de sortie comprend un premier canal de sortie des N canaux de sortie sur un des Ilème,12ème et I3ème canaux de sortie des N canaux de sortie, dans lesquels Il est un entier supérieur à 1, I2 est un entier supérieur à Il et I3 est un entier supérieur à I2 et inférieur à N (où N est le nombre total de canaux de sortie).
42. Circuit intégré de commande de données selon la revendication 41, dans lequel le deuxième groupe de canal de sortie de données comprend un des J1ème, J2ème et J3ème canaux de sortie sur le Nième canal de sortie, dans lesquels J1 est un entier supérieur à I3, J2 est un entier supérieur à J1, J3 est un entier supérieur à J2 et inférieur à N.
43. Circuit intégré de commande de données selon la revendication 42, dans lequel un quelconque des (I1+1)ème à (J3-1)ème, des (I2+1)ème à (J2- 1)ème et des (I3+1)ème à (Jl-1)ème canaux de sortie est un groupe de canal de sortie factice.
44. Circuit intégré de commande de données selon la revendication 43, dans lequel le groupe de canal de sortie factice est flottant.
45. Circuit intégré de commande de données selon la revendication 36, dans lequel le groupe de canal de sortie factice est fixé à une tension constante.
46. Circuit intégré de commande de données selon la revendication 36, dans lequel ledit générateur de signal de sélection comprend un commutateur pour générer le signal de sélection de canal.
47. Circuit intégré de commande de données selon la revendication 36, dans lequel ledit générateur de signal de sélection comprend un commutateur DIP pour générer le signal de sélection de canal.
48. Circuit intégré de commande de données selon la revendication 32, dans lequel le nombre de canaux de sortie est programmable.
49. Circuit intégré de commande de données programmable comprenant une partie de registre de décalage comprenant N registres de décalage (où N est un entier positif) décalant une impulsion de départ en un signal d'échantillonnage séquentiel, comprenant: une unité de canal de sortie comprenant des premier et deuxième groupes de canal de sortie; un premier sélecteur pour sélectionner un signal de sortie provenant d'un premier groupe de registre de décalage des N registres de décalage correspondant au premier groupe de canal de sortie et sélectionnant un premier groupe de canal de sortie de données raccordé à un premier nombre de lignes de données dans le premier groupe de canal de sortie; un deuxième sélecteur pour fournir le signal de sortie provenant du premier sélecteur à un deuxième groupe de registre de décalage correspondant au deuxième groupe de canal de sortie et sélectionnant un deuxième groupe de canal de sortie de données raccordé à un deuxième nombre de lignes de données dans le deuxième groupe de canal de sortie.
50. Circuit intégré de commande de données programmable selon la revendication 49, comprenant en outre un générateur de signal de sélection générant un signal de sélection de canal pour sélectionner les premier et deuxième groupes de canal de sortie.
51. Circuit intégré de commande de données programmable selon la revendication 50, dans lequel le générateur de signal de sélection génère ledit signal de sélection de canal en fonction d'au moins un parmi le nombre desdites lignes de données, le nombre desdits circuits intégrés de commande de données programmables, une largeur du conditionnement de transport de bande monté avec ledit circuit intégré de commande de données programmable et le nombre de lignes entrées des données de pixel.
52. Circuit intégré de commande de données programmable selon la revendication 50, dans lequel le générateur de signal de sélection comprend une borne de sélection raccordée à une première source de tension et une deuxième source de tension pour générer le signal de sélection de canal.
53. Circuit intégré de commande de données programmable selon la revendication 50, dans lequel le générateur de signal de sélection comprend un commutateur sélectif pour générer le signal de sélection de canal.
54. Circuit intégré de commande de données programmable selon la 30 revendication 50, dans lequel le générateur de signal de sélection comprend un commutateur DIl' générant le signal de sélection de canal.
55. Circuit intégré de commande de données programmable selon la revendication 49, dans lequel les premier et deuxième groupes de canal de sortie de 35 données comprennent un nombre identique de canaux de sortie.
56. Circuit intégré de commande de données programmable selon la revendication 49, dans lequel le premier sélecteur comprend un premier multiplexeur sélectionnant en réponse audit signal de sélection de canal un des signaux de sortie du Iler registre de décalage des N registres de décalage, dans lequel I1 est un entier positif supérieur à 1, du I2ème registre de décalage des N registres de décalage, dans lequel I2 est un entier positif supérieur à Il et du I3ème registre de décalage des N registres de décalage, dans lequel I3 est un entier positif supérieur à I2 et inférieur à N.
57. Circuit intégré de commande de données programmable selon la revendication 56, dans lequel le deuxième sélecteur comprend: un démultiplexeur pour générer un signal de sortie depuis le premier multiplexeur en réponse au signal de sélection de canal; un deuxième multiplexeur pour sélectionner un des signaux de sortie du démultiplexeur et un signal de sortie du (Jl-1)ème registre de décalage des N registres de décalage en réponse au signal de sélection de canal pour appliquer les signaux au Dème registre de décalage, dans lequel J1 est un entier positif supérieur à I3; un troisième multiplexeur pour sélectionner un des signaux de sortie du démultiplexeur et un signal de sortie du (J2-1) ème registre de décalage des N registres de décalage en réponse au signal de sélection de canal pour appliquer les signaux au J2ème registre de décalage, dans lequel J2 est un entier positif supérieur à J1 et un quatrième multiplexeur pour sélectionner un des signaux de sortie du démultiplexeur et un signal de sortie du (J3-1)ème registre de décalage des N registres de décalage en réponse au signal de sélection de canal pour appliquer les signaux au J3ème registre de décalage, dans lequel J3 est un entier positif supérieur à J3 et inférieur à N.
58. Circuit intégré de commande de données programmable selon la revendication 57, dans lequel le sélecteur de canal sélectionne un des premier à Iler canaux de sortie de données (où Il est un entier supérieur à 1), des premier à I2ème canaux de sortie de données (où I2 est un entier supérieur à Il) et des premier à I3ème canaux de sortie de données dans le premier groupe de canal de sortie de données (où I3 est un entier supérieur à I2 et inférieur à N) comme le premier groupe de canal de sortie de données.
59. Circuit intégré de commande de données programmable selon la revendication 58, dans lequel ledit sélecteur de canal sélectionne en réponse au signal de sélection de canal un des Jler au Nième canaux de sortie de données (où J1 est un entier positif supérieur à I3), J2ème à Nième canaux de sortie de données (où J2 est un entier positif supérieur à J1) et J3ème à Nième canaux de sortie de données (où J3 est un entier positif supérieur à J2 et inférieur à N) dans le groupe de canal de sortie comme le deuxième groupe de canal de sortie.
60. Circuit intégré de commande de données programmable selon la revendication 59, dans lequel un quelconque des (I1+1)ème à (J3-1)ème, des (I2+1)ème à (J2-1)ème et des (I3+1)ème à (J1-1)ème canaux de sortie représente des canaux de sortie factice.
61. Circuit intégré de commande de données programmable selon la revendication 60, dans lequel les canaux de sortie factices sont fixés à une tension constante.
62. Circuit intégré de commande de données programmable selon la revendication 60, dans lequel les canaux de sortie factices sont flottants.
63. Procédé de commande d'un circuit intégré de commande de données programmable dans un affichage, comprenant les étapes consistant à: déterminer une résolution souhaitée de l'affichage; déterminer N nombre de canaux de sortie (où N est un entier positif) comprenant un premier canal de sortie et un Nième canal de sortie; sélectionner un groupe de canal de sortie de données comprenant au moins deux zones et comprenant M canaux de sortie de données (où M est un entier 25 inférieur à N); fournir des données de pixel provenant des M canaux de sortie de données à un nombre correspondant de lignes de données selon la résolution souhaitée de l'affichage; dans lequel (N-M) canaux de sortie ne sont pas alimentés avec des données de pixel, (N-M) > 0, et les (N-M) canaux de sortie sont placés entre le premier canal de sortie et le Nième canal de sortie.
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