EP1658616A1 - Halbleiter-speicherbauelement, und verfahren zum betrieb eines halbleiter-speicherbauelements - Google Patents

Halbleiter-speicherbauelement, und verfahren zum betrieb eines halbleiter-speicherbauelements

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Publication number
EP1658616A1
EP1658616A1 EP04741985A EP04741985A EP1658616A1 EP 1658616 A1 EP1658616 A1 EP 1658616A1 EP 04741985 A EP04741985 A EP 04741985A EP 04741985 A EP04741985 A EP 04741985A EP 1658616 A1 EP1658616 A1 EP 1658616A1
Authority
EP
European Patent Office
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array
memory cell
memory
cell sub
sub
Prior art date
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Withdrawn
Application number
EP04741985A
Other languages
English (en)
French (fr)
Inventor
Martin Brox
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1658616A1 publication Critical patent/EP1658616A1/de
Withdrawn legal-status Critical Current

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    • G—PHYSICS
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Definitions

  • the invention relates to a method for operating a semiconductor memory device according to the preamble of claim 1, and a semiconductor memory device according to the preamble of claim 7.
  • ROM Read Only Memory or read only memory
  • RAM Random Access Memory or read / write memory
  • a RAM component is a memory in which you can save data after specifying an address, and later read out again at this address.
  • the corresponding address can be entered into the RAM component via so-called address connections or address input pins; There are several for input and output of the data, e.g. 16 so-called data connections or data output pins (I / Os or input / outputs) are provided.
  • a corresponding signal e.g. a read / write signal
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • the memory cells in particular DRAM components, the individual memory cells - arranged in a plurality of rows and columns next to one another - are arranged in a rectangular matrix or a rectangular array.
  • multi-bank chip instead of one single arrays - several, for example four - essentially rectangular - individual arrays can be provided (so-called “memory banks”).
  • ACT activate command
  • memory bank assigned - (and by the row address (“Row-Address ”) defined) word line activated.
  • a word line deactivation command for example a precharge command (PRE command)
  • PRE command a precharge command
  • ACT activate command
  • RAS-CAS - delay there must be a certain time interval tRCD between the word line activation command (ACT command) and a corresponding read (or write) command (RD (or WT) command) (so-called RAS-CAS - delay).
  • the RAS-CAS delay results e.g. from the time required by the sense amplifiers to amplify the data supplied by the memory cells addressed by the word line.
  • the corresponding memory component control device (“memory controller”) - after the output of a corresponding word line activation command (ACT command) and a corresponding read- (or write) command (RD (or WT) command) - the respective word line is initially left in an activated state (ie the corresponding word line deactivation command (PRE command) is initially suppressed).
  • ACT command a corresponding word line activation command
  • RD read- (or write) command
  • PRE command word line deactivation command
  • the next access to the corresponding array is (a) memory cell ⁇ ) which is / are assigned to the same word line or line as that ( n) Memory cell ⁇ ) which was last accessed can be dispensed with the issuance of a further word line activation command (ACT command).
  • ACT command word line activation command
  • a corresponding read (or write) command can be output by the memory component control device (“memory controller”) to the respective array (“memory bank”) ( and the result is that the corresponding data are read out (or entered) immediately, without a corresponding RAS-CAS delay tRCD occurring.
  • the object of the invention is to provide a novel method for operating a semiconductor memory component, as well as a new type of semiconductor memory component.
  • Figure 1 is a schematic representation of the structure of a semiconductor memory device with multiple arrays, and a memory device control device according to an embodiment of the present invention
  • FIG. 2 shows a schematic detailed illustration of the structure of a section of one of the arrays of the semiconductor memory component shown in FIG. 1;
  • FIG. 3 shows a schematic detailed illustration of the construction of a partial section of the array section shown in FIG. 2;
  • Figure 4 is a schematic timing diagram of signals used in the control of the arrays / sub-arrays shown in Figures 1, 2 and 3.
  • FIG. 1 shows a schematic representation of the structure of a semiconductor memory component 1 or semiconductor memory chip, and a — central — memory component control device 5 according to an exemplary embodiment of the present invention.
  • RAM Random Access Memory or random access memory
  • DRAM Dynamic Random Access Memory or dynamic random access memory
  • the address can be in several, e.g. two successive steps are entered (for example first a row address ("Row-Address”) - and possibly parts of a column address ("Colu ⁇ m-Address”) (and / or if necessary further address parts or parts thereof ( see below)), and then the column address ("Column Address”) (or the remaining parts of the column address (“Column Address”), and / or - only now - the above-mentioned further address parts ( or the other parts thereof) (see below), etc.).
  • a corresponding control signal e.g. a ReaoV write signal
  • a corresponding control signal e.g. a ReaoV write signal
  • the data entered into the semiconductor memory component 1 are stored there, as will be explained in more detail below, in corresponding memory cells and later read out again from the corresponding memory cells.
  • Each memory cell consists e.g. from a few elements, in particular only from a single, appropriately controlled capacitor, with the capacity of which one bit can be stored as a charge.
  • a certain number of memory cells - each lying side by side in several rows and columns - are each arranged in a rectangular or square array (“memory bank”) 3a, 3b, 3c, 3d, see above that in an array 3a, 3b, 3c, 3d - depending on the number of memory cells contained - for example 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc. can be stored.
  • memory bank memory bank
  • the semiconductor memory component 1 has a plurality, for example four, each of essentially identical construction, distributed uniformly over the surface of the component, and - controlled essentially independently of one another by the above-mentioned memory component control device 5 - Memory cell arrays 3a, 3b, 3c, 3d (here: the memory banks 0 - 3), so that a total memory capacity of, for example, 128 Mbit, 256 Mbit, 512 Mbit, or 1024 Mbit (or 1st GBit) for the semiconductor memory device 1.
  • the above. (Entered into the semiconductor memory component 1 or the memory component control device 5) contains address - as part of the above. further address parts - a corresponding number (here, for example, two) bits (“array selection bits” or “bank address bits”) which are used to store the respective desired arrays 3a, 3b when storing or reading out data, 3c, 3d.
  • each of the arrays 3a, 3b, 3c, 3d contains a certain number (for example between 10 and 100, in particular between 20 and 70, for example between 30 and 40, for example 32) sub-arrays 8a, 8b, 8c , 8d ("sub-banks" 8a, 8b, 8c, 8d).
  • the sub-arrays 8a, 8b, 8c, 8d are each constructed essentially identically, are designed essentially rectangular, and each have a certain number of memory cells, each juxtaposed in several rows and columns.
  • each two sub-arrays 8a, 8b, 8c, 8d (and between the sub-array 8a and an adjoining — here also essentially rectangular — decoding Z data amplifier area 11) are located here in each case likewise essentially each rectangular - reader amplifier areas 10a, 10b, 10c, 10d.
  • a plurality of sense amplifiers are arranged in each of the reader amplifier regions 10a, 10b, 10c, 10d, with the corresponding sense amplifiers (or more precisely: those in the respectively between two different sub-arrays 8a , 8b, 8c, 8d the sense amplifier areas 10b, 10c arranged sense amplifiers) are each assigned two different sub-arrays 8a, 8b, 8c, 8d (namely the sub-arrays 8a directly adjacent to the corresponding reader amplifier area 10b, 10c) , 8b or 8c, 8d, etc.).
  • the above-mentioned address (entered into the semiconductor memory component 1 or the memory component control device 5) contains - in contrast to conventional semiconductor memory components - as a further part of the above further address parts - a corresponding number (here, for example four) bits RA ⁇ 0: 4>("sub-array selection bits” or "sub-bank address bits"), which are used to save or read out data - within the by means of the arrays 3a, 3b, 3c, 3d specified by the "array selection bits” or "bank address bits” - the respectively desired sub-array 8a, 8b, 8c, 8d or the respectively desired sub-bank 8a, 8b , 8c, 8d.
  • each array has an array control device 6a, 6b, 6c, 6d (BC or “which is separately assigned to the respective array 3a, 3b, 3c, 3d, here also essentially rectangular).
  • bank control which is adjacent to the above-mentioned decoding Z data amplifier area 11, and a sub-array control area 7a, 7b, 7c, 7d (SBC or" sub- bank control ") is arranged in a corner area of the respective array 3a, 3b, 3c, 3d.
  • Each of the sub-array control devices 9a, 9b, 9c, 9d is constructed essentially identically, and is configured essentially rectangular, and is adjacent to the respective sub-array control device 9a, 9b, 9c, 9d, respectively separately assigned sub-array 8a, 8b, 8c, 8d, and the two reader amplifier areas 10a, 10b, 10c, 10d assigned to it.
  • a large number of word lines 12 run in each sub-array 8a, 8b, 8c, 8d (from the corresponding sub-array control device 9a, 9b, 9c, 9d) (in FIG. 2 is only for the sake of clarity only word line, namely the word line WL shown).
  • the number of word lines 12 provided per sub-array 8a, 8b, 8c, 8d can correspond, for example, to the number of memory cell rows in the respective sub-array 8a, 8b, 8c, 8d (or, for example, for example with simultaneous readout / storage of each several, e.g. 2, 4, or 8 bits - corresponding to a fraction of this (e.g. half, a quarter, or an eighth)).
  • the individual word lines 12 are arranged parallel to one another at equidistant intervals (and run parallel to the outer edge of the respective sub-array 8a, 8b, 8c, 8d).
  • the MDQ lines 13a, 13b, etc. can - depending on the respective address - address any of the sub-arrays 8a, 8b, 8c, 8d contained in the respective array 3a.
  • the individual MDQ lines 13a, 13b are arranged parallel to one another at equidistant intervals.
  • the number of LDQ lines 14, 15 provided per reader amplifier area 10a, 10b (for example the number of further LDQ data lines (line 15, etc.) provided in the reader amplifier area 10a, and the number of LDQ lines (line 15, etc.) in the reader amplifier area.
  • a further data lines LDQ (line 14, etc.), etc., provided in area 10b can typically be relatively small (eg 2 or 4).
  • the length of a single (or partial) line section of the LDQ lines 14, 15 can essentially be a certain fraction of the length of the respective sense amplifier region 10a, 10b, e.g. approx. 1 / M (e.g. 1/16 or 1/32) of the respective sense amplifier area length.
  • the individual LDQ lines 14, 15 of a specific reader amplifier region 10a, 10b are arranged parallel to one another at equidistant intervals. As can further be seen from FIG. 3, all of the LDQ lines 14, 15 located in a specific reader amplifier area 10a, 10b are via corresponding switches 16a, 16b (MDQ switches 16a, 16b) (here: via corresponding control lines) 17a, 17b controllable transistors 16a, 16b) are connected to the MDQ lines 13a, 13b assigned to the corresponding sense amplifier region 10a, 10b (or the corresponding sub-array 8a).
  • MDQ switches 16a, 16b are connected to the MDQ lines 13a, 13b assigned to the corresponding sense amplifier region 10a, 10b (or the corresponding sub-array 8a).
  • the corresponding switch 16a, 16b is closed or open (or here: the corresponding transistor 16a, 16b used as a switch - depending on the state of a control signal applied to the corresponding control line 17a, 17b - in a conductive or a blocked state), the corresponding LDQ line 14, 15 is conductively connected to, or electrically isolated from, the associated MDQ line 13a, 13b.
  • the CSL lines 18 run parallel to the MDQ lines 13a, 13b, and perpendicular to the word lines 12, and the LDQ lines 14, 15.
  • the individual CSL lines 18 are - at equidistant intervals (and in the essentially extending over the entire area of the respective sub-arrays 8a, 8b, 8c, 8d or reader amplifier areas 10a, 10b, 10c) - arranged parallel to one another.
  • the number B of the CSL lines 18 can e.g. correspond to the number of memory cell columns in the respective array 3a or sub-array 8a, 8b, 8c, 8d (or, for example - for example with simultaneous readout / storage of several, for example 2, 4 or 8 bits - corresponding to a fraction thereof (e.g. half, a quarter, or an eighth)).
  • the - central - memory component control device 5 (“memory controller”) can - as shown by way of example in FIG. 1 - be designed as a separate semiconductor component that communicates with the DRAM semiconductor memory component 1 via external pins.
  • the memory component control device 5 can, for example, also be arranged on one and the same chip 1 as the above-mentioned memory cell arrays 3a, 3b, 3c, 3d (memory banks 0-3).
  • a specific, fixed, special sequence of commands is run through in the exemplary embodiment shown here:
  • the address - in particular the row address (“Row Address”) (and / or the column address (“Column Address”), and / or the “array selection bits” or “bank address”) bits ", and / or the” sub-array selection bits “or” sub-bank address bits ") - is assigned to a local one (located in or close to the respective array 3a, 3b, 3c, 3d) ) Cached memory device, and / or - in particular the row address ("Row-Address") - in a (in or near the sub-array control devices 9a, 9b, 9c, 9d associated with them) another memory device (on Intermediate storage of the address - in particular the row address ("row address”) - in a central storage device, for example in or near the memory component control device 5, can or must - as can be seen from the explanations below - to be dispensed with).
  • an address expanded by the abovementioned "sub-array selection bits” or “sub-bank address bits” compared to conventionally used addresses can be transmitted in the present embodiment several corresponding (consecutive) word line or sub-array activate command signals (ACT signals) in each Array 3a, 3b, 3c, 3d (for example one after the other, in particular for example for successive clocks of the clock signal CLK) several - in different sub-arrays 8a, 8b, 8c, 8d one and the same array 3a, 3b, 3c, 3d - Word lines 12 or several different sub-arrays 8a, 8b, 8c, 8d of one and the same array 3a, 3b, 3c, 3d are brought into an activated state, and - in parallel - are left in the activated state (so that there are several, for example more than 2, 4, 8 or 10 sub-arrays 8a, 8b, 8c, 8d - or corresponding word lines - in an activated state
  • sense ampHfier a large number of sense amplifiers (“sense ampHfier”) are arranged in each of the reader amplifier areas 10a, 10b, 10c, 10d of the respective array 3a, 3b, 3c, 3d, the corresponding sense amplifiers ( or more precisely: the sense amplifiers arranged in the reader amplifier regions 10b, 10c between two different sub-arrays 8a, 8b, 8c, 8d) are each assigned to two different sub-arrays 8a, 8b, 8c, 8d (notably each directly to the corresponding reader amplifier area 10b, 10c, adjacent sub-arrays 8a, 8b or 8c, 8d, etc.).
  • word lines 12 are not activated - in parallel or simultaneously - which are two different but adjacent to one and the same sense amplifier region 10b, 10c
  • Sub-arrays 8a, 8b are assigned, or - in parallel or simultaneously - sub-arrays 8a, 8b adjacent to one and the same sense amplifier region 10n, 10c (but only word lines in at most every second sub-array 8a, 8c , here for example at most in 16 sub-arrays 8a, 8c, or at most every second sub-array 8a, 8c).
  • this word line or this sub-array is left in the activated state until access to a further word line of a further sub-array 8a, 8b (or to a further sub-array 8a, 8b), which is adjacent to one and the same sense amplifier area 10b, 10c, as the sub-array 8a, 8b of the - as explained above - activated word line (or the activated sub-array 8a, 8b).
  • the word line or the sub-array 8a, 8b can then in the above-mentioned. activated state if later access to the same word line, or to a word line arranged in the same sub-array 8a, 8b, or to a word line which is arranged in the same array 3a, 3b, 3c, 3d, is to take place, as the activated word line or the activated sub-array 8a, 8b, but in a sub-array 8a, 8b, which does not adjoin one and the same sense amplifier area 10b, 10c as the activated sub-array 8a, 8b (or the sub-array 8a, 8b of the (as explained above - activated word line) - or if access to a word line of another array 3a, 3b, 3c, 3d is to take place.
  • the memory component control device 5 of the semiconductor memory component 1 does not yet provide a corresponding word line or sub-array deactivation command which identifies the word line to be deactivated or the sub-array to be deactivated with a corresponding address Signal (pre-charge or PRE command signal) is sent.
  • the corresponding ⁇ ) LDQ line (s) 15 is / are conductively connected (i.e. activated) to the associated MDQ line (s) 13a, 13b.
  • the - relatively early - activation of the corresponding MDQ switch 16a ensures that - even with relatively large signal delay times - the corresponding ⁇ ) MDQ switch 16a in time - i.e. by the next clock CLK3 at the latest (or on the next, positive clock edge 23) - in the above closed or conductive state (see, for example, also the (first) state change 31 of the MDQ switch 16a illustrated in FIG. 4).
  • the following clock CLK3 from the corresponding array control device 6a, 6b, 6c, 6d causes 18 corresponding control signals to be output on the corresponding CSL line (s), which are precisely specified by the corresponding column address ("Column Address”) (cf.
  • the data output by the corresponding sense amplifier (s) are fed to the corresponding LDQ line (s) 15, and - via the corresponding MDQ switch (s) (closed as explained above) 16a - and the corresponding ⁇ ) MDQ line (s) to the above Decoder / data amplifier area 11 forwarded.
  • the data (or the corresponding data signals) can optionally be further amplified and then output on the corresponding data pin (s) of the semiconductor memory component 1.
  • a corresponding read or write command signal (Read- (RD- ) or Write (WT) command signal) is sent (which is stably connected to the corresponding control line at the corresponding clock edge 24) (here, for example, a "RD8c" signal which appeals to the sub-array 8c).
  • the corresponding address in particular the address, can be sent out by the memory component control device 5 corresponding "array” and “sub-array selection bits", the row and column address, etc.
  • the respective, separately for each array 3a, 3b, 3c, 3d provided for the array control device 6a, 6b, 6c, 6d receiving the respective RD (or WT) command signal (or alternatively: from the corresponding sub-array control device 9a, 9b, 9c, 9d), that the MDQ switch (or alternatively all MDQ switches) - defined by the column address ("Column Address") - of the - by the "sub-array selection bits" or "sub -bank address bits "- reader amplifier area 10c (or of the sub-area defined by the" sub-array selection bits "or” sub-bank address bits " Arrays 8c associated reader amplifier area 10c) closed or brought into a conductive state, ie is or are activated (for example by applying a corresponding control signal to the corresponding control line or lines).
  • the MDQ switch or alternatively all MDQ switches
  • the corresponding ⁇ ) LDQ line (s) 15 is or are conductively connected (ie activated) to the associated MDQ line (s) 13a, 13b (cf. for example also the state illustrated in FIG. 4) - Change 33 of the corresponding MDQ switch).
  • the following clock CLK5 from the corresponding array control device 6a, 6b, 6c , 6d causes that on the or the corresponding - by the corresponding in the above Storage device stored column address ("Column Address") exactly specified - CSL line (s) 18 corresponding control signals are output (see, for example, the state change 51 of the corresponding signal shown in FIG.
  • the data output by the corresponding sense amplifier (s) are fed to the corresponding LDQ line (s) 15, and - via the corresponding MDQ switch (s) (closed above) - and the Corresponding ⁇ ) MDQ line (s) forwarded to the above decoding Z data amplifier area 11. There the data (or the corresponding data signals) can be further amplified if necessary, and then on the corresponding data pin (s) of the Semiconductor memory device 1 are output.
  • the corresponding address in particular the address, can be sent out by the memory component control device 5 corresponding "array” and “sub-array selection bits", the row and column address, etc.
  • control signals output in response to the corresponding read (RD) or write (WT) command signal can - speaking similarly as described above in relation to the RD8a and the RD8c signal - are also only output a clock later (here: with clock CLK8) (cf., for example, the change in state 53 of the corresponding one - shown in FIG. 4 - dashed here shown - signal).
  • CLK8 clock later
  • the data output by the corresponding sense amplifier (s) are fed to the corresponding LDQ line (s) 15, and - via the corresponding MDQ switch (s) (closed above) - and the corresponding ⁇ ) MDQ line (s) to the above Decoder Z data amplifier area 11 forwarded.
  • the data (or the corresponding data signals) can optionally be further amplified and then output on the corresponding data pin (s) of the semiconductor memory component 1.
  • a corresponding word line or sub-array deactivation Command signal (PRE or pre-charge signal) is sent (and - for example at the same time - the corresponding address, in particular the "sub-array selection bits" or "sub-array bits” that specify the sub-array 8a, 8b to be deactivated.
  • PRE sub-array deactivation Command signal
  • the corresponding array control device 6a, 6b, 6c, 6d (or alternatively the corresponding sub-array Array control device 9a, 9b, 9c, 9d) causes the corresponding word line (or the corresponding sub-array 8a, 8b) to be deactivated, as a result of which the corresponding word line of the sub-array 8a, 8b, or the sub-array 8a, 8b, which adjoins one and the same sense amplifier area 10b, 10c, as the - now deactivated - sub-array 8a, 8b on the - in the next clock, the corresponding sub-array 8a, 8b addressing - the corresponding sub-array 8a, 8b or sub-array activation command (activate command (ACT)) is prepared.
  • activate command activate command

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Abstract

Halbleiter-Speicherbauelement, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements Die Erfindung betrifft ein Halbleiter-Speicherbauelement (1), und ein Verfahren zum Betrieb eines Halbleiter-­Speicherbauelements (1), welches mehrere Speicherzellen-Affays (3a, 3b, 3c, 3d) aufweist, die jeweils mehrere Speicherzellen-Sub-Arrays (8a, 8b, 8c, 8d) aufweisen, wobei das Verfahren die Schritte aufweist: Aktivieren (ACT) eines ersten Speicherzellen-Sub-Arrays (8a) oder von - in einer ersten Menge von Speicher7ellen enthaltenen - Speicherzellen des ersten Speicher7ellen-Sub-Arrays (8a), insbesondere von in ein- und derselben Zeile oder Spalte des ersten Speicherzellen Sub-Arrays (8a) liegenden Speicherzellen, wenn auf eine oder mehrere der in dem ersten Speicherzellen-Sub-Array (8a) oder in der ersten Menge von Speicherzellen enthaltenen Speicherzellen zugegriffen werden soll; Zugreifen (RD) auf die entsprechende Speicherzelle oder Speicherzellen; d a d u r c h g e k e n n z e i c h n e t, dass das Verfahren zusätzlich den Schritt aufweist: Belassen des ersten Speicherzellen-Sub-Arrays (8a) oder der - in der ersten Menge von Speicherzellen enthaltenen -Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) im aktivierten Zustand, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem zweiten Speicherzellen-Sub-Array (8c) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a).

Description

Beschreibung HALBLEITER-SPEICHERBAUELEMENT, UND VERFAHREN ZUM BETRIEB EINES HALBLEITER-SPEICHERBAUELEMENTS
[001] Die Erfindung betrifft ein Verfahren zum Betrieb eines Halbleiter- Speicherbauelements gemäß Oberbegriff des Anspruchs 1, sowie ein Halbleiter- Speicherbauelement gemäß Oberbegriff des Anspruchs 7.
[002] Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funkti- onsspeicher-Bauelementen (z.B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z.B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).
[003] Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
[004] Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß- Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z.B. 16 sog. Daten-Anschlüsse bzw. Daten-Eh Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z.B. eines Read/Write-Signals) an einen Schreib-/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen.
[005] Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z.B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i.A. nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z.B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.
[006] Aus technologischen Gründen sind bei Speicher-, insbesondere DRAM-Bauelementen die einzelnen Speicherzellen - in einer Vielzahl von Zeilen und Spalten nebeneinanderliegend - in einer rechteckförmigen Matrix bzw. einem rechteckförmigen Array angeordnet.
[007] Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. -Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („multi-bank chip") - statt eines einzigen Arrays - mehrere, z.B. vier - im wesentlichen rechteckförmige - Einzel- Arrays vorgesehen sein (sog. „memory banks").
[008] Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
[009] Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende - insbesondere einem bestimmten Einzel- Array („memory bank") zugeordnete - (und durch die Zeilen- Adresse („Row-Address") definierte) Wortleitung aktiviert.
[010] Daraufhin wird - mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read- (RD-) bzw. Write- (WT-) Befehl) - veranlasst, dass die entsprechenden - durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten - Daten entsprechend ausgegeben (oder eingelesen) werden.
[011] Als nächstes wird - mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z.B. eines precharge Befehls (PRE-Befehl)) die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array („memory bank") auf den nächsten Wortleitungs- Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
[012] Um ein fehlerfreies Arbeiten des DRAM-Bauelements zu gewährleisten, müssen bestimmte Zeit-Bedingungen eingehalten werden.
[013] Beispielsweise muß zwischen dem Wortleitungs-Aktivier-Befehl (ACT-Befehl) und einem entsprechenden Lese- (oder Schreib-) Befehl (RD- (oder WT-) Befehl) ein bestimmter zeitlicher Abstand tRCD liegen (sog. RAS-CAS- Verzögerung). Die RAS- CAS-Verzögeπmg ergibt sich z.B. aus der Zeit, die die Leseverstärker („sense amplifier") zur Verstärkung der von den durch die Wortleitung angesprochenen Speicherzellen gelieferten Daten benötigen.
[014] Entsprechend muß auch zwischen einem auf den Lese- (oder Schreib-) Befehl (RD- (oder WT-) Befehl) folgenden Wortleitungs-Deaktivier-Befehl (PRE-Befehl) und einem nachfolgenden Wortleihmgs- Aktivierbefehl (ACT-Befehl) ein entsprechender zeitlicher Abstand tRP (sog. „row precharge tirne" - Verzögerung) eingehalten werden.
[015] Durch das - bereits oben erläuterte - Vorsehen mehrerer, voneinander unabhängiger Arrays („memory banks") in einem einzelnen DRAM-Bauelement - für die von einer entsprechenden Speicherbauelement-Steuereinrichtung („memory Controller") jeweils unabhängig voneinander entsprechende Wortleitungs- Aktivier- und -Deaktivier-Befehle, etc. erzeugt werden - können die - insgesamt sich für das Bauelement ergebenden, beim Schreiben bzw. Lesen von Daten auftretenden - Verzögerungszeiten reduziert, und damit die Leistungsfähigkeit des DRAM-Bauelements erhöht werden (beispielsweise deshalb, weil parallel bzw. zeitlich überlappend bei mehreren, verschiedenen Arrays („memory banks") entsprechende Schreib- oder Lesezugriffe durchgeführt werden können). [016] Um die Leistungsfähigkeit eines entsprechenden DRAM-Bauelements weiter zu erhöhen, kann von der entsprechenden Speicherbauelement-Steuereinrichtung („memory Controller") - nach der Ausgabe eines entsprechenden Wortleitungs- Aktivier-Befehls (ACT-Befehls), und eines entsprechenden Lese- (oder Schreib-) Befehls (RD- (oder WT-) Befehls) - die jeweilige Wortleitung zunächst in einem aktivierten Zustand belassen werden (d.h. der entsprechende Wortleitungs- Deaktivier-Befehl (PRE-Befehl) zunächst unterdrückt werden).
[017] Wird dann - was statistisch gesehen relativ häufig der Fall ist - bei dem entsprechenden Array („memory bank") als nächstes auf (eine) Speicherzelle^) zugegriffen, die derselben Wortleitung bzw. Zeile zugeordnet ist/sind, wie diejenige(n) Speicherzelle^), auf die der letzte Zugriff erfolgte, kann auf die Ausgabe eines weiteren Wortleitungs-Aktivier-Befehls (ACT-Befehls) verzichtet werden.
[018] Stattdessen kann von der Speicherbauelement-Steuereinrichtung („memory Controller") unmittelbar ein entsprechender Lese- (oder Schreib-) Befehl (RD- (oder WT-) Befehl) an den jeweiligen Array („memory bank") ausgegeben werden (und somit erreicht werden, dass die entsprechenden Daten - ohne dass eine entsprechende RAS-CAS- Verzögerung tRCD auftritt - sofort ausgelesen (bzw. eingegeben) werden).
[019] Erst dann, wenn - was statistisch gesehen seltener der Fall ist - bei dem entsprechenden Array („memory bank") als nächstes auf (eine) Speicherzelle^) zugegriffen werden soll, die einer anderen Wortleitung bzw. Zeile zugeordnet ist/sind, als diejenige(n) Speicherzelle^), auf die der letzte Zugriff erfolgte, wird die entsprechende - zuletzt verwendete - Wortleitung durch Ausgabe eines entsprechenden Wortleitungs-Deaktivier-Befehls (PRE-Befehls) deaktiviert, und dann die - neue - Wortleitung aktiviert (durch Ausgabe eines entsprechenden, weiteren Wortleitungs- Aktivier-Befehls (ACT-Befehls)).
[020] Die Erfindung hat zur Aufgabe, ein neuartiges Verfahren zum Betrieb eines Halbleiter-Speicherbauelements, sowie ein neuartiges Halbleiter-Speicherbauelement zur Verfügung zu stellen.
[021] Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 7.
[022] Vorteilhafte Weiterbildungen der Erfindung sind in den Unteranspriichen anDgegeben.
[023] Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
[024] Figur 1 eine schematische Darstellung des Aufbaus eines Halbleiter- Speicherbauelements mit mehreren Arrays, sowie einer Speicherbauelement-Steuereinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
[025] Figur 2 eine schematische Detail-Darstellung des Aufbaus eines Abschnitts eines der Arrays des in Figur 1 gezeigten Halbleiter-Speicherbauelements; [026] Figur 3 eine schematische Detail-Darstellung des Auf baus eines Teil- Abschnitts des in Figur 2 gezeigten Array- Abschnitts; und
[027] Figur 4 ein schematisches Timing-Diagramm von bei der Steuerung der in den Figuren 1, 2 und 3 gezeigten Arrays / Sub-Arrays verwendeten Signalen.
[028] In Figur 1 ist eine schematische Darstellung des Aufbaus eines Halbleiter- Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips, sowie einer - zentralen - Speicherbauelement-Steuereinrichtung 5 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
[029] Bei dem Halbleiter-Speicherbauelement 1 kann es sich z.B. um ein - auf CMOS- Technologie beruhendes - Tabellenspeicher-Bauelement handeln, z.B. ein RAM- Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher).
[030] Beim Halbleiter-Speicherbauelement 1 können - nach Eingabe einer entsprechenden Adresse (z.B. durch die Speicherbauelement-Steuereinrichtung 5) - unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
[031] Die Adresse kann in mehreren, z.B. zwei aufeinanderfolgenden Schritten eingegeben werden (z.B. zunächst eine Zeilen-Adresse („Row-Address") - und ggf. Teile einer Spalten- Adresse („Coluπm-Address") (und/oder ggf. weitere Adress-Teile, oder Teile hiervon (s.u.)) -, und dann die Spalten-Adresse („Column-Address") (bzw. die übrigen Teile der Spalten-Adresse („Column-Address"), und/oder - erst jetzt - die o.g. weiteren Adress-Teile (bzw. die übrigen Teile hiervon) (s.u.)), etc.).
[032] Durch Anlegen eines entsprechenden Steuer-Signals (z.B. eines ReaoV Write-Signals) - z.B. durch die Speicherbauelement-Steuereinrichmng 5 - kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
[033] Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort, wie im folgenden noch genauer erläutert wird, in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen.
[034] Jede Speicherzelle besteht z.B. aus wenigen Elementen, insbesondere nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
[035] Wie aus Figur 1 hervorgeht, ist jeweils eine bestimmte Anzahl von Speicherzellen - jeweils in mehreren Zeilen und Spalten nebenemanderhegend - jeweils in einem rechteckförmigen bzw. quadratischen Array („memory bank") 3a, 3b, 3c, 3d liegend angeordnet, so daß in einem Array 3a, 3b, 3c, 3d - entsprechend der Anzahl der enthaltenen Speicherzellen - z.B. jeweils 32 MBit, 64 MBit, 128 MBit, 256 MBit, etc. gespeichert werden können. [036] Wie in Figur 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 mehrere, z.B. vier, jeweils im wesentlichen identisch aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte, und - im wesentlichen unabhängig voneinander durch die o.g. Speicherbauelement-Steuereirtrichtung 5 gesteuerte - Speicherzellen- Arrays 3a, 3b, 3c, 3d (hier: die memory banks 0 - 3) auf, so dass sich entsprechend eine Gesamt-Speicherkapazität von z.B. 128 MBit, 256 MBit, 512 MBit, bzw. 1024 MBit (bzw. 1 GBit) für das Halbleiter-Speicherbauelement 1 ergibt.
[037] Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Arrays 3a, 3b, 3c, 3d kann erreicht werden, dass - parallel bzw. zeitlich überlappend - bei mehreren, verschiedenen Arrays 3a, 3b, 3c, 3d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können.
[038] Die o.g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement- Steuereinrichtung 5 eingegebene) Adresse enthält - als Teil der o.g. weiteren Adress- Teile - eine entsprechende Anzahl (hier z.B. zwei) Bits („Array- Auswahl-Bits" bzw. „bank address bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Array 3a, 3b, 3c, 3d anzusprechen.
[039] Wie im folgenden noch genauer erläutert wird, und wie z.B. in Figur 2 gezeigt ist, enthält jeder der Arrays 3a, 3b, 3c, 3d eine bestimmte Anzahl (z.B. zwischen 10 und 100, insbesondere zwischen 20 und 70, beispielsweise zwischen 30 und 40, z.B. 32) Sub-Arrays 8a, 8b, 8c, 8d („sub-banks" 8a, 8b, 8c, 8d).
[040] Die Sub-Arrays 8a, 8b, 8c, 8d sind jeweils im wesentlichen identisch aufgebaut, im wesentlichen rechteckförmig ausgestaltet, und weisen jeweils eine bestimmte Anzahl von -jeweils in mehreren Zeilen und Spalten nebeneinanderüegenden - Speicherzellen auf.
[041] Zwischen je zwei Sub-Arrays 8a, 8b, 8c, 8d (und zwischen dem Sub- Array 8a, und einem daran angrenzenden - hier ebenfalls im wesentlichen rechteckförmigen - Dekodier-ZDaten- Verstärker-Bereich 11) befinden sich jeweils - hier ebenfalls im wesentlichen jeweils rechteckförmige - Leserverstärker-Bereiche 10a, 10b, 10c, lOd.
[042] In jedem der Leserverstärker-Bereiche 10a, 10b, 10c, lOd sind jeweils eine Vielzahl von Leseverstärkern („sense amplifier") angeordnet, wobei die entsprechenden Leseverstärker (bzw. genauer: die in den jeweils zwischen zwei verschiedenen Sub-Arrays 8a, 8b, 8c, 8d Hegenden Leserverstärker-Bereiche 10b, 10c angeordneten Leseverstärker) jeweils zwei verschiedenen Sub-Arrays 8a, 8b, 8c, 8d zugeordnet sind (nämlich den jeweils direkt an den entsprechenden Leserverstärker-Bereich 10b, 10c angrenzenden Sub-Arrays 8a, 8b bzw. 8c, 8d, etc.).
[043] Die o.g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement- Steueremrichrung 5 eingegebene) Adresse enthält - anders als bei herkömmlichen Halbleiter-Speicherbauelementen - als weiteren Teil der o.g. weiteren Adress-Teile - eine entsprechende Anzahl (hier z.B. vier) Bits RA<0:4> („Sub- Array-Auswahl-Bits" bzw. „sub-bank address bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten - innerhalb des durch die „Array-Auswahl-Bits" bzw. „bank address bits" spezifizierten Arrays 3a, 3b, 3c, 3d - den jeweils gewünschten Sub- Array 8a, 8b, 8c, 8d bzw. die jeweils gewünschte sub-bank 8a, 8b, 8c, 8d anzusprechen.
[044] Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Sub-Arrays 8a, 8b, 8c, 8d kann - wie im folgenden noch genauer erläutert wird - erreicht werden, dass - parallel bzw. zeitlich überlappend - bei mehreren, verschiedenen Sub-Arrays 8a, 8b, 8c, 8d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können (solange sichergestellt ist, dass die entsprechenden Sub-Arrays 8a, 8b, 8c, 8d nicht nebeneinanderliegen, d.h. an ein- und denselben Leserverstärker-Bereich 10b, 10c angrenzen (dessen Leseverstärker - wie oben erläutert -jeweils beiden an den entsprechenden Leserverstärker-Bereich 10b, 10c angrenzenden Sub-Arrays 8a, 8b, 8c, 8d zugeordnet sind, d.h. - zu einem bestimmten Zeitpunkt - jeweils nur die Daten aus jeweils einem der beiden angrenzenden Sub-Arrays 8a, 8b, 8c, 8d auslesen können)).
[045] Wie aus Figur 1 und 2 hervorgeht, weist jeder Array eine - dem jeweiligen Array 3a, 3b, 3c, 3d separat zugeordnete, hier ebenfalls im wesentlichen rechteckförmige - Array-Steuereinrichtung 6a, 6b, 6c, 6d (BC bzw. „bank control") auf, die angrenzend an den o.g. Dekodier-ZDaten- Verstärker-Bereich 11, und einen - im folgenden noch genauer erläuterten - Sub-Array-Steuer-Bereich 7a, 7b, 7c, 7d (SBC bzw. „sub-bank control") in einem Eck-Bereich des jeweiligen Arrays 3a, 3b, 3c, 3d angeordnet ist.
[046] Gemäß Figur 2 weist der - angrenzend an die o.g. Sub-Arrays 8a, 8b, 8c, 8d und die Leserverstärker-Bereiche 10a, 10b, 10c, lOd eines Arrays 3a, 3b, 3c, 3d angeordnete, im wesentlichen rechteckförmige - Sub-Array-Steuer-Bereich 7a, 7b, 7c, 7d eine Vielzahl von Sub-Array-Steuereinrichtungen 9a, 9b, 9c, 9d auf (hier: z.B. zwischen 10 und 100, insbesondere zwischen 20 und 70, beispielsweise zwischen 30 und 40, z.B. 32), welche jeweils einem bestimmten der o.g. Sub-Arrays 8a, 8b, 8c, 8d eines Arrays 3a, 3b, 3c, 3d separat zugeordnet sind (und jeweils den zwei an den entsprechenden Sub- Array 8a, 8b, 8c, 8d angrenzenden, diesem zugeordneten Leserverstärker- Bereichen 10a, 10b, 10c, lOd).
[047] Jede der Sub-Array-Steuereinrichtungen 9a, 9b, 9c, 9d ist im wesentüchen identisch aufgebaut, und im wesentlichen rechteckförmig ausgestaltet, und angrenzend an den jeweiligen, der jeweiligen Sub- Array-Steuereinrichtung 9a, 9b, 9c, 9d jeweils separat zugeordneten Sub- Array 8a, 8b, 8c, 8d, und den zwei diesem jeweils zugeordneten Leserverstärker-Bereichen 10a, 10b, 10c, lOd angeordnet.
[048] Wie aus Figur 2 hervorgeht, verlaufen innerhalb jedes Sub-Arrays 8a, 8b, 8c, 8d (von der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d aus) jeweils eine Vielzahl von Wortleitungen 12 (in Figur 2 ist der Übersichtlichkeit halber lediglich einzige Wortleitung, nämlich die Wortleitung WL dargestellt). Die Anzahl der pro Sub- Array 8a, 8b, 8c, 8d vorgesehenen Wortleitungen 12 kann z.B. der Anzahl der Speicherzellen-Zeilen im jeweiligen Sub-Array 8a, 8b, 8c, 8d entsprechen (oder z.B. - beispielsweise bei gleichzeitigem Auslesen/Abspeichern von jeweils mehreren, z.B. 2, 4, oder 8 Bits - entsprechend einem Bruchteil hiervon (z.B. der Hälfte, einem Viertel, oder einem Achtel)).
[049] Die einzelnen Wortleitungen 12 sind - in äquidistanten Abständen - parallel zuein- anderliegend angeordnet (und verlaufen parallel zum äußeren Rand des jeweiligen Sub-Arrays 8a, 8b, 8c, 8d).
[050] Wie weiter aus Figur 2 hervorgeht, verlaufen - von dem entsprechenden Dekodier- Daten- Verstärker-Bereich 11 des jeweiligen Arrays 3a aus - senkrecht zu den Wortleitungen 12, und quer durch die entsprechenden Sub-Arrays 8a, 8b, 8c, 8d (und entsprechende, z.B. dazwischenliegende Leserverstärker-Bereiche 10a, 10b, 10c) des jeweiligen Arrays 3a hindurch eine Vielzahl von Datenleitungen 13a, 13b (Leitungen MDQ <0:A-1>, mit z.B. A = 64) (in Figur 2 ist der Übersichtlichkeit halber lediglich eine einzige MDQ-Leitung, nämlich die MDQ-Leitung 13a dargestellt).
[051] Die MDQ-Leitungen 13a, 13b, etc. können - abhängig von der jeweiligen Adresse -jeden beliebigen der im jeweiligen Array 3a enthaltenen Sub-Arrays 8a, 8b, 8c, 8d ansprechen.
[052] Die einzelnen MDQ-Leitungen 13a, 13b sind - in äquidistanten Abständen - parallel zueinanderliegend angeordnet.
[053] Gemäß Figur 3 verlaufen innerhalb jedes Leserverstärker-Bereichs 10a, 10b des entsprechenden Arrays 3a - parallel zu den Wortleitungen 12 in den neben den Leserverstärker-Bereichen 10a, 10b liegenden Sub-Arrays 8a, und quer zu den o.g. MDQ- Leitungen 13a, 13b - jeweils eine Vielzahl von weiteren Datenleitungen 14, 15 (LDQ-Leitungen 14, 15) (in Figur 3 sind der Übersichtlichkeit halber lediglich zwei derartige Leitungen 14, 15 dargestellt).
[054] Die Anzahl der pro Leserverstärker-Bereich 10a, 10b vorgesehenen LDQ-Leitungen 14, 15 (z.B. die Anzahl der im Leserverstärker-Bereich 10a vorgesehenen, weiteren Datenleitungen LDQ (Leitung 15, etc.), sowie die Anzahl der im Leserverstärker- a Bereich 10b vorgesehenen, weiteren Datenleitungen LDQ (Leitung 14, etc.), usw., kann typischerweise relativ klein sein (z.B. 2 oder 4).
[055] Die Länge eines Einzel- (bzw. Teil-) Leitungs-Stücks der LDQ-Leitungen 14, 15 kann im wesentlichen einen bestimmten Bruchteil der Länge des jeweiligen Leseverstärker-Bereichs 10a, 10b betragen, z.B. ca. 1/M (z.B. 1/16 oder 1/32) der jeweiligen Leseverstärker-Bereichs-Länge.
[056] Die einzelnen LDQ-Leitungen 14, 15 eines bestimmten Leserverstärker-Bereichs 10a, 10b sind - in äquidistanten Abständen - parallel zueinanderliegend angeordnet. [057] Wie aus Figur 3 weiter hervorgeht, sind sämtliche der in einem bestimmten Leserverstärker-Bereich 10a, 10b liegenden LDQ-Leitungen 14, 15 über entsprechende Schalter 16a, 16b (MDQ-Schalter 16a, 16b) (hier: über über entsprechende Steuerleitungen 17a, 17b ansteuerbare Transistoren 16a, 16b) an die dem entsprechenden Leseverstärker-Bereich 10a, 10b (bzw. dem entsprechenden Sub- Array 8a) zugeordneten MDQ-Leitungen 13a, 13b angeschlossen.
[058] Je nachdem, ob der entsprechende Schalter 16a, 16b geschlossen, oder geöffnet ist (bzw. hier: der entsprechende, als Schalter verwendete Transistor 16a, 16b - abhängig von dem Zustand eines an der entsprechenden Steuerleitung 17a, 17b anliegenden Steuersignals - in einem leitenden, oder einem gesperrten Zustand ist), ist die entsprechende LDQ-Leitung 14, 15 mit der ihr zugeordneten MDQ-Leitung 13a, 13b leitend verbunden, oder elektrisch von dieser getrennt.
[059] Wie aus Figur 2 hervorgeht, verlaufen - von dem entsprechenden Dekodier- /Daten- Verstärker-Bereich 11 des jeweiligen Arrays 3a aus - quer durch sämtliche Sub-Arrays 8a, 8b, 8c, 8d (und entsprechende, dazwischenliegende Leserverstärker- Bereiche 10a, 10b, 10c) des jeweiligen Arrays 3a hindurch eine Vielzahl von Datenbzw. Spalten- Auswahl-Leitungen 18 (CSL- (Column Select-) Leitungen 18) (in Figur 2 ist der Übersichtlichkeit halber lediglich eine einzige CSL-Leitung, nämlich die CSL-Leitung 18 dargestellt).
[060] Die CSL-Leitungen 18 verlaufen parallel zu den MDQ-Leitungen 13a, 13b, und senkrecht zu den Wortleitungen 12, und den LDQ-Leitungen 14, 15. Die einzelnen CSL-Leitungen 18 sind - in äquidistanten Abständen (und sich im wesentlichen über den gesamten Bereich der jeweiligen Sub-Arrays 8a, 8b, 8c, 8d bzw. Leserverstärker- Bereiche 10a, 10b, 10c erstreckend) - parallel zueinanderliegend angeordnet.
[061] Die Anzahl B der CSL-Leitungen 18 kann z.B. der Anzahl der Speicherzellen- Spalten im jeweiligen Array 3a bzw. Sub-Array 8a, 8b, 8c, 8d entsprechen (oder z.B. - beispielsweise bei gleichzeitigem Auslesen/Abspeichern von jeweils mehreren, z.B.2, 4, oder 8 Bits - entsprechend einem Bruchteil hiervon (z.B. der Hälfte, einem Viertel, oder einem Achtel)).
[062] Beim vorliegenden Ausführungsbeispiel können z.B. B = 2048 CSL-Leitungen 18 vorgesehen sein.
[063] Die - zentrale - Speicherbauelement-Steuereinrichtung 5 („memory Controller") kann - wie in Figur 1 beispielhaft dargestellt - als separates, mit dem DRAM- Halbleiter-Speicherbauelement 1 über externe Pins kommunizierendes Halbleiter- Bauelement ausgebildet sein.
[064] Alternativ kann die Speicherbauelement-Steuereinrichtung 5 z.B. auch auf ein- und demselben Chip 1 angeordnet sein, wie die o.g. Speicherzellen- Arrays 3a, 3b, 3c, 3d (memory banks 0 - 3). [065] Um einen Schreib- oder Lesezugriff durchzuführen, wird beim hier gezeigten Ausführungsbeispiel eine bestimmte, feststehende, spezielle Abfolge von Befehlen durchlaufen:
[066] Und zwar wird zunächst - wie z.B. auch in Figur 4 veranschaulicht ist - mit Hilfe eines Wortleitungs- bzw. Sub-Array-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende - einem bestimmten, durch die o.g. Adresse (insbesondere die o.g. „Sub- Array-Auswahl-Bits" bzw. „sub-bank address bits") festgelegten Sub-Array 8a, 8b, 8c, 8d eines bestimmten - ebenfalls durch die o.g. Adresse (insbesondere die o.g. „Array-Auswahl-Bits" bzw. „bank address bits") festgelegten Array 3a, 3b, 3c, 3d zugeordnete - (und ebenfalls durch die o.g. Adresse, insbesondere die jeweilige Zeilen- Adresse („Row- Address") definierte) Wortleitung 12 bzw. Zeile von Speicherzellen aktiviert, bzw. - alternativ - sämtliche Wortleitungen des durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Sub-Arrays 8a, 8b, 8c, 8d.
[067] Dies geschieht z.B. dadurch, dass - wie in Figur 1 veranschaulicht ist - von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung 4a, 4b, 4c, 4d (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Wortleitungs- bzw. Sub-Array-Aktivier-Befehls-Signal (ACT-Signal) gesendet wird (und - z.B. gleichzeitig - die o.g. Adresse).
[068] Die Adresse - insbesondere die Zeilen- Adresse („Row-Address") (und/oder die Spalten-Adresse („Column-Address"), und/oder die „Array-Auswahl-Bits" bzw. „bank address bits", und/oder die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits") - wird in einer lokalen (in oder nahe bei dem jeweiligen Array 3a, 3b, 3c, 3d liegenden, diesem zugeordneten) Speichereinrichtung zwischengespeichert, und/oder - insbesondere die Zeilen-Adresse („Row-Address") - in einer (in oder nahe bei den Sub- Array-Steuereinrichtungen 9a, 9b, 9c, 9d Hegenden, diesen zugeordneten) weiteren Speichereinrichtung (auf ein Zwischenspeichern der Adresse - insbesondere der Zeilen- Adresse („Row-Address") - in einer zentralen, z.B. in oder nahe bei der Speicherbauelement-Steuereinrichtung 5 Hegenden, dieser zugeordneten Speichereinrichtung kann bzw. muß - wie sich aus den Ausführungen unten ergibt - verzichtet werden).
[069] Dadurch, dass - wie bereits oben erläutert - eine gegenüber herkömmHch verwendeten Adressen um die o.g. „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" erweiterte Adresse verwendet wird, können beim vorliegenden Ausführungsbeispiel durch das Aussenden mehrerer entsprechender (aufeinanderfolgender) Wortleitungs- bzw. Sub-Array-Aktivier-Befehls-Signale (ACT-Signale) in jedem Array 3a, 3b, 3c, 3d (z.B. nacheinander, insbesondere z.B. bei aufeinanderfolgenden Takten des Takt-Signals CLK) mehrere - in verschiedenen Sub-Arrays 8a, 8b, 8c, 8d ein- und desselben Arrays 3a, 3b, 3c, 3d Hegende - Wortleitungen 12, bzw. mehrere, verschiedene Sub-Arrays 8a, 8b, 8c, 8d ein- und desselben Arrays 3a, 3b, 3c, 3d in einen aktivierten Zustand gebracht werden, und - parallel - im aktivierten Zustand belassen werden (so dass sich bei ein- und demselben Array 3a, 3b, 3c, 3d mehrere, z.B. mehr als 2, 4, 8, oder 10 Sub-Arrays 8a, 8b, 8c, 8d - bzw. entsprechende Wortleitungen - gleichzeitig in einem aktivierten Zustand befinden).
[070] Wie bereits oben erläutert, sind in jedem der Leserverstärker-Bereiche 10a, 10b, 10c, lOd des jeweiügen Arrays 3a, 3b, 3c, 3d jeweils eine Vielzahl von Leseverstärkern („sense ampHfier") angeordnet, wobei die entsprechenden Leseverstärker (bzw. genauer: die in den jeweils zwischen zwei verschiedenen Sub-Arrays 8a, 8b, 8c, 8d Hegenden Leserverstärker-Bereichen 10b, 10c angeordneten Leseverstärker) jeweils zwei verschiedenen Sub-Arrays 8a, 8b, 8c, 8d zugeordnet sind (närnHch den jeweils direkt an den entsprechenden Leserverstärker-Bereich 10b, 10c, angrenzenden Sub- Arrays 8a, 8b bzw. 8c, 8d, etc.).
[071] Deshalb muß (z.B. durch die Speicherbauelement-Steuereinrichtung 5) sichergestellt werden, dass nicht - parallel bzw. gleichzeitig - Wortleitungen 12 aktiviert werden bzw. sind, die zwei verschiedenen, aber an ein- und denselben Leseverstärker- Bereich 10b, 10c angrenzenden Sub-Arrays 8a, 8b zugeordnet sind, bzw. - parallel bzw. gleichzeitig - an ein- und denselben Leseverstärker-Bereich lOn, 10c angrenzende Sub-Arrays 8a, 8b (sondern nur jeweils Wortleitungen in höchstens jedem zweiten Sub-Array 8a, 8c, hier z.B. höchstens in 16 Sub-Arrays 8a, 8c, bzw. höchstens jeder zweite Sub-Array 8a, 8c).
[072] In Reaktion auf den Empfang des o.g. Wortleitungs- bzw. Sub- Array- Aktivier-Befehls-Signals (ACT-Signals) wird von der jeweiHgen, separat für jeden Array 3a, 3b, 3c, 3d vorgesehenen, das jeweiHge ACT-Befehls-Signal empfangenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: von der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlaßt, dass die in den in der jeweiHgen - durch die jeweiHge Zeilen- Adresse („Row-Address") definierten - Zeile des - durch die o.g. „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten - Sub-Arrays 8a, 8b angeordneten Speicherzellen abgespeicherten Daten- Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense ampHfier") des jeweiHgen Leserverstärker-Bereichs 10a, 10b ausgelesen werden („aktivierter Zustand" der Wortleitung), bzw. - alternativ - sämtliche in sämtlichen Speicherzellen des - durch die o.g. „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten - Sub-Arrays 8a, 8b abgespeicherte Daten- Werte („aktivierter Zustand" des Sub-Arrays 8a, 8b). [073] Wie weiter unten noch genauer erläutert wird, wird diese Wortleitung bzw. dieser Sub-Array solange im aktivierten Zustand belassen, bis ein Zugriff auf eine weitere Wortleitung eines weiteren Sub-Arrays 8a, 8b (bzw. auf einen weiteren Sub-Array 8a, 8b) erfolgen soll, der an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzt, wie der Sub-Array 8a, 8b der - wie oben erläutert - aktivierten Wortleitung (bzw. der aktivierte Sub-Array 8a, 8b).
[074] Mit anderen Worten kann die Wortleitung bzw. der Sub-Array 8a, 8b dann im o.g. aktivierten Zustand belassen werden, wenn später ein Zugriff auf dieselbe Wortleitung, oder auf eine im selben Sub-Array 8a, 8b angeordnete Wortleitung, oder auf eine Wortleitung erfolgen soll, die zwar im selben Array 3a, 3b, 3c, 3d angeordnet ist, wie die aktivierte Wortleitung bzw. der aktivierte Sub-Array 8a, 8b, jedoch in einem Sub- Array 8a, 8b, der nicht an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzt, wie der aktivierte Sub-Array 8a, 8b (bzw. der Sub-Array 8a, 8b der - wie oben erläutert - aktivierten Wortleitung) - oder falls ein Zugriff auf eine Wortleitung eines anderen Arrays 3a, 3b, 3c, 3d stattfinden soll.
[075] Solange die Wortleitung bzw. der Sub-Array 8a, 8b im o.g. aktivierten Zustand belassen wird, wird von der Speicherbauelement-Steuereinrichtung 5 des Halbleiter- Speicherbauelements 1 noch kein entsprechendes - die zu deaktivierende Wortleitung bzw. den zu deaktivierenden Sub-Array mit einer entsprechenden Adresse kennzeichnendes - Wortleitungs- bzw. Sub-Array-Deaktivier-Befehls-Signal (Precharge- bzw. PRE-Befehls-Signal) gesendet.
[076] Wie aus Figur 4 hervorgeht, wird z.B . in dem unmittelbar auf denjenigen Takt CLK1 (bzw. diejenige, positive Takt-Flanke 21), zu dem (bzw. zu der) das o.g. Wortleitungs- bzw. Sub-Array-Aktivier-Befehls-Signal (ACT-Signal) gesendet wurde (bzw. stabil anlag), folgenden Takt CLK2 von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung (oder alternativ z.B. an sämtHche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet (welches - an der unmittelbar auf die Takt-Flanke 21 folgenden Takt-Flanke 22 - stabil an der entsprechenden Steuerleitung anliegt) (hier z.B. ein - den Sub-Array 8a ansprechendes - „RD8a"-Signal).
[077] Zusammen mit dem Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) können - von der Speicherbauelement-Steuereinrichtung 5 (oder alternativ: der Array- bzw. Sub-Array-Steuereinrichtung 6a, 9a, 9b, 9c, 9d) - die o.g. „Sub-Array-Auswahl-Bits", und/oder die Spalten-Adresse („Column-Address") ausgesendet (bzw. aus der o.g. Speichereinrichtung ausgelesen) werden. [078] In Reaktion auf den Empfang des o.g. Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) wird von der jeweiligen, separat für jeden Array 3a, 3b, 3c, 3d vorgesehenen, das jeweiHge RD- (oder WT-) Befehls-Signal empfangenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: von der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlaßt, dass der oder die - durch die Spalten- Adresse („Column-Address") defϊnierte(n) - MDQ-Schalter 16a (oder alternativ sämtHche MDQ-Schalter 16a) des - durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten - Leserverstärker- Bereichs 10a (bzw. des dem durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Sub-Arrays 8a zugeordneten Leserverstärker-Bereichs 10a) geschlossen bzw. in einen leitenden Zustand gebracht, d.h. aktiviert wird bzw. werden (z.B. durch Anlegen eines entsprechenden Steuersignals an der oder den entsprechenden Steuerleitungen 17a).
[079] Dadurch wird bzw. werden die entsprechende^) LDQ-Leitung(en) 15 mit der oder den zugeordneten MDQ-Leitung(en) 13a, 13b leitend verbunden (d.h. aktiviert).
[080] Durch das - relativ frühzeitige - Aktivieren des bzw. der entsprechenden MDQ- Schalter 16a ist sichergestellt, dass - selbst bei relativ großen Signal- Verzögerungszeiten - der bzw. die entsprechende^) MDQ-Schalter 16a rechtzeitig - d.h. bis spätestens zum nächsten Takt CLK3 (bzw. bei der nächsten, positiven Takt-Flanke 23) - im o.g. geschlossenen bzw. leitenden Zustand sind (vgl. z.B. auch den in Figur 4 veranschauHchten (ersten) Zustands-Wechsel 31 des MDQ-Schalters 16a).
[081] Sollten - aus vorangegangen Zyklen - beim entsprechenden Array 3a, 3b, 3c, 3d noch ein oder mehrere (sich von dem bzw. den o.g. - neu aktivierten - MDQ- Schalter(n) 16a unterscheidende) MDQ-Schalter aktiviert sein, werden diese - gleichzeitig mit dem Aktivieren des bzw. der o.g. MDQ-Schalter(s) 16a - deaktiviert, d.h. in einen offenen bzw. gesperrten Zustand gebracht (z.B. wiederum unter Steuerung durch die entsprechende Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: die entsprechende Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d), beispielsweise durch Anlegen entsprechender Steuersignale an die entsprechenden, an die zu deaktivierenden MDQ-Schalter angeschlossenen Steuerleitungen).
[082] Als nächstes wird in dem unmittelbar auf denjenigen Takt CLK2 (bzw. diejenige, positive Takt-Flanke 22), zu dem (bzw. zu der) das o.g. Lese- oder Schreib- Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet wurde (bzw. stabil anlag), folgenden Takt CLK3 von der entsprechenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (bzw. alternativ: der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlasst, dass an der bzw. den entsprechenden - durch die entsprechende Spalten-Adresse („Column-Address") genau spezifizierten - CSL-Leitung(en) 18 entsprechende Steuersignale ausgegeben werden (vgl. z.B. den in Figur 4 veran- schauHchten Zustands-Wechsel 41 des entsprechenden Signals), die dazu führen, dass der bzw. die hierdurch - und ggf. durch die in der entsprechenden lokalen Speichereinrichtung zwischengespeicherten Zeilen-Adresse („Row-Adress") - adressierten Leseverstärker die entsprechenden - vorher ausgelesenen - Daten entsprechend ausgegeben (oder die entsprechenden Daten in die entsprechende^) Speicherzelle^) eingelesen werden).
[083] Die von dem bzw. den entsprechenden Leseverstärker(n) ausgegebenen Daten werden der bzw. den entsprechenden LDQ-Leitung(en) 15 zugeführt, und - über den oder die entsprechenden (wie oben erläutert geschlossenen) MDQ-Schalter 16a - und die entsprechende^) MDQ-Leitung(en) an den o.g. Dekodier- /Daten- Verstärker-Bereich 11 weitergeleitet. Dort können die Daten (bzw. die entsprechenden Datensignale) ggf. weiter verstärkt werden, und dann an dem oder den entsprechenden Daten-Pin(s) des Halbleiter-Speicherbauelements 1 ausgegeben werden.
[084] Soll später z.B. auf einen - mittels eines entsprechenden ACT-Signals (und entsprechend wie oben beschrieben) bereits aktivierten - weiteren Sub-Array (z.B. den Sub-Array 8c) zugegriffen werden, wird - wie z.B. aus Figur 4 hervorgeht - unmittelbar (hier: bei einem Takt CLK4) von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array- Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Lese- oder Schreib- Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet (welches bei der entsprechenden Takt-Flanke 24 stabil an der entsprechenden Steuerleitung anHegt) (hier z.B. ein - den Sub-Array 8c ansprechendes - ,,RD8c"-Signal).
[085] Zusammen mit dem Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) kann - von der Speicherbauelement-Steuereinrichtung 5 - die entsprechende Adresse ausgesendet werden, insbesondere die entsprechenden „Array-" und „Sub-Array-Auswahl-Bits", die Zeilen- und Spalten-Adresse, etc.
[086] In Reaktion auf den Empfang des o.g. Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) wird von der jeweiHgen, separat für jeden Array 3a, 3b, 3c, 3d vorgesehenen, das jeweiHge RD- (oder WT-) Befehls-Signal empfangenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: von der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlaßt, dass der oder die - durch die Spalten- Adresse („Column-Address") defmierte(n) - MDQ-Schalter (oder alternativ sämtliche MDQ-Schalter) des - durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten - Leserverstärker-Bereichs 10c (bzw. des dem durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Sub- Arrays 8c zugeordneten Leserverstärker-Bereichs 10c) geschlossen bzw. in einen leitenden Zustand gebracht, d.h. aktiviert wird bzw. werden (z.B. durch Anlegen eines entsprechenden Steuersignals an der oder den entsprechenden Steuerleitungen).
[087] Dadurch wird bzw. werden die entsprechende^) LDQ-Leitung(en) 15 mit der oder den zugeordneten MDQ-Leitung(en) 13a, 13b leitend verbunden (d.h. aktiviert) (vgl. z.B. auch den in Figur 4 veranschaulichten Zustands-Wechsel 33 des entsprechenden MDQ-Schalters).
[088] Sollten - aus vorangegangen Zyklen - beim entsprechenden Array 3a, 3b, 3c, 3d noch ein oder mehrere (sich von dem bzw. den o.g. - neu aktivierten - MDQ- Schalter(n) unterscheidende) MDQ-Schalter aktiviert sein (hier z.B. der bzw. die Schalter 16a), wird bzw. werden diese(r) - gleichzeitig mit dem Aktivieren des bzw. der o.g. MDQ-Schalter(s) - deaktiviert, d.h. in einen offenen bzw. gesperrten Zustand gebracht (z.B. wiederum unter Steuerung durch die entsprechende Array- Steuereinrichtung 6a, 6b, 6c, 6d (oder alternativ: die entsprechende Sub- Array-Steuereinrichtung 9a, 9b, 9c, 9d), beispielsweise durch Anlegen entsprechender Steuersignale an die entsprechenden, an die zu deaktivierenden MDQ-Schalter 16a angeschlossenen Steuerleitungen 17a) (vgl. z.B. auch den in Figur 4 veranschauHchten (zweiten) Zustands-Wechsel 32 des entsprechenden MDQ-Schalters 16a).
[089] Als nächstes wird in dem unmittelbar auf denjenigen Takt CLK4 (bzw. diejenige, positive Takt-Flanke 24), zu dem (bzw. zu der) das o.g. Lese- oder Schreib- Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet wurde (bzw. stabil anlag), folgenden Takt CLK5 von der entsprechenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (bzw. alternativ: der entsprechenden Sub-Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlasst, dass an der bzw. den entsprechenden - durch die entsprechende in der o.g. Speichereinrichtung abgespeicherten Spalten-Adresse („Column-Address") genau spezifizierten - CSL-Leitung(en) 18 entsprechende Steuersignale ausgegeben werden (vgl. z.B. den in Figur 4 veranschauHchten Zustands-Wechsel 51 des entsprechenden Signals), die dazu führen, dass der bzw. die hierdurch - und ggf. durch die in der entsprechenden lokalen Speichereinrichtung zwischengespeicherten Zeilen- Adresse („Row-Adress") - adressierten Leseverstärker die entsprechenden - vorher ausgelesenen - Daten entsprechend ausgegeben (oder die entsprechenden Daten in die entsprechende^) Speicherzelle^) eingelesen werden).
[090] Die von dem bzw. den entsprechenden Leseverstärker(n) ausgegebenen Daten werden der bzw. den entsprechenden LDQ-Leitung(en) 15 zugeführt, und - über den oder die entsprechenden (wie oben erläutert geschlossenen) MDQ-Schalter - und die entsprechende^) MDQ-Leitung(en) an den o.g. Dekodier-ZDaten- Verstärker-Bereich 11 weitergeleitet. Dort können die Daten (bzw. die entsprechenden Datensignale) ggf. weiter verstärkt werden, und dann an dem oder den entsprechenden Daten-Pin(s) des Halbleiter-Speicherbauelements 1 ausgegeben werden.
[091] Soll - ohne dass zwischenzeitlich im gleichen Array 3a, in dem sich derjenige Sub- Array 8c befindet, auf den zuletzt zugegriffen wurde, auf einen anderen Sub-Array zugegriffen wurde - wiederum auf denjenigen Sub-Array 8c zugegriffen werden, auf den zuletzt zugegriffen wurde, wird - wie z.B. aus Figur 4 hervorgeht - unmittelbar (hier: bei einem Takt CLK7) von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung (oder alternativ z.B. an sämtHche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter- Speicherbauelements 1) ein entsprechendes Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) gesendet (welches bei der entsprechenden Takt-Flanke 25 stabil an der entsprechenden Steuerleitung anliegt) (hier z.B. ein - wiederum den (bereits zuletzt angesprochenen) Sub-Array 8c ansprechendes - „RD8c' "-Signal).
[092] Zusammen mit dem Lese- oder Schreib-Befehls-Signal (Read- (RD-) bzw. Write- (WT-) Befehls-Signal) kann - von der Speicherbauelement-Steuereinrichtung 5 - die entsprechende Adresse ausgesendet werden, insbesondere die entsprechenden „Array-" und „Sub-Array-Auswahl-Bits", die Zeilen- und Spalten-Adresse, etc.
[093] Da -von dem vorangegangenen Zugriff her - der oder die durch die Spalten- Adresse („Column-Address") definierte(n) MDQ-Schalter (oder alternativ sämtliche MDQ-Schalter) des durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Leserverstärker-Bereichs 10c (bzw. des dem durch die „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" definierten Sub-Arrays 8c zugeordneten Leserverstärker-Bereichs 10c) bereits geschlossen bzw. in einen leitenden Zustand gebracht, d.h. aktiviert wurde(n), kann dann unmittelbar - d.h. noch während des gleichen Takts CLK7, zu dem das entsprechende Lese- oder Schreib- Befehls-Signal (hier: das Signal RD8c') gesendet wurde - von der entsprechenden Array-Steuereinrichtung 6a, 6b, 6c, 6d (bzw. alternativ: der entsprechenden Sub- Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlasst werden, dass an der bzw. den entsprechenden - durch die entsprechende Spalten-Adresse („Column-Address") genau spezifizierten - CSL-Leitung(en) 18 entsprechende Steuersignale ausgegeben werden (vgl. z.B. den in Figur 4 veranschauHchten Zustands-Wechsel 52 des entsprechenden Signals), die dazu führen, dass der bzw. die hierdurch - und die Zeilen-Adresse - adressierten Leseverstärker die entsprechenden- vorher ausgelesenen - Daten entsprechend ausgegeben (oder die entsprechenden Daten in die entsprechende^) Speicherzelle^) eingelesen werden).
[094] Alternativ können die in Reaktion auf das entsprechende Read- (RD-) bzw. Write- (WT-) Befehls-Signal (hier: das RD8c'-Signal) ausgegebenen Steuersignale - ent- sprechend ähnHch wie oben in Bezug auf das RD8a-, und das RD8c-Signal beschrieben - auch erst einen Takt später (hier: beim Takt CLK8) ausgegeben werden (vgl. z.B. den in Figur 4 veranschauHchten Zustands-Wechsel 53 des entsprechenden - hier gestrichelt dargestellten - Signals). Dies führt dazu, dass der bzw. die hierdurch adressierten Leseverstärker die entsprechenden - vorher ausgelesenen - Daten entsprechend einen Takt später ausgegeben, als vorher beschrieben (oder die entsprechenden Daten - einen Takt später - in die entsprechende^) Speicherzelle^) eingelesen werden).
[095]
[096] Die von dem bzw. den entsprechenden Leseverstärker(n) ausgegebenen Daten werden der bzw. den entsprechenden LDQ-Leitung(en) 15 zugeführt, und - über den oder die entsprechenden (wie oben erläutert geschlossenen) MDQ-Schalter - und die entsprechende^) MDQ-Leitung(en) an den o.g. Dekodier-ZDaten-Verstärker-Bereich 11 weitergeleitet. Dort können die Daten (bzw. die entsprechenden Datensignale) ggf. weiter verstärkt werden, und dann an dem oder den entsprechenden Daten-Pin(s) des Halbleiter-Speicherbauelements 1 ausgegeben werden.
[097] Erst dann, wenn ein Zugriff auf eine Worfleitung eines Sub-Arrays 8a, 8b, bzw. auf einen Sub-Array 8a, 8b erfolgen soll, der an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzt, wie ein bereits aktivierter Sub-Array 8a, 8b (bzw. der Sub-Array 8a, 8b einer bereits aktivierten Wortleitung), muß der entsprechende - aktivierte - Sub- Array 8a, 8b vor dem entsprechenden Zugriff auf die entsprechende (noch nicht aktivierte) Wortleitung bzw. den entsprechenden (noch nicht aktivierten) Sub-Array deaktiviert werden.
[098] Dies geschieht z.B. dadurch, dass - wie in Figur 1 veranschaulicht ist - von der Speicherbauelement-Steuereinrichtung 5 über eine dem jeweils anzusprechenden Array 3a, 3b, 3c, 3d (bzw. dessen Array-Steuereinrichtung 6a, 6b, 6c, 6d) zugeordnete Steuerleitung 4a, 4b, 4c, 4d (oder alternativ z.B. an sämtliche Arrays 3a, 3b, 3c, 3d (bzw. Array-Steuereinrichtungen 6a, 6b, 6c, 6d) des Halbleiter-Speicherbauelements 1) ein entsprechendes Wortleitungs- bzw. Sub-Array-Deaktivier-Befehls-Signal (PRE- bzw. Precharge-Signal) gesendet wird (und - z.B. gleichzeitig - die entsprechende Adresse, insbesondere die den zu deaktivierenden Sub-Array 8a, 8b spezifizierenden „Sub-Array-Auswahl-Bits" bzw. „sub-bank address bits" (und die den entsprechenden Array 3a, 3b spezifizierenden „Array-Auswahl-Bits" bzw. „bank address bits" (bzw. ggf. die die zu deaktivierende Wortleitung spezifizierende Zeilen- Adresse („Row-Address"), etc.))).
[099] In Reaktion auf den Empfang des entsprechenden Wortleitungs- bzw. Sub- Array-Deaktivier-Befehls-Signal (PRE-Signals) wird von der entsprechenden Array- Steuereinrichtung 6a, 6b, 6c, 6d (bzw. alternativ der entsprechenden Sub- Array-Steuereinrichtung 9a, 9b, 9c, 9d) veranlasst, dass die entsprechende Wortleitung (bzw. der entsprechende Sub-Array 8a, 8b) deaktiviert wird, wodurch die entsprechende Wortleitung des Sub-Arrays 8a, 8b, bzw. der Sub-Array 8a, 8b, der an ein- und denselben Leseverstärker-Bereich 10b, 10c angrenzt, wie der -jetzt deaktivierte - Sub-Array 8a, 8b auf den - im nächsten Takt folgenden, den entsprechenden Sub- Array 8a, 8b adressierenden - Wortleitungs- bzw. Sub-Array-Aktivier-Befehl (activate Befehl (ACT)) vorbereitetet wird.

Claims

Ansprüche
[001] Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), welches mehrere Speicherzellen- Arrays (3a, 3b, 3c, 3d) aufweist, die jeweils mehrere Speicherzellen-Sub-Arrays (8a, 8b, 8c, 8d) aufweisen, wobei das Verfahren die Schritte aufweist: - Aktivieren (ACT) eines ersten Speicherzellen-Sub-Arrays (8a) oder von - in einer ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a), insbesondere von in ein- und derselben Zeile oder Spalte des ersten Speicherzellen-Sub-Arrays (8a) liegenden Speicherzellen, wenn auf eine oder mehrere der in dem ersten Speicherzellen-Sub-Array (8a) oder in der ersten Menge von Speicherzellen enthaltenen Speicherzellen zugegriffen werden soll; - Zugreifen (RD) auf die entsprechende Speicherzelle oder Speicherzellen; d a du r c h g ek e n n z e i c h n e t, dass das Verfahren zusätzHch den Schritt aufweist: - Belassen des ersten Speicherzellen-Sub-Arrays (8a) oder der - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) im aktivierten Zustand, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem zweiten Speicherzellen-Sub-Array (8c) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a).
[002] Verfahren nach Anspruch 1, wobei dann, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem dritten Speicherzellen- Sub-Array (8b) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste und zweite Speicherzellen-Sub-Array (8a), der erste Speicherzellen-Sub-Array (8a) oder die - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) deaktiviert (PRE) werden.
[003] Verfahren nach Anspruch 2, wobei der erste Speicherzellen-Sub-Array (8a) oder die - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) deaktiviert (PRE) werden, wenn der dritte Speicherzellen-Sub-Array (8b) Einrichtungen (10b), insbesondere Leseverstärker-Einrichtungen verwendet, die auch von dem ersten Speicherzellen- Sub-Array (8a) verwendet werden können, und wobei der erste Speicherzellen- Sub-Array (8a) oder die - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) in dem aktivierten Zustand belassen werden, wenn die vom dritten Speicherzellen-Sub-Array (8b) verwendeten Einrichtungen (10b), insbesondere Leseverstärker-Einrichtungen, vom ersten Speicherzellen-Sub-Array (8a) nicht verwendet werden bzw. verwendet werden können.
[004] Verfahren nach einem der vorhergehenden Ansprüche, wobei zum Aktivieren des ersten Speicherzellen-Sub-Arrays (8a) oder der - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen- Sub-Arrays (8a) ein Aktivier-Signal (ACT) verwendet wird.
[005] Verfahren nach Anspruch 4, wobei in Reaktion auf das Aktivier-Signal (ACT) die von dem ersten Speicherzellen-Sub-Array (8a) verwendeten Leseverstärker- Einrichtungen die in der ersten Menge von Speicherzellen oder die in den Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) gespeicherten Daten auslesen.
[006] Verfahren nach Anspruch 5, wobei in Reaktion auf ein nach dem Aktivier-Signal (ACT) ausgegebenes Lese-Signal (RD) zunächst entsprechende Schalter (16a, 16b) geschlossen werden, so dass mit den Leseverstärker-Einrichtungen verbundene Leitungen (14, 15) mit entsprechenden Daten- Ein-ZAusgabe-Leitungen (13a, 13b) des ersten Speicherzellen-Sub-Arrays (8a) verbunden werden, und dann durch ein Auswahl-Signal (CSL) ausgewählte Leseverstärker-Einrichtungen die von diesen ausgelesenen Daten ausgeben, insbesondere über die Leitungen (14, 15), und die Daten-Ein-ZAusgabe-Leitungen (13a, 13b).
[007] Halbleiter-Speicherbauelement (1), welches aufweist: - mehrere Speicherzellen-Arrays (3a, 3b, 3c, 3d), die jeweils mehrere Speicherzellen-Sub-Arrays (8a, 8b, 8c, 8d) aufweisen, - eine Steuereinrichtung (6a, 9a) zum Aktivieren eines ersten Speicherzellen- Sub-Arrays (8a) oder von - in einer ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten SpeicherzeUen-Sub-Arrays (8a), insbesondere von in ein- und derselben Zeile oder Spalte des ersten Speicherzellen- Sub-Arrays (8a) liegenden Speicherzellen, wenn auf eine oder mehrere der in dem ersten Speicherzellen-Sub-Array (8a) oder in der ersten Menge von Speicherzellen enthaltenen Speicherzellen zugegriffen werden soll, d a du rc h g ek enn z e i c b.n et, dass die Steuereinrichtung (6a, 9a) so eingerichtet ist, dass sie den ersten Speicherzellen-Sub-Array (8a) oder die - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) im aktivierten Zustand beläßt, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem zweiten Speicherzellen-Sub-Array (8c) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a). [008] Halbleiter-Speicherbauelement (1) nach Anspruch 7, bei welcher die Steuereinrichtung, insbesondere eine Array- undZoder Sub-Array-Steuereinrichtung (6a, 9a) so eingerichtet ist, dass sie den ersten Speicherzellen-Sub-Array (8a) oder die - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) deaktiviert (PRE), wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem dritten Speicherzellen-Sub-Array (8b) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste und zweite Speicherzellen-Sub-Array (8a).
[009] Verfahren zum Betrieb eines Halbleiter-Speicherbauelements (1), insbesondere nach einem der Ansprüche 1 bis 6, welches mehrere Speicherzellen-Arrays (3a, 3b, 3c, 3d) aufweist, die jeweils mehrere Speicherzellen-Sub-Arrays (8a, 8b, 8c, 8d) aufweisen, wobei das Verfahren die Schritte aufweist: - Aktivieren (ACT) von - in einer ersten Menge von Speicherzellen enthaltenen - Speicherzellen eines ersten Speicherzellen-Sub-Arrays (8a), wenn auf eine oder mehrere der in der ersten Menge von Speicherzellen enthaltenen Speicherzellen zugegriffen werden soll; - Zugreifen (RD) auf die entsprechende Speicherzelle oder Speicherzellen; - Belassen der - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) im aktivierten Zustand, wenn ein Zugriff auf eine oder mehrere weitere Speicherzellen erfolgen soll, die in einem zweiten Speicherzellen-Sub-Array (8c) desselben Speicherzellen- Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a), bis über den Beginn bzw. das Ende des Zugriffs auf die eine oder mehreren weiteren Speicherzellen hinaus, wenn vom zweiten Speicherzellen-Sub-Array (8c) verwendete Leseverstärker-Einrichtungen vom ersten Speicherzellen- Sub-Array (8a) nicht verwendet werden.
[010] Verfahren nach Anspruch 9, welches außerdem den Schritt aufweist: - Deaktivieren (PRE) der - in der ersten Menge von Speicherzellen enthaltenen - Speicherzellen des ersten Speicherzellen-Sub-Arrays (8a) erst dann, wenn ein Zugriff auf eine oder mehrere zusätzliche Speicherzellen erfolgen soll, die in einem dritten Speicherzellen-Sub-Array (8b) desselben Speicherzellen-Arrays (3a, 3b, 3c, 3d) enthalten sind, wie der erste Speicherzellen-Sub-Array (8a), wenn vom dritten Speicherzellen-Sub-Array (8b) verwendete Leseverstärker-Einrichtungen auch vom ersten Speicherzellen-Sub-Array (8a) verwendet werden.
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