EP1654760A1 - Integrierte anschlussanordnung und herstellungsverfahren - Google Patents

Integrierte anschlussanordnung und herstellungsverfahren

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EP1654760A1
EP1654760A1 EP04766283A EP04766283A EP1654760A1 EP 1654760 A1 EP1654760 A1 EP 1654760A1 EP 04766283 A EP04766283 A EP 04766283A EP 04766283 A EP04766283 A EP 04766283A EP 1654760 A1 EP1654760 A1 EP 1654760A1
Authority
EP
European Patent Office
Prior art keywords
layer
recess
contact area
guide structure
area
Prior art date
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Ceased
Application number
EP04766283A
Other languages
English (en)
French (fr)
Inventor
Stefan Drexl
Thomas Göbel
Johann Helneder
Martina Hommel
Wolfgang Klein
Heinrich KÖRNER
Andrea Mitchell
Markus Schwerd
Martin Seck
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1654760A1 publication Critical patent/EP1654760A1/de
Ceased legal-status Critical Current

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Definitions

  • the invention relates to an integrated connection arrangement which contains a substrate, an outer conductive structure remote from the substrate and an inner conductive structure close to the substrate.
  • a large number of electronic components are arranged in a main area of the substrate, for example semiconductor components such as transistors.
  • Such an integrated circuit arrangement is known, for example, from international patent application WO 03/003458 A2.
  • the outer lead structure is a bond pad that contains a bond area and a test area.
  • a metallization layer with so-called via's is arranged between the two metallization layers with interconnects. In the via's of this metallization layer, current is conducted in the operation of the integrated circuit arrangement essentially in the normal direction or against a normal direction of the main surface, but not parallel to the main surface or transversely to the normal direction.
  • the via's have in common that they mainly have a current flow in the normal direction or opposite to the normal direction of the main area, but not parallel to the main area, that they are parallel with most of their cross-sectional area to the main surface or completely overlapping to an underlying interconnect or to an overlying interconnect, and that sections of a via that do not overlap with an underlying or underlying interconnect, ie Sections offset from the interconnect do not influence the function of the integrated circuit arrangement, ie in particular are not used as an electrically conductive connection which is required for the function of the integrated circuit arrangement.
  • the vias of a metallization layer have identical dimensions to one another.
  • the interconnects of a metallization layer have clearly different outlines.
  • the length is, for example, a multiple of the width of an interconnect.
  • connection arrangement which, in particular, has improved electrical properties than known connection arrangements.
  • a manufacturing method is to be specified.
  • connection arrangement The object relating to the connection arrangement is achieved by a connection arrangement with the features of patent claim 1. Further developments are specified in the subclaims.
  • the invention is based in particular on the consideration that with each new technology generation in the manufacture of integrated circuit arrangements, the requirements for metallization increase. Particularly in the case of bipolar and CMOS technologies, very high current densities of, for example, more than one, more than five or more than 10 milliamperes per square micron of web cross-sectional area or very low web resistances are required, despite the smallest dimensions, which are realized with copper metallizations. Since there is still no inexpensive and production-proven assembly technology for Copper surfaces, aluminum has been used as the last level of metallization. However, aluminum has a lower current carrying capacity compared to copper. Based on these facts, an aluminum bond pad can only be loaded with lower absolute currents or is less resistant to electromigration than a copper structure of the same dimensions. The bond pad thus becomes a critical circuit part, which has a significant influence on the life of the entire product. The current densities required will increase in the future. Also be on
  • the invention is also based in particular on the consideration that a via metallization layer could be arranged with the connections under a metallization layer.
  • the layer thickness at the stages is reduced due to process effects to values that are, for example, approximately 50% of the layer thickness in planar areas. This in turn leads to an increase in the current density at the stage. An increase in current density due to a narrowing of the geometry or thickness and thus locally increased current density is therefore the result.
  • Pad-Via via embedded in an oxide layer
  • the aluminum layer thickness is typically between 600 nm and 1200 nm.
  • the current flow is independent of the direction via the "pad via" and the associated oxide edge.
  • the area of the planar aluminum surface is used for testing and / or as a mounting surface, for example for bond wires or for so-called solder bonds, which are used in flip-chip technology. It can also be used only as test pads. A whole-surface underlaying of the bond pad with copper is opposed by the fact that due to the mechanical stability under the area of the aluminum pads used for the connection and for testing, copper wiring is disadvantageous.
  • the integrated connection arrangement according to the invention has the following features:
  • the circuit arrangement according to the invention has the effect, particularly in the case of the aluminum bond pads mentioned, that there is no dielectric stage in the main current path at which the current density increases. For example, more than 50 percent of the current flows in the main current path, based on the total current flowing through the contact area. A small part of the current flows past the connection arrangement, for example, via another current path of the outer power structure.
  • the reliability of the product increases due to the current density, which is no longer locally increased.
  • electromigration effects are reduced.
  • a barrier can be created in the main current path both in the area of contact between the inner lead structure and the outer lead structure and outside of this area on a planar surface, so that there are hardly any local defects in the barrier layer. As a result, the service life of the integrated circuit arrangement is increased considerably.
  • the critical stage is avoided by removing the oxide between the outer conductive structure and the inner conductive structure in the region of the current-carrying region.
  • the outer interconnect connects, in particular in a current-carrying area, in particular in an area with a particularly high current density, between the contact surface 50 and the downstream interconnect 22 in a planar manner to the inner conductive structure.
  • the outer guide structure serves in one section as a guide track for lateral current transport in a metallization layer.
  • the section is preferably longer than 10 nm or longer than 1 micrometer or longer than 10 micrometers or longer than 100 micrometers.
  • the section increases the mechanical stability, relaxes the design and / or leads to a reduction in the number of metallization layers required if the outer metallization layer is used specifically for wiring and not only for connection.
  • the inner guide structure contains a main guide body or guide core made of copper or a copper alloy, which is in contact with the contact area.
  • the lead core conducts, for example, 90 percent of the current flowing through the lead structure.
  • the outer guide structure remote from the substrate contains a main guide body made of aluminum or an aluminum alloy.
  • the outer conductive structure at the contact area contains a barrier layer, preferably a layer made of tantalum, titanium, titanium nitride, tantalum nitride or a combination of layers of these materials.
  • the barrier layer prevents copper from penetrating the aluminum and there are volume changes that favor electromigration and deteriorate the quality of the connection, for example a bond connection.
  • the advanced training also combines the good bondability of aluminum with the high conductivity of copper.
  • the outer guide structure is covered by a passivation layer or a passivation layer sequence in at least one edge region, but preferably along its entire edge remote from the substrate.
  • Passivation layer prevents penetration, for example of moisture into the integrated circuit arrangement on the interconnect remote from the substrate.
  • the outer lead structure also protrudes beyond the contact area on one side of the inner one
  • the supernatant is in particular more than 10 nm (or more than 100 nm). In this way, a reservoir for material is formed which can fill up hollows created by electromigration.
  • the protruding area is preferably connected to no other parts than the interconnect remote from the substrate.
  • the outer guide structure has at least one edge area that lies on the insulating layer. This applies in particular to the entire edge area of the outer guide structure. This measure makes it easier to structure the external lead structure.
  • the boundary surface is a flat surface.
  • CMP processes Chemical Mechanical Polishing
  • no metallization layer is arranged between the outer metallization layer furthest from the substrate and the next metallization layer close to the substrate, which only contains structures that conduct current in the normal direction or counter to the normal direction of the main area during operation of the integrated circuit arrangement, i.e. which only contains Via's.
  • the invention relates to a method for producing an integrated circuit arrangement, msbe- special of the circuit arrangement according to the invention or one of its developments.
  • the technical effects mentioned above also apply to the manufacturing process.
  • the metallization layer close to the substrate is produced using a damascene technique with a final planarization step.
  • the Damascene technology is particularly suitable for copper interconnects (but not exclusively).
  • the outer metallization layer is produced with the deposition of a layer and subsequent structuring of the layer in a photolithographic process. This procedure is particularly suitable for the production of aluminum layers or layers containing aluminum.
  • FIG. 1 shows a cross section through an integrated circuit arrangement with copper conductive structure and aluminum bond connection
  • FIG. 2 shows a plan view of the integrated circuit arrangement
  • FIG. 3 process steps in the manufacture of the integrated circuit arrangement
  • Figure 4 shows a cross section through an integrated circuit arrangement which does not make use of the invention.
  • FIG. 1 shows an integrated circuit arrangement 10 which contains a substrate (not shown), for example a silicon substrate, with a large number of integrated semiconductor components.
  • a substrate for example a silicon substrate
  • the metallization layer 12 contains a plurality of copper vias, each having a copper core 18 and one contain electrically conductive barrier layer, for example made of tantalum, tantalum nitride, titanium nitride or a combination thereof.
  • the barrier layer takes on the function of a diffusion barrier, an adhesive agent and an alignment when the copper is deposited (liner function).
  • the vertical conductive structures of the metallization layer 12 are embedded in an insulating material 20, for example in silicon dioxide.
  • the metallization layer 14 contains a large number of conductive structures, in particular vertical conductive structures and conductive tracks, of which a conductive track 22 with a copper core 24 is shown in FIG. 1.
  • the metallization layer 14 is primarily an interconnect level, but in which via's can also be arranged.
  • the copper core 24 is surrounded at the bottom and on the sides by a barrier layer 26 belonging to the interconnect 22 and which has been produced from an electrically conductive material, for example from titanium nitride.
  • Electrically insulating insulating material 28 for example silicon dioxide, is arranged between the conductive structures, in particular between the conductive tracks, of the metallization layer 14.
  • the metallization layer 14 also contains an optional stop layer 30 which is adjacent to the metallization layer 12.
  • the stop layer 30 consists of an electrically insulating material, for example silicon nitride, and serves as an etching stop or polishing stop.
  • the stop layer 30 has a thickness of 50 nm, for example.
  • the total thickness of the metallization layer 14 has a value between 200 nm and 5 ⁇ m, for example.
  • the metallization layer 16 contains an optional stop layer or a metal passivating layer 34 made of electrically insulating material, for example made of silicon nitride. Has in the embodiment the stop layer has a thickness of 50 nm. Adjacent to the stop layer 34, the metallization layer 16 contains an electrically insulating insulating layer 36 made of a different material than the stop layer, for example silicon dioxide. Above the conductive structure 22, the insulating layer 36 and the stop layer 34 are penetrated by a recess 37 with a left recess edge 38 and a right recess edge 40, so that a contact area B1 is exposed.
  • only the stop layer 34 is used.
  • the insulating layer 36 is then not present.
  • a distance Al between the recess edges 38 and 40 is a multiple of a distance A2 between the side walls of the guide structure 22.
  • the distance A2 is identical to the width of the guide structure 22.
  • the distance AI is 90 ⁇ m (micrometers).
  • the distance A2 is, for example, 15 ⁇ m.
  • the conductive structure 22 is located near the left recess edge 38. Below the middle part and the right part of the recess with the recess edges 38 and 40 there are no conductive structures, in particular no interconnects, in the metallization layer 28. As seen in the normal direction of the substrate surface, no interconnects are preferably arranged directly between the contact area and a substrate, in particular no copper interconnects.
  • the metallization layer 16 also contains regions of an optional electrically conductive barrier layer 42, which consists, for example, of titanium nitride and has a thickness of, for example, 50 nm. Such an area is shown in FIG. 1 in the region of the recess 37 with the recess edges 38 and 40. The area shown in FIG. 1 extends at the bottom of the cutout at the boundary surface 32, on the side walls of the cutout 37 and overlapping to the edge of the cutout 37 on the insulating layer 36. Lapping is, for example, 300 nm in each case.
  • the metallization layer 16 furthermore contains a plurality of aluminum structures of an aluminum layer, of which an aluminum structure 44 is shown in FIG.
  • the aluminum structure 44 has, for example, a layer thickness with a value between
  • the circuit arrangement 10 also contains a passivation layer sequence adjoining the insulating layer 36 with a lower electrically insulating layer, for example a silicon dioxide layer 46, and an upper electrically insulating layer, for example a silicon nitride layer 48.
  • a lower electrically insulating layer for example a silicon dioxide layer 46
  • an upper electrically insulating layer for example a silicon nitride layer 48.
  • the silicon dioxide layer 46 and the silicon nitride layer 48 have each 300 nm thick.
  • the silicon dioxide layer 46 and the silicon nitride layer 48 are penetrated by a recess 50, between the edges of which there is a distance A3.
  • the distance A3 is 60 ⁇ m, the cutout 50 being, for example, rectangular or square.
  • a bond connection 52 is arranged in the recess 50.
  • FIG. 1 also shows a normal direction N, with respect to which the area of contact of the interconnect 22 and barrier layer 42 on one side and the cutout 50 on the other side are offset from one another. Viewed in the normal direction N, the bottom of the recess 37 also overlaps completely with the recess 50.
  • the normal direction N also coincides with the normal direction of the main surface of the semiconductor substrate.
  • FIG. 2 shows a top view of the integrated circuit arrangement 10, the layers above the metallization layer 14 being shown transparently.
  • a line shows the position of the outline of the recess 37. Below the left quarter of the recess 37 is one half of the interconnect 22 arranged in the metallization layer 14. The recess 37 only partially protrudes beyond the guide structure 22, so that the guide structure 22 serves both for current transport in the vertical direction and in the lateral direction.
  • Another line shows the position of the aluminum structure 44, which also lies on the insulating layer 36 along its circumference outside the recess 37.
  • the recess 37 projects beyond the guide structure 22 on all sides, so that the guide structure 22 then functions as a via, see dashed line 81.
  • the interconnect 22 is guided away from the recess 37 in the metallization layer 14 on other sides. Changes of direction within the metallization layer 14 are also possible.
  • the recess 50 for the contact area completely overlaps the bottom of the recess 37.
  • the recess 37 has an extent of 45 ⁇ m, for example.
  • FIG. 2 also shows an interconnect 82 of the metallization layer 14, which for example lies parallel to the longitudinal axis of the vertical conductive structure 22.
  • the interconnect 82 also contains a copper core and a diffusion bar.
  • the interconnect 82 serves for the lateral current transport in the metallization layer 14.
  • FIG. 3 shows process steps in the production of the integrated circuit arrangement 10. The process begins in a process step 150 with the production of the active electronic components and the metallization layers and below the metallization layer 12, and with the production of the metallization layer 12.
  • the metallization layer 14 is produced, for example using a simple damascene method.
  • a metallization layer is produced using a dual damascene process, so that the metallization layer then has a conventional interconnect metallization layer layer adjacent to the
  • Metallization layer 16 and an underlying conventional via metallization layer layer contains.
  • a next method step 154 the silicon nitride layer 34 and the silicon dioxide layer 36 are applied to the metallization layer 14 which has been leveled, for example with the aid of a CMP method (Chemical Mechanical Polishing).
  • the silicon nitride layer 34 and the silicon dioxide layer 36 are then structured in a method step 156.
  • a photoresist layer is applied to the silicon dioxide layer 36, selectively exposed and developed.
  • the silicon dioxide layer 36 is etched in an etching process, in particular with the aid of a reactive ion etching.
  • the upper part of the recess 37 is created.
  • the etching process is ended when the bottom of the cutout reaches the silicon nitride layer 34, so that the silicon nitride layer 34 is still essentially undiluted.
  • the remnants of the photoresist layer are then removed.
  • the recess is removed using, for example, an anisotropic etching process which selectively removes both oxide and nitride to form copper
  • the barrier layer 42 and the aluminum layer from which the aluminum structure 44 is to be produced are deposited, see method steps 158 and 160.
  • the barrier layer 42 and the aluminum layer are structured using a photolithographic method in a method step 162, producing the aluminum structure 44.
  • a next method step 164 the silicon dioxide layer 46 serving for passivation and the silicon nitride layer 48 are deposited. With the aid of a photolithographic method, the silicon dioxide layer 46 and the silicon nitride layer 48 are then structured in a method step 166, the cutout 50 being produced.
  • a polyimide layer can be applied to the passivation and can be structured either separately or together with the layers 46 and 48.
  • the method is ended in a method step 168, for example, tests of the integrated circuit arrangement are carried out using the area B1, the integrated circuit arrangement subsequently being connected via the area B1 with the aid of the bonding wire 52, and the integrated circuit arrangement being shown in a housing is cast in.
  • two metallization layers 14 and 16 adjoin one another at the interface 32, the two interconnects included, which also conduct current in the lateral direction during the operation of the integrated circuit arrangement 10.
  • the overlap of the copper core 24 and the aluminum structure 44 has changed, for example the left edge 38 of the recess 37 bears against the copper core 24 or partially projects into it, in particular outside the main current path.
  • the overlap of the passivation over the aluminum structure 44 can also be varied.
  • An alternative position for the edge 38a of a recess 37a is indicated in FIG. 4 by an arrow 200.
  • An arrow 202 indicates an alternative position for the edge 40a of the recess 37a.
  • the bottom of the recess 37a does not overlap with the contact surface B1 in a recess 50a which corresponds to the recess 50.
  • An oxide stage at the edge 40a or at the position represented by the arrow 202 borders on the main current path between the interconnect 22a and the recess 50a and constricts the main current path.
  • the main current path for example, conducts more than 90 percent of the current that also flows through the interconnect 22a. At the stage there is an increase in current density.
  • the position of the left edge 38a marked by the arrow 200 is permissible, but not the position of the right edge 40a marked by the arrow 202.
  • the edge 38a does not restrict the main current path between the interconnect 22a and the contact surface 50a.
  • the left edge 38a of the recess 40a can only form a restricted storage reservoir at position 200 for filling cavities in the aluminum structure 44a which are created by electromigration if a strong electron current occurs from the interconnect 22a through the aluminum structure 44a to the recess 50a , This reservoir lies partially on the insulating layer 36a.
  • an aluminum reservoir is advantageously created within the recess 37a.
  • the electrical properties of the circuit arrangement 10 improve considerably, in particular with regard to the resistance to electromigration.
  • the contact surfaces are only test surfaces that are, for example, smaller than 20 micrometers by 20 micrometers.
  • connection surfaces for external contacts are larger than 40 microns by 40 microns.
  • the outer conductive structure also mainly contains copper, which has been planarized using a polishing process, so that there is no overlap of the copper beyond the upper edge of the recess 37.
  • all metallization layers are mainly made from aluminum or from another suitable material.
  • the recess 37 is arranged in a dielectric layer 36, which is the dielectric layer furthest from the substrate, whose recesses structured with a photolithographic method are preferably completely filled with integrated conductive structures.
  • a dielectric layer was no longer produced, in the recesses of which conductive structures of a metallization layer are integrated, for example using a photolithographic method. For example. only passivation layers were applied.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Erläutert wird eine Anschlussanordnung mit einer äußeren Leitstruktur (44), die zumindest teilweise oder vollständig in einer Aussparung (37) einer elektrisch isolierenden Isolierschicht (34, 36) angeordnet ist. Am Boden der Aussparung (37) ist auf der einen Seite der Isolierschicht (34, 36) eine innere Leitstruktur (22) angeordnet, die in einem Berührungsgebiet an die äußere Leitstruktur (44) grenzt. Eine Kontaktfläche ist an der äußeren Leitstruktur (44) auf der anderen Seite der Aussparung (37) angeordnet. Das Berührungsgebiet und die Kontaktfläche überlappen einander nicht oder nur teilweise. Der Boden der Aussparung (37) ist in der Normalenrichtung gesehen überlappend zu m­indestens der halben Kontaktfläche oder überlappend zur gesamten Kontaktfläche angeordnet , so dass eine Stufe in der Isolierschicht (34, 36) am Rand der Aussparung (37) außerhalb eines Hauptstrompfades angeordnet ist, der zwischen Kontaktfläche und der inneren Leitstruktur (22) läuft.

Description

Beschreibung
Integrierte Anschlussanordnung und Herstellungsverfahren
Die Erfindung betrifft eine integrierte Anschlussanordnung, die ein Substrat, eine Substratferne äußere Leitstruktur und eine substratnahe innere Leitstruktur enthalt . In einer Hauptflache des Substrats sind eine Vielzahl von elektronischen Bauelementen angeordnet, beispielsweise Halbleiterbau- elemente wie Transistoren.
Eine solche integrierte Schaltungsanordnung ist beispielsweise aus der internationalen Patentanmeldung WO 03/003458 A2 bekannt. Dort ist die äußere Leitstruktur ein Bondpad, das ein Bondgebiet und ein Testgebiet enthalt. Bei der bekannten integrierten Schaltungsanordnung ist zwischen den beiden Metallisierungslagen mit Leitbahnen noch eine etallisie- rungslage mit sogenannten Via 's angeordnet. In den Via 's dieser Metallisierungslage wird Strom beim Betrieb der mteg- rierten Schaltungsanordnung im Wesentlichen in Normalenrichtung oder entgegen einer Normalenrichtung der Hauptflache geleitet, nicht jedoch parallel zur Hauptflache bzw. quer zur Normalenrichtung.
Obwohl es eine Vielzahl von Viaarten gibt, ist den Via 's gemeinsam, : dass in ihnen hauptsächlich ein Stromfluss in Normalenrichtung oder entgegengesetzt der Normalenrichtung der Hauptflache stattfindet, nicht jedoch parallel zur Haupt- flache, dass sie mit einem Großteil ihrer Querschnittsflache eines Querschnitts parallel zur Hauptflache oder oll- standig überlappend zu einer darunterliegenden Leitbahn bzw. zu einer daruberliegenden Leitbahn angeordnet sind, und dass nicht mit einer daruberliegenden oder darunterliegenden Leitbahn überlappende Abschnitte eines Via's, d.h. zur Leitbahn versetzte Abschnitte, die Funktion der integrierten Schaltungsanordnung nicht beeinflussen, d.h., insbesondere nicht als elektrisch leitende Verbindung genutzt werden, die für die Funktion der integrierten Schaltungsanordnung erforderlich ist.
Die Anfertigung von Metallisierungslagen mit Leitbahnen und Via's auf der einen Seite und von Metallisierungslagen mit ausschließlich Via ' s auf der anderen Seite ist die gängige und akzeptierte Technik bei der Herstellung integrierter
Schaltungsanordnungen. Prozesstechnisch ist es vorteilhaft, wenn die Via 's einer Metallisierungslage untereinander gleiche Abmessungen haben. Dagegen haben Leitbahnen einer Metallisierungslage deutlich voneinander abweichende Umrisse. Die Länge beträgt bspw. ein Mehrfaches der Breite einer Leitbahn.
Dennoch ist es Aufgabe der Erfindung, eine verbesserte Anschlussanordnung anzugeben, die insbesondere verbesserte elektrische Eigenschaften hat als bekannte Anschlussanordnun- gen. Außerdem soll ein Herstellungsverfahren angegeben werden .
Die auf die Anschlussanordnung bezogene Aufgabe wird durch eine Anschlussanordnung mit den Merkmalen des Patentanspruchs 1 gelöst. Weiterbildungen sind in den Unteransprüchen angegeben .
Die Erfindung geht insbesondere von der Überlegung aus, dass mit jeder neuen Technologie-Generation bei der Herstellung von integrierten Schaltungsanordnungen die Anforderungen an die Metallisierung steigen. Insbesondere bei Bipolar- und CMOS-Technologien werden sehr hohe Stromdichten von bspw. mehr als ein, mehr als fünf oder mehr als 10 Milliampere pro Quadratmikrometer Bahnquerschnittsfläche oder sehr niedrige Bahnwiderstände trotz kleinster Dimensionen benötigt, die mit Kupfermetallisierungen realisiert werden. Da es noch keine kostengünstige und fertigungserprobte Montagetechnik für Kupferoberflächen gibt, wird bisher als letzte Metallisierungsebene Aluminium verwendet. Aluminium hat jedoch eine geringere Stromtragfähigkeit im Vergleich zu Kupfer. Auf Grund dieser Tatsachen kann ein Aluminiumbondpad nur mit geringeren Absolutströmen belastet werden bzw. ist weniger beständig gegen Elektromigration als eine Kupferstruktur gleicher Abmessungen. Damit wird das Bondpad zu einem kritischen Schaltungsteil, welches einen wesentlichen Einfluss auf die Lebensdauer des gesamten Produkts hat. In Zukunft werden die benötigten Stromdichten steigen. Außerdem werden auf
Grund der steigenden Integrationsdichte, die mit zusätzlichen Funktionen verbunden ist, kleinere Test- und Montagebondpads erforderlich. Dies bedeutet, dass sich die Stromdichten pro Bondpad weiter erhöhen werden.
Die Erfindung geht insbesondere weiterhin von der Überlegung aus, dass unter einer Metallisierungslage mit den Anschlüssen eine Via-Metallisierungslage angeordnet werden könnte. Dadurch würden aber kritische räumliche Stufen entstehen, d.h. am Dielektrikum, das bspw. aus einem Oxid, einem Material mit einer relativen Dielektrizitätskonstante kleiner 3,7, einem Fluor-Silikat-Glas (FSG) , einem Polyimid oder aus Siliziumnitrid besteht. Stufen im Dielektrikum können zu Einschnürungen bzw. zu einer lokalen Verringerung der Dicke der Leit- schicht und damit zu reduzierter Stromtragfähigkeit führen, was unten an Hand der Figur 4 näher erläutert wird. Werden an diesen Stufen Metallisierungen abgeschieden, so reduziert sich an den Stufen auf Grund von Prozesseffekten die Schichtdicke auf Werte, die beispielsweise bei ca. 50 % der Schicht- dicke in planaren Bereichen liegen. Dies führt wiederum dazu, dass sich die Stromdichte an der Stufe erhöht. Eine Stromdichterhöhung auf Grund einer Geometrie- bzw. Dickenverengung und damit lokal erhöhte Stromdichte ist also die Folge.
Insbesondere für Aluminiumbondpads über in Damascene-
Architektur hergestellte Leitbahnen gilt, dass diese bisher durch ein in einer Oxidschicht eingebettetes Via, das söge- nannte Pad-Via, mit der letzten Damasceneverdrahtungsebene, z.B. Kupfer verbunden sind. Die Aluminiumschichtdicke liegt typischerweise bei einem Wert zwischen 600 nm bis 1200 nm. Der Stromfluss verläuft unabhängig von der Richtung über das "Pad-Via" und die damit verbundene Oxidkante. Der Bereich der planaren Aluminiumfläche wird zum Testen und/oder als Montagefläche verwendet, beispielsweise für Bonddrähte oder für sogenannte Lötbonds, die in der Flip-Chip-Technik eingesetzt werden. Auch ein Verwendung nur als Testpads ist möglich. Einer ganzflächigen Unterlegung des Bondpads mit Kupfer steht entgegen, dass auf Grund der mechanischen Stabilität unter dem für den Anschluss und für das Testen benutzten Bereich der Aluminiumpads eine Kupferverdrahtung nachteilig ist.
Deshalb hat die erfindungsgemäße integrierte Anschlussanordnung zusätzlich zu den eingangs genannten Merkmalen die folgenden Merkmale:
- wobei in Normalenrichtung der am Berührungsgebiet zwischen äußerer Leitstruktur und innerer Leitstruktur angrenzenden Fläche der inneren Leitstruktur gesehen das Berührungsgebiet die Kontaktfläche nicht oder nur teilweise überlappt,
- und wobei der Boden einer die äußere Leitstruktur vollständig oder teilweise enthaltenden Aussparung in der Normalenrichtung gesehen überlappend zu mindestens der halben Kon- taktfläche oder überlappend zur gesamten Kontaktfläche angeordnet ist.
Durch die erfindungsgemäße Schaltungsanordnung wird insbesondere bei den genannten Aluminiumbondpads bewirkt, dass im Hauptstrompfad keine Dielektrikumstufe entsteht, an der sich die Stromdichte erhöht. Im Hauptstrompfad fließen bspw. mehr als 50 Prozent des Stromes bezogen auf den Gesamtstrom, der durch die Kontaktfläche fließt. Ein geringer Teil des Stroms fließt beispielsweise über einen anderen Strompfad der äuße- ren Leiststruktur an der Anschlussanordnung vorbei. Auf Grund der jetzt gleichmäßigen und lokal nicht mehr erhöhten Stromdichte erhöht sich die Zuverlässigkeit des Produkts. Insbe- sondere werden Elektromigrationseffekte verringert. Außerdem lässt sich eine Barriere im Hauptstrompfad sowohl im Beruhrungsgebiet zwischen innerer Leitstruktur und äußerer Leitstruktur als auch außerhalb dieses Gebietes auf einer plana- ren Flache erzeugen, so dass in der Barrierenschicht kaum lokale Defekte auftreten. Dadurch wird die Lebensdauer der integrierten Schaltungsanordnung nochmals erheblich erhöht.
Bei der erfindungsgemaßen Schaltungsanordnung wird die kriti- sehe Stufe vermieden, indem man das Oxid zwischen der äußeren Leitstruktur und inneren Leitstruktur im Bereich des stromtragenden Gebietes entfernt. Die äußere Leitbahn schließt sich insbesondere in einem stromtragenden Gebiet, insbesondere in einem Gebiet mit besonders hoher Stromdichte, zwischen Kontaktflache 50 und nachstmnere Leitbahn 22 planar an die innere Leitstruktur an. Durch diese Maßnahmen ergeben sich zahlreiche technische Wirkungen: Vermeidung der kritischen Stufe im stromführenden Bereich zwischen Kontaktflache 50 und nachstinnerer Leitbahn 22, - Erhöhung der zulassigen Stromdichte bei gleichbleibender Zuverlässigkeit oder deutlicher Gewinn an Zuverlässigkeit bei konstant gehaltener Stromdichte, Vorteile für das Schaltungsdesign, beispielsweise sind kleinere Flachen für die Stromleitung erforderlich, - es ist abgesehen von einer Layoutanderung keine Änderung der bisherigen Prozessfolge erforderlich, lokale Defekte in Schichten an der Stufe können nicht mehr auftreten, dies verbessert die Zuverlässigkeit weiter, - bei gleichbleibender Zuverlässigkeit sind höhere Absolutstrome nutzbar, was zu mehr Gestaltungsmoglichkeiten im Schaltungsdesign fuhrt, z.B. sind eine geringere Anzahl von Anschlussflachen pro Chip möglich, durch die erfmdungsgemaße integrierte Schaltungsanord- nung lassen sich hohe mechanische Anforderungen erfüllen. Damit kann die Kontaktflache mechanisch belastet werden, ohne dass eine Barriereschicht einer Leitstruktur oder die substratnahe Leitstruktur zerstört wird.
Bei einer Weiterbildung dient die äußere Leitstruktur in einem Abschnitt als Leitbahn zum lateralen Stromtransport in einer Metallisierungslage. Der Abschnitt ist vorzugsweise länger als 10 nm oder länger als 1 Mikrometer oder länger als 10 Mikrometer oder länger als 100 Mikrometer. Der Abschnitt erhöht die mechanische Stabilität, entspannt das Design und/oder führt zu einer Verringerung der Anzahl der benötigten Metallisierungslagen, wenn die äußere Metallisierungslage gezielt zu Verdrahtung und nicht nur zum Anschluss genutzt wird.
Bei einer nächsten Weiterbildung enthält die innere Leitstruktur einen an dem Berührungsgebiet anliegenden Hauptleitkörper bzw. Leitkern aus Kupfer oder einer Kupferlegierung. Der Leitkern leitet bspw. 90 Prozent des durch die Leitstruktur fließenden Stroms. Die substratferne äußere Leitstruktur enthält einen Hauptleitkörper aus Aluminium oder einer Aluminiumlegierung. Weiterhin enthält die äußere Leitstruktur an dem Berührungsgebiet eine Barriereschicht, vorzugsweise eine Schicht aus Tantal, Titan, Titannitrid, Tantalnitrid oder eine Kombination von Schichten dieser Materialien. Durch die Barriereschicht wird verhindert, dass Kupfer in das Aluminium dringt und es zu Volumenänderungen kommt, welche die Elektro- migration begünstigen und die Qualität des Anschlusses verschlechtern, bspw. eines Bondanschlusses. Bei der Weiterbildung lässt sich außerdem die gute Bondbarkeit von Aluminium mit der hohen Leitfähigkeit von Kupfer verbinden.
Bei einer anderen Weiterbildung ist die äußere Leitstruktur in mindestens einem Randbereich, vorzugsweise jedoch entlang ihres gesamten substratfernen Randes von einer Passivierungs- schicht oder einer Passivierungsschichtfolge bedeckt. Die
Passivierungsschicht verhindert beispielsweise ein Eindringen von Feuchtigkeit in die integrierte Schaltungsanordnung an der substratfernen Leitbahn.
Bei einer anderen Weiterbildung ragt die äußere Leitstruktur über das Beruhrungsgebiet auch an einer Seite der inneren
Leitstruktur hinaus, die von dem die Kontaktflache tragenden Abschnitt der äußeren Leitstruktur abgewandt ist. Der Überstand betragt insbesondere mehr als 10 nm (oder mehr als 100 nm) . Auf dies Weise wird ein Reservoir für Material ge- bildet, das durch Elektromigration entstehende Aushohlungen auffüllen kann. Der hinausragende Bereich ist vorzugsweise an keine weiteren Teile als die substratferne Leitbahn angeschlossen .
Bei einer anderen Weiterbildung hat die äußere Leitstruktur mindestens einen Randbereich, der auf der Isolierschicht aufliegt. Insbesondere betrifft dies den gesamten Randbereich der äußeren Leitstruktur. Durch diese Maßnahme lasst sich die Strukturierung der äußeren Leitstruktur erleichtern.
Werden bei der Herstellung der Metallisierungslagen bspw. CMP-Verfahren (Chemical Mechanical Polishing) eingesetzt, so ist die Grenzflache eine ebene Flache. Durch möglichst ebene Flachen zwischen den Metallisierungslagen wird der weitere Bearbeitungsprozess vereinfacht, da beispielsweise Reflektio- nen beim Belichten der Fotomasken vermindert sind.
Bei einer nächsten Weiterbildung ist zwischen der substratfernsten äußeren Metallisierungslage und der nächsten sub- stratnahen Metallisierungslage keine Metallisierungslage angeordnet, die nur Strukturen enthalt, die im Betrieb der integrierten Schaltungsanordnung vorwiegend Strom in Normalenrichtung oder entgegen der Normalenrichtung der Hauptflache leiten, d.h. die ausschließlich Via's enthalt.
Die Erfindung betrifft in einem weiteren Aspekt ein Verfahren zum Herstellen einer integrierten Schaltungsanordnung, msbe- sondere der erfindungsgemaßen Schaltungsanordnung oder einer deren Weiterbildungen. Damit gelten die oben genannten technischen Wirkungen auch für das Herstellungsverfahren.
Bei einer anderen Weiterbildung des erfindungsgemaßen Verfahrens wird die substratnahe Metallisierungslage mit einer Damascene-Technik mit abschließendem Planarisierungsschritt hergestellt. Die Damascene-Technik ist insbesondere für Kup- ferleitbahnen (aber nicht ausschließlich) geeignet. Alterna- tiv oder zusatzlich wird die äußere Metallisierungslage unter Abscheidung einer Schicht und anschließender Strukturierung der Schicht in einem fotolithografischen Verfahren hergestellt. Diese Vorgehensweise ist insbesondere für die Herstellung von Aluminiumschichten oder aluminiumhaltigen Schichten geeignet.
Im Folgenden werden Ausfuhrungsbeispiele der Erfindung an Hand der beiliegenden Figuren erläutert. Darin zeigen: Figur 1 einen Querschnitt durch eine integrierte Schal- tungsanordnung mit Kupferleitstruktur und Alumini- umbondanschluss, Figur 2 eine Draufsicht auf die integrierte Schaltungsanordnung, Figur 3 Verf hrensschritte bei der Herstellung der mteg- πerten Schaltungsanordnung, und
Figur 4 einen Querschnitt durch eine integrierte Schaltungsanordnung, die nicht von der Erfindung Gebrauch macht .
Figur 1 zeigt eine integrierte Schaltungsanordnung 10, die ein nicht dargestelltes Substrat, beispielsweise ein Silizi- umsubstrat, mit einer Vielzahl von integrierten Halbleiter- bauelementen enthalt. Ausgehend von dem Substrat gibt es in der integrierten Schaltungsanordnung mehrere Metallisierungs- lagen, von denen in Figur 1 drei Metallisierungslagen 12, 14 und 16 dargestellt sind. Die Metallisierungslage 12 enthalt mehrere Kupfervias, die jeweils einen Kupferkern 18 und eine elektrisch leitfähige Barriereschicht enthalten, z.B. aus Tantal, Tantalnitrid, Titannitrid oder einer Kombination hieraus. Die Barriereschicht übernimmt die Funktion einer Diffusionsbarriere, einer Haftvermittlung und einer Ausrich- tung beim Abscheiden des Kupfers (Linerfunktion) . Die vertikalen Leitstrukturen der Metallisierungslage 12 sind in einem Isoliermaterial 20 eingebettet, beispielsweise in Siliziumdioxid.
Die Metallisierungslage 14 enthält eine Vielzahl von Leitstrukturen, insbesondere von vertikalen Leitstrukturen und von Leitbahnen, von denen in Figur 1 eine Leitbahn 22 mit einem Kupferkern 24 dargestellt ist. Die Metallisierungslage 14 ist vorrangig eine Leitbahnebene, in der jedoch auch Via 's angeordnet sein können. Der Kupferkern 24 wird nach unten und zu den Seiten hin von einem zu der Leitbahn 22 gehörenden Barriereschicht 26 umgeben, die aus einem elektrisch leitfähigen Material hergestellt worden ist, beispielsweise aus Titannitrid. Zwischen den Leitstrukturen, insbesondere zwi- sehen den Leitbahnen, der Metallisierungslage 14 ist elektrisch isolierendes Isoliermaterial 28 angeordnet, beispielsweise Siliziumdioxid. Die Metallisierungslage 14 enthält weiterhin eine optionale Stoppschicht 30, die an der Metallisierungslage 12 angrenzt. Die Stoppschicht 30 besteht aus einem elektrisch isolierenden Material, beispielsweise aus Siliziumnitrid und dient als Ätzstopp oder Polierstopp. Die Stoppschicht 30 hat beispielsweise eine Dicke von 50 nm. Die Gesamtdicke der Metallisierungslage 14 hat beispielsweise einen Wert zwischen 200 nm und 5 μm.
Zwischen der Metallisierungslage 14 und der Metallisierungslage 16 befindet sich eine ebene Grenzfläche 32, die im Bereich der Leitstruktur 22 an den Kupferkern 24 angrenzt. Die Metallisierungslage 16 enthält eine an der Grenzfläche 32 anliegende optionale Stoppschicht oder eine metallpassivie- rende Schicht 34 aus elektrisch isolierendem Material, beispielsweise aus Siliziumnitrid. Im Ausführungsbeispiel hat die Stoppschicht eine Dicke von 50 nm. An die Stoppschicht 34 angrenzend enthalt die Metallisierungslage 16 eine elektrisch isolierende Isolierschicht 36 aus einem anderen Material als die Stoppschicht, beispielsweise aus Siliziumdioxid. Oberhalb der Leitstruktur 22 werden die Isolierschicht 36 und die Stoppschicht 34 von einer Aussparung 37 mit einem linken Aussparungsrand 38 und einem rechten Aussparungsrand 40 durchdrungen, so dass ein Kontakt-Bereich Bl frei liegt.
Bei einem anderen Ausführungsbeispiel wird nur die Stoppschicht 34 verwendet. Die Isolierschicht 36 ist dann nicht vorhanden .
Ein Abstand AI zwischen den Aussparungsrandern 38 und 40 betragt ein Mehrfaches eines Abstandes A2 zwischen den Sei- tenwanden der Leitstruktur 22. Der Abstand A2 ist mit der Breite der Leitstruktur 22 identisch. Im Ausfuhrungsbeispiel betragt der Abstand AI 90 μm (Mikrometer) . Der Abstand A2 betragt beispielsweise 15 μm. Die Leitstruktur 22 befindet sich in der Nahe des linken Aussparungsrandes 38. Unterhalb des mittleren Teils und des rechten Teils der Aussparung mit den Aussparungsrandern 38 und 40 befinden sich in der Metallisierungslage 28 keine Leitstrukturen, insbesondere keine Leitbahnen. Direkt zwischen der Kontaktflache und einem Sub- strat sind in Normalenrichtung der Substratoberflache gesehen vorzugsweise keine Leitbahnen angeordnet, insbesondere keine Kupferleitbahnen .
Die Metallisierungslage 16 enthalt außerdem Bereiche einer optionalen elektrisch leitfähigen Barriereschicht 42, die beispielsweise aus Titannitrid besteht und eine Dicke von beispielsweise 50 nm hat. In Figur 1 ist ein solcher Bereich im Bereich der Aussparung 37 mit den Aussparungsrandern 38 und 40 dargestellt. Der in Figur 1 dargestellte Bereich er- streckt sich am Boden der Aussparung an der Grenzflache 32, an den Seitenwänden der Aussparung 37 und überlappend zum Rand der Aussparung 37 auf der Isolierschicht 36. Die Über- lappung beträgt beispielsweise jeweils 300 nm. Die Metallisierungslage 16 enthält weiterhin mehrere Aluminiumstrukturen einer Aluminiumschicht, von denen in Figur 1 eine Aluminiumstruktur 44 dargestellt ist. Die Aluminiumstruktur 44 hat beispielsweise eine Schichtdicke mit einem Wert zwischen
600 nm und 1,2 μm und wurde gleichzeitig mit der Barrierenschicht 42 strukturiert.
Die Schaltungsanordnung 10 enthält außerdem eine an die Iso- lierschicht 36 angrenzende Passivierungsschichtfolge mit einer unteren elektrisch isolierenden Schicht, bspw. eine Siliziumdioxidschicht 46, und einer oberen elektrisch isolierenden Schicht, bspw. einer Siliziumnitridschicht 48. Die Siliziumdioxidschicht 46 und die Siliziumnitridschicht 48 haben im Ausführungsbeispiel jeweils eine Dicke von 300 nm.
Oberhalb des Bereiches Bl sind die Siliziumdioxidschicht 46 und die Siliziumnitridschicht 48 von einer Aussparung 50 durchdrungen, zwischen deren Rändern ein Abstand A3 liegt. Der Abstand A3 beträgt im Ausführungsbeispiel 60 μm, wobei die Aussparung 50 bspw. rechteckig oder quadratisch ist. In der Aussparung 50 ist bspw. ein Bondanschluss 52 angeordnet.
In Figur 1 ist außerdem eine Normalenrichtung N dargestellt, bzgl. der das Berührungsgebiet von Leitbahn 22 und Barriereschicht 42 auf der einen Seite und die Aussparung 50 auf der anderen Seite zueinander versetzt sind. In Normalenrichtung N gesehen überlappt der Boden der Aussparung 37 außerdem mit der Aussparung 50 vollständig. Die Normalenrichtung N stimmt auch mit der Normalenrichtung der Hauptfläche des Halbleitersubstrats überein.
Figur 2 zeigt eine Draufsicht auf die integrierte Schaltungsanordnung 10, wobei die Schichten oberhalb der Metallisie- rungslage 14 transparent dargestellt sind. Eine Linie zeigt die Lage des Umrisses der Aussparung 37. Unterhalb des linken Viertels der Aussparung 37 ist die eine Hälfte der Leitbahn 22 in der Metallisierungslage 14 angeordnet. Die Aussparung 37 überragt die Leitstruktur 22 nur teilweise, so dass die Leitstruktur 22 sowohl zum Stromtransport in vertikaler Richtung als auch m lateraler Richtung dient. Am Ende der Leitbahn 22, das nicht von der Aluminiumstruktur 44 überlappt wird, liegt n der Metallisierungslage 12 ein Via 80. Eine weitere Linie zeigt die Lage der Aluminiumstruktur 44, die entlang ihres Umfangs auch außerhalb der Aussparung 37 auf der Isolierschicht 36 aufliegt.
Bei einem anderen Ausfuhrungsbeispiel überragt die Aussparung 37 die Leitstruktur 22 dagegen allseitig, so dass die Leitstruktur 22 dann die Funktion eines Via's hat, siehe gestrichelte Linie 81.
Bei alternativen Ausfuhrungsbeispielen wird die Leitbahn 22 zu anderen Seiten hin von der Aussparung 37 in der Metallisierungslage 14 weggeführt. Auch Richtungswechsel innerhalb der Metallisierungslage 14 sind möglich.
Wie in Figur 2 dargestellt ist, überlappt die Aussparung 50 für die Kontaktflache den Boden der Aussparung 37 vollständig. In Längsrichtung der vertikalen Leitstruktur 22 hat die Aussparung 37 eine Ausdehnung von beispielsweise 45 μm.
In Figur 2 ist außerdem eine Leitbahn 82 der Metallisierungslage 14 dargestellt, die beispielsweise parallel zur Langsachse der vertikalen Leitstruktur 22 liegt. Die Leitbahn 82 enthalt ebenfalls einen Kupferkern und eine Diffusionsbarπe- re . Die Leitbahn 82 dient dem lateralen Stromtransport in der Metallisierungslage 14.
Figur 3 zeigt Verfahrensschritte bei der Herstellung der integrierten Schaltungsanordnung 10. Das Verfahren beginnt in einem Verfahrensschritt 150 mit dem Herstellen der aktiven elektronischen Bauelemente und der Metallisierungslagen un- terhalb der Metallisierungslage 12, sowie mit der Herstellung der Metallisierungslage 12.
In einem folgenden Verfahrensschritt 152 wird die Metallisie- rungslage 14 hergestellt, beispielsweise mit einem Einfach- Damascene-Verfahren. Bei einem anderen Ausfuhrungsbeispiel werden an Stelle der Metallisierungslagen 12 und 14 eine Metallisierungslage mit einem Dual-Damascene-Verfahren hergestellt, so dass die Metallisierungslage dann eine herkommli- ehe Leitbahn-Metallisierungslagenschicht angrenzend an die
Metallisierungslage 16 und eine darunterliegende herkömmliche Via-Metallisierungslagenschicht enthalt .
In einem nächsten Verfahrensschritt 154 wird auf die bei- spielsweise mit Hilfe eines CMP-Verfahrens (Chemical Mechani- cal Polishing) eingeebnete Metallisierungslage 14 die Silizi- umnitridschicht 34 und die Siliziumdioxidschicht 36 aufgebracht. Anschließend werden die Siliziumnitridschicht 34 und die Siliziumdioxidschicht 36 in einem Verfahrensschritt 156 strukturiert. Es wird eine Fotolackschicht auf die Siliziumdioxidschicht 36 aufgebracht, selektiv belichtet und entwickelt.
Mit Hilfe der strukturierten Fotolackschicht wird die Silizi- umdioxidschicht 36 in einem Atzprozess geatzt, insbesondere mit Hilfe eines reaktiven Ionenatzens. Dabei wird der obere Teil der Aussparung 37 erzeugt. Der Atzvorgang wird beendet, wenn der Boden der Aussparung die Siliziumnitridschicht 34 erreicht, so dass die Siliziumnitridschicht 34 noch im We- sentlichen ungedunnt ist. Anschließend werden die Reste der Fotolackschicht entfernt.
Nach dem Entfernen der Reste der Fotolackschicht wird mit Hilfe eines bspw. anisotropen Atzverfahrens, das sowohl Oxid als auch Nitrid selektiv zu Kupfer entfernt, die Aussparung
37 in die integrierte Schaltungsanordnung 10 hinein versetzt. Dabei werden sowohl die Siliziumdioxidschicht 36 als auch die freiliegenden Bereiche der Siliziumnitridschicht 34 gedünnt. Der Atzvorgang wird beendet, wenn der Boden der Aussparung 37 den Kupferkern 24 erreicht und Siliziumnitnd vollständig von dem Kupferkern 24 entfernt worden ist. Durch diese Vorgehens- weise wird erreicht, dass beim Veraschen des Fotolacks der Fotolackschicht kein Kupferoxid gebildet wird, das den wirksamen Leitungsquerschnitt verringert .
Nach dem Verfahrensschritt 156 werden die Barriereschicht 42 und die Aluminiumschicht abgeschieden, aus der die Aluminiumstruktur 44 hergestellt werden soll, siehe Verfahrensschritte 158 und 160. In einem folgenden Verfahrensschritt werden die Barriereschicht 42 und die Aluminiumschicht mit Hilfe eines fotolithografischen Verfahrens in einem Verfahrensschritt 162 strukturiert, wobei die Aluminiumstruktur 44 erzeugt wird.
In einem nächsten Verfahrensschritt 164 werden die zur Passi- vierung dienende Siliziumdioxidschicht 46 und die Siliziumnitridschicht 48 abgeschieden. Mit Hilfe eines fotolithogra- fischen Verfahrens werden die Siliziumdioxidschicht 46 und die Siliziumnitridschicht 48 danach in einem Verfahrensschritt 166 strukturiert, wobei die Aussparung 50 erzeugt wird. Optional kann bspw. eine Polyimidschicht auf die Passi- vierung aufgebracht werden und entweder separat oder gemein- sam mit den Schichten 46 und 48 strukturiert werden.
In einem Verfahrensschritt 168 wird das Verfahren beendet, wobei bspw. Tests der integrierten Schaltungsanordnung unter Verwendung des Bereiches Bl durchgeführt werden, wobei an- schließend die integrierte Schaltungsanordnung über den Bereich Bl mit Hilfe des Bonddrahtes 52 angeschlossen wird, und wobei die integrierte Schaltungsanordnung beispielsweise in ein Gehäuse eingegossen wird.
Bei den an Hand der Figuren 1 bis 3 erläuterten Ausfuhrungs- beispielen grenzen an der Grenzflache 32 zwei Metallisierungslagen 14 und 16 aneinander an, die beide Leitbahnen enthalten, die beim Betrieb der integrierten Schaltungsanordnung 10 Strom auch in lateraler Richtung leiten. Das bedeutet, dass zwischen den Metallisierungslagen 16 und 14 mit Leitbahnen keine Metallisierungslage und keine Metallisie- rungslagenschicht liegt, die ausschließlich Strukturen für den vertikalen Stromtransport enthalt, d.h. von Leitstrukturen, die bisher als Via 's bezeichnet worden sind. Auch fehlt eine Isolierlage zum Isolieren von Leitstrukturen der einen Metallisierungslage von Leitstrukturen der anderen Metalli- sierungslage .
Bei anderen Ausfuhrungsbeispielen ist die Überlappung des Kupferkerns 24 und der Aluminiumstruktur 44 verändert, beispielsweise liegt der linke Rand 38 der Aussparung 37 am Kupferkern 24 an oder ragt partiell in diesen hinein, insbesondere außerhalb des Hauptstrompfades. Auch die Überlappung der Passivierung über die Aluminiumstruktur 44 lasst sich variieren .
In Figur 4 ist durch einen Pfeil 200 eine alternative Position für den Rand 38a einer Aussparung 37a angedeutet. Ein Pfeil 202 deutet eine alternative Position für den Rand 40a der Aussparung 37a an. In diesem Fall überlappt der Boden der Aussparung 37a nicht mit der Kontaktflache Bl in einer Aus- sparung 50a, die der Aussparung 50 entspricht. E ne Oxidstufe am Rand 40a bzw. an der durch den Pfeil 202 dargestellten Position grenzt an den Hauptstrompfad zwischen der Leitbahn 22a und der Aussparung 50a und engt den Hauptstrompfad ein. Der Hauptstrompfad leitet bspw. mehr als 90 Prozent des Stroms, der auch durch die Leitbahn 22a fließt. An der Stufe kommt es zu einer Stromdichteerhohung. Durch den Versatz des Randes 40a von der durch den Pfeil 202 dargestellten Position naher zu der in Figur 1 gezeigten Lage, lässt sich der schädliche Einfluss der Dielektrikumstufe, insbesondere der Oxid- stufe, um so mehr abmindern, je naher der rechte Rand 40a an der in Figur 1 dargestellten Lage angeordnet ist. Die Her- stellungsschritte sind dabei immer gleich, nur das Layout wird verändert .
Bei der Erfindung ist die durch den Pfeil 200 markierte Posi- tion des linken Randes 38a zulassig, nicht jedoch die durch den Pfeil 202 markierte Position des rechten Randes 40a. Der Rand 38a engt nämlich den Hauptstrompfad zwischen Leitbahn 22a und Kontaktflache 50a nicht ein.
Der linke Rand 38a der Aussparung 40a kann an der Position 200 nur ein beschranktes Vorratreservoir für ein Füllen von durch Elektromigration entstehende Hohlräume in der Alumini- umstruktur 44a bilden, falls ein starker Elektronenstrom von der Leitbahn 22a durch die Aluminiumstruktur 44a zur Ausspa- rung 50a auftritt. Dieses Reservoir liegt teilweise auf der Isolierschicht 36a. Ist der Rand 38a jedoch mit Abstand zur Leitbahn 22a angeordnet, so entsteht ein Aluminiumreservoir vorteilhafterweise innerhalb der Aussparung 37a. Die elektrischen Eigenschaften der Schaltungsanordnung 10 verbessern sich erheblich, insbesondere hinsichtlich der Beständigkeit gegen Elektromigration.
Bei einem anderen Ausfuhrungsbeispiel sind die Kontaktflachen nur Prufflachen, die bspw. kleiner als 20 Mikrometer mal 20 Mikrometer sind. Dagegen sind Anschlussflachen für äußere Kontakte großer als 40 Mikrometer mal 40 Mikrometer.
An Stelle der genannten ußeren Kontaktmoglichkeiten lassen sich auch andere Techniken einsetzen, bspw. die Flip-Chip- Technik oder Solder-Liquid-Diffusion-Verfahren .
Bei der Aussparung 37 in der Dielektrikumschicht 36 werden keine zusätzlichen Maßnahmen zur Verrundungen der Ränder und damit zur Verrundung der Stufen durchgeführt. Trotzdem lassen sich Stufen im Hauptstrompfad vermeiden. Bei einem anderen Ausführungsbeispiel enthält auch die äußere Leitstruktur hauptsächlich Kupfer, dass mit einem Polierverfahren planarisiert worden ist, so dass keine Überlappung des Kupfers über den oberen Rand der Aussparung 37 hinaus auftritt .
Bei einem weiteren Ausfuhrungsbeispiel sind alle Metallisierungslagen hauptsächlich aus Aluminium oder aus einem anderen geeigneten Material gefertigt.
Die Aussparung 37 ist in einer Dielektrikumschicht 36 angeordnet, welche die substratfernste Dielektrikumschicht ist, deren mit einem fotolithografischen Verfahren strukturierte Aussparungen mit integrierten Leitstrukturen vorzugsweise vollständig ausgefüllt sind. Mit anderen Worten wurde nach der Strukturierung der Dielektrikumschicht 36 keine Dielektrikumschicht mehr erzeugt, in deren bspw. mit Hilfe eines fotolithografischen Verfahrens erzeugte Aussparungen Leitstrukturen einer Metallisierungslage integriert werden. Bspw. wurden nur noch Passivierungsschichten aufgebracht.

Claims

Patentansprüche
1. Integrierte Anschlussanordnung (10), mit einer elektrisch leitfähigen äußeren Leitstruktur (44), die zumindest teilweise oder vollständig in einer Aussparung (37) einer elektrisch isolierenden Isolierschicht (34, 36) angeordnet ist , mit einer am Boden der Aussparung (37) auf der einen Seite der Aussparung (37) angeordneten elektrisch leitfähigen mne- ren Leitstruktur (22), die am Boden der Aussparung (37) in einem Berührungsgebiet an die äußere Leitstruktur (44) grenzt, mit einer an der äußeren Leitstruktur (44) auf der anderen Seite der Aussparung (37) angeordneten Kontaktfläche (Bl), wobei in Normalenrichtung der am Berührungsgebiet angrenzenden Flache der inneren Leitstruktur (22) gesehen das Beruhrungsgebiet die Kontaktflache nicht überlappt, und wobei der Boden der Aussparung (37) in der Normalenrichtung gesehen überlappend zu mindestens der halben Kontaktflä- ehe oder überlappend zur gesamten Kontaktfläche angeordnet
2. Anschlussanordnung (10) nach Anspruch 1, dadu rch gekenn z e i chnet , dass der Rand (38, 40) der Ausspa- rung (37) einen Abstand zu einem Hauptstrompfad der äußeren Leitstruktur (44) hat, der zwischen der Kontaktfläche (Bl) und der inneren Leitstruktur (22) liegt, wobei der Abstand vorzugsweise größer als 10 nm oder größer als 100 nm ist, und/oder dass der Rand der Aussparung (37) den Hauptstrompfad nicht einengt, und/oder dass der Rand der Aussparung (37) außerhalb des Hauptstrompfades liegt.
3. Anschlussanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e i chnet , dass die äußere Leitstruktur (44) in einem Abschnitt als Leitbahn zum lateralen Stromtransport in einer Metallisierungslage (16) dient, wobei der Abschnitt vorzugsweise länger als 10 nm oder länger als 1 Mikrometer oder länger als 10 Mikrometer oder länger als 100 Mikrometer ist.
4. Anschlussanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e ichnet , dass die äußere Leitstruktur (44) an einer dem Abschnitt mit der Kontaktfläche (Bl) abgewandten Seite der inneren Leitstruktur (22) über das Berührungsgebiet hinausragt, insbesondere um mehr als 10 nm .
5. Anschlussanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e i chnet , dass die innere Leitstruktur (22) Bestandteil einer Metallisierungsla- ge (14) ist, die auch Leitbahnen zum lateralen Stromtransport in der Metallisierungslage (14) enthält.
6. Anschlussanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e i chnet , dass die äußere Leitstruktur (44) eine Anschlussflache hat, an der ein äußerer Anschluss angeordnet ist, insbesondere ein Bondan- schluss (52) oder ein Lötanschluss .
7. Anschlussanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e ichnet , dass die innere Leitstruktur (22) mit einer Damascene-Technik hergestellt worden ist, wobei die innere Leitstruktur (22) vorzugsweise (aber nicht ausschließlich) einen Hauptleitkörper aus Kupfer oder einer Kupferlegierung enthält, bei der der Masseanteil des Kupfers vorzugsweise größer als 90 % ist, dass die äußere Leitstruktur (44) einen Hauptleitkörper aus Aluminium oder aus einer Aluminiumlegierung enthält, bei der der Masseanteil des Aluminiums vorzugsweise größer als 90 %
und/oder dass die äußere Leitstruktur (44) an dem Berührungsgebiet eine Barriereschicht (42) enthält, vorzugsweise eine Schicht aus Tantal oder Titan oder Titannitrid oder Tantal- nitrid oder eine Schicht, die aus einer Schichtfolge dieser Materialien besteht oder eine solche Schichtfolge enthält.
8. Anschlussanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e i chnet , dass die äußere Leitstruktur (44) in mindestens einem Randbereich, vorzugsweise entlang des gesamten Umfangs der Kontaktfläche, von einer Passivierungsschicht oder einer Passivierungs- schichtfolge (46, 48) bedeckt ist, insbesondere von einer Siliziumdioxidschicht (46) und einer Siliziumnitridschicht (48) .
9. Anschlussanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e i chnet , dass die äußere Leitstruktur (44) mindestens einen Randbereich hat, der außerhalb der Aussparung (37) an die Isolierschicht (34, 36) grenzt, vorzugsweise einen um die Aussparung (37) umlaufenden Randbereiches
10. Anschlussanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e i chnet , dass das Berührungsgebiet ein ebenes Gebiet ist, und/oder dass die integrierte Anschlussanordnung in einer integrierten Schaltungsanordnung (10) mit einem Halbleiter- Substrat enthalten ist, das insbesondere eine Vielzahl von integrierten Halbleiterbauelementen in einer Hauptfläche trägt .
11. Schaltungsanordnung (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z e i chnet , dass zwischen der äußeren Leitstruktur (44) und der inneren Leitstruktur (22) keine Metallisierungslage und keine Metallisierungslagenschicht angeordnet ist, die nur Strukturen enthält, die im Betrieb der integrierten Schaltungsanordnung (10) Strom ausschließlich in Normalenrichtung oder entgegengesetzt der Normalenrichtung einer Hauptfläche eines Halbleitersubstrates leiten.
12. Verfahren zum Herstellen einer integrierten Schaltungsanordnung (10), insbesondere zur Herstellung einer integrierten Schaltungsanordnung (10) mit einer Anschlussanordnung nach einem der vorhergehenden Ansprüche, bei dem ohne Beschrankung durch die angegebene Reihenfolge die folgenden Verfahrensschritte ausgeführt werden: Ausbilden einer Vielzahl von elektronischen Bauelementen in einer Hauptflache eines Substrats, Herstellen einer inneren Metallisierungslage (14) mit einer Vielzahl von inneren Leitstrukturen (22, 82) , wobei mindestens eine innere Leitstruktur (22, 82) als Leitbahn (82) ausgebildet ist, die im Betrieb der Schaltungsanordnung Strom parallel zur Hauptflache leitet, angrenzend an die innere Metallisierungslage (14) Herstellen einer äußeren Metallisierungslage mit einer Vielzahl von äußeren Leitstrukturen (44), wobei mindestens eine äußere Leitstruktur an eine innere Leitstruktur (22) in einem Beruh¬ rungsgebiet angrenzt, Ausbilden einer Kontaktflache (Bl) an der äußeren Leitstruktur (44), wobei m Normalenrichtung (N) der am Beruhrungsgebiet angrenzenden Flache der inneren Leitstruktur (22) gesehen das Beruhrungsgebiet die Kontaktflache nicht überlappt, und wobei das Beruhrungsgebiet in der Normalenrichtung gesehen überlappend zu mindestens der halben Kontaktflache oder überlappend zur gesamten Kontaktflache angeordnet wird.
13 . Verfahren nach Anspruch 12 , d a d u r c h g e k e n n - z e ichnet , dass mindestens eine äußere Leitstruktur (44) als Leitbahn (44) ausgebildet ist, die im Betrieb der Schaltungsanordnung Strom parallel zur Hauptflache leitet.
14. Verfahren nach Anspruch 12 oder 13, dadu rch g e - kenn z ei chnet , dass die innere Metallisierungslage mit einer Damascene-Technik mit anschließendem Planaπsie- rungsschritt hergestellt wird, und/oder dass die äußere Metallisierungslage (16) unter Abscheidung einer Schicht und anschließender Strukturierung der Schicht mit Hilfe eines fotolithografischen Verfahrens herge¬ stellt wird.
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