DE69434536T2 - Verfahren zur Herstellung von halbleitenden Wafern - Google Patents

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Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterwafern und im Besonderen die Herstellung von monokristallinen Siliziumwafern zur Verwendung bei der Fertigung von Halbleiterbausteinen.
  • 2. Beschreibung des Stands der Technik
  • Im Allgemeinen umfasst das Verfahren zur Herstellung von Halbleiterwafern die Schritte des Schneidens eines monokristallinen Ingots, der in einem monokristallinen Ingot-Ziehapparat gezogen wurde, um scheibenförmige Wafer zu erhalten, das Abschrägen des Waferumfangs, damit Risse in dem so geschnittenen Wafer und Abspalten des so geschnittenen Wafers in dem folgenden Schritt verhindert werden, Läppen des abgeschrägten Wafers, um die Flächen zu glätten, Abätzen des Bearbeitungsschadens, der nach dem Läppen in dem Wafer verblieben ist, Polieren des geätzten Wafers über eine der Oberflächen und Reinigen des polierten Wafers, um die Rückstände eines Polierschlamms und die anderen Fremdkörper von dem Wafer zu entfernen.
  • Es ist bekannt, dass ein Ätzen mit Säure zur Verfügung steht, das eine Säureätzlösung, wie zum Beispiel eine Mischsäure, verwendet und ein alkalisches Ätzen, das eine al kalische Lösung, wie zum Beispiel eine Natriumhydroxidlösung, als die Ätzbehandlung in dem erwähnten Ätzschritt verwendet.
  • Beim Ätzen mit Säure wird eine höhere Ätzrate erreicht und eine feinere Oberflächentextur von unter 0.6 μm Rauheit (Rautiefe) und unter 10 μm des Rauheitsabstands ist festzustellen, wie in der 4 gezeigt, wohingegen beim alkalischen Ätzen eine geringere Ätzrate erreicht wird und eine rauere Oberflächentextur von bis zu 10 μm bis 20 μm im Rauheitsabstand (und mitunter über 1,5 μm in der Rautiefe) festzustellen ist.
  • Verfahren zum Herstellen von Halbleiterwafern, wie oben beschrieben, werden beispielsweise in S. M. Sze, „V251 Technology Second Edition" (McGraw-Hill, New York 1988), S. 34–44, offen gelegt.
  • Auf der Oberfläche des mit Säure geätzten Wafers wird eine Welligkeit (im Folgenden als eine ORP-gemessene Unregelmäßigkeit bezeichnet) mit einem Welligkeitsabstand von 5 mm bis 20 mm und der Rautiefe von unter 0,2 μm erzeugt, so dass die Glätte eines solchen Wafers unzulänglich ist, wie in der 6 gezeigt. Hingegen wird auf der Oberfläche des alkalisch geätzten Wafers keine oben beschriebene ORP-gemessene Unegelmäßigkeit erzeugt und deshalb wird die Glätte der Waferoberfläche während des Ätzens in einem ziemlich guten Zustand gehalten, wie in der 6 gezeigt. In der 6 stellt die Ordinatenachse in dem rechtwinkligen Koordinatensystem die in Bezug auf eine Referenzebene gemessene lokale Oberflächenhöhe als den Index der Glätte dar.
  • ORP ist die Abkürzung für Optical Reflection Projector, der auf der Basis des weithin bekannten Magic-Mirror-Prinzips oder der Magic-Mirror-Topologie ausgelegt ist. Eintreffende Lichtstrahlen einer Punktquelle auf einer auf Hochglanz polierten Oberfläche mit einer Welligkeit werden zurück auf eine gegenüberliegende Bildfläche reflektiert, wobei auf dieser Fläche eine Vielzahl von lokalen Lichtintensitäten gemessen wird und ein hellerer Teil einer Vertiefung auf der gewellten auf Hochglanz polierten Oberfläche entspricht.
  • Ein unter Durchlaufen der verschiedenen oben beschriebenen Schritte hergestellter Wafer hat im Fertigungsprozess eines elektronischen Bausteins, für den der Wafer verwendet wird, die unten beschriebenen Probleme deshalb, weil die hintere Fläche so bleibt, wie sie geätzt ist.
  • Die vordere Fläche verursacht keinerlei Probleme, weil sie, nachdem der Wafer geätzt wurde, auf Hochglanz poliert wird und kein Erfordernis besteht, sie in dem Fertigungsprozess des elektronischen Bausteins durch Ansaugen auf einer Plattform zu halten. Wenn jedoch die hintere, in dem Ätzschritt mit Säure geätzte Fläche, angesaugt wird, um in dem optischen Lithografieschritt auf einer Plattform zu halten, wird die auf der hinteren Fläche erzeugte ORP-gemessene Unregelmäßigkeit so wie sie ist auf die vordere Fläche übertragen, so dass die ORP-gemessene Unregelmäßigkeit die Auflösungsleistung eines Belichtungssystems verringert und dadurch verursacht, dass die Ausbeute eines davon hergestellten elektronischen Bausteins verringert wird.
  • Des Weiteren werden, wenn die alkalisch geätzte hintere Fläche auf eine Plattform gesaugt wird, Partikel erzeugt, weil scharfe Spitzen in der Oberflächenunregelmäßigkeit einer großen Oberflächenrauheit durch Abspalten zerfallen, und dies mit einer großen Anzahl von Partikeln, so dass das Problem der verringerten Ausbeute einer Fertigung eines elektronischen Bausteins auftritt.
  • In der 7 wird die Anzahl von Partikeln, die durch das Halten auf einer Plattform durch Ansaugen erzeugt werden, einer Vielzahl von Wafern, die jene umfassen, die jeweils durch alkalisches Ätzen, Ätzen mit Säure und Auf-Hochglanz-Polieren gefertigt werden, gezeigt. Im Folgenden werden die Verfahren bzw. wird das Prinzip des Zählens der Anzahl der erzeugten Partikel beschrieben. Zuerst wird ein polierter Referenzwafer über die polierte Oberfläche in Bezug auf Partikel mit einer Querlänge von mehr als 0,1 μm gezählt, anschließend wird die Referenz mit der Referenzseite nach unten auf einen Probewafer überlagert, wobei die Messfläche der Probe nach oben weisend gelegt wird. Als Nächstes wird der Referenzwafer nach unten gedrückt, um die Probe, beispielsweise mit einem Druck von 1 kgf/cm2, für eine Minute zu pressen, und zuletzt wird der Referenzwafer entfernt, um für das Messen von auf seine Referenzseite übertragenen Partikeln bereit zu sein. Der Referenzwafer wird in der gleichen Art und Weise wie beim ersten Mal erneut gezählt und die Zunahme von Partikeln über die Oberfläche wird als die „Zahl der Partikel" bewertet.
  • Folglich wird bei einem Wafer, der durch beidseitiges Polieren gefertigt wurde, die Partikelerzeugung beim Handhaben des Wafers durch das Fehlen großer Oberflächenunregelmäßigkeiten auf der hinteren Fläche unterdrückt und darüber hinaus wird wegen des Nichtvorhandenseins der ORP-gemessenen Unregelmäßigkeiten eine bessere Glätte erreicht, so dass die oben genannten Probleme gelöst sind.
  • Das oben genannte beidseitige Polieren führt jedoch zu den Nachteilen, dass der Wafer-Erkennungssensor, der generell anerkannt ist und der ausgelegt ist, um Wafer durch Detektieren des reflektierten Lichts zu erkennen, auf der Rückseite nicht mehr arbeitet und dass außerdem ein zweiter zusätzlicher Polierschritt zu einer Erhöhung der Kosten führt.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde in Hinsicht auf die oben beschriebenen Probleme erdacht und es ist deshalb ein Ziel der Erfindung, ein Verfahren zum Herstellen von Halbleiterwafern bereitzustellen, das das Auftreten von Abspaltungen von der hinteren Fläche verhindern kann und deshalb eine bessere Ausbeute bei der Fertigung von elektronischen Bausteinen erreicht und das außerdem das Vorhandensein eines Wafers oder den Unterschied zwischen der Vorder- und der Rückseite eines Wafers nur durch einen zusätzlichen Schritt des leichten Polierens der Rückseite und nicht durch einen Doppelschritt des Auf-Hochglanz-Polierens, der eine genaue Kontrolle erfordert, erkennen kann.
  • Um dieses Ziel erfindungsgemäß zu erreichen, wird ein Verfahren bereitgestellt, das die folgenden Schritte umfasst:
    • (a) Schneiden eines monokristallinen Ingots, der in einem monokristallinen Ingot-Ziehapparat gezogen wurde, um scheibenförmige Wafer zu erhalten, die jeweils eine vordere Fläche und eine hintere Fläche aufweisen,
    • (b) Abschrägen des Waferumfangs, wodurch Risse in dem geschnittenen Wafer und das Abspalten dieses verhindert werden,
    • (c) Läppen des abgeschrägten Wafers, um die vordere und die hintere Fläche zu glätten,
    • (d) Ätzen des geläppten Wafers unter Verwendung einer alkalischen Ätzlösung, wodurch Bearbeitungsschaden, der im Anschluss an das Läppen des Wafers zurückgeblieben ist, entfernt wird,
    • (e) Auf-Hochglanz-Polieren des geätzten Wafers über die vordere Fläche und
    • (f) Reinigen des polierten Wafers, um dadurch jeglichen rückständigen Polierschlamm und jegliche andere Fremdkörper von dem Wafer zu entfernen, dadurch gekennzeichnet, dass
    im Anschluss an Schritt (d) und vor Schritt (e) die hintere Fläche teilweise poliert wird, um dadurch Oberflächenunregelmäßigkeiten, die während des Schrittes (d) des alkalischen Ätzens auf der hinteren Fläche gebildet wurden, teilweise zu entfernen, und dadurch, dass
    die durch das teilweise Polieren bewirkte Materialabnahme auf der hinteren Fläche auf eine Tiefe von unter 3,0 μm beschränkt ist.
  • Die alkalische Ätzlösung ist eine wässrige Lösung aus Natriumhydroxid oder aus Kaliumhydroxid.
  • Gemäß der vorliegenden Erfindung wird das weitere Ziel, die Glätte des Wafers durch Eliminieren der OPR-gemessenen Unregelmäßigkeiten zu verbessern und dadurch eine höhere Ausbeute bei der Fertigung von elektronischen Bausteinen zu erzielen, in Anbetracht des einem alkalischen Ätzens inhärenten Vorteils, durch das Anwenden eines alkalischen Ätzens in dem Ätzschritt erreicht.
  • Eine Fehlerquelle eines alkalischen Ätzens, Oberflächenunregelmäßigkeiten mit einer größeren Rautiefe mit sich zu bringen, wird durch das folgende teilweise Entfernen der Oberflächenunregelmäßigkeiten in dem Rückseitenpolierschritt beseitigt und infolgedessen wird Abspalten auf der hinteren Fläche ausreichend unterdrückt, um zu verhindern, dass in dem optischen Lithografieschritt des Fertigungsprozesses eines elektronischen Bausteins Partikel darauf auftreten, so dass eine weiter erhöhte Ausbeute der Fertigung von elektronischen Bausteinen erreicht wird.
  • Des Weiteren ist es nicht erforderlich, dass ein Wafer unter genauer Steuerung auf beiden Seiten auf Hochglanz poliert wird, sondern in dem Rückseitenpolierschritt wird nur ein leichtes Polieren angewendet und infolgedessen wird sowohl das Erkennen des Unterschiedes zwischen der Vorder- und der Rückseite des Wafers mittels des Wafer-Erkennungssensors auf der Basis eines Unterschiedes im Glanz zwischen den beiden Oberflächen ermöglicht, wobei der Glanz der Rückseite geringer gehalten wird als der der Vorderseite, und außerdem wird durch das Eliminieren des perfekten beidseitigen Polierens während der Anwendung des Verfahrens zum Herstellen von Halbleiterwafern gemäß der Erfindung Zeiteinsparung erreicht. Der oben erwähnte Glanz ist ein Verhältnis von reflektiertem Licht zu auftreffendem Licht in Energie auf einer Messfläche.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist ein Blockdiagramm, das die Schritte eines Verfahrens zum Herstellen von Halbleiterwafern gemäß der vorliegenden Erfindung in der Reihenfolge deren Anwendung zeigt.
  • 2 ist ein Graph, der das Profil der Messoberfläche der Rückseite eines alkalisch geätzten Wafers nach dem Rückseitenpolieren zeigt.
  • 3 ist ein Graph, der den Glanz der Rückseite des Wafers im Vergleich zur Materialabnahme durch das Polieren der Rückseite zeigt.
  • 4 ist ein Graph, der das Profil der Messoberfläche eines mit Säure geätzten Wafers darstellt.
  • 5 ist ein Graph, der das Profil der Messoberfläche eines alkalisch geätzten Wafers darstellt,
  • 6 ist ein Graph, der die Glätte jeder Oberfläche, die jeweils durch beidseitiges Polieren, ein alkalisches Ätzen und ein Ätzen mit Säure fertiggearbeitet wurde, darstellt.
  • 7 ist ein Graph der jede Partikelzahl im Vergleich mit verschiedenen fertig gearbeiteten Oberflächen von Wafern darstellt.
  • Ausführliche Beschreibung des bevorzugten Ausführungsbeispiels
  • Im Folgenden ist unter Bezugnahme auf die begleitenden Zeichnungen ein Ausführungsbeispiel gemäß der Erfindung dargestellt.
  • Zuerst auf die 1 Bezug nehmend, wird ein Verfahren zum Herstellen von Halbleiterwafern gemäß der Erfindung entsprechend der Reihenfolge der Anwendung der Schritte erklärt.
  • Zuerst wird in einem Schneidschritt A ein gezogener monokristalliner Ingot, der durch einen monokristallinen Ingot-Ziehapparat (nicht gezeigt) gezogen wurde, entlang der Ebene senkrecht zu der Stabachse des Ingots oder in jedem Winkel dazwischen geschnitten, um eine Vielzahl von scheibenförmigen Wafern zu erhalten.
  • Als Nächstes wird ein in dem oben beschriebenen Schneidschritt A erhaltener Wafer in einem Abschrägschritt B entlang dem Umfang abgeschrägt und darauf folgend wird der so abgeschrägte Wafer in dem Schritt des Läppens C durch eine Läppmaschine geläppt, um glatt zu sein.
  • Als Nächstes wird der so geglättete Wafer in einem Oberflächenbereich, in dem sich die Bearbeitungsschäden darin sammeln, durch ein alkalisches Ätzen, beispielsweise mit einer wässrigen Lösung von 45% Natriumhydroxid (Gew.-%) in dem Ätzschritt D abgeätzt. Bei diesem Ereignis werden auf beiden Flächen des Wafers Oberflächen mit einer Rauheit in Bezug auf die Rautiefe von bis zu 1,5 μm und in Bezug auf den Rauheitsabstand von 20 μm gemessen, wie in der 5 gezeigt. Auf der alkalisch geätzten Fläche gibt es kein Anzeichen der dem Ätzen mit Säure eigenen ORP-gemessenen Unregelmäßigkeit. Die Glätte der Oberfläche, die in dem Schritt des Läppens erhalten wurde, bleibt während des Ätzschrittes in einem ziemlich guten Zustand erhalten, wie in der 6 gezeigt.
  • Dagegen wurde entsprechend einer herkömmlichen Technologie ein Wafer, dessen Arbeitsschaden durch ein Ätzen mit Säure abgeätzt wurde, nur auf einer der geätzten Flächen in dem Vorderseitenpolierschritt poliert und dementsprechend blieben die auf den Flächen durch Ätzen erzeugten Oberflächenunregelmäßigkeiten auf der hinteren Fläche während des letzten Arbeitsganges des Herstellens von Halbleiterwafern erhalten wie sie erzeugt wurden, so dass das oben beschriebene technische Problem auftrat.
  • In Anbetracht der technischen Probleme wird zwischen dem Ätzschritt D und dem Vorderseitenpolierschritt F der Rückseitenpolierschritt E hinzugefügt, wie zuvor in der Beschreibung dargestellt.
  • Der Rückseitenpolierschritt E ist ein Schritt zum teilweisen Eliminieren der oben erwähnten Oberflächenunregelmäßigkeiten mit einer großen Rauheit, die durch ein alkalisches Ätzen in dem Ätzschritt auf der hinteren Fläche ausgebildet werden. Die Oberflächenunregelmäßigkeiten der hinteren Fläche werden, wie in der 2 gezeigt, verringert.
  • Des Weiteren wird bei dem Rückseitenpolieren die Materialabnahme auf die Mindestmenge, mit der die Partikelerzeugung unterdrückt wird, begrenzt und das optische Erkennen des Seitenunterschiedes zwischen der vorderen Fläche und der hinteren Fläche eines Wafers kann durch einen Wafer-Erkennungssensor, der den Glanz auf der hinteren Fläche erkennt, ausgeführt werden. Deshalb wird ein Polieren unter niedrigem Druck auf die Rückseitenfläche angewendet, um das Material unter 3,0 μm in der Tiefe abzunehmen.
  • In der 3 ist eine Abhängigkeit des Glanzes von der Materialabnahme für einen alkalisch geätzten Wafer gezeigt. Die Materialabnahme sollte in Anbetracht des maximalen Glanzes von 98%, der eine Unterscheidung zwischen der vorderen Fläche und der hinteren Fläche ermöglicht, auf der hinteren Fläche unter 3,0 μm begrenzt sein.
  • Nachdem ein Teil der Oberflächenunregelmäßigkeiten in dem Schritt des Polierens der hinteren Fläche entfernt wurde, wird anschließend die vordere Fläche unter Verwendung einer Poliermaschine (nicht gezeigt) und eines Polierschlamms poliert und in dem folgenden Reinigungsschritt werden Partikel und rückständiger Polierschlamm durch Reinigen von der Oberfläche beseitigt.
  • Oben wurde eine Reihe der Schritte für ein Verfahren zum Herstellen von Halbleiterwafern entsprechend dem vorliegenden Ausführungsbeispiel beschrieben. In diesem Ausführungsbeispiel wird ein Wafer in dem Ätzschritt alkalisch geätzt und wird dadurch auf Grund des Fehlens der ORP-gemessenen Unregelmäßigkeiten in der Glätte verbessert, wobei der dem alkalischen Ätzen inhärente Vorteil ohne Verlust verwirklicht wird. Die Verbesserung der Glätte erhöht die Auflösungsleistung in einem Belichtungssystem, das in dem optischen Lithografieschritt des Fertigungsprozesses eines elektronischen Bausteins angewendet wird, und führt zu einer erhöhten Ausbeute bei diesem Fertigungsprozess.
  • Ein Defizit eines alkalischen Ätzens, d. h. das Erzeugen von Oberflächenunregelmäßigkeiten mit einer größeren Rauheit auf der hinteren Fläche des Wafers, ist ausgeglichen und nicht mehr vorhanden. Beispielsweise wird beim Ansaugen eines Wafers auf der hinteren Fläche davon in einem optischen Lithografieschritt eines Fertigungsprozesses eines elektronischen Bausteins das Erzeugen von Partikeln durch Abspalten eines Teils der Oberflächenunregelmäßigkeiten unterdrückt. Erfindungsgemäß wird die Partikelzahl auf bis zu 700 bis 800 Partikel herabgesetzt.
  • Des Weiteren besteht kein Bedarf für perfektes beidseitiges Polieren des Wafers und die hintere Fläche des Wafers wird stattdessen nur leicht poliert und im Ergebnis wird gemäß der Anwendung des leichten Polierens anstelle des vollständi gen Polierens der Rückseitenfläche Zeiteinsparung erreicht. Darüber hinaus kann der Unterschied zwischen der vorderen Fläche und der hinteren Fläche optisch erfasst werden, um auf der Basis der Glanzmessung erkannt zu werden.

Claims (4)

  1. Ein Verfahren zur Herstellung von Halbleiterwafern, das, der Reihe nach, folgende Schritte beinhaltet: (a) Schneiden eines monokristallinen Ingots, der in einem monokristallinen Ingot-Ziehapparat gezogen wurde, um scheibenförmige Wafer zu erhalten, die jeweils eine vordere Fläche und eine hintere Fläche aufweisen; (b) Abschrägen des Waferumfangs, wodurch Risse in dem geschnittenen Wafer und das Abspalten dieses verhindert werden; (c) Läppen des abgeschrägten Wafers, um die vordere und hintere Fläche zu glätten; (d) Ätzen des geläppten Wafers unter Verwendung einer alkalischen Ätzlösung, wodurch Bearbeitungsschäden, der im Anschluss an das Läppen des Wafers zurückgeblieben ist, entfernt wird; (e) Auf-Hochglanz-Polieren des geätzten Wafers über die vordere Fläche; und (f) Reinigen des polierten Wafers, um dadurch jeglichen rückständigen Polierschlamm und jegliche andere Fremdkörper von dem Wafer zu entfernen; dadurch gekennzeichnet, dass: im Anschluss an Schritt (d) und vor Schritt
    Figure 00120001
    die hintere Fläche teilweise poliert wird, um dadurch Oberflächenunregelmäßigkeiten, die während des Schritts (d) des alkalischen Ätzens auf der hinteren Fläche gebildet wurden, teilweise zu entfernen; und dadurch, dass: die durch das teilweise Polieren bewirkte Materialaufnahme auf der hintere Fläche auf eine Tiefe von unter 3.0 μm beschränkt ist.
  2. Verfahren gemäß Anspruch 1, wobei der Schritt (d) des alkalischen Ätzens durch die Verwendung einer wässrigen Lösung aus Natriumhydroxid oder einer wässrigen Lösung aus Kaliumhydroxid als alkalische Ätzlösung durchgeführt wird.
  3. Verfahren gemäß Anspruch 2, wobei die alkalische Ätzlösung eine wässrige Lösung von Natriumhydroxid von 45 Gew.-% beinhaltet.
  4. Verfahren gemäß Anspruch 2, wobei die hintere Fläche durch den Schritt des alkalischen Ätzens zu einer Oberflächenrauheit von 10 bis 20 μm und einer Rauhtiefe von unter 1,5 μm fertigbearbeitet wird.
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0718873A3 (de) * 1994-12-21 1998-04-15 MEMC Electronic Materials, Inc. Reinigungsverfahren für hydrophobe Siliziumscheiben
US5899743A (en) * 1995-03-13 1999-05-04 Komatsu Electronic Metals Co., Ltd. Method for fabricating semiconductor wafers
JP3828176B2 (ja) * 1995-02-28 2006-10-04 コマツ電子金属株式会社 半導体ウェハの製造方法
JP3134719B2 (ja) * 1995-06-23 2001-02-13 信越半導体株式会社 半導体ウェーハ研磨用研磨剤及び研磨方法
US5968849A (en) * 1995-06-26 1999-10-19 Motorola, Inc. Method for pre-shaping a semiconductor substrate for polishing and structure
TW308561B (de) * 1995-08-24 1997-06-21 Mutsubishi Gum Kk
US5950643A (en) * 1995-09-06 1999-09-14 Miyazaki; Takeshiro Wafer processing system
US5807766A (en) * 1995-09-21 1998-09-15 Mcbride; Donald G. Process for attaching a silicon chip to a circuit board using a block of encapsulated wires and the block of wires manufactured by the process
JP3534213B2 (ja) * 1995-09-30 2004-06-07 コマツ電子金属株式会社 半導体ウェハの製造方法
US5855735A (en) * 1995-10-03 1999-01-05 Kobe Precision, Inc. Process for recovering substrates
JP3317330B2 (ja) * 1995-12-27 2002-08-26 信越半導体株式会社 半導体鏡面ウェーハの製造方法
JPH09270401A (ja) * 1996-01-31 1997-10-14 Shin Etsu Handotai Co Ltd 半導体ウェーハの研磨方法
JP3620554B2 (ja) * 1996-03-25 2005-02-16 信越半導体株式会社 半導体ウェーハ製造方法
US5792566A (en) * 1996-07-02 1998-08-11 American Xtal Technology Single crystal wafers
JPH10135165A (ja) * 1996-10-29 1998-05-22 Komatsu Electron Metals Co Ltd 半導体ウェハの製法
DE19647635A1 (de) * 1996-11-18 1998-05-20 Wacker Siltronic Halbleitermat Verfahren und Vorrichtung zum Entfernen einer Halbleiterscheibe von einer ebenen Unterlage
US5821166A (en) * 1996-12-12 1998-10-13 Komatsu Electronic Metals Co., Ltd. Method of manufacturing semiconductor wafers
JP3620683B2 (ja) * 1996-12-27 2005-02-16 信越半導体株式会社 半導体ウエーハの製造方法
JP3305610B2 (ja) * 1997-02-21 2002-07-24 信越半導体株式会社 ラッピング後の半導体ウエーハの洗浄方法
WO1999009588A1 (en) * 1997-08-21 1999-02-25 Memc Electronic Materials, Inc. Method of processing semiconductor wafers
JPH11135474A (ja) 1997-10-30 1999-05-21 Komatsu Electron Metals Co Ltd 半導体鏡面ウェハおよびその製造方法
MY119304A (en) * 1997-12-11 2005-04-30 Shinetsu Handotai Kk Silicon wafer etching method and silicon wafer etchant
JPH11254314A (ja) * 1998-03-10 1999-09-21 Speedfam Co Ltd ワーク面加工装置
JP3271658B2 (ja) 1998-03-23 2002-04-02 信越半導体株式会社 半導体シリコン単結晶ウェーハのラップ又は研磨方法
DE19833257C1 (de) * 1998-07-23 1999-09-30 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe
US5922135A (en) * 1998-09-04 1999-07-13 Seh America, Inc. Method of removing residual wax from silicon wafer polishing plate
JP3664593B2 (ja) * 1998-11-06 2005-06-29 信越半導体株式会社 半導体ウエーハおよびその製造方法
US6214704B1 (en) 1998-12-16 2001-04-10 Memc Electronic Materials, Inc. Method of processing semiconductor wafers to build in back surface damage
KR100701342B1 (ko) 1999-07-15 2007-03-29 신에쯔 한도타이 가부시키가이샤 접합 웨이퍼의 제조방법 및 접합 웨이퍼
DE19953152C1 (de) * 1999-11-04 2001-02-15 Wacker Siltronic Halbleitermat Verfahren zur naßchemischen Oberflächenbehandlung einer Halbleiterscheibe
WO2001034877A1 (en) * 1999-11-10 2001-05-17 Memc Electronic Materials, Inc. Alkaline etching solution and process for etching semiconductor wafers
WO2001071730A1 (en) * 2000-03-17 2001-09-27 Wafer Solutions, Inc Systems and methods to reduce grinding marks and metallic contamination
JP4846915B2 (ja) * 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法
KR100792774B1 (ko) * 2000-06-29 2008-01-11 신에쯔 한도타이 가부시키가이샤 반도체 웨이퍼의 가공방법 및 반도체 웨이퍼
CN1446142A (zh) * 2000-08-07 2003-10-01 Memc电子材料有限公司 用双面抛光加工半导体晶片的方法
CN1217387C (zh) * 2000-10-26 2005-08-31 信越半导体株式会社 单晶片的制造方法及研磨装置以及单晶片
US6672943B2 (en) 2001-01-26 2004-01-06 Wafer Solutions, Inc. Eccentric abrasive wheel for wafer processing
US6632012B2 (en) 2001-03-30 2003-10-14 Wafer Solutions, Inc. Mixing manifold for multiple inlet chemistry fluids
US7416962B2 (en) * 2002-08-30 2008-08-26 Siltronic Corporation Method for processing a semiconductor wafer including back side grinding
JP2005039155A (ja) * 2003-07-18 2005-02-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及びそれに用いる半導体基板の製造方法
JP2005203507A (ja) * 2004-01-14 2005-07-28 Siltronic Japan Corp 半導体ウェーハの加工方法および半導体ウェーハ処理装置
WO2007007723A1 (ja) * 2005-07-08 2007-01-18 Nikon Corporation 液浸露光用基板、露光方法及びデバイス製造方法
JP5045008B2 (ja) * 2005-07-08 2012-10-10 株式会社ニコン 液浸露光用基板、露光方法及びデバイス製造方法
DE102006022089A1 (de) * 2006-05-11 2007-11-15 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe mit einr profilierten Kante
US20080206992A1 (en) * 2006-12-29 2008-08-28 Siltron Inc. Method for manufacturing high flatness silicon wafer
US9281251B2 (en) * 2013-08-09 2016-03-08 Tokyo Electron Limited Substrate backside texturing
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9455211B2 (en) 2013-09-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with openings in buffer layer
KR20220078733A (ko) * 2015-08-22 2022-06-10 도쿄엘렉트론가부시키가이샤 기판 배면 텍스처링
CN112053936B (zh) * 2020-09-22 2024-06-11 粤芯半导体技术股份有限公司 晶圆背面粗糙化控制方法以及功率器件制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54110783A (en) * 1978-02-20 1979-08-30 Hitachi Ltd Semiconductor substrate and its manufacture
JPS56169346A (en) * 1980-05-30 1981-12-26 Hitachi Ltd Manufacture of semiconductor device
US4343662A (en) * 1981-03-31 1982-08-10 Atlantic Richfield Company Manufacturing semiconductor wafer devices by simultaneous slicing and etching
JPS5958827A (ja) * 1982-09-28 1984-04-04 Toshiba Corp 半導体ウエ−ハ、半導体ウエ−ハの製造方法及び半導体ウエ−ハの製造装置
DE3246480A1 (de) * 1982-12-15 1984-06-20 Wacker-Chemitronic Gesellschaft für Elektronik-Grundstoffe mbH, 8263 Burghausen Verfahren zur herstellung von halbleiterscheiben mit getternder scheibenrueckseite
JPS61182233A (ja) * 1985-02-08 1986-08-14 Hitachi Ltd ウエハおよびその製造方法
JPS6482814A (en) * 1987-09-25 1989-03-28 Shinetsu Chemical Co Piezoelectric body monocrystal wafer and its manufacture
JPH0753640B2 (ja) * 1988-10-05 1995-06-07 住友電気工業株式会社 ＧａＡｓ単結晶鏡面ウエハおよびその製造方法
JPH02222144A (ja) * 1989-02-23 1990-09-04 Nkk Corp 半導体ウエーハ及びその製造方法
JP2541680B2 (ja) * 1990-03-30 1996-10-09 直江津電子工業株式会社 ディスクリ―ト素子用シリコン基板
DE69127582T2 (de) * 1990-05-18 1998-03-26 Fujitsu Ltd Verfahren zur Herstellung eines Halbleitersubstrates und Verfahren zur Herstellung einer Halbleiteranordnung unter Verwendung dieses Substrates
US5320706A (en) * 1991-10-15 1994-06-14 Texas Instruments Incorporated Removing slurry residue from semiconductor wafer planarization
JP2839801B2 (ja) * 1992-09-18 1998-12-16 三菱マテリアル株式会社 ウェーハの製造方法

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