DE3902693A1 - Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung - Google Patents
Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellungInfo
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Description
Die Erfindung betrifft eine integrierte Halbleiterschal
tung mit in mehreren Ebenen angeordneten oder mehrlagi
gen Verbindungsschichten, insbesondere eine derartige
Halbleiterschaltungsanordnung mit einer mehrlagigen
(multi-level) Verbindungsstruktur, bei der obere und un
tere Verbindungsschichten einander schneiden.
Bei einer bisher integrierten Halbleiterschaltungsanord
nung ist zur Verbesserung des Integrationsgrads eine
mehrlagige Verbindungsstruktur mit in mehreren Ebenen
liegenden bzw. mehrlagigen Verbindungsschichten vorge
sehen. Fig. 1 veranschaulicht ein herkömmliches gitter
artiges Verbindungsschema, bei dem eine untere Verbin
dungsschicht längs vorgesehener Verbindungsleitungen
auf einem Plättchen 10 ausgebildet ist. In Fig. 1 sind
mit gestrichelten Linien 101-105 Gitterlinien ange
deutet, längs denen die untere Verbindungsschicht aus
gebildet werden kann, während strichpunktierte Linien
201-205 Gitterlinien bezeichnen, längs denen die obere
Verbindungsschicht ausbildbar ist. In Fig. 1 ist nur
die untere Verbindungsschicht, nicht aber die obere Ver
bindungsschicht dargestellt.
Die untere Verbindungsschicht ist durch ein längs der
Gitterlinie 101 geformtes Muster (bzw. "Bild") 11,
längs der Gitterlinie 102 ausgebildete Muster 21 und
22, längs der Gitterlinie 103 geformte Muster 31 und
32, längs der Gitterlinie 104 erzeugte Muster 41 und 42
sowie ein längs der Gitterlinie 105 ausgebildetes
Muster 51 gebildet. Auf den Gitterlinien 102, 103 und
104 sind die Muster teilweise voneinander getrennt bzw.
unterbrochen.
Die beschriebene mehrlagige Verbindungsanordnung ist
mit den folgenden drei Problemen behaftet.
Das erste Problem liegt in der Konfiguration bzw. Ausge
staltung der Oberfläche eines auf der unteren Verbin
dungsschicht erzeugten Isolierfilms. Ein Schnitt durch
eine Struktur längs der Linie 201 ist in Fig. 2A darge
stellt. Beim Ablagern oder Aufdampfen eines Isolierma
terials auf der Oberfläche des Plättchens mit Stufen
wird im allgemeinen ein Isolierfilm praktisch gleich
mäßiger Dicke auf Oberseiten, Flanken und Sohlen der
Stufen gebildet. Wenn daher gemäß Fig. 2A Muster 11,
21, 31, 41 und 51 auf dem Plättchen 10 mit gleichen Tei
lungsabständen erzeugt werden, entsteht ein Isolierfilm
mit einer Dicke entsprechend 1/2 oder mehr des Abstands
zwischen den Mustern, so daß die Rillen in den Zwischen
räumen der Muster durch den Isolierfilm ausgefüllt
(buried) sind. Infolgedessen kann die Oberfläche des
Isolierfilms im wesentlichen flach ausgebildet sein.
Wenn das Muster, wie beim Muster 31, teilweise unter
brochen ist, sind z.B. in einer Struktur längs der Li
nie 204 gemäß Fig. 2B in gleichen Abständen keine
Muster vorhanden, vielmehr ist der Abstand oder Zwi
schenraum zwischen den Mustern 21 und 41 größer als zwi
schen anderen benachbarten Mustern. In dieser weiten
Rille entsteht dabei in unerwünschter Weise in der Ober
fläche des in der Rille erzeugten Isolierfilms eine Stu
fe. Da diese Stufe praktisch senkrecht abfällt, kann
bei der Ausbildung einer oberen Verbindungsschicht auf
diesem Isolierfilm 60 eine Unterbrechung in der oberen
Verbindungsschicht auftreten. Demzufolge ist ein Ferti
gungs- oder Behandlungsschritt zum Abflachen oder Flach
ausbilden (flattening) des Isolierfilms 60 erforder
lich. In diesem Fall sind die Verhältnisse von Tiefe
und Breite der Rillen, d.h. die Geometrieverhältnisse,
in großen und kleinen (weiten und schmalen) Bereichen,
in denen das Muster der unteren Verbindungsschicht
nicht vorhanden ist, verschieden. Demzufolge muß unter
Berücksichtigung des ungünstigsten Falls als Ausgangs
punkt eine ausreichende Abflachung vorgenommen werden,
wodurch sich die Herstellungskosten erhöhen.
Das zweite Problem ist ein Lade- oder Belastungseffekt
beim Ätzen zur Ausbildung einer ersten Verbindungs
schicht. Beim normalen anisotropen Ätzen wird ein poly
merer Film aus Kohlenstoff, Sauerstoff, Fluor und dgl.
an einer Seitenwand eines geätzten Abschnitts als Ätz
schutzfilm angebracht, wodurch ein Flanken- bzw. Sei
tenätzen verhindert und damit eine im wesentlichen ver
tikale Form erreicht wird. Da hierbei Kohlenstoff von
einem Resistmaterial zugeführt wird, kann ein Seiten
ätzen nahe eines dichten Resistmusters verhindert wer
den. In einem schwach besetzten Resistmuster wird je
doch das Seitenätzen beschleunigt, weil nicht genügend
Kohlenstoff zugeführt wird. Insbesondere ist in einem
in der Nähe des Umfangsabschnitts eines Chips gelegenen
Abschnitt einer niedrigen Verbindungsdichte der Abstand
zwischen benachbarten Verbindungsmustern groß, wobei
die Verbindungsmuster voneinander getrennt werden kön
nen. Im ungünstigsten Fall kann eine Trennung oder Un
terbrechung der Verbindungsschicht auftreten.
Das dritte Problem besteht darin, daß sich eine Kapazi
tät eines Verbindungsmusters abhängig vom Vorhanden
sein/Fehlen benachbarter Verbindungsmuster verändert.
Bei neueren Halbleiterelementen variiert die Arbeitsge
schwindigkeit stark in Abhängigkeit von der Größe der
Verbindungskapazität. Diese Verbindungskapazitäten lassen
sich grob in eine Kapazität gegenüber Masse und eine Ka
pazität zwischen benachbarten Verbindungsmustern eintei
len. Wenn sich der Abstand zwischen benachbarten (oder
aneinander angrenzenden) Verbindungsmustern mit zuneh
mender Miniaturisierung der Elemente verkleinert, er
höht sich das Verhältnis der Kapazität zwischen benach
barten Verbindungsmustern.
Die Verbindungskapazität und damit die Arbeitsgeschwin
digkeit des Elements ändert sich in starkem Maße in Ab
hängigkeit davon, ob ein benachbartes Verbindungsmuster
vorhanden ist. Die Auslegung einer integrierten Halblei
terschaltungsanordung muß deshalb unter Berücksichti
gung dieses erwähnten Unterschieds erfolgen. Beim Ent
wurf einer großintegrierten Schaltung, die ohne automa
tische Plazierung und Verlegungsprogramme mittels eines
Rechners nicht konstruiert werden kann, ist die genann
te Berücksichtigung praktisch nicht möglich. Bei einer
integrierten Schaltung gleichmäßiger oder gleichförmi
ger Kapazitäten kann nämlich die Arbeitsgeschwindigkeit
ohne weiteres abgeschätzt bzw. vorherbestimmt werden,
und die Schaltung kann mit optimalen Schrittakten im
Vergleich zu einer (einem) integrierten Schaltung oder
Schaltkreis betrieben werden, bei der (dem) eine Schal
tung einer großen Verbindungskapazität aufgrund benach
barter Verbindungsmuster und eine Schaltung einer klei
nen Verbindungskapazität ohne benachbarte Verbindungs
muster kombiniert (mixed) sind.
Obgleich vorstehend beispielhaft eine Auslegungs- oder
Anordnungsmethode beschrieben ist, bei der eine Verbin
dungsschicht auf gitterartig angeordneten Verbindungs
linien geformt ist, ist eine allgemeine Anordnungsmetho
de ohne die Anwendung der gitterartigen Verbindungsli
nien ebenfalls mit den gleichen Problemen behaftet. Ge
nauer gesagt: bei Anwendung einer in Fig. 3 dargestell
ten allgemeinen Anordnungsmethode besitzt in einem Ab
schnitt, in welchem die unteren Verbindungsschichtmuster
11 a und 11 b in einem kleinen gegenseitigen Abstand ange
ordnet sind d.h. in einem Abschnitt längs strichpunk
tierter Linien 201 a, ein Isolierfilm 60 gemäß Fig. 4A
eine flache Oberseite. In einem Abschnitt oder Bereich
mit einem Teil einer kleinen Breite, d.h. im unteren Be
reich des Verbindungsschichtmusters 11 a, und damit
eines großen Abstands zwischen dem schmalen Teil des
Musters 11 a und dem unteren Bereich des Verbindungs
schichtmusters 11 b, d.h. im Bereich längs der strich
punktierten Linie 201 b, ist dagegen die Oberseite oder
Oberfläche des Isolierfilms 60 uneben (vgl. Fig. 4B).
Aus diesem Grund ist dabei die Ausbildung der oberen
Verbindungsschichtmuster 21 a und 21 b schwierig.
Aufgabe der Erfindung ist damit die Schaffung einer in
tegrierten Halbleiterschaltungsanordnung, die eine fla
che, auf einer unteren Verbindungsschicht erzeugte Iso
lierschicht aufweist und bei welcher die Trennung oder
Unterbrechung einer oberen Verbindungsschicht verhin
dert werden kann.
Die Erfindung bezweckt auch die Schaffung eines Verfah
rens zur Herstellung einer integrierten Halbleiterschal
tungsanordnung mit den oben angegebenen Eigenschaften.
Gegenstand der Erfindung ist eine integrierte Halblei
terschaltungsanordnung, umfassend ein Halbleitersub
strat, ein längs erster paralleler Linien auf dem Sub
strat ausgebildetes unteres Verbindungsschichtmuster,
eine auf diesem Muster erzeugte Isolierschicht und ein
längs zweiter paralleler Linien auf dieser (Isolier-)-
Schicht ausgebildetes oberes Verbindungsschichtmuster,
wobei die zweiten parallelen Linien die ersten paralle
len Linien senkrecht schneiden, die dadurch gekennzeich
net ist, daß ein aus dem gleichen Werkstoff wie das un
tere Verbindungsschichtmuster geformtes und mit den obe
ren und unteren Verbindungsschichtmustern nicht elek
trisch verbundenes (Hilfs- oder) Blindmuster in einem
Bereich, der unter dem oberen Verbindungsschichtmuster
angeordnet ist und in welchem die ersten parallelen Li
nien die zweiten parallelen Linien senkrecht schneiden,
ausgebildet ist, wobei das Blindmuster in derselben Ebe
ne wie das untere Verbindungsschichtmuster liegt, kein
unteres Verbindungsschichtmuster enthält und angrenzend
an das untere Verbindungsschichtmuster und in einem vor
bestimmten Abstand von diesem angeordnet ist.
Das untere Verbindungsschichtmuster kann längs erster
paralleler Linien ausgebildet werden, und das obere Ver
bindungsschichtmuster kann längs zweiter paralleler Li
nien erzeugt werden, welche die ersten parallelen Lini
en senkrecht schneiden oder kreuzen. Dabei kann das
Hilfs- oder Blindmuster (bzw. "-bild") in einem Bereich
ausgebildet werden, in welchem die ersten parallelen Li
nien die zweiten parallelen Linien schneiden.
Das Blindmuster kann in einem Bereich erzeugt werden,
der durch gleichmäßige Verkleinerung, um zumindest
einen Trennabstand zwischen benachbarten unteren Verbin
dungsschichtmustern, eines verbleibenden Bereichs erhal
ten wird, der seinerseits durch Subtrahieren eines unte
ren Verbindungsschichtmusterbereichs von einem Bereich
für ein oberes Verbindungsschichtmuster festgelegt ist.
Gegenstand der Erfindung ist auch ein Verfahren zur Her
stellung einer integrierten Halbleiterschaltungsanord
nung, das dadurch gekennzeichnet ist, daß ein unteres
Verbindungsschichtmuster längs erster paralleler Linien
und ein (Hilfs- oder) Blindmuster, die nicht elektrisch
miteinander verbunden sind, auf einem Halbleitersub
strat ausgebildet werden, auf dem unteren Verbindungs
schichtmuster und dem Blindmuster eine Isolierschicht
geformt wird und ein oberes, mit dem Blindmuster nicht
elektrisch verbundenes Verbindungsschichtmuster längs
zweiter paralleler Linien, welche die ersten parallelen
Linien senkrecht schneiden, auf der Isolierschicht er
zeugt wird, wobei das Blindmuster in einem unterhalb
des oberen Verbindungsschichtmusters gelegenen Bereich
ausgebildet wird, in welchem die ersten parallelen Li
nien die zweiten parallelen Linien senkrecht schneiden,
und das Blindmuster in derselben Ebene wie das untere
Verbindungsschichtmuster liegt, kein unteres Verbin
dungsschichtmuster aufweist und neben dem unteren Ver
bindungsschichtmuster mit einem vorbestimmten Abstand
von diesem angeordnet ist.
Das (Hilfs- oder) Blindmuster kann dabei in einem Be
reich ausgebildet werden, der durch Verkleinerung eines
verbleibenden Bereichs infolge der Subtraktion eines un
teren Verbindungsschichtmusterbereichs von einem Be
reich für das obere Verbindungsschichtmuster erhalten
oder festgelegt wird, so daß Seiten des verbleibenden
oder Restbereichs, welche den unteren Verbindungs
schichtmustern gegenüberliegen oder zugewandt sind, in
den Restbereich mit einem Trennabstand zwischen benach
barten unteren Verbindungsschichtmustern zurückversetzt
(backed into) sind, und so daß die den unteren Verbin
dungsschichtmustern nicht zugewandten Seiten um höch
stens die Hälfte des Trennabstands zwischen benachbar
ten unteren Verbindungsschichtmustern in den Restbe
reich zurückversetzt sind.
Indem erfindungsgemäß ein (Hilfs- oder) Blindmuster in
einem Bereich angeordnet wird, in welchem kein unteres
Verbindungsschichtmuster vorhanden ist, können die un
teren Verbindungsschichtmuster mit praktisch gleich
mäßiger Dicke verteilt werden. Demzufolge können Zwi
schenräume zwischen den unteren Verbindungsschichten
längs der Bereiche, auf denen das obere Verbindungs
muster geformt wird, einander praktisch gleich sein, so
daß ein Zwischenschicht-Isolierfilm (d.h. ein Isolier
film zwischen den Schichten) ohne weiteres flach ausge
bildet werden kann.
Da die Verbindungsmuster nicht getrennt oder unterbro
chen sind, wird ein anormales Ätzen der Verbindungs
muster vermieden. Da zudem alle Verbindungsmuster je
weils benachbarte oder angrenzende Verbindungsmuster
aufweisen, können die Kapazitäten aller Verbindungs
muster gleichmäßig als eine Funktion entsprechend der
Länge des Verbindungsmusters behandelt (oder berücksich
tigt) werden, so daß die Schaltungsauslegung verein
facht wird und ein genauer Operations- oder Arbeits
schrittakt erzielbar ist.
Im folgenden sind bevorzugte Ausführungsbeispiele der
Erfindung im Vergleich zum Stand der Technik anhand der
Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Aufsicht auf eine Anordnung von Verbin
dungsmustern (oder "-bildern") bei einer
bisherigen integrierten Halbleiterschaltung,
Fig. 2A einen Schnitt längs der Linie 201 in Fig. 1,
Fig. 2B einen Schnitt längs der Linie 203 in Fig. 1,
Fig. 3 eine Aufsicht auf eine Anordnung von Verbin
dungsmustern bei der bisherigen integrierten
Halbleiterschaltung entsprechend einer nor
malen Auslegungs- oder Anordnungsmethode,
Fig. 4A einen Schnitt längs der Linie 201 a in Fig. 1,
Fig. 4B einen Schnitt längs der Linie 201 b in Fig. 1,
Fig. 5 eine Aufsicht zur Darstellung von Verbin
dungsmustern bei einer integrierten Halblei
terschaltung gemäß einem ersten Ausführungs
beispiel der Erfindung,
Fig. 6 eine Aufsicht zur Darstellung von Verbin
dungsmustern bei einer integrierten Halblei
terschaltung gemäß einem zweiten Ausführungs
beispiel der Erfindung,
Fig. 7 eine Aufsicht zur Darstellung von Verbin
dungsmustern bei einer integrierten Halblei
terschaltung gemäß einem dritten Ausführungs
beispiel der Erfindung,
Fig. 8 eine Aufsicht zur Darstellung von Verbin
dungsmustern bei einer integrierten Halblei
terschaltung gemäß einem vierten Ausführungs
beispiel der Erfindung,
Fig. 9 ein Ablaufdiagramm zur Verdeutlichung der
Schritte einer Rechnerverarbeitung zur Fest
legung (obtaining) der Verbindungsmuster
nach Fig. 8,
Fig. 10 eine Aufsicht zur Darstellung von Verbin
dungsmustern bei einer integrierten Halblei
terschaltung gemäß einem fünften Ausführungs
beispiel der Erfindung und
Fig. 11 ein Ablaufdiagramm zur Verdeutlichung der
Schritte einer Rechnerverarbeitung zur Fest
legung (obtaining) der Verbindungsmuster
nach Fig. 10.
Die Fig. 1 bis 4 sind eingangs bereits erläutert wor
den.
Die Erfindung beruht auf folgendem Grundprinzip:
Die oben angegebenen drei Probleme beruhen darauf, daß
die Muster (oder "Bilder") in einer unteren Verbindungs
schicht auf einem Halbleiter-Chip nicht in gleichmäßi
gen Abständen vorliegen. Insbesondere beruht das bisher
größte Problem bezüglich der Schwierigkeit der Abfla
chung oder Flachausbildung (flattening) der Oberfläche
eines (zwischen den Schichten angeordneten) Zwischen
schicht-Isolierfilms auf der Ungleichmäßigkeit des Geo
metrieverhältnisses von zwischen benachbarten Mustern
in der unteren Verbindungsschicht gebildeten Rillen.
Wenn eine obere Verbindungsschicht auf einem Zwischen
schicht-Isolierfilm mit Stufen erzeugt wird, kann in
unerwünschter Weise eine Trennung oder Unterbrechung in
der oberen Verbindungsschicht über der jeweiligen Stufe
auftreten.
Die genannten Probleme wurden nun erfindungsgemäß unter
sucht. Als Ergebnis hat es sich gezeigt, daß die obigen
Probleme dadurch gelöst werden können, daß ein nicht
elektrisch mit einer der Verbindungsschichten verbun
denes Hilfs- oder Blindmuster (dummy pattern) auf einem
Abschnitt vorgesehen wird, auf dem kein unteres Verbin
dungsmuster vorhanden ist. Durch Anordnung des Blind
musters kann insbesondere das Geometrieverhältnis der
zwischen den benachbarten Mustern in der unteren Verbin
dungsschicht geformten Rillen (oder Zwischenräume) ver
gleichmäßigt werden. Infolgedessen wird die Oberseite
des Zwischenschicht-Isolierfilms flach.
Da die genannte Anordnung nur auf Gitter-Linien vorge
nommen wird, an denen obere Verbindungsschichtmuster
vorgesehen werden, kann in praktischer Weise ein Verbin
dungsmuster oder ein Blindmuster an allen Schnittpunk
ten zwischen Gitterlinien der oberen und unteren Verbin
dungsschichtmuster vorgesehen werden. Wenn zudem Gitter
linien nicht nach einer Gittertyp-Anordnungsmethode,
sondern nach einer normalen Auslegungs- oder Anordnungs
methode geformt werden, kann mit der unteren Verbin
dungsschicht ein Blindmuster geformt werden, das da
durch erhalten oder gebildet wird, daß ein Bereich, der
durch Subtrahieren eines oberen und unteren Verbindungs
schichtmustern gemeinsamen Teilbereichs von einem Be
reich für das obere Verbindungsschichtmuster erhalten
oder festgelegt wird, verkleinert wird, um damit einen
vorbestimmten Abstand vom unteren Verbindungsschicht
muster einzuhalten.
Durch Anordnung des Blindmusters auf die oben angegebe
ne Weise ist dieses Blindmuster in einem Abschnitt vor
handen, in welchem die unteren Verbindungsschichtmuster
nicht eng beabstandet ausgebildet sind. Infolgedessen
wird die Dichte der unteren Verbindungsschichtmuster
vergleichmäßigt, wodurch ein anormales Ätzen für die
Ausbildung der Verbindungsschichtmuster verhindert
wird. Da weiterhin stets ein Verbindungsmuster oder ein
Blindmuster neben einem (gegebenen) Verbindungsmuster
vorhanden ist, ist die Kapazität zwischen benachbarten
Verbindungsmustern der Länge des Verbindungsmuster pro
portional, wodurch eine einfache Vorherbestimmung der
Schaltkreisoperation ermöglicht wird.
Erfindungsgemäß werden Blindmuster an jedem Schnitt
punkt zwischen oberen und unteren Verbindungsschichtgit
tern vorgesehen, bevor die Verbindungsmuster der unte
ren und oberen Ebene ausgebildet werden. Die Blind
muster überlappen dabei tatsächliche Verbindungsmuster,
so daß die gewünschten Verbindungsmuster und Blind
muster erhalten werden können.
Nach der Ausbildung der Verbindungsschichten der oberen
und unteren Ebene können die Blindmuster automatisch
unter Verwendung der Auslegungs- oder Anordnungsdaten
für obere und untere Verbindungsschichten im Rechner
entsprechend einem Programm für die Ausführung einer
geometrischen graphischen Operation bezüglich eines Zwi
schenschicht-Anordnungsmusters und einer Größenkorrek
tur des Musters erzeugt werden. Nach der tatsächlichen
Ausbildung der Verbindungsschicht braucht daher kein
unbelegter Raum oder Leerraum gesucht zu werden, um ein
nicht mit irgendwelchen Abschnitten im Leerraum verbunde
nes Verbindungsmuster zu erzeugen, so daß sich die Zahl
der Konstruktionsschritte nicht erhöht.
In anderer Ausgestaltung der Erfindung können andere
Blindmuster zwischen obersten Verbindungsmustern ge
formt werden. Auf diese Weise können die obersten Ver
bindungsmuster mit praktisch gleichmäßiger Dichte ver
teilt werden.
Im folgenden ist die Erfindung unter Bezugnahme auf die
Zeichnung anhand von Beispielen erläutert.
In einem Verbindungsplan einer integrierten Halbleiter
schaltungsanordnung gemäß Fig. 5 stehen gestrichelte Lini
en 101-105 für Gitterlinien, längs denen untere Ver
bindungsschichtmuster verlaufen. Bei 11, . . ., 51 ist
eine detaillierte Auslegungs- oder Plananordnung unterer
Verbindungsschichtmuster angegeben. Strichpunktierte
Linien 201-205 stehen für Gitterlinien, längs denen
obere Verbindungsschichtmuster verlaufen, die der Über
sichtlichkeit halber nicht eingezeichnet sind. Die un
teren und oberen Verbindungsschichtmuster schneiden ein
ander orthogonal bzw. rechtwinklig.
Die beschriebene Anordnung nach Fig. 5 entspricht der
Anordnung gemäß Fig. 1. Diese Ausführungsform unter
scheidet sich von der herkömmlichen Technik dadurch,
daß ein der Signalübertragung nicht zugeordnetes Blind
muster auf einer Gitterlinie angeordnet ist, auf der
kein Verbindungsmuster vorhanden ist. Genauer gesagt:
das Blindmuster 20 ist in einem unbelegten oder Leerbe
reich ausgebildet, in welchem Verbindungsmuster auf der
Gitterlinie 102 voneinander getrennt sind; ein Blind
muster 30 ist in einem Leerbereich auf der Gitterlinie
103 angeordnet, und ein Blindmuster 40 ist in einem
Leerbereich auf der Gitterlinie 40 ausgebildet. Die Li
nienbreiten der Blindmuster 20, 30 und 40 entsprechen
denen der Verbindungsmuster. Der Abstand oder Zwischen
raum B zwischen Verbindungs- und Blindmustern auf der
gleichen Gitterlinie entspricht im wesentlichen dem Ver
bindungsmusterabstand A.
Die Blindmuster 20, 30 und 40 sind aus demselben Materi
al wie die Verbindungsmuster 11, . . ., 51 geformt; sie
werden gleichzeitig mit der Herstellung der Verbindungs
muster geformt. Genauer gesagt: bei der Formung der Ver
bindungsmuster wird die Maske für das Blindmuster
gleichzeitig auf einer Leiterfolie zusammen mit einer
Resistmaske für das Verbindungsmuster erzeugt. Die Lei
terfolie wird durch selektives Ätzen unter Verwendung
der Resistmaske so gemustert, daß die Verbindungs- und
Blindmuster gleichzeitig geformt oder ausgebildet wer
den.
Bei der beschriebenen Anordnung ist stets ein Verbin
dungsmuster oder ein Blindmuster an jedem Schnittpunkt
zwischen oberen und unteren Verbindungsschichtgitterli
nien vorhanden. Die Abstände zwischen den unteren Ver
bindungsschichtmustern sind daher längs aller Gitterli
nien 201, . . ., 205, längs welchen die oberen Verbin
dungsschichtmuster verlaufen, konstant. Insbesondere
entspricht dabei nicht nur die Form der Schnitte in den
Abschnitten längs der Gitterlinien 201 und 205, sondern
auch die Form der Schnitte von Abschnitten längs der
Gitterlinien 202, 203 und 204 der Form gemäß Fig. 2A.
Demzufolge kann ein auf der unteren Verbindungsschicht
erzeugter Zwischenschicht-Isolierfilm ohne weiteres
flach ausgebildet werden, wodurch eine Senkung der Fer
tigungskosten realisiert wird. Da weiterhin der Zwi
schenschicht-Isolierfilm flach ausgebildet bzw. abge
flacht werden kann, kann eine Unterbrechung des oberen
Verbindungsschichtmusters unter Verbesserung der Ferti
gungs-Zuverlässigkeit von vornherein vermieden werden.
Die (Verteilung-)Dichte der unteren Verbindungsschicht
muster wird vergleichmäßigt, so daß ein anormales Ät
zen des Verbindungsmusters, ein Unabgleich einer Verbin
dungskapazität und dgl. verhindert werden können.
Der in Fig. 6 gezeigte Verbindungsplan unterscheidet
sich von dem nach Fig. 5 dadurch, daß Blindmuster auf
den benachbarten Gitterlinien unter Bildung eines ein
zigen Blindmusters 70 miteinander verbunden sind. Dabei
entspricht der Abstand B zwischen dem Blindmuster 70
und einem Verbindungsmuster auf der unteren Verbindungs
schichtmustergitterlinie dem Verbindungsabstand A auf
die gleiche Weise wie beim Beispiel 1. Außerdem ist der
Abstand C zwischen dem Blindmuster 70 und einem Verbin
dungsmuster auf der oberen Verbindungsschichtmustergit
terlinie dem Verbindungsabstand A gleich.
Mit der beschriebenen Anordnung wird die gleiche Wir
kung wie mit der Anordnung nach Beispiel 1 erzielt. Bei
diesem Ausführungsbeispiel sollten insbesondere die Ab
stände (Zwischenräume) B und C zwischen dem Blindmuster
und dem Verbindungsmuster dem Verbindungsabstand A
gleich sein. Selbst wenn die Abstände B und C praktisch
das Doppelte des Verbindungsabstands A betragen, läßt
sich der Zwischenschicht-Isolierfilm jedoch ohne weite
res flach ausbilden bzw. abflachen.
Das Verbindungsschema nach Fig. 7 unterscheidet sich
von dem nach Fig. 5 dadurch, daß Blindmuster nur an den
Schnittstellen zwischen oberen und unteren Verbindungs
schichtmustergitterlinien vorgesehen sind. Genauer ge
sagt: ein Blindmuster 20 ist in einem Leerbereich auf
der Gitterlinie 102 ausgebildet; Blindmuster 30 a, 30 b
und 30 c sind in einem Leerbereich auf der Gitterlinie
103 vorgesehen, und ein Blindmuster 40 ist in einem
Leerbereich auf der Gitterlinie 104 erzeugt.
Bei der Auslegung einer unteren Verbindungsschicht wer
den Blindmuster im voraus an den Schnittstellen zwi
schen unteren und oberen Verbindungsschichtmustergitter
linien vorgesehen, und die Verbindungsmuster werden
darauf aufgebracht. Da die Gitterlinien in unteren und
oberen Verbindungsschichten im voraus vorgegeben oder
festgelegt sind, können Blindmuster an allen Schnitt
stellen zwischen den Gitterlinien beider Schichten so
geformt werden, daß sie voneinander beabstandet sind.
Danach werden die Blindmuster unter Bildung eines ge
wünschten Verbindungsmusters der tatsächlichen oder
eigentlichen unteren Verbindungsschicht überlagert.
Wenn dabei das für die Signalübertragung vorgesehene
Verbindungsmuster auf dem Blindmuster geformt wird, ist
letzteres vollständig in das Verbindungsmuster einge
schlossen, oder es ragt geringfügig über das Verbin
dungsmuster hinaus, um damit als Teil desselben zu die
nen. Infolgedessen wird die Verbindungsmustererzeugung
nicht behindert, und es tritt auch kein Kurzschluß auf.
Wenn ein Blindmuster am Schnittpunkt zwischen den bei
den Gitterlinien im voraus ausgebildet wird und bei der
eigentlichen Verbindungsmusterausbildung ein Fehler ge
macht wird, kann nach der Korrektur des so ausgebilde
ten Verbindungsmusters das korrigierte Muster wieder
mit einem anderen, im voraus erzeugten Blindmuster kom
biniert werden. Wie vorstehend beschrieben, wird (je)
ein Blindmuster an jedem Schnittpunkt zwischen den Git
terlinien in sowohl den unteren als auch den oberen Ver
bindungsschichten im voraus erzeugt, so daß ein ge
wünschtes unteres Verbindungsschichtmuster ohne Ver
größerung der Zahl der Konstruktionsschritte erhalten
werden kann. Zudem kann ein Blindmuster an der Schnitt
stelle zwischen den beiden Gitterlinien in einem verbin
dungsfreien Bereich vorgesehen werden. Demzufolge kann
ein auf der Anordnung erzeugter Zwischenschicht-Isolier
film einfach glatt ausgebildet werden, so daß eine Un
terbrechung der oberen Verbindungsschichtmuster vermie
den wird.
Mit dem beschriebenen Ausführungsbeispiel wird somit
nicht nur dieselbe Wirkung wie bei der Anordnung nach
Beispiel 1 erzielt, vielmehr braucht auch ein unbeleg
ter oder Leerbereich des Verbindungsmusters nicht ge
sucht zu werden, so daß sich die Herstellungskosten für
die untere Verbindungsschicht entsprechend verringern.
Das Verbindungsschema gemäß Fig. 8 unterscheidet sich
vom bisherigen nach Fig. 3 dadurch, daß dabei für Si
gnalübertragung nicht vorgesehene Blindmuster und Ver
bindungsmuster ausgebildet sind. Insbesondere ist dabei
ein Blindmuster 310 in einem großen Bereich, in welchem
kein unteres Verbindungsschichtmuster vorliegt, und un
terhalb des oberen Verbindungsschichtmusters 21 a ausge
bildet, während ein Blindmuster 320 in einem großen Be
reich, in welchem kein unteres Verbindungsschichtmuster
vorhanden ist, und unter dem oberen Verbindungsschicht
muster 21 b vorgesehen ist. Blindmuster 310, 320 und
dgl. werden so geformt, daß sie dem vorbestimmten Kon
struktionsstandard für untere und obere Verbindungs
schichten entsprechen, wobei die Abstände zwischen den
zugewandten Mustern 11 a, 11 b, 310 und 320 im wesentli
chen einer vorbestimmten Mindestgröße entsprechen.
Fig. 9 ist ein Ablaufdiagramm zur Erläuterung einer
Programmverarbeitung für die Erzeugung von Daten für
das untere Schichtmuster. Obere und untere Schicht
musterdaten sind digitalisiert und in einem (elektro
nischen) Rechner gespeichert. Dabei können obere und
untere Schicht(muster) daten deutlich voneinander unter
schieden werden. In einem ersten Schritt ST 1 zur Erzeu
gung eines Blindmusters wird zunächst ein im unteren
Schichtmuster nicht enthaltener Bereich aus dem oberen
Schichtmuster ausgezogen. Diese Bereiche werden als
(Hilfs- oder) Blindmuster bezeichnet. Sodann wird als
Blindmuster in einem Schritt ST 2 zum Korrigieren der
Größe des Blindmusters verkleinert. Dabei wird das
Blindmuster um die Mindestgröße entsprechend dem vorbe
stimmten Mindestabstand zwischen unteren Schichtmustern
verkleinert, um damit den vorbestimmten Konstruktions
standards zu entsprechen. Im nächsten Schritt ST 3 wer
den die so korrigierten Daten für das Blindmuster mit
den Daten für das untere Schichtmuster verknüpft, wobei
das untere Schichtmuster unter Verwendung dieser ver
knüpften Daten als Maskierungs-Arbeitsdaten erzeugt
wird.
Der Verbindungsplan gemäß Fig. 10 unterscheidet sich
von dem nach Fig. 8 dadurch, daß Blindmuster 310 a und
320 a in Breiten- oder Querrichtung von oberen Verbin
dungsschichtmustern 21 a und 21 b verbreitert bzw. erwei.
tert sind. Demzufolge kann der Bereich, in welchem kein
Blindmuster und auch kein unteres Verbindungsschicht
muster vorliegt, verkleinert sein, während die Blind
muster konstante Abstände zu den unteren Verbindungs
schichtmustern 11 a und 11 b einhalten und damit die Ab
flachungswirkung weiter verbessert wird.
Diese Blindmuster 310 a und 320 a können in Übereinstim
mung mit der in Fig. 11 dargestellten Rechnerverarbei
tungsprozedur ausgebildet werden.
Ersichtlicherweise ist die Erfindung verschiedenen wei
teren Änderungen und Abwandlungen zugänglich.
Gemäß der vorstehend beschriebenen Erfindung kann durch
Anordnung eines (Hilfs- oder) Blindmusters in einem Be
reich, in welchem kein unteres Verbindungsschichtmuster
vorliegt, ein Zwischenschicht-Isolierfilm einfach flach
ausgebildet werden. Infolgedessen wird eine Unterbre
chung von oberen Verbindungsschichtmustern von vornher
ein vermieden, ohne den Kostenaufwand für die Abfla
chung des Zwischenschicht-Isolierfilms zu erhöhen.
Demzufolge wird die Fertigungszuverlässigkeit verbes
sert.
Claims (12)
1. Integrierte Halbleiterschaltungsanordnung, umfas
send ein Halbleitersubstrat, ein längs erster paral
leler Linien auf dem Substrat ausgebildetes unteres
Verbindungsschichtmuster, eine auf diesem Muster er
zeugte Isolierschicht und ein längs zweiter paral
leler Linien auf dieser (Isolier-)Schicht ausgebil
detes oberes Verbindungsschichtmuster, wobei die
zweiten parallelen Linien die ersten parallelen
Linien senkrecht schneiden, dadurch gekennzeichnet,
daß ein aus dem gleichen Werkstoff wie das untere
Verbindungsschichtmuster geformtes und mit den obe
ren und unteren Verbindungsschichtmustern nicht
elektrisch verbundenes (Hilfs- oder) Blindmuster in
einem Bereich, der unter dem oberen Verbindungs
schichtmuster angeordnet ist und in welchem die
ersten parallelen Linien die zweiten parallelen Li
nien senkrecht schneiden, ausgebildet ist, wobei
das Blindmuster in derselben Ebene wie das untere
Verbindungsschichtmuster liegt, kein unteres Verbin
dungsschichtmuster enthält und angrenzend an das
untere Verbindungsschichtmuster und in einem vor
bestimmten Abstand von diesem angeordnet ist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die ersten und zweiten parallelen Linien Gitter
linien (grids) sind.
3. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß zwischen obersten Verbindungsmustern andere
Blindmuster geformt sind.
4. Integrierte Halbleiterschaltungsanordnung, umfas
send ein Halbleitersubstrat, ein auf diesem geform
tes unteres Verbindungsschichtmuster, eine auf letz
terem ausgebildete Isolierschicht und ein auf letz
terer geformtes oberes Verbindungsschichtmuster, da
durch gekennzeichnet, daß ein Hilfs- oder Blind
muster aus dem gleichen Werkstoff wie das untere
Verbindungsschichtmuster ohne elektrische Verbin
dung mit oberem und unterem Verbindungsschicht
muster in einem unter dem oberen Verbindungsschicht
muster befindlichen Bereich ausgebildet ist, und
zwar durch um mindestens einen Trennabstand zwi
schen benachbarten unteren Verbindungsschicht
mustern erfolgende gleichmäßige Verkleinerung eines
verbleibenden oder Restbereichs, der durch Subtra
hieren eines Bereichs für das untere Verbindungs
schichtmuster von einem Bereich für das obere Ver
bindungsschichtmuster erhalten oder festgelegt
wird, wobei das Blindmuster dieselbe Ebene wie das
untere Verbindungsschichtmuster aufweist oder ein
nimmt, kein unteres Verbindungsschichtmuster auf
weist und neben dem unteren Verbindungsschicht
muster in einem vorbestimmten Abstand von diesem an
geordnet ist.
5. Anordnung nach Anspruch 4, dadurch gekennzeichnet,
daß das Blindmuster in einem Bereich ausgebildet
ist, der durch gleichmäßige Verkleinerung eines ver
bleibenden oder Restbereichs erhalten oder bestimmt
wird, welcher (seinerseits) durch Subtrahieren
eines Bereichs für das untere Verbindungsschicht
muster von einem Bereich für das untere Verbindungs
schichtmuster erhalten oder festgelegt wird, so daß
den unteren Verbindungsschichtmustern zugewandte
Seiten des Restbereichs in den Restbereich um einen
Trennabstand zwischen den benachbarten unteren Ver
bindungsschichtmustern zurückverlegt oder zurückver
setzt (backed into) sind, und daß den unteren Ver
bindungsschichtmustern nicht zugewandte Seiten in
den Restbereich um höchstens die Hälfte des Trennab
stands zwischen den benachbarten unteren Verbin
dungsschichtmustern zurückversetzt sind.
6. Verfahren zur Herstellung einer integrierten Halb
leiterschaltungsanordnung, dadurch gekennzeichnet,
daß ein unteres Verbindungsschichtmuster längs
erster paralleler Linien und ein (Hilfs- oder)
Blindmuster, die nicht elektrisch miteinander ver
bunden sind, auf einem Halbleitersubstrat ausgebil
det werden, auf dem unteren Verbindungsschicht
muster und dem Blindmuster eine Isolierschicht ge
formt wird und ein oberes, mit dem Blindmuster
nicht elektrisch verbundenes Verbindungsschicht
muster längs zweiter paralleler Linien, welche die
ersten parallelen Linien senkrecht schneiden, auf
der Isolierschicht erzeugt wird, wobei das Blind
muster in einem unterhalb des oberen Verbindungs
schichtmusters gelegenen Bereich ausgebildet wird,
in welchem die ersten parallelen Linien die zweiten
parallelen Linien senkrecht schneiden, und das
Blindmuster in derselben Ebene wie das untere Ver
bindungsschichtmuster liegt, kein unteres Verbin
dungsschichtmuster aufweist und neben dem unteren
Verbindungsschichtmuster mit einem vorbestimmten Ab
stand von diesem angeordnet ist.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
daß die ersten und zweiten parallelen Linien Gitter
linien sind.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
daß zwischen obersten Verbindungsschichtmustern an
dere bzw. weitere Blindmuster ausgebildet werden.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet,
daß Teile des Blindmusters in einem Bereich, in wel
chem die ersten parallelen Linien die zweiten pa
rallelen Linien senkrecht schneiden, ausgebildet
und dann diese Teile des Blindmusters miteinander
verbunden werden.
10. Verfahren zur Herstellung einer integrierten Halb
leiterschaltungsanordnung, dadurch gekennzeichnet,
daß ein unteres Verbindungsschichtmuster und ein
(Hilfs- oder) Blindmuster, die nicht elektrisch mit
einander verbunden sind, auf einem Halbleitersub
strat ausgebildet werden, auf diesen Mustern eine
Isolierschicht geformt wird und auf der Isolier
schicht ein mit dem Blindmuster nicht elektrisch
verbundenes Verbindungsschichtmuster erzeugt wird,
wobei das Blindmuster in einem unterhalb des oberen
Verbindungsschichtmusters gelegenen Bereich ausge
bildet wird, der durch um zumindest einen Trennab
stand zwischen benachbarten unteren Verbindungs
schichtmustern erfolgende gleichmäßige Verkleine
rung eines verbleibenden oder Restbereichs erhalten
oder bestimmt wird, welcher (seinerseits) durch Sub
trahieren eines Bereichs für das untere Verbindungs
schichtmuster von einem Bereich für das obere Ver
bindungsschichtmuster erhalten oder festgelegt
wird, wobei das Blindmuster in derselben Ebene wie
das untere Verbindungsschichtmuster liegt, kein un
teres Verbindungsmuster aufweist und neben diesem
in einem vorbestimmten Abstand von ihm angeordnet
ist.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet,
daß das Blindmuster in einem Bereich ausgebildet
wird, der durch gleichmäßige Verkleinerung eines
verbleibenden oder Restbereichs erhalten oder be
stimmt wird, welcher (seinerseits) durch Subtrahie
ren eines Bereichs für das untere Verbindungs
schichtmuster von einem Bereich für das obere Ver
bindungsschichtmuster erhalten oder festgelegt
wird, so daß den unteren Verbindungsschichtmustern
zugewandte Seiten des Restbereichs in den Restbe
reich um einen Trennabstand zwischen den benachbar
ten unteren Verbindungsschichtmustern zurückverlegt
oder zurückversetzt (backed into) sind, und daß den
unteren Verbindungsschichtmustern nicht zugewandte
Seite in den Restbereich um höchstens die Hälfte
des Trennabstands zwischen den benachbarten unteren
Verbindungsschichtmustern zurückversetzt sind.
12. Verfahren nach Anspruch 10, dadurch gekennzeichnet,
daß ein Ausbildungsbereich für das Blindmuster an
hand von Daten bestimmt wird, die durch Verknüpfen
von Daten, die wiederum durch Subtrahieren eines
Ausbildungsbereichs für das untere Verbindungs
schichtmuster von einem Ausbildungsbereich für das
obere Verbindungsschichtmuster und durch Ausführung
einer Größenverkleinerungsoperation eines durch die
Subtraktion erhaltenen (obtained) Restbereichs er
halten werden, und Musterdaten aus Daten für den
Ausbildungsbereich des oberen Verbindungsschicht
musters sowie Daten für den Ausbildungsbereich des
unteren Verbindungsschichtmusters durch Rechnerver
arbeitung erhalten werden.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63020306A JP2892352B2 (ja) | 1988-01-30 | 1988-01-30 | 半導体集積回路装置及びその配線パターンの設計方法 |
JP63065676A JP2695821B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3902693A1 true DE3902693A1 (de) | 1989-08-10 |
DE3902693C2 DE3902693C2 (de) | 1995-11-30 |
Family
ID=26357222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3902693A Expired - Lifetime DE3902693C2 (de) | 1988-01-30 | 1989-01-30 | Mehrebenenverdrahtung für eine integrierte Halbleiterschaltungsanordnung und Verfahren zur Herstellung von Mehrebenenverdrahtungen für integrierte Halbleiterschaltungsanordnungen |
Country Status (2)
Country | Link |
---|---|
US (1) | US5032890A (de) |
DE (1) | DE3902693C2 (de) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0410164A2 (de) * | 1989-07-24 | 1991-01-30 | International Business Machines Corporation | Orthogonale Linienstruktur vom "Floating"-Typ für X-Y-Leiterfläche |
EP0457449A1 (de) * | 1990-04-27 | 1991-11-21 | Fujitsu Limited | Halbleitereinrichtung mit Via-Loch und Herstellungsmethode |
DE4113775A1 (de) * | 1991-02-05 | 1992-08-13 | Samsung Electronics Co Ltd | Interschicht-kontaktstruktur einer halbleitervorrichtung und verfahren zu ihrer herstellung |
EP0567127A2 (de) * | 1992-04-22 | 1993-10-27 | Nec Corporation | Halbleitervorrichtung, die eine richtige Anordnung von Leitungsgruppen erlaubt |
WO1998031048A1 (en) * | 1996-10-10 | 1998-07-16 | Advanced Micro Devices, Inc. | Semiconductor manufacturing without undercutting conductive lines |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR930011462B1 (ko) * | 1990-11-23 | 1993-12-08 | 현대전자산업 주식회사 | 다층배선의 단차를 완화시키는 방법 |
KR930008894B1 (ko) * | 1991-09-19 | 1993-09-16 | 삼성전자 주식회사 | 반도체장치의 금속배선구조 |
JP2757647B2 (ja) * | 1992-01-27 | 1998-05-25 | 日本電気株式会社 | メッキ膜厚均一化方式 |
US5278105A (en) * | 1992-08-19 | 1994-01-11 | Intel Corporation | Semiconductor device with dummy features in active layers |
US5441915A (en) * | 1992-09-01 | 1995-08-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Process of fabrication planarized metallurgy structure for a semiconductor device |
JPH06326106A (ja) * | 1993-03-18 | 1994-11-25 | Sony Corp | ダミーパターンの形成方法 |
US5494853A (en) * | 1994-07-25 | 1996-02-27 | United Microelectronics Corporation | Method to solve holes in passivation by metal layout |
US5924006A (en) * | 1994-11-28 | 1999-07-13 | United Microelectronics Corp. | Trench surrounded metal pattern |
JP2701765B2 (ja) * | 1994-12-28 | 1998-01-21 | 日本電気株式会社 | 半導体装置の製造方法 |
US5915201A (en) * | 1995-11-22 | 1999-06-22 | United Microelectronics Corporation | Trench surrounded metal pattern |
KR100190365B1 (ko) * | 1996-04-26 | 1999-06-01 | 김영환 | 반도체 소자 제조를 위한 포토마스크 및 그 형성 방법 |
JPH1079559A (ja) * | 1996-09-04 | 1998-03-24 | Fuji Photo Optical Co Ltd | フレキシブルプリント基板のパターン構造 |
US5790417A (en) * | 1996-09-25 | 1998-08-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of automatic dummy layout generation |
JP3159108B2 (ja) * | 1997-03-27 | 2001-04-23 | ヤマハ株式会社 | 半導体装置とその製造方法 |
JPH1126533A (ja) * | 1997-07-04 | 1999-01-29 | Oki Electric Ind Co Ltd | 層間絶縁膜の膜厚測定方法 |
DE19825607C2 (de) * | 1998-06-08 | 2000-08-10 | Siemens Ag | Integrierte Halbleiterschaltung mit Füllstrukturen |
KR100272166B1 (ko) * | 1998-06-30 | 2000-11-15 | 윤종용 | 소자분리영역에 형성된 더미 도전층을 갖춘반도체소자 및 그제조방법 |
JP4484977B2 (ja) * | 1998-11-12 | 2010-06-16 | 株式会社ルネサステクノロジ | セルライブラリおよび半導体装置 |
US6262435B1 (en) * | 1998-12-01 | 2001-07-17 | Marina V. Plat | Etch bias distribution across semiconductor wafer |
US6150678A (en) * | 1999-02-11 | 2000-11-21 | Vanguard International Semiconductor Corporation | Method and pattern for avoiding micro-loading effect in an etching process |
KR20010009385A (ko) * | 1999-07-09 | 2001-02-05 | 김영환 | 반도체 장치의 금속배선 형성방법 |
US6251773B1 (en) | 1999-12-28 | 2001-06-26 | International Business Machines Corporation | Method of designing and structure for visual and electrical test of semiconductor devices |
JP3806016B2 (ja) * | 2000-11-30 | 2006-08-09 | 富士通株式会社 | 半導体集積回路 |
US6486066B2 (en) | 2001-02-02 | 2002-11-26 | Matrix Semiconductor, Inc. | Method of generating integrated circuit feature layout for improved chemical mechanical polishing |
US6750139B2 (en) * | 2001-12-12 | 2004-06-15 | Aurora Systems, Inc. | Dummy metal pattern method and apparatus |
US7231624B2 (en) * | 2002-11-19 | 2007-06-12 | Cadence Design Systems, Inc. | Method, system, and article of manufacture for implementing metal-fill with power or ground connection |
US20040098688A1 (en) * | 2002-11-19 | 2004-05-20 | Cadence Design Systems, Inc. | Method, system, and article of manufacture for implementing long wire metal-fill |
US7287324B2 (en) * | 2002-11-19 | 2007-10-30 | Cadence Design Systems, Inc. | Method, system, and article of manufacture for implementing metal-fill on an integrated circuit |
US7328419B2 (en) * | 2002-11-19 | 2008-02-05 | Cadence Design Systems, Inc. | Place and route tool that incorporates a metal-fill mechanism |
US7015582B2 (en) * | 2003-04-01 | 2006-03-21 | International Business Machines Corporation | Dummy metal fill shapes for improved reliability of hybrid oxide/low-k dielectrics |
US20050286052A1 (en) * | 2004-06-23 | 2005-12-29 | Kevin Huggins | Elongated features for improved alignment process integration |
US7694258B1 (en) * | 2005-08-01 | 2010-04-06 | Cadence Design Systems, Inc. | Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout |
US7709300B2 (en) * | 2006-10-06 | 2010-05-04 | International Business Machines Corporation | Structure and method for partitioned dummy fill shapes for reduced mask bias with alternating phase shift masks |
JP5032948B2 (ja) | 2006-11-14 | 2012-09-26 | エーエスエムエル マスクツールズ ビー.ブイ. | Dptプロセスで用いられるパターン分解を行うための方法、プログラムおよび装置 |
KR101395060B1 (ko) * | 2007-09-18 | 2014-05-15 | 삼성전자주식회사 | 라인 패턴들을 포함하는 반도체 소자 |
US7861208B2 (en) * | 2007-10-16 | 2010-12-28 | International Business Machines Corporation | Structure for partitioned dummy fill shapes for reduced mask bias with alternating phase shift masks |
KR20090041936A (ko) * | 2007-10-25 | 2009-04-29 | 주식회사 동부하이텍 | 반도체 소자의 금속 패드 |
US20100270061A1 (en) * | 2009-04-22 | 2010-10-28 | Qualcomm Incorporated | Floating Metal Elements in a Package Substrate |
CN103500746A (zh) * | 2013-09-29 | 2014-01-08 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
KR102446158B1 (ko) * | 2015-10-05 | 2022-09-22 | 삼성전자주식회사 | 마스크 및 이를 이용해서 형성된 반도체 장치의 금속 배선 |
KR102040292B1 (ko) * | 2016-07-28 | 2019-11-04 | 삼성에스디아이 주식회사 | 투명 도전체 및 이를 포함하는 디스플레이 장치 |
CN107238962A (zh) * | 2017-07-27 | 2017-10-10 | 京东方科技集团股份有限公司 | 一种显示基板的制作方法、显示基板及显示装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0026233A1 (de) * | 1979-02-27 | 1981-04-08 | Fujitsu Limited | Integrierte halbleiterschaltung und verdrahtungsverfahren dafür |
EP0061939A2 (de) * | 1981-03-31 | 1982-10-06 | Fujitsu Limited | Herstellung von Leitern für elektronische Anordnungen |
EP0206444A1 (de) * | 1985-02-20 | 1986-12-30 | Mitsubishi Denki Kabushiki Kaisha | Halbleiteranordnung mit Verbindung- und Isolierungsschichten |
DE3640363A1 (de) * | 1986-02-20 | 1987-08-27 | Toshiba Kawasaki Kk | Dynamischer mos-randomspeicher |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58213450A (ja) * | 1982-06-04 | 1983-12-12 | Toshiba Corp | 半導体装置の多層配線構造 |
JPS61276345A (ja) * | 1985-05-31 | 1986-12-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPS6392042A (ja) * | 1986-10-06 | 1988-04-22 | Nec Corp | 半導体装置の製造方法 |
US4949162A (en) * | 1987-06-05 | 1990-08-14 | Hitachi, Ltd. | Semiconductor integrated circuit with dummy pedestals |
-
1989
- 1989-01-30 US US07/302,960 patent/US5032890A/en not_active Expired - Lifetime
- 1989-01-30 DE DE3902693A patent/DE3902693C2/de not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0026233A1 (de) * | 1979-02-27 | 1981-04-08 | Fujitsu Limited | Integrierte halbleiterschaltung und verdrahtungsverfahren dafür |
EP0061939A2 (de) * | 1981-03-31 | 1982-10-06 | Fujitsu Limited | Herstellung von Leitern für elektronische Anordnungen |
EP0206444A1 (de) * | 1985-02-20 | 1986-12-30 | Mitsubishi Denki Kabushiki Kaisha | Halbleiteranordnung mit Verbindung- und Isolierungsschichten |
DE3640363A1 (de) * | 1986-02-20 | 1987-08-27 | Toshiba Kawasaki Kk | Dynamischer mos-randomspeicher |
Non-Patent Citations (2)
Title |
---|
Singh, B. et.al.: Deposition of planarized dielectric layers by biased sputter deposition. In: J. Vac. Sci. Technol. B5(2), März/April 1987, S. 567-574 * |
Smith, W.R. et.al.: A "Missing Neighbor Model" for Capacitive Loading in VLSI Interconnect Channels. In: IEEE Journal of Solid-State Circuits Bd. SC-22, Nr. 4, Aug. 1987, S. 553-557 * |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0410164A2 (de) * | 1989-07-24 | 1991-01-30 | International Business Machines Corporation | Orthogonale Linienstruktur vom "Floating"-Typ für X-Y-Leiterfläche |
EP0410164A3 (en) * | 1989-07-24 | 1991-06-05 | International Business Machines Corporation | Floating orthogonal line structure for x-y wiring planes |
EP0457449A1 (de) * | 1990-04-27 | 1991-11-21 | Fujitsu Limited | Halbleitereinrichtung mit Via-Loch und Herstellungsmethode |
DE4113775A1 (de) * | 1991-02-05 | 1992-08-13 | Samsung Electronics Co Ltd | Interschicht-kontaktstruktur einer halbleitervorrichtung und verfahren zu ihrer herstellung |
EP0567127A2 (de) * | 1992-04-22 | 1993-10-27 | Nec Corporation | Halbleitervorrichtung, die eine richtige Anordnung von Leitungsgruppen erlaubt |
EP0567127A3 (de) * | 1992-04-22 | 1994-01-05 | Nec Corp | |
WO1998031048A1 (en) * | 1996-10-10 | 1998-07-16 | Advanced Micro Devices, Inc. | Semiconductor manufacturing without undercutting conductive lines |
Also Published As
Publication number | Publication date |
---|---|
DE3902693C2 (de) | 1995-11-30 |
US5032890A (en) | 1991-07-16 |
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Publication | Publication Date | Title |
---|---|---|
DE3902693C2 (de) | Mehrebenenverdrahtung für eine integrierte Halbleiterschaltungsanordnung und Verfahren zur Herstellung von Mehrebenenverdrahtungen für integrierte Halbleiterschaltungsanordnungen | |
DE10256346B4 (de) | Halbleiterbauelement mit MIM-Kondensator und Zwischenverbindung und Herstellungsverfahren dafür | |
DE102005038219B4 (de) | Integrierte Schaltungsanordnung mit Kondensator in einer Leitbahnlage und Verfahren zum Herstellen derselben | |
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DE3810486C2 (de) | ||
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