DE3886871T2

DE3886871T2 - Verfahren zur Herstellung eines Feldeffekttransistors mit Übergangsgatter.

Info

Publication number: DE3886871T2
Application number: DE3886871T
Authority: DE
Inventors: Kazuhiko C O Patent Divi Inoue
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-10-08
Filing date: 1988-10-07
Publication date: 1994-06-09
Anticipated expiration: 2008-10-08
Also published as: EP0311109A2; JPH0543291B2; DE3886871D1; EP0311109A3; EP0311109B1; US4895811A; JPH0195564A

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, mit den Schritten:
Implantieren von Si-Ionen in ein Verbindungshalbleitersubstrat der III-V-Gruppe und Bilden einer ersten Ionenimplantationsschicht vom N-Typ auf einer Hauptoberflächenschicht des Substrats;
Bilden eines ersten Isolierfilms auf der Oberfläche des Substrats;
Bilden eines zweiten Isolierfilms mit einem Öffnungsabschnitt auf dem ersten Isolierfilm; Bilden eines Öffnungsabschnittes in dem ersten Isolierfilm mittels selektiven Ätzens unter Verwendung des zweiten Isolierfilms als Maske;
Implantieren von Zn-Ionen in die erste Ionenimplantationsschicht durch den Öffnungsabschnitt des zweiten Isolierfilms und Bilden einer zweiten Ionenimplantationsschicht vom P-Typ in einer Oberflächenschicht davon;
Bilden auf der Hauptoberflache der Struktur, während der zweite Isolierfilm verbleibt, Leiterschichten, in welchen wenigstens eine Schicht davon, die das Halbleitersubstrat kontaktiert, entweder eine hochschmelzende Metallschicht oder eine ein hochschmelzendes Metall enthaltende Schicht ist;
Entfernen des zweiten Isolierfilms, um den darauf gebildeten Leiterschichtabschnitt zu entfernen, wodurch eine Elektrode gebildet wird, so daß nur der in dem öffnungsabschnitt des zweiten Isolierfilms und auf dem Substrat gebildete Leiterschichtabschnitt verbleibt; und Wärmebehandeln der Struktur, um die ersten und zweiten Ionenimplantationsschichten zu aktivieren.
Solch ein Verfahren ist aus JP-A-57 178 374 bekannt.
Ein bekanntes Beispiel einer Feldeffekt-Halbleitervorrichtung, welche einen Verbindungshalbleiter der III-V-Gruppe als Substrat verwendet, ist ein GaAsFET (GaAs-Feldeffekt-Transistor). Beispiele des GaAsFET sind ein MES (Metallhalbleiter), FET und ein J-FET (Junction-Typ). Ein sogenannter MES-Typ, welcher ein Schottky-Barrierengate verwendet, ist weit verbreitet, weil sein Herstellungsprozeß einfach ist.
Die Übergangsbarrierenhöhe ΦB des J-FET beträgt ein Volt oder mehr. Deshalb kann für einen J-FET vom Normal-AUS-Typ ein ausreichender Betriebsspielraum erhalten werden. Außerdem kann, weil entweder ein N- oder P-Kanal durch Auswählen einer zu ionenimplantierenden Verunreinigung hergestellt werden kann, ein komplementärer Schaltkreis angeordnet werden.
Der Typ des J-FET variiert in Übereinstimmung mit einem Bildungstyp eines Gategebietes. Das heißt, es gibt eine Vielzahl von Typen für den J-FET, wie etwa den Diffusionsübergangstyp (diffusion junction), einen Ionenimplantations-Übergangstyp (ion-implantation junction) und einen epitaxialen Aufwachs-Übergangstyp (epitaxial growth junction). In jedem der obigen Typen ist es jedoch schwierig, einen Gateabschnitt mit einem Mikromuster zu versehen, verglichen mit dem MES-Typ, und eine Mikromustertechnik ist für den J-FET noch nicht entwickelt worden. Das heißt, in einer herkömmlichen Technik wird ein Gategebiet in einem Halbleitersubstrat gebildet und dann wird eine Gateelektrode auf dem Gategebiet mittels Maskenausrichtung positioniert. Danach wird die Gateelektrode mittels eines Abhebeverfahrens oder Ätzen gebildet. Alternativ wird die Gateelektrode nicht direkt auf dem Gategebiet gebildet, sondern auf einem elektrisch mit dem Gategebiet verbundenen Gebiet. In diesem Fall ist das Gategebiet klein, weil die wechselseitige Konduktanz gm als ein Funktionsfaktor einer Halbleitervorrichtung proportional zu W (Kanalbreite)/L (Kanallänge) ist und deshalb muß W vergrößert und L verkleinert werden, um den Wert von gm zu erhöhen. Weil das Gategebiet klein ist, ist es für gegenwärtige Techniken sehr schwierig, die Gateelektrode stabil auf dem kleinen Gebiet mit hoher Genauigkeit mittels Maskenausrichtung zu Positionieren, was in einer sehr geringen Ausbeute resultiert. Zusätzlich wird, wenn die Gateelektrode auf dem elektrisch mit dem Gategebiet verbundenen Gebiet gebildet wird, ein Gatewiderstand um einen Widerstand dieses Gebietes erhöht. Aus diesem Grund wird mit erhöhter Betriebsfrequenz ein Rauschfaktor (NF) größer und eine Verstärkung kleiner. Deshalb ist dieses Verfahren als Verfahren zum Herstellen eines Gateabschnittes eines Hochfrequenz-FETs nicht zu bevorzugen.
Wie oben beschrieben, ist in dem Verfahren des Positionierens einer Gateelektrode bezüglich eines Gategebietes mittels Maskenausrichtung die Herstellungsausbeute sehr gering. Im Verfahren des Verbindens einer Gateelektrode mit einem Gategebiet durch ein mit dem Gategebiet verbundenes Gebiet wird die Hochfrequenzfunktion schlechter.
Die vorliegende Erfindung wurde unter Berücksichtigung der obigen Situation gemacht und hat als Aufgabe, ein Verfahren zum Herstellen einer Halbleitervorrichtung vorzusehen, welches stabil eine Gateelektrode bezüglich eines schmalen Gategebietes mit hoher Genauigkeit positionieren und eine für Hochfrequenzanwendungen geeignete Halbleitervorrichtung herstellen kann.
Gemäß der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung vorgesehen, mit den Schritten:
Implantieren von Si-Ionen in ein Verbindungshalbleitersubstrat der III-V-Gruppe und Bilden einer ersten Ionenimplantationsschicht vom N-Typ auf einer Hauptoberflächenschicht des Substrats;
Bilden eines ersten Isolierfilms auf der Hauptoberfläche des Substrats;
Bilden eines zweiten Isolierfilms mit einem Öffnungsabschnitt auf dem ersten Isolierfilm;
Bilden eines Öffnungsabschnittes in dem ersten Isolierfilm durch selektives isotropes Ätzen unter Verwendung des zweiten Isolierfilms als Maske;
Implantieren von Zn-Ionen in die erste Ionenimplantationsschicht durch den Öffnungsabschnitt des zweiten Isolierfilms und Bilden einer zweiten Ionenimplantationsschicht vom P-Typ in einer Oberflächenschicht davon;
Bilden auf der Hauptoberfläche der Struktur, während der zweite Isolierfilm verbleibt, Leiterschichten, in welchen wenigstens eine Schicht davon, welche das Halbleitersubstrat kontaktiert, entweder eine hochschmelzende Metallschicht oder eine Schicht, welche ein hochschmelzendes Metall erhält, ist;
Entfernen des zweiten Isolierfilms, um den darauf gebildeten Leiterschichtabschnitt zu entfernen, so daß nur der in dem Öffnungsabschnitt des zweiten Isolierfilms freiliegende, und auf dem Substrat gebildete Leiterschichtabschnitt verbleibt, wodurch eine Elektrode gebildet wird, welche nicht vollständig den von dem Öffnungsabschnitt der ersten Isolierschicht freigelegten Abschnitt des Substrats bedeckt;
Implantieren von Zn-Verunreinigungsionen in die erste Ionenimplantationsschicht unter Verwendung der Elektrode und des ersten Isolierfilms als Masken; und
Wärmebehandeln der Struktur, um die ersten und zweiten Ionenimplantationsschichten zu aktivieren.
Gemäß den Verfahren der vorliegenden Erfindung kann der als eine Maske während einer Ionenimplantation zum Bilden des Gategebietes verwendete Isolierfilm als eine Maske zum Sputtern des Gateelektrodenmaterials verwendet werden. Deshalb kann die Gateelektrode in Selbstausrichtung mit dem Gategebiet gebildet werden.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, welche zeigen:
Fig. 1A bis 1F sind Schnittansichten, welche die Strukturen der in Herstellungsschritten eines bekannten Verfahrens gebildeten Vorrichtung zeigen; und
Fig. 2A bis 2G sind Schnittansichten, welche die Strukturen der in Herstellungsschritten eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gebildeten Vorrichtung zeigen.
Ausführungsbeispiele der vorliegenden Erfindung werden detailliert im folgenden unter Bezug auf die begleitenden Zeichnungen beschrieben.
Fig. 1A bis 1F sind Schnittansichten, welche die Strukturen der in Herstellungsschritten gemäß einem bekannten Verfahren zum Herstellen eines Ionenimplantations-J-FETS (junction type field effect transistor) gebildeten Vorrichtung zeigen.

Verfahren 1 (Fig. 1A)

Si wird selektiv in eine Hauptoberfläche eines GaAs-Substrats 10 ionenimplantiert. Zu dieser Zeit wird Ionenimplantation in zukünftigen Source- und Drain-Bildungsgebieten unter den Bedingungen durchgeführt, daß eine Beschleunigungsspannung Vac 180 KeV beträgt und die Dosierung Qd gleich 5 · 10¹³/cm² ist, wodurch Ionenimplantationsschichten 11 und 12 gebildet werden. Zusätzlich wird Ionenimplantation in einem zukünftigen Kanalbildungsgebiet unter den Bedingungen durchgeführt, daß die Beschleunigungsspannung Vac gleich 100 KeV und die Dosierung Qd gleich 3 · 10¹²/cm² ist, wodurch eine Ionenimplantationsschicht 13 gebildet wird.

Verfahren 2 (Fig. 1B)

Ein SiO&sub2;-Film 14 wird auf der gesamten Hauptoberfläche von Substrat 10 mit einer Dicke von 100 nm (5000 Å) mittels CVD (chemical vapor deposition) gebildet, und ein Fotoresistfilm 16 mit einem Öffnungsabschnitt 15 an einer Position entsprechend einem Gategebiet wird auf dem SiO&sub2;-Film 14 gebildet. Dann wird der Film 14 mittels einer isotropen Ätztechnik unter Verwendung von Film 16 als Maske und einer NH&sub4;F-Lösung geätzt, wodurch ein Öffnungsabschnitt 17 im Film 14 gebildet wird. Danach wird Zn&spplus; in Schicht 13 ionenimplantiert durch Öffnungsabschnitte 15 und 17 unter den Bedingungen, daß die Beschleunigungsspannung Vac gleich 80 KeV und die Dosierung Qd gleich 1 · 10¹&sup5;/cm² ist, wodurch eine Ionenimplantationsschicht 18 in Schicht 13 gebildet wird.

Verfahren 3 (Fig. 1C

Eine Leiterschicht 19 wird auf der gesamten Hauptoberfläche der Struktur der Vorrichtung gebildet. Die Leiterschicht 19 umfaßt eine 100 nm (1000 Å) dicke untere TiW-Schicht und eine 500 nm (5000 Å) dicke obere Au-Schicht, welche mittels eines Sputterverfahrens in einer Ar-Gasatmosphäre gebildet werden. Die TiW-Schicht wird auf Film 16 gebildet, und die Au-Schicht wird auf der TiW-Schicht gebildet. Zu dieser Zeit werden TiW und Au auf Schicht 13 durch den Öffnungsabschnitt 15 des Films 16 und den öffnungsabschnitt 17 des Films 14 gesputtert, wodurch eine Leiterschicht 19A auf der Schicht 13 gebildet wird. Es können andere Materialien als TiW und Au verwendet werden, solange ein zwischen der auf den Materialien gebildeten Schicht und dem Gategebiet gebildeter Ohm'scher Kontakt nicht verschlechtert wird, selbst wenn die Schichten im folgenden Schritt wärmebehandelt werden. Beispielsweise kann eine einzelne Schicht, welche ein hochschmelzendes Metall enthält, wie etwa eine WN-Schicht oder eine WSi-Schicht verwendet werden. Alternativ kann eine Zweischichtstruktur mit einer unteren WN-Schicht, welche das GaAs-Substrat 10 kontaktiert, und eine obere Au-Schicht hat, verwendet werden. Das heißt, irgendeine Art von Schicht kann anstelle der obigen Schicht dieses Ausführungsbeispiels verwendet werden, solange wie die das Substrat 10 kontaktierende Schicht aus einem hochschmelzenden Metall hergestellt ist.

Verfahren 4 (Fig. 1D)

Mittels Entfernen des Films 16 wird die auf dem Film 16 gebildete Schicht 19 gleichzeitig entfernt. Das heißt, die Schicht 19 wird mittels eines sogenannten Abhebeverfahrens (lift off) entfernt. Als Ergebnis verbleibt nur die Schicht 19A auf der Schicht 13, um die Gateelektrode 20 zu bilden.

Verfahren 5 (Fig. 1E)

Nachdem der Film 14 entfernt ist, wird ein PSG-Film 21 mittels des CVD-Verfahrens auf der gesamten Hauptoberfläche der Struktur mit einer Dicke von 500 nm (5000 Å) gebildet. Danach wird die Struktur 15 Minuten in Ar-Gas bei 800ºC wärmebehandelt, um die ionenimplantierte Verunreinigung zu aktivieren, wodurch Source- und Draingebiete 22 und 23 vom N&spplus;-Typ, ein N-Typ-Kanalgebiet 24 und ein Gategebiet 25 vom P-Typ gebildet werden. Mittels dieses Wärmebehandlungsprozesses wird die Elektrode 20 in Ohmschem Kontakt mit dem Gebiet 25 gebildet.

Verfahren 6 (Fig. 1F)

Öffnungen werden im Film 21 an Positionen entsprechend den Gebieten 22 und 23 gebildet, um mit den Gebieten 22 und 23 zu kommunizieren. Source- und Drainanschlußelektroden 26 und 27, die jeweils einen 200 nm (2000 Å) dicken unteren AuGe-Film, welcher 5% Germanium enthält und einen 100 nm (1000 Å) dicken oberen Au-Film umfassen, werden in den Öffnungen des Films 21 beispielsweise mittels eines Abhebeverfahrens gebildet. Danach wird die Struktur bei 400ºC für drei Minuten wärmebehandelt, um einen Ohm'schen Kontakt zwischen dem Sourcegebiet 22 und der Source-Anschlußelektrode 26, und einen Ohm'schen Kontakt zwischen dem Draingebiet 23 und der Drain-Anschlußelektrode 27 zu bilden. Nach diesem Wärmebehandlungsprozeß werden Source- und Drainelektroden 28 und 29 auf den Source- bzw. Drain-Anschlußelektroden 26 und 27 gebildet, beispielsweise mittels eines Abhebeverfahrens. Source- und Drainelektroden 28 und 29 können eine überlagerte, aus einer Ti-Schicht - Pt-Schicht
- Au-Schicht gebildete Struktur sein. In dieser Weise wird der J-FET fertiggestellt.
In dem mittels solch eines Verfahrens hergestellten FET ist die Gateelektrode 20 in direktem Kontakt mit dem Gategebiet 25. Deshalb kann ein Gatewiderstand ausreichend reduziert werden, und ein Rauschfaktor und eine Verstärkung bei hoher Frequenz wird nicht verschlechtert. Weil das Gategebiet 25 und die Gateelektrode 20 durch den Öffnungsabschnitt 15 im Fotoresistfilm 16 mittels Ionenimplantation und Sputtern gebildet sind, sind das Gategebiet 25 und die Gateelektrode 20 in Selbstausrichtung miteinander. Aus diesem Grund wird selbst, wenn das Gebiet 25 gebildet ist, eine kleine Fläche zu belegen, zwischen dem Gebiet 25 und der Elektrode 20 eine positionsmäßige Abweichung nicht erzeugt, was in einer hohen Herstellungsausbeute resultiert.
In dem obigen Verfahren wird, nachdem die Gateelektrode 20 gebildet worden ist, die Struktur wärmebehandelt, um Source- und Draingebiete 22 und 23, und Kanal- und Gategebiete 24 und 25 zu bilden. Während dieses Wärmebehandlungsverfahrens wird die Verunreinigung in der Ionenimplantationsschicht 18 aktiviert und das Gategebiet 25 gebildet, um sich in der lateralen Richtung zu erstrecken. Weil sich das Gebiet 25 in der lateralen Richtung erstreckt, ist es nahezu unmöglich, daß die Gateelektrode 20 das Kanalgebiet 24 kontaktiert.
Fig. 2A bis 2G sind Schnittansichten der in Herstellungsschritten gemäß einem Ausführungsbeispiel gebildeten Strukturen, in welchem die vorliegende Erfindung auf ein Verfahren zum Herstellen eines Ionenimplantations-J-FET (junction type field effect transistor) angewendet wird.

Verfahren 1 (Fig. 2A)

Si wird selektiv in eine Hauptoberfläche des GaAs-Substrats 10 ionenimplantiert. Zu dieser Zeit wird Ionenimplantation in zukünftigen Source- und Drain-Bildungsgebieten unter den Bedingungen durchgeführt, daß die Beschleunigungsspannung Vac gleich 180 KeV und die Dosierung Qd gleich 5 · 10¹³/cm² wodurch Ionenimplantationsschichten 11 und 12 gebildet werden. Zusätzlich wird Ionenimplantation in einem zukünftigen Kanalbildungsgebiet unter den Bedingungen durchgeführt, daß die Beschleunigungsspannung Vac gleich 100 KeV und die Dosierung Qd gleich 3 · 10¹²/cm² ist, wodurch eine Ionenimplantationsschicht 13 gebildet wird.

Verfahren 2 (Fig. 2B)

Ein SiO&sub2;-Film 14 wird mittels eines CVD-Verfahrens (chemical vapor deposition) auf der gesamten Hauptoberfläche des Substrats 10 mit einer Dicke von 500 nm (5000 Å) gebildet, und ein Fotoresistfilm 16 mit einem Öffnungsabschnitt 15 an einer Position entsprechend einem Gategebiet wird darauf gebildet. Dann wird der Film 14 mittels einer isotropen Ätztechnik unter Verwendung von Film 16 als Maske und einer NH&sub4;F-Lösung geätzt, wodurch ein Öffnungsabschnitt 17 in Film 14 gebildet wird. Danach wird Zn+ in die Schicht 13 durch die Öffnungsabschnitte 15 und 17 unter den Bedingungen ionenimplantiert, daß die Beschleunigungsspannung Vac gleich 80 KeV und die Dosierung Qd gleich 1 · 10¹&sup5;/cm² ist, wodurch eine Ionenimplantationsschicht 18 in Schicht 13 gebildet wird.

Verfahren 3 (Fig. 2C)

Eine Leitschicht 19 wird auf der gesamten Hauptoberfläche der Struktur der Vorrichtung gebildet. Die Leitschicht 19 umfaßt eine 100 nm (1000 Å) dicke untere TiW-Schicht und eine 500 nm (5000 Å) dicke obere Au-Schicht, welche mittels einer Sputtertechnik in einer Ar-Gasatmosphäre gebildet werden. Die TiW-Schicht ist auf Film 16 gebildet, und die Au-Schicht ist auf der TiW-Schicht gebildet. Zu dieser Zeit werden TiW und Au auf Schicht 13 durch den Öffnungsabschnitt 15 des Films 16 gesputtert, und durch den Öffnungsabschnitt 17 auf Film 14, wodurch eine Leiterschicht 19A auf Schicht 13 gebildet wird. Es können andere Materialien als TiW und Au verwendet werden, solange wie ein Ohmscher Kontakt zwischen der von den Materialien gebildeten Schicht und dem Gategebiet nicht verschlechtert wird, selbst wenn die Schichten in dem folgenden Schritt wärmebehandelt werden. Beispielsweise kann eine einzelne Schicht, welche ein hochschmelzendes Metall enthält, wie etwa eine WN-Schicht oder eine WSi-Schicht, verwendet werden. Alternativ kann eine Doppelschichtstruktur einer unteren WN-Schicht, welche mit dem GaAs-Substrat 10 in Kontakt ist, und einer oberen Au-Schicht verwendet werden. Das heißt, irgendeine Art von Schicht kann anstelle der obigen Schicht dieses Ausführungsbeispiels verwendet werden, solange wie die das Substrat 10 kontaktierende Schicht aus einem hochschmelzenden Metall gebildet ist.

Verfahren 4 (Fig. 2D)

Mittels Entfernen des Films 16 wird gleichzeitig die auf dem Film 16 gebildete Schicht 19 entfernt. Das heißt, die Schicht 19 wird mittels eines sogenannten Abhebeverfahrens entfernt. Als Ergebnis verbleibt nur die auf Schicht 13 gebildete Schicht 19A, um die Gateelektrode 20 zu bilden.

Verfahren 5 (Fig. 2E)

Zn&spplus; wird wieder in das Substrat 10 ionenimplantiert unter Verwendung von Film 14 und Elektrode 20 als Masken unter den Bedingungen, daß die Beschleunigungsspannung Vac gleich 80 KeV und die Dosierung Qd gleich 1 · 10¹&sup5;/cm² ist, wodurch die Schicht 18 vergrößert wird.

Verfahren 6 (Fig. 2F)

Nachdem der Film 14 entfernt ist, wird ein PSG-Film 21 mittels des CVD-Verfahrens auf der gesamten Hauptoberfläche der Struktur mit einer Dicke von 500 nm (5000 Å) gebildet. Danach wird die Struktur in Ar-Gas bei 800ºC für 15 Minuten wärmebehandelt, um die ionenimplantierte Verunreinigung zu aktivieren, wodurch Source- und Draingebiete 22 vom N&spplus;-Typ, ein Kanalgebiet 24 vom N-Typ und ein Gategebiet 25 vom P-Typ gebildet werden. Mittels dieses Wärmebehandlungsprozesses wird eine Elektrode 20 in Ohm'schem Kontakt mit dem Gebiet 25 gebildet.

Verfahren 7 (Fig. 2)

Öffnungen werden in Film 21 an Positionen entsprechend den Gebieten 22 und 23 gebildet, um mit den Gebieten 22 und 23 zu kommunizieren. Source- und Drain-Anschlußelektroden 26 und 27, die jeweils einen 200 nm (2000 Å) dicken, unteren AuGe-Film, welcher 5% Ge enthält, und einen 100 nm (1000 Å) dicken oberen Au-Film umfassen, werden in den Öffnungen des Films 21 beispielsweise mittels eines Abhebeverfahrens gebildet. Danach wird die Struktur bei 400ºC für drei Minuten wärmebehandelt, um einen Ohm'schen Kontakt zwischen dem Sourcegebiet 22 und der Source-Anschlußelektrode 26 und einen Ohm'schen Kontakt zwischen dem Draingebiet 23 und der Drain-Anschlußelektrode 27 zu bilden. Nach diesem Wärmebehandlungsprozeß werden Source- und Drainelektroden 28 und 29 auf den Source- bzw. Drain-Anschlußelektroden 26 bzw. 27 gebildet, beispielsweise mittels eines Abhebeverfahrens. Source- und Drainelektroden 28 und 29 können eine überlagerte, aus einer Ti-Schicht - Pt-Schicht
- Au-Schicht gebildete Struktur sein. Auf diese Weise wird der J-FET fertiggestellt.
In dem mit dem Verfahren gemäß diesem Ausführungsbeispiel hergestellten FET kontaktiert die Gateelektrode 20 direkt das Gategebiet 25. Deshalb kann ein Gatewiderstand ausreichend reduziert werden, und ein Rauschfaktor und eine Verstärkung bei hoher Frequenz wird nicht verschlechtert. Weil zusätzlich das Gategebiet 25 und die Gateelektrode 20 durch einen Öffnungsabschnitt 15 im Fotoresistfilm 16 gebildet sind, mittels Ionenimplantation und Sputtern, sind das Gategebiet 25 und die Gateelektrode 20 in Selbstausrichtung miteinander. Deshalb wird selbst, wenn das Gebiet 25 gebildet ist, ein kleines Gebiet zu belegen, eine positionsmäßige Abweichung zwischen dem Gebiet 25 und der Elektrode 20 nicht erzeugt, was in einer hohen Herstellungsausbeute resultiert.
In diesem Ausführungsbeispiel wird Verfahren 5, beschrieben unter Bezug auf Fig. 2E, dem oben unter Bezug auf Fig. 1A bis 1F beschriebenen Verfahren hinzugefügt. Das heißt, nachdem die Gateelektrode 20 in Verfahren 4 (Fig. 2D) gebildet ist, wird wieder Zn+ in das Substrat 10 unter Verwendung von Film 14 und Elektrode 20 als Masken in Verfahren 5 (Fig. 2E) unter den Bedingungen ionenimplantiert, daß die Beschleunigungsspannung Vac gleich 80 KeV und die Dosierung Qd gleich 1 · 10¹&sup5;/cm² ist. Deshalb ist die Schicht 18, welche als Gategebiet 25 dienen soll, größer als die in dem in Fig. 1A bis 1E gezeigten Verfahren. Weil das Gebiet 25 in der lateralen Richtung bezüglich der Elektrode 20 vergrößert ist, wird verhindert, daß die Elektrode 20 das Kanalgebiet 24 kontaktiert.
Das heißt, die Leiterschicht 19A, welche die Gateelektrode 20 bildet, wird mittels eines Sputterverfahrens gebildet. Zu dieser Zeit kann, weil eine Sputterrichtung eines Leitschichtmaterials um einen eingestellten Winkelbereich eines Targets versetzt ist, die Schicht 19A gebildet sein, größer zu sein als eine vorbestimmte Größe, obwohl dieses sehr selten ist. Selbst in diesem Fall wird gemäß dem in Fig. 2A bis 2G gezeigten Ausführungsbeispiel verhindert, daß die Gateelektrode 20 das Kanalgebiet 24 kontaktiert, weil das Gategebiet 25 in der lateralen Richtung bezüglich der Elektrode 20 vergrößert ist.
Wie oben beschrieben worden ist, kann gemäß der vorliegenden Erfindung ein FET hergestellt werden, in welchem eine Gateelektrode bezüglich eines kleinen Gategebietes mit hoher Genauigkeit positioniert werden kann, und welcher für Hochfrequenzanwendungen geeignet ist.

Claims

1. Verfahren zum Herstellen einer Halbleitervorrichtung, mit den Schritten:

Implantieren von Si-Ionen in ein Verbindungshalbleitersubstrat (10) der III-V-Gruppe, und Bilden einer ersten Ionenimplantationsschicht (11 bis 13) vom N-Typ auf einer Hauptoberflächenschicht des Substrats;

Bilden eines ersten Isolierfilms (14) auf der Hauptoberfläche des Substrats;

Bilden eines zweiten Isolierfilms (16) mit einem Öffnungsabschnitt (15) auf dem ersten Isolierfilm; Bilden eines Öffnungsabschnittes (17) in dem ersten Isolierfilm mittels selektivem isotropen Ätzen unter Verwendung des zweiten Isolierfilms als Maske;

Implantieren von Zn-Ionen in die erste Ionenimplantationsschicht durch den Öffnungsabschnitt des zweiten Isolierfilms, und Bilden einer zweiten Ionenimplantationsschicht (18) vom P-Typ in einer Oberflächenschicht davon;

Bilden, auf der Hauptoberfläche der Struktur, während der zweite Isolierfilm verbleibt, Leiterschichten (19, 19A), in welchen wenigstens eine Schicht davon, die das Halbleitersubstrat kontaktiert, entweder eine hochschmelzende Metallschicht oder eine Schicht, welche ein hochschmelzendes Metall enthält, ist; Entfernen des zweiten Isolierfilms, um den darauf gebildeten Leiterschichtabschnitt (19) zu entfernen, so daß nur der in dem Öffnungsabschnitt des zweiten Isolierfilms frei liegende und auf dem Substrat gebildete Leiterschichtabschnitt (19A) verbleibt, wodurch eine Elektrode (20) gebildet wird, welche nicht vollständig den durch den Öffnungsabschnitt (17) der ersten Isolierschicht frei liegenden Abschnitt des Substrats bedeckt;

Implantieren von Zn-Verunreinigungsionen in der ersten Ionenimplantationsschicht (13) unter Verwendung der Elektrode (20) und des ersten Isolierfilms (14) als Masken; und

Wärmebehandeln der Struktur, um die ersten und zweiten Ionenimplantationsschichten zu aktivieren.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Implantierens von Si-Verunreinigungsionen in das Substrat (10), um die erste Ionenimplantationsschicht (11 bis 13) auf der Hauptoberflächenschicht des Substrats zu bilden, mittels Implantieren der Verunreinigungsionen zweimal mit verschiedenen Beschleunigungsenergien und Dosierungen durchgeführt wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Verfahrens des Bildens des Öffnungsabschnittes (17) in dem ersten Isolierfilm (14) mittels isotropen Ätzens durchgeführt wird.

4. Verfahren gemäß einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Schritt des Aufbringens der Leiterschicht (19, 19A) mittels Sputtern durchgeführt wird.

5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der zweite Isolierfilm (16) einen fotoempfindlichen Harzfilm umfaßt.