DE3031708A1 - Verfahren zum herstellen von feldeffekttransistoren - Google Patents
Verfahren zum herstellen von feldeffekttransistorenInfo
- Publication number
- DE3031708A1 DE3031708A1 DE19803031708 DE3031708A DE3031708A1 DE 3031708 A1 DE3031708 A1 DE 3031708A1 DE 19803031708 DE19803031708 DE 19803031708 DE 3031708 A DE3031708 A DE 3031708A DE 3031708 A1 DE3031708 A1 DE 3031708A1
- Authority
- DE
- Germany
- Prior art keywords
- areas
- polysilicon layer
- layer
- polysilicon
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 230000005669 field effect Effects 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 41
- 229920005591 polysilicon Polymers 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 8
- 239000011241 protective layer Substances 0.000 claims 3
- 229910000676 Si alloy Inorganic materials 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910021339 platinum silicide Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910020169 SiOa Inorganic materials 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/02—Contacts, special
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/147—Silicides
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
Int. Az.: Case 1394 13. August 1980
Hewlett-Packard Company
VERFAHREN ZUM HERSTELLEN VON FELDEFFEKTTRANSISTOREN,
Bei der Herstellung von Halbleiterstrukturen des MOS-Typs,
speziell solcher mit kleinen Abmessungen für integrierte Schaltungen, ist es ein schwieriges Problem, elektrische Kontakte zu
Source, Drain und Gate herzustellen. Nach dem Stand der Technik ist es bekannt, über den zu kontaktierenden Source-, Drain-
und Gate-Bereichen eine Oxidschicht zu bilden, die maskiert und in den Kontaktbereichen weggeätzt wird. Auf die darunterliegenden,
durch das Ätzen freigelegten Source-, Drain- und Gate-Bereiche wird dann Metall aufgebracht, welches zur elektrischen
Verbindung zu diesen Bereichen dient. Nach dem Stand der Technik ist es üblich, die Ätzung als chemische Naß-Ätzung oder als
Plasma-Ätzung auszuführen. Es hat sich jedoch herausgestellt, daß die chemische Naß-Ätzung zu starker Unterschneidung führt,
wodurch übergroße Kontaktfenster entstehen- die die Erzielung einer kleinen Kontaktfläche schwierig machen. Außerdem erhöht
das Unterschneiden die Wahrscheinlichkeit eines Kurzschlusses
zwischen den Source-, Drain- und Gate-Ans-:Müssen. Auch die
Plasma-Ätzung zeigt eine Reihe von Schwierigkeitenä z.B. eine
niedrige Ätzgeschwindigkeit für SiO23 eine unzureichende Ätzgeschwindigkeitsdifferenz
zv/i sehen SiO2 und dem darunterliegenden
Silizium, sowie die Erzeugung ven extrem steilen Wänden im geätzten Oxid. Dadurch entstehen ernsthafte Schwierigkeiten
beim nachfolgenden Aufbringen von Metall.
Aus IBM Technical Disclosure Bulletin, Band 219 Nr. 9, Februar
1979 ist ein Verfahren zur Herstellung von Feldeffekttransistoren bekannt, bei welchem mehrere Nitrid- und Oxidschichten
während des Herstellungsvorgangs dazu benutzt werden, sich
selbst ausrichtende Metal Ikontakte zu sowohl den diffundierten
130020/OS97
BAD ORIGINAL
303170
Int. Az.: Case 1394
Hewlett-Packard Company - 4 -
Bereichen im Substrat als auch den Polysilizium-Gates in der
Oberfläche des Bauelements zu erzielen.
Der Erfindung gemäß Anspruch 1 liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen von Feldeffekttransistoren zu schaffen,
das mit möglichst wenigen Schritten eine problemlose Herstellung erlaubt.
Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung lassen sich ein Feldeffekttransistor mit Silizium-Gate sowie die
zugeordnete integrierte Schaltungsstruktur herstellen, wobei eine zweite Ebene von Polysilizium selektiv oxidiert wird, wodurch
an den gewünschten Stellen isolierende Bereiche gebildet werden. Die nicht-oxidierten Polysiliziumbereiche werden in
geeigneter Weise dotiert, so daß sie als leitende Kontakte zu den Source- und Drain-Bereichen im Substrat, sowie zum Gate
arbeiten. Gemäß einer weiter bevorzugten Ausführungsform können die durch selektive Oxidation erzeugten isolierenden Bereiche
der Polysiliziumschicht die Source-, Drain- und Gate-Bereiche ganz oder teilweise bedecken, so daß über diesen Bereichen
metallische Querverbindungen hergestellt werden können.
Weitere zweckmäßige Ausführungsformen bzw. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen in Verbindung mit der zugehörigen Zeichnung erläutert.
In der Zeichnung zeigen
Figur 1 den Querschnitt eines teilweise fertiggestellten Feldeffekttransistors
mit Silizium-Gate;
Figur 2 den Feldeffekttransistor gemäß Figur 1 nach einem weiteren
Fabrikationsschritt, bei welchem eine zweite PoIy-
130020/0597
Int. Az.: Case 1394 ^
Hewlett-Packard Company - 5 -
siliziumschicht aufgebracht ist und ein selektives Muster
von Nitrid-Elementen trägt;
Figur 3 den Feldeffekttransistor gemäß Figuren 1 und 2, bei dem ausgewählte Bereiche der zweiten Polysiliziumschicht zur
Bildung von isolierenden Bereichen oxidiert wurden und
die verbleibenden Polysiliziumbereiche zur Bildung von
elektrischen Verbindungen dotiert wurden;
Figur 4 einen oxidierten Bereich der Polysiliziumschicht, der
das Gate von einem metallischen Verbindungskontakt isoliert;
Figur 5 den oxidierten Bereich der Polysiliziumschicht, der einen
Source- oder Drain-Bereich von einem metallischen Verbindungskontakt isoliert; und
Figur 6 die Struktur eines Feldeffekttransistors, bei der die zweite Polysiliziumschicht sowohl oxidiert als auch
dotiert wurde, so daß ein elektrischer Kurzschluß zwischen Gate und Source (Drain) entstanden ist.
In Figur 1 ist die teilweise fertiggestellte Struktur eines Feldeffekttransistors
mit einem Polysilizium-Gate 11 dargestellt, das aus einer ersten Polysiliziumschicht gebildet wurde. Das Gate
11 ist von einem Substrat 13, z.B. einem Siliziumsubstrat des
p-Typs durch einen Isolierbereich 15 getrennt, der z.B. aus
Siliziumdioxid (SiO2) bestehen kann. Bereiche 17 und 19 sind,
z.B. durch Arseneinlagerung, zu η -Typ-Bereichen dotiert und dienen als Source- und Drain-Bereich des Transistors. Alle zur
Konfiguration gemäß Figur 1 führenden Schritte sind Stand der Technik.
130020/0597
Int. Az.: Case 1394
Hewlett-Packard Company - 6 -
Im Zustand gemäß Figur 2 hat der Transistor eine zweite PoIysiliziumschicht
21, die auf das Substrat 13 und das Polysilizium-Gate
11 aufgebracht ist. Auf die Polysiliziumschicht'21 ist eine
Nitridschicht aufgebracht (z.B. Si^N* oder eine Schicht aus Si^N*
auf einer dünnen SiOa-Schicht, wobei die letztere Konfiguration bevorzugt wird, wenn die Schicht Plasma-geätzt wird), die so
maskiert und geätzt ist, daß sie auf dem Bauelement begrenzte Nitridbereiche übrigläßt,wie sie in Figur 2 mit 23» 25 und 27
bezeichnet sind.
In diesem Fertigungszustand wird ein Oxidationsschritt mit niedriger
Temperatur durchgeführt, so daß die Polysiliziumschicht
in den Bereichen oxidiert wird, die nicht durch Nitrid bedeckt sind. Die Oxidation der Polysiliziumschicht können erfolgen
durch Zuführung von Dampf bei Temperaturen vorzugsweise unter 900eC und Atmosphärendruck, durch Zuführen von trockenem O2 bei
hohem Druck (> 1 bar), oder durch Zuführen von Dampf unter hohem Druck {y 1 bar). Zur Sicherstellung einer kompletten Oxidation
der Polysiliziumschicht 21 an den Knicken über dem Gate 11 wird
eine Überoxidation von etwa 50% bevorzugt.
Nach dem Oxidationsschritt werden die Nitridbereiche 23, 25 und 27 durch eine konventionelle Ätztechnik, z.B. chemische Naßätzung
oder trockene Plasma-Ätzung entfernt, wobei eine Struktur übrigbleibt, wie sie in Figur 3 dargestellt ist. Bereiche
und 31 wurden oxidiert, so daß das Gate 11 von isolierenden SiO2-Bereichen
umgeben ist. Polysiliziumbereiche 33, 35 und 37, die
durch die Nitridbereiche 23, 25 und 27 (Figur 2) gegen Oxidation geschützt waren, sind nicht oxidiert. Diese Bereiche werden nun
dotiert, so daß sie zu elektrisch leitenden Bereichen werden, z.B. mittels Phosphor oder Arsen in einer Konzentration von etwa
19 21
10 Atome/cm3 bis 10 Atome/cm3. Es sei noch angemerkt, daß
die Dotierung des Polysiliziums alternativ auch vor dem Auf-
130020/OS97
Hewlett-Packard Company - 7 -
bringen der Nitridschicht auf die zweite Polysiliziumschicht
erfolgen könnte.
Aus Figur 3 ist ersichtlich, daß zu den Source-, Drain- und Gate-Bereichen über die dotierten Polysiliziumbereiche 33,
und 37 elektrische Kontakte hergestellt wurden, ohne daß die Notwendigkeit einer Maskierung und Ätzung durch die Isolierschicht
auf Substrat und Gate bestanden hätte. Tatsächlich werden erfindungsgemäß keine zusätzlichen Maskierungsebenen
im Vergleich zu den konventionellen Techniken mit vier Maskierungsebenen benötigt.
Vorzugsweise kann der elektrische Widerstand dadurch reduziert werden, daß auf den dotierten Polysiliziumbereichen 33, 35
und 37 ein Silizid gebildet wird, z.B. Piatinsilizid (PtSi). Diese PtSi-Bereiche sind in Figur 3 mit 38, 40 und 42 bezeichnet.
Es ist zu beachten, daß die Bildung von PtSi die Dicke der darunterliegenden Polysiliziumschicht verringert, die teilweise
oder sogar ganz in PtSi umgewandelt werden kann. Die Silizidbildung erfolgt dadurch, daß zunächst auf den Polysiliziumbereichen
alle restlichen Oxide beseitigt werden und daraufhin eine dünne Platinschicht von typischerweise 500 bis
1000 A Dicke auf die Oberfläche aufgesprüht wird. Die Struktur wird dann für etwa 20 Minuten in einer Umgebungsatmosphäre aus
einer Mischung von N2 und H2 bei etwa 500 0C legiert. Auf
diesen Legiervorgang folgt eine Ätzung mit Königswasser, wodurch alles nicht reagierte Platin von der Oberfläche entfernt
wird. Ein Vorteil dieser Ausführungsform der Erfindung ist, daß die Silizidbildung ohne zusätzliche Maskierungsoperationen
durchgeführt werden kann.
Gemäß einer alternativen Ausführungsform kann die Schicht 21 selbst ein Silizid sein, vorzugsweise das eines feuerfesten
Metalls, z.B. Wolframsilizid oder Molybdänsilizid, welche
130020/0597
Hewlett-Packard Company - 8 -
selektiv oxidiert werden können, so daß sich isolierende und leitende Bereiche formen lassen. In diesem Fall ist es nicht
nötig, durch Zufuhr von Platin eine leitende Silizidschicht
zu bilden, wie oben beschrieben wurde. Falls gewünscht, kann auch das Gate 11 statt aus Polysilizium aus einem ählichen
Suizid oder alternativ auch aus einem Metall bestehen.
Bei der Herstellung von integrierten Schaltungen ist es oft erforderlich oder erwünscht metallische Verbindungen herzustellen,
die die Source-, Drain- oder Gate-Bereiche kreuzen.
Entsprechend den Prinzipien der vorliegenden Erfindung können diese Metal 1 kreuzungen durch Ausnützung der Oxidation der
zweiten Polysiliziumschicht bewirkt werden, indem isolierende
Bereiche geschaffen werden, die die kreuzenden Metall elemente
von den darunterliegenden Source-, Drain- oder Gate-Bereichen trennen. In Figur 4 sind zwei Elemente 39 und 41 aus Polysilizium
dargestellt, die von der zweiten Polysiliziumschicht übriggeblieben sind, nachdem diese selektiv oxidiert wurde
und sich ein SiO2-Bereich 43 gebildet hat. Ein Bereich 47
ist ein Isolierbereich, der das Substrat 49 von den Gates
und den Verbindungen trennt. Der isolierende Bereich 43 bedeckt vollständig einen Teil 45 der darunterliegenden ersten
Polysiliziumschicht, welcher überkreuzt werden soll. Eine metallische Verbindung 51 kann nun über dem Polysiliziumbereich
45 gebildet werden, von dem sie durch den SiO2-Bereich
43 isoliert ist.
Figur 5 zeigt eine ähnliche metallische Verbindung 53, die gegen einen Source- bzw. Drain-Bereich 55 durch einen isolierenden
Bereich 57 isoliert ist. Der isolierende Bereich 57 ist wiederum erfindungsgemäß durch Oxidation der zweiten
Polysiliziumschicht des Bauelementes gebildet worden. Zwei dargestellte elektrisch leitende Bereiche 59 und 61 sind
130020/0597
Hewlett-Packard Company - 9 -
durch eine metallische Verbindung 53 miteinander verbunden.
In manchen Schaltungen ist es erwünscht, einen elektrischen Kurzschluß zwischen Gate und Source (oder Drain) bestimmter
Transistoren der Schaltung vorzusehen, z.B. bei Sperrschichttransistoren. Entsprechend dem Erfindungsgedanken kann dies
sehr einfach und ohne zusätzlichen Flächenbedarf auf dem Bauelement dadurch erreicht werden, daß die zweite Polysiliziumschicht
zwischen Gate und Source (oder Drain) nicht oxidiert wird. Wie in Figur 6 dargestellt ist, ist ein Bereich 61 der
zweiten Polysiliziumschicht oxidiert worden, während ein
anderer Bereich 63 unoxidiert und somit leitfähig geblieben ist. Der Bereich 63 bildet somit einen elektrischen Kurzschluß
zwischen Gate 65 und Source (oder Drain) 67 im Substrat.
i 30020/0S9
Claims (6)
1. Verfahren zum Herstellen von Feldeffekttransistoren mit einem
Halbleitersubstrat und einer auf dem Substrat befindlichen Gate-Elektrode, dadurch gekennzeichnet, daß
auf das Substrat (13) und die Gate-Elektrode (11) eine Polysiliziumschicht
(21) aufgebracht wird, daß auf die Polysiliziumschicht (21) eine Schutzschicht (23, 25, 27) aufgebracht wird,
daß die Schutzschicht selektiv geätzt wi d, wodurch vorgegebene Bereiche der Polysiliziumschicht freigelegt werden und die
übrigen Bereiche verdeckt bleiben, daß die freigelegten Bereiche der Polysiliziumschicht oxidiert werden, wodurch sie zu elektrisch
isolierenden Bereichen (29, 31) werden, daß die verbleibenden Bereiche der Schutzschicht entfernt werden und daß die nicht
freigelegten Bereiche der Polysiliziumschicht derart dotiert werden, daß sie zu elektrisch leitenden Bereichen (33, 35, 37)
werden, die als elektrische Kontakte zu den Elektroden dienen.
2. Verfahren nach Anspruch 1, dadurch gekennzei c h n
e t , daß über ausgewählte oxidit-cte Bereiche der Polysiliziumschicht
elektrische Verbindungen gelegt werden=
3. Verfahren nach Anspruch 1, dadurch gekennzei chtiet
, daß auf der Oberfläche der aus den nicht freigelegten
Bereichen der Polysiliziumschicht gebildeten elektrisch leitenden Bereichen Metall-Si Iizid (38D 4O5 42) gebildet wird.
Verfahren nach Anspruch 3, dadurch gekennzei c h n
e ΐ 9 daß Pi^insilizid gebildet v/ird.
5. Verfahren nach Anspruch I5 dadurch gekennzeichnet
3 daS die Qc.i2-Els''.'Ci"-oc!s (11) aus einem Teil einer
130020/059
BAD ORIGINAL
Int. Az.: Case 1394 wv- ·
Hewlett-Packard Company - 2 -
anderen Polysiliziumschicht gebildet wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Gate-Elektrode aus einem Metall oder einer Siliziumlegierung gebildet wird.
130020/06Sf
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/091,845 US4305200A (en) | 1979-11-06 | 1979-11-06 | Method of forming self-registering source, drain, and gate contacts for FET transistor structures |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3031708A1 true DE3031708A1 (de) | 1981-05-14 |
Family
ID=22229926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19803031708 Ceased DE3031708A1 (de) | 1979-11-06 | 1980-08-22 | Verfahren zum herstellen von feldeffekttransistoren |
Country Status (4)
Country | Link |
---|---|
US (1) | US4305200A (de) |
JP (1) | JPS5673473A (de) |
DE (1) | DE3031708A1 (de) |
GB (1) | GB2062959A (de) |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5696850A (en) * | 1979-12-30 | 1981-08-05 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
US4476478A (en) * | 1980-04-24 | 1984-10-09 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor read only memory and method of making the same |
US4883543A (en) * | 1980-06-05 | 1989-11-28 | Texas Instruments Incroporated | Shielding for implant in manufacture of dynamic memory |
JPS5737888A (en) * | 1980-08-19 | 1982-03-02 | Mitsubishi Electric Corp | Photo detector |
US4380866A (en) * | 1981-05-04 | 1983-04-26 | Motorola, Inc. | Method of programming ROM by offset masking of selected gates |
US4445266A (en) * | 1981-08-07 | 1984-05-01 | Mostek Corporation | MOSFET Fabrication process for reducing overlap capacitance and lowering interconnect impedance |
US4518981A (en) * | 1981-11-12 | 1985-05-21 | Advanced Micro Devices, Inc. | Merged platinum silicide fuse and Schottky diode and method of manufacture thereof |
DE3211761A1 (de) * | 1982-03-30 | 1983-10-06 | Siemens Ag | Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen |
JPS58175846A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 半導体装置の製造方法 |
JPH0618213B2 (ja) * | 1982-06-25 | 1994-03-09 | 松下電子工業株式会社 | 半導体装置の製造方法 |
DE3304588A1 (de) * | 1983-02-10 | 1984-08-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene |
GB2139418A (en) * | 1983-05-05 | 1984-11-07 | Standard Telephones Cables Ltd | Semiconductor devices and conductors therefor |
FR2555365B1 (fr) * | 1983-11-22 | 1986-08-29 | Efcis | Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede |
US4716131A (en) * | 1983-11-28 | 1987-12-29 | Nec Corporation | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film |
US4519126A (en) * | 1983-12-12 | 1985-05-28 | Rca Corporation | Method of fabricating high speed CMOS devices |
US4563805A (en) * | 1984-03-08 | 1986-01-14 | Standard Telephones And Cables, Plc | Manufacture of MOSFET with metal silicide contact |
FR2562327B1 (fr) * | 1984-03-30 | 1986-06-20 | Commissariat Energie Atomique | Procede pour interconnecter les zones actives et/ou les grilles des circuits integres cmos |
US4609568A (en) * | 1984-07-27 | 1986-09-02 | Fairchild Camera & Instrument Corporation | Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes |
US4706870A (en) * | 1984-12-18 | 1987-11-17 | Motorola Inc. | Controlled chemical reduction of surface film |
JPS61150369A (ja) * | 1984-12-25 | 1986-07-09 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
FR2576710B1 (fr) * | 1985-01-25 | 1988-03-04 | Thomson Csf | Procede d'obtention d'une diode dont la prise de contact est auto-alignee a une grille |
JP2615541B2 (ja) * | 1985-03-22 | 1997-05-28 | 富士通株式会社 | 半導体装置の製造方法 |
US5100824A (en) * | 1985-04-01 | 1992-03-31 | National Semiconductor Corporation | Method of making small contactless RAM cell |
US5072275A (en) * | 1986-02-28 | 1991-12-10 | Fairchild Semiconductor Corporation | Small contactless RAM cell |
US5340762A (en) * | 1985-04-01 | 1994-08-23 | Fairchild Semiconductor Corporation | Method of making small contactless RAM cell |
JPS6230351A (ja) * | 1985-04-25 | 1987-02-09 | Nec Corp | 半導体装置の製造方法 |
DE3683679D1 (de) * | 1985-04-26 | 1992-03-12 | Fujitsu Ltd | Verfahren zur herstellung einer kontaktanordnung fuer eine halbleiteranordnung. |
US4821085A (en) * | 1985-05-01 | 1989-04-11 | Texas Instruments Incorporated | VLSI local interconnect structure |
US4804636A (en) * | 1985-05-01 | 1989-02-14 | Texas Instruments Incorporated | Process for making integrated circuits having titanium nitride triple interconnect |
US4974046A (en) * | 1986-07-02 | 1990-11-27 | National Seimconductor Corporation | Bipolar transistor with polysilicon stringer base contact |
US5063168A (en) * | 1986-07-02 | 1991-11-05 | National Semiconductor Corporation | Process for making bipolar transistor with polysilicon stringer base contact |
JPS63198323A (ja) * | 1987-02-13 | 1988-08-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US4994402A (en) * | 1987-06-26 | 1991-02-19 | Hewlett-Packard Company | Method of fabricating a coplanar, self-aligned contact structure in a semiconductor device |
US5153701A (en) * | 1987-12-28 | 1992-10-06 | At&T Bell Laboratories | Semiconductor device with low defect density oxide |
US4910168A (en) * | 1988-05-06 | 1990-03-20 | Mos Electronics Corporation | Method to reduce silicon area for via formation |
JP2904533B2 (ja) * | 1989-03-09 | 1999-06-14 | 株式会社東芝 | 半導体装置の製造方法 |
KR920010062B1 (ko) * | 1989-04-03 | 1992-11-13 | 현대전자산업 주식회사 | 반도체 장치의 실리사이드 형성방법 |
US5679968A (en) * | 1990-01-31 | 1997-10-21 | Texas Instruments Incorporated | Transistor having reduced hot carrier implantation |
JPH0637317A (ja) * | 1990-04-11 | 1994-02-10 | General Motors Corp <Gm> | 薄膜トランジスタおよびその製造方法 |
US5272099A (en) * | 1992-11-27 | 1993-12-21 | Etron Technology Inc. | Fabrication of transistor contacts |
US6730549B1 (en) | 1993-06-25 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for its preparation |
JPH0766424A (ja) | 1993-08-20 | 1995-03-10 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
JPH07106570A (ja) * | 1993-10-05 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6706572B1 (en) | 1994-08-31 | 2004-03-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film transistor using a high pressure oxidation step |
US6127276A (en) * | 1998-06-02 | 2000-10-03 | United Microelectronics Corp | Method of formation for a via opening |
US6235630B1 (en) | 1998-08-19 | 2001-05-22 | Micron Technology, Inc. | Silicide pattern structures and methods of fabricating the same |
US6090673A (en) * | 1998-10-20 | 2000-07-18 | International Business Machines Corporation | Device contact structure and method for fabricating same |
US6429124B1 (en) * | 1999-04-14 | 2002-08-06 | Micron Technology, Inc. | Local interconnect structures for integrated circuits and methods for making the same |
US7906440B2 (en) * | 2005-02-01 | 2011-03-15 | Tokyo Electron Limited | Semiconductor device manufacturing method and plasma oxidation method |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4136434A (en) * | 1977-06-10 | 1979-01-30 | Bell Telephone Laboratories, Incorporated | Fabrication of small contact openings in large-scale-integrated devices |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS542548B2 (de) * | 1972-02-26 | 1979-02-08 | ||
JPS51433A (en) * | 1974-06-21 | 1976-01-06 | Ueyama Jitsugyo Kk | Gorufurenshujono boorukaishusochi |
NL7510903A (nl) * | 1975-09-17 | 1977-03-21 | Philips Nv | Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze. |
JPS6041470B2 (ja) * | 1976-06-15 | 1985-09-17 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JPS5296873A (en) * | 1976-06-26 | 1977-08-15 | Tdk Corp | Mos type field effect transistor and its manufacture |
-
1979
- 1979-11-06 US US06/091,845 patent/US4305200A/en not_active Expired - Lifetime
-
1980
- 1980-06-25 GB GB8020797A patent/GB2062959A/en not_active Withdrawn
- 1980-08-22 DE DE19803031708 patent/DE3031708A1/de not_active Ceased
- 1980-10-30 JP JP15297080A patent/JPS5673473A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4136434A (en) * | 1977-06-10 | 1979-01-30 | Bell Telephone Laboratories, Incorporated | Fabrication of small contact openings in large-scale-integrated devices |
Non-Patent Citations (1)
Title |
---|
US-Z.: IBM Technical Disclosure Bulletin, Vol. 17, No. 6, Nov. 1974, S. 1831-1833 * |
Also Published As
Publication number | Publication date |
---|---|
JPS5673473A (en) | 1981-06-18 |
US4305200A (en) | 1981-12-15 |
GB2062959A (en) | 1981-05-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3031708A1 (de) | Verfahren zum herstellen von feldeffekttransistoren | |
DE1514818C3 (de) | ||
DE2817430C2 (de) | Verfahren zum Herstellen von Feldeffekt-Transistoren mit isolierter Gate- Elektrode | |
EP0600063B1 (de) | Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects' | |
DE4010618C2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE19728140C2 (de) | Verfahren zur Herstellung einer Metall-Silicid-Schicht über einer Halbleiterstruktur | |
DE2923995A1 (de) | Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie | |
DE3841588A1 (de) | Dynamischer vertikal-halbleiterspeicher mit wahlfreiem zugriff und verfahren zu seiner herstellung | |
DE2922018A1 (de) | Verfahren zur herstellung von vlsi-schaltungen | |
DE2153103B2 (de) | Verfahren zur Herstellung integrierter Schattungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung | |
DE2832388A1 (de) | Verfahren zum herstellen einer integrierten mehrschichtisolator-speicherzelle in silizium-gate-technologie mit selbstjustierendem, ueberlappenden polysilizium-kontakt | |
DE2750209A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
DE2726003A1 (de) | Verfahren zur herstellung von mis- bauelementen mit versetztem gate | |
DE3122437A1 (de) | Verfahren zum herstellen eines mos-bauelements | |
DE2920255A1 (de) | Verfahren zur herstellung einer mos- halbleiteranordnung | |
DE3024084A1 (de) | Verfahren zur herstellung von halbleiterbauelementen | |
DE19951993A1 (de) | Halbleiter-Isolator-Struktur mit reduzierter Störkapazität und ein Verfahren zu deren Herstellung | |
DE2922015A1 (de) | Verfahren zur herstellung einer vlsi-schaltung | |
DE2517690A1 (de) | Verfahren zum herstellen eines halbleiterbauteils | |
DE3030385A1 (de) | Mos-halbleitervorrichtung und verfahren zur herstellung derselben | |
DE2703618C2 (de) | Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises | |
DE3000121A1 (de) | Verfahren zur herstellung einer mos-halbleitereinrichtung mit selbstjustierten anschluessen | |
DE4019967A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE2316208B2 (de) | Verfahren zur herstellung einer integrierten mos-schaltung | |
DE3915634A1 (de) | Bipolarer hochgeschwindigkeitstransistor und verfahren zur herstellung des transistors unter verwendung der polysilizium-selbstausrichtungstechnik |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8128 | New person/name/address of the agent |
Representative=s name: SCHULTE, K., DIPL.-ING., PAT.-ASS., 7030 BOEBLINGE |
|
8128 | New person/name/address of the agent |
Representative=s name: KOHLER, R., DIPL.-PHYS. SCHWINDLING, H., DIPL.-PHY |
|
8110 | Request for examination paragraph 44 | ||
8131 | Rejection |