DE69800026T2 - GaAs-basierender MOSFET und Verfahren zur Herstellung - Google Patents

GaAs-basierender MOSFET und Verfahren zur Herstellung

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Description

    Gebiet der Erfindung
  • Die Erfindung bezieht sich auf Metall/Oxid/Halbleiter- Feldeffekttransistoren (MOSFETs) auf der Grundlage von GaAs und auf ein Verfahren zum Herstellen dieser MOSFETs.
    • Hintergrund
  • Es ist weithin bekannt, daß GaAs MOSFETs gewünschte Merkmale aufweisen können, z. B. die Geschwindigkeit, welche die gewöhnlicher (auf der Grundlage von Si) MOSFETs übertrifft, geringer Energieverbrauch und einfacher Schaltungsaufbau (wenn komplementäre MOSFETs verfügbar sind). Bis vor kurzem führten Versuche zum Herstellen dieser Einrichtungen jedoch nicht zu Einrichtungen mit wirtschaftlich annehmbaren Merkmalen, typischerweise wegen der schlechten Eigenschaften des Gate-Oxids. Insbesondere waren keine annehmbaren Anreicherungstyp-Einrichtungen verfügbar.
  • Vor kurzem wurden wesentliche Fortschritte zur Lösung dieses Gate-Oxid-Problems erreicht. Siehe dazu beispielsweise die US-Patentanmeldung mit der Seriennummer 08/408,678, eingereicht am 22. März 1995 von M. Hong et al. Siehe dazu auch die US-Patente 5,550,089 und 5,451,548.
  • Trotz der letztlichen Fortschritte ist immer noch wünschenswert, verbesserte MOSFETs auf der Grundlage von GaAs bereitzustellen, die ebene MOSFETs vom Anreicherungstyp auf der Grundlage von GaAs und/oder ein verbessertes Verfahren zum Herstellen dieser MOSFETs umfassen. Diese Anmeldung umfaßt diese Einrichtung und ein Verfahren zum Herstellen dieser Einrichtung.
    • Zusammenfassung der Erfindung
  • Insbesondere ist wünschenswert, den Widerstand der Source- und Drainkontakte verringern zu können. Die Verfasser haben ein Verfahren entdeckt, das dieses leistet. Dieses Verfahren beruht auf der Entdeckung, daß die Ätzrate von Ga- Gd-Oxid in HF-Lösung stark von der Gd-Konzentration im Oxid abhängt, wobei ein Oxid mit hoher Gd-Konzentration in der HF- Lösung im wesentlichen unlöslich ist, wogegen SiO&sub2; in der Lösung leicht geätzt wird. Dies erleichtert das Entfernen einer schützenden SiO&sub2;-Schicht nach einem ohmschen Kontaktglühen, wobei das Ga-Gd-Oxid als Ätzsperre dient und nicht umgekehrt durch Berührung mit dem Ätzmittel beeinflußt wird.
  • Hierbei wird der Begriff Ga-Gd-Oxid (oder Gd-Ga-Oxid) verwendet, um ein gemischtes Oxid zu bezeichnen, das Ga, Gd und Sauerstoff enthält, wobei der Betrag des Sauerstoffes nicht notwendigerweise die stöchiometrische Summe korrespondierend zu einer Mischung von Ga&sub2;O&sub3; und Gd&sub2;O&sub3; ist. In der Tat gibt es Hinweise, daß der Betrag des Sauerstoffes typischerweise sub-stöchiometrisch ist.
  • Berichte der neunten internationalen Konferenz für molekulare Lichtstrahlepitaxie, Malibu, Californien USA, 5. bis 9. August 1996, Journal of Crystal Growth, Band 175- 176, Mai 1997, Seiten 422-427, offenbaren, ein gemischtes Ga-Gd-Oxid als Passivierungsschicht für GaAs-Wafer zu verwenden.
  • Die Erfindung ist durch die Ansprüche definiert. Die Erfindung ist in einer integrierten Schaltung ausgeführt, die ein MOSFET auf der Grundlage von GaAs umfaßt, der ein GaAs- Substrat mit einer Hauptfläche, zwei beabstandeten Bereichen eines ersten Leitfähigkeitstyps, die sich von der Hauptfläche in das Substrat erstrecken (als "Source" bzw. "Drain" bezeichnet), einen Metallkontakt, der am Source und Drain angeordnet ist, eine Oxidschicht (als "Gate-Oxid" bezeichnet), die an der Hauptfläche zwischen dem Source und dem Drain angeordnet ist, und einem Gate-Metallkontakt, der an der Gate-Oxidschicht angeordnet ist, umfaßt.
  • Wünschenswert ist, daß der MOSFET eine ebene Einrichtung ist (d. h. die Halbleiteroberfläche ist eben, im wesentlichen ohne Ätzaussparungen oder epitaktisches Nachwachsen). Die Source- und Drain-Bereiche erstrecken sich in das GaAs- Material eines zweiten Leitfähigkeitstyps, die Gate- Oxidschicht ist aus Oxid, das Ga enthält. Typischerweise ist der Gate-Oxid/Halbleiter-Verbindung eine Zustandsdichte der Bandlückengrenzfläche von höchstens 5 · 10¹&sup0; cm² eV&supmin;¹ zugeordnet, und der MOSFET ist ein MOSFET vom Anreicherungstyp, der nach Anlegen einer Spannung an den Gate-Metallkontakt ausgebildet ist, um einen ersten Leitungskanal zwischen Source und Drain auszubilden.
  • Im wesentlichen ist das Gate-Oxid ein Ga-Gd-Oxid mit einem Atomverhältnis Gd : Ga von mehr als 1 : 7,5, bevorzugt größer als 1 : 4 oder sogar 1 : 2, beispielhaft etwa 1 : 1. Die Wahl dieses verhältnismäßig stark mit Gd angereicherten Gate-Oxids erleichtert ein Verfahren zum Herstellen des MOSFET, das einen Wärmebehandlungsschritt zum Legieren der ohmschen Metallkontakte umfaßt. Die Gate-Oxid-Zusammensetzung ist als Funktion des Abstandes von der Grenzfläche typischerweise im wesentlichen konstant. Dieses stellt einen wesentlichen Unterschied z. B. zur Einrichtung der 678- Anwendung dar, die erforderlich ist, um eine Gate-Oxidschicht zu erhalten, die wenigstens an der Gate-Oxid/Halbleiter- Grenzfläche im wesentlichen frei von Gd ist.
  • Die Erfindung ist ferner in einem Verfahren zum Herstellen des vorstehend offenbarten Gegenstandes ausgeführt. Das Verfahren umfaßt, einen GaAs-Körper mit einer Hauptoberfläche bereitzustellen, mit Dotierungsatomen, die in einem Source-Kontaktbereich und einem Drain-Kontaktbereich des Körpers verteilt sind. Dieses umfaßt ferner ein Dotierungs-Auslösungsglühen, gefolgt von der Rekonstruktion der GaAs-Oberfläche und dem Anordnen eines Gate-Oxids an der Oberfläche, das Gallium enthält. Nach Entfernen des Oxids, das Gallium enthält, welches die Source- und Drain- Kontaktbereiche bedeckt, wird das Kontaktmetall auf den Kontaktbereich und das Gatemetall am Gate-Oxid aufgebracht. Im wesentlichen ist das Gate-Oxid, das Ga enthält, Ga- Gd-Oxid mit einem Atomverhältnis Gd. Ga von mehr als 1 : 7,5, 1 : 4 oder sogar 1. 2, beispielhaft etwa 1 : 1. Darüber hinaus umfaßt das Verfahren nach dem Aufbringen des Kontaktmetalls und vor dem Anordnen des Gatemetalls das Aufbringen eines schützenden Dielektrikums (beispielhaft SiO&sub2;) auf die Oberfläche, das Glühen des Gegenstandes, um ohmsche Source- und Drainkontakte bereitzustellen, und das Entfernen des SiO&sub2; von den Source-, Drain- und Gatekontakten, typischerweise durch Ätzen in einer wässerigen HF-Lösung. Das Verfahren kann leicht angepaßt werden, um ein komplementäres MOSFET auf einem gemeinsamen Substrat herzustellen und/oder einen MOSFET oder MESFET auf einem gemeinsamen Substrat herzustellen.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1 zeigt eine Ausführungsform des erfindungsgemäßen Verfahrens in Form eines Flußdiagramms,
  • Fig. 2 und 3 zeigen Daten in der Zusammensetzung von Ga-Gd- Oxidfilmen, die bei verschiedenen Temperaturen aufgebracht sind,
  • Fig. 4 zeigt Daten der Ätzrate von Gd-Ga-Oxid in HCL- Lösung,
  • Fig. 5 stellt schematisch ein Paar komplementärer MOSFETs auf der Grundlage von GaAs dar,
  • Fig. 6 zeigt schematisch eine beispielhafte Schaltung, die einen erfindungsgemäßen komplementären MOSFET umfaßt,
  • Fig. 7 zeigt einige Widerstandsdaten von gewöhnlichen Messungen von Übertragungsleitungen, und
  • Fig. 8 zeigt Arrhenius-Drucke von Gd-Ga-Oxid, das in HCL. H&sub2;O-Lösung geätzt ist.
    • Detaillierte Beschreibung einer beispielhaften Ausführungsform
  • Fig. 1 zeigt schematisch wesentliche Schritte des erfindungsgemäßen Verfahrens in Form eines Flußdiagramms, um einen GaAs-MOSFET herzustellen.
  • Die Schritte A bzw. B von Fig. 1 benötigen die Vorkehrung eines GaAs-Substrates und die Ausbildung einer mit Muster versehenen Implantationsmaske. Das Substrat ist typischerweise ein gewöhnlicher halbleitender GaAs-Wafer, kann aber auch ein Wafer mit einer oder mehreren epitaktischen Schichten sein. Zum besseren Verständnis wird die nachfolgende Erörterung in Hinsicht auf ein gewöhnliches (100) halbleitendes GaAs-Substrat durchgeführt.
  • Die Ausbildung einer mit Mustern versehenen Implantationsmaske umfaßt beispielhaft das Aufbringen einer dünnen Schicht dielektrischen Materials (z. B. SiO&sub2;, SiNX, SiOyNz, x < 4/3, y < 2, z < 4/3, beispielhaft mit 40-200 nm Dicke) auf die Hauptoberfläche des Substrates, das Aufbringen einer gewöhnlichen Photoresistschicht auf die dielektrische Schicht und das Versehen der Photoresistschicht mit einem Muster, so daß geeignete Fenster im Photoresist zum Dielektrikum ausgebildet sind. Diesen Schritt folgt eine Ionenimplantation (siehe Schritt C) in das GaAs-Material, das unter den Fenstern liegt. Die Schritte B und C werden typischerweise ein- oder zweimal wiederholt, um die gewünschte Dotierungsverteilung zu erzielen. Die Vorkehrung der dielektrischen Schicht ist optional, aber bevorzugt.
  • Beispielhaft sind die n Bereiche durch Implantation von Si oder S durch die dielektrische Schicht in Photoresistdefinierten Bereichen des Wafers gebildet, und die p Bereiche sind durch Be- oder Zn-Implantation gebildet.
  • Schritt D nach Fig. 1 umfaßt das Glühen des ionenimplantierten Substrates unter Bedingungen, die das Auslösen der implantierten Ionen bewirken, mit oder ohne eine dielektrische Schicht am Substrat. Bei Vorliegen einer dielektrischen Schicht wird das Implantierungs- Auslösungsglühen beispielhaft in einer schnellen thermischen Glühvorrichtung (RTA) erzielt, typischerweise bei einer Temperatur im Bereich von 780ºC bis 860ºC für eine Zeit im Bereich von 2-5 Minuten. Alternativ und bevorzugt wird die dielektrische Schicht entfernt (z. B. mit HF) und der Wafer wird in einem evakuierbaren Reaktor auf eine Temperatur im oberen Bereich erwärmt, wobei der Wafer in Berührung mit einer Atmosphäre ist, die As enthält. Wenn der Wafer beispielsweise 300ºC erreicht, wird dieser bei dieser Temperatur für 5 Minuten unter fließendes H&sub2; gehalten, gefolgt vom Erhitzen auf 825ºC in H&sub2; und AsH&sub3; (H&sub2; : AsH&sub3; fließt 70 : 1). Der Wafer bleibt für 5 Minuten bei 825ºC, gefolgt vom Abkühlen auf Zimmertemperatur. Als Alternative zum Verwenden von H&sub2; + Arsenwasserstoff kann elementarer Arsendampf verwendet werden. Gewünscht ist, daß die Atmosphäre genug As oder As enthaltende Arten (z. B. Arsenwasserstoff) enthält, um Verluste von As an der Substratoberfläche zu vermeiden. Der erforderliche Teildruck von As oder As enthaltenden Arten hängt unter anderem von der Glühtemperatur ab und kann folglich im wesentlichen nicht beschrieben werden. Ein kleiner Anteil des Experiments ist typischerweise ausreichend, um geeignete Zustände festzulegen. Beispielhaft wurden im wesentlichen 100% Aktivierung von implantiertem Be erreicht, mit im wesentlichen keinen Verlusten von As an der Waferoberfläche, wenn der Wafer bei 825ºC für 5 Minuten unter 5,98 kPa (45 Torr) mit Arsenwasserstoff und H&sub2; geglüht wird (etwa 1 : 70 Flußratenverhältnis).
  • Schritt E nach Fig. 1 umfaßt das Entfernen des natürlichen Oxids (und möglicherweise weiterer Verunreinigungen) von der Waferoberfläche. Das Entfernen muß derart durchgeführt werden, daß eine im wesentlichen atomisch reine, im wesentlichen atomisch geordnete Oberfläche entsteht. Das Erzeugen dieser "rekonstruierten" Oberfläche ist ein wichtiger Aspekt des Vorgangs. Dieses kann in jeder geeigneten Weise erzielt werden und wird typischerweise im Hochvakuum (z. B. Druck &le; 1,33 uPa, d. h. &le; 10&supmin;&sup8; Torr) durchgeführt. Unter aktuell bevorzugten Verfahren zum Herstellen einer rekonstruierten GaAs-Oberfläche sind die thermische Desorption (z. B. 5 Minuten bei 580ºC, As-Überdruck von 0,133 mPa (10&supmin;&sup6; Torr) zum Schutz der Wafer-Oberfläche), und Trockenätzungsverfahren mit geringen Beschädigungen, wie etwa ECR mit H&sub2;-Plasma oder atomischem Wasserstoff. Beispielsweise ist eine Oberfläche (100) im wesentlichen atomisch rein, wenn die Oberflächenabdeckung durch Fremdatome kleiner als 1% einer Einzelschicht ist, und im wesentlichen atomisch geordnet, wenn eine 2 · 4- oder 4 · 6- Oberflächenrekonstruktion beobachtet wird. Fachleuten ist diese Terminologie bekannt.
  • Nach Fertigstellung der Oberflächenrekonstruktion wird die Gate-Oxidschicht am Ort der rekonstruierten Oberfläche ausgebildet (Schritt F nach Fig. 1), d. h. ohne den Wafer aus dem Hochvakuum zu entfernen. Die Oxidschicht ist nicht nur am Ort aufgewachsen, sondern die Zeit zwischen dem Fertigstellen der Oberflächenrekonstruktion und dem Fortführen des Aufbringens des Oxids wird wünschenswert minimal gehalten, um eine erhebliche (d. h. über 100 Langmuirs) Oberflächenverunreinigung zu vermeiden. Ein Langmuir entspricht 0,133 mPa * Sekunden (1 · 10&supmin;&sup6; Torr * Sekunden). Die Dicke der Oxidschicht liegt typischerweise in etwa im Bereich von 5 bis 150 nm. Bei einer aktuell bevorzugten Ausführungsform ist die Oxidschicht durch Aufbringen mit einem Elektronenstrahl von einer einzigen Ga&sub5;Gd&sub3;O&sub1;&sub2;- Kristall(GGG)-Quelle ausgebildet. Obwohl derzeit das Aufbringen mit einem Elektronenstrahl von einer einzigen Kristall-GGG-Quelle das beste Gate-Oxid liefert, kann nicht ausgeschlossen werden, daß andere Aufbringungsverfahren und/oder andere Quellmaterialien (z. B. polykristallines GGG) auch annehmbare Ergebnisse liefern könnten.
  • Beispielsweise wird der Wafer während des Aufbringens des Gate-Oxides bei einer Temperatur im Bereich der Zimmertemperatur (20ºC) bis 650ºC gehalten. Typischerweise ist das Oxid über der gesamten Waferoberfläche im wesentlichen gleich aufgebracht, wobei das Aufbringen zumindest prinzipiell auf bestimmte Oberflächenbereiche begrenzt sein kann, und diese Bereiche den Gate-Bereich zwischen Source und Drain von wenigstens einem MOSFET umfassen.
  • Nach dem Aufbringen des Gate-Oxids wird das Oxid mit einem Muster versehen, um die vorher ausgebildeten Kontakte der MOSFETs zu belichten, wie im Schritt G nach Fig. 1 gezeigt. Das Versehen mit einem Muster kann unter Verwendung gewöhnlicher Photolithographie ausgeführt sein, gefolgt vom Ätzen in einer HCL-Lösung (z. B. 1 HCL : 3H&sub2;O).
  • Fig. 4 zeigt Daten zur Ätzrate von Gd-Ga-Oxid in wässriger HCL-Lösung. Wie aus den Daten offensichtlich ist, verringert sich die Ätzrate mit steigendem Gd-Anteil. Dieses wird als wesentliche Entdeckung betrachtet, die das Verarbeiten der erfindungsgemäßen Einrichtungen wahrscheinlich erleichtert, insbesondere bei Betrachtung der Daten nach Fig. 8, die begründen, daß das Ätzen von Gd-Ga- Oxid in HCL-Lösung ein reaktionsbegrenzter Vorgang ist und folglich eine räumlich gleichförmige Materialentfernung ohne Unebenheiten erzielt.
  • Dem Versehen der Gate-Oxidschicht mit einem Muster folgt eine ohmsche Kontaktmetallisierung (Source, Drain und optional Kanalkontakt), auch durch den Schritt G nach Fig. 1. Die Metallisierung ist gewöhnlich.
  • Schritt H nach Fig. 1 umfaßt das Aufbringen einer dielektrischen Schutzschicht, z. B. 40 nm SiO&sub2;, gefolgt vom ohmschen Kontaktglühen (z. B. 400ºC für 1 Minute, He- Atmosphäre) in Schritt I von Fig. 1. Nach Beendigung des Glühens wird die dielektrische Schutzschicht wenigstens von den Kontakten entfernt, vorteilhafterweise mit einer HF- Lösung (Schritt J). Dem Entfernen des Dielektrikums folgt das Aufbringen des Gate-Metalls (Schritt K). Dieser Schritt kann gewöhnlich sein. Beispielsweise kann dieser Schritt auch das Ausbilden von Grenzflächen umfassen, einschließlich des Bereitstellens von Verbindungen zum Kanal, und von Source-, Drain- und Gate-Kontakten der verschiedenen MOSFETs auf einem Wafer.
  • Schritt L von Fig. 1 bezieht sich auf eine Vielzahl von typischerweise gewöhnlichen Schritten, die typischerweise zum Fertigstellen eines IC benötigt werden, z. B. Testen, Schneiden der Wafer in Chips (dicen), Aderbonden, Verkapseln etc.
  • Wie vorstehend beschrieben, umfaßt Schritt H nach Fig. 1 das Aufbringen einer dielektrischen Schutzschicht durch eine gewöhnliche Einrichtung, welche die darunterliegende Oberfläche während des nachfolgenden ohmschen Kontaktlegierungsschrittes (I) schützt. Bei den bevorzugten Ausführungsformen ist die dielektrische Schutzschicht SiO&sub2;, beispielsweise SiO&sub2;, welche durch Elektronzyklotronresonanz- Gasphasenabscheidung (ECR-CVD) aufgebracht ist. Weitere bekannte Aufbringungsverfahren können auch nützlich sein. Darüber hinaus können weitere stabile Dielektrika (z. B. SiNx, SiOyNz, x &le; 4/3, y < 2, z < 4/3) möglicherweise nützlich sein.
  • Die ohmsche Metalllegierung (Schritt I von Fig. 1) wird typischerweise bei Temperaturen oberhalb von 350ºC durchgeführt, beispielsweise im Bereich von 400ºC ± 50ºC in He-Atmosphäre.
  • Das Entfernen des Schutzdielektrikums (Schritt J) ist ein kritischer Schritt, welcher das Gate-Oxid nicht beschädigen darf. Dieses wird durch eine geeignete Wahl der Gate-Oxidzusammensetzung erleichtert, nämlich Ga-Gd-Oxid mit einem Verhältnis von Gd : Ga, das größer als 1 : 7,5 ist, bevorzugt größer als 1 : 4 oder sogar 1 : 2.
  • Entdeckt wurde, daß die Ätzrate von Ga-Gd-Oxid in HF- Lösung wesentlich vom Gd-Anteil im Oxid abhängt.
  • Beispielsweise beträgt die Ätzrate von Gd-Ga-Oxid mit einem Gd : Ga-Verhältnis von 1 : 7,5 etwa 95nm pro Minute, und die Ätzrate mit einem Verhältnis von Gd : Ga von 1 : 1,4 liegt im wesentlichen bei Null, wobei jeweils ein Verhältnis HF : H&sub2;O von 1 : 10 vorausgesetzt ist. Daher kann die HF-Lösung (z. B. 1 HF : 10 H&sub2;O) zum wirkungsvollen Entfernen des Schutzdielektrikums (typischerweise SiO&sub2;) verwendet werden, die über dem Gate-Oxid liegt, ohne das Gate-Oxid wesentlich anzugreifen, vorausgesetzt, das Gate-Oxid ist Ga-Gd-Oxid mit einem Gd-Anteil wie vorstehend beschrieben.
  • Bei bevorzugten Ausführungsformen ist das Ga-Gd-Oxid beispielsweise durch Elektronenstrahlbedampfung von einer einzigen Kristall-Gd&sub3;Ga&sub5;O&sub1;&sub2; (GGG) -Quelle aufgebracht. Festgestellt wurde, daß das Verhältnis von Ga zu Gd im aufgebrachten Oxid unter anderem von der Substrattemperatur während des Aufbringens abhängt. Die Fig. 2 und 3 zeigen den Auger-Tiefenquerschnitt des Ga-Gd-Oxidfilms, der bei einer Substrattemperatur von 100ºC bzw. 535ºC von einer einzigen Kristall-GGG-Quelle aufgebracht ist. Das Verhältnis von Gd zu Ga beträgt bei einer Substrattemperatur von 535ºC 1 : 7,5 und bei etwa 100ºC etwa 1 : 1,4. Daher benötigen Ga-Gd- Oxiddampffilme, die vom GGG aufgebracht werden, welche beim Durchführen dieser Erfindung nützlich sind, während des Aufbringens eine erhöhte Substrattemperatur, typischerweise oberhalb von etwa 100ºC.
  • Fig. 5 zeigt schematisch einen p-MOSFET 50 und einen n- MOSFET 501 im halbisolierenden GaAs-Wafer 51. Das Bezugszeichen 52 bezieht sich auf eine n Zone des Substrates, in welcher die p Einrichtung ausgebildet ist. Die Bezugszeichen 53 bis 55 beziehen sich auf den p Drain, p Source bzw. auf den n Kanal-Kontaktbereich. Das Bezugszeichen 56 bezieht sich auf das mit einem Muster versehene Gd-Ga-Oxid und die Bezugszeichen 57, 58 und 59 beziehen sich auf die ohmschen Kontakte. Das Bezugszeichen 511 bezieht sich auf das Gate-Kontaktmetall. Fig. 5 zählt nicht die Merkmale des n MOSFET 501 auf, da diese Merkmale zu denen des p MOSFET 50 korrespondieren. Die Verbindungen zwischen den Einrichtungen 50 und 51 sind ebenso nicht dargestellt, da diese gewöhnlich sein können.
  • Die in Fig. 5 gezeigten MOSFETs können verbunden sein, um Schaltungen auszubilden, wie beispielhaft in Fig. 6 gezeigt. Die Invertierschaltung nach Fig. 6 umfaßt einen n Kanal-MOSFET vom Anreicherungstyp und einen GaAs p Kanal- MOSFET vom Anreicherungstyp 62. Die Schaltung nach Fig. 6 ist für erfindungsgemäße Schaltungen beispielhaft.
  • Fig. 7 zeigt beispielhaft Widerstandsdaten, die durch ein gewöhnliches Übertragungsleitungsverfahren gewonnen sind. Aus den Daten kann der Kontaktwiderstand eines geglühten (400ºC für 1 Minute) Kontaktes (Ge/Ni/Au-Ge/Mo/Au) auf GaAs abgeleitet werden, wie vorstehend beschrieben. Der Kontaktwiderstand lag bei etwa 1,5 · 10&supmin;&sup5; &Omega;·cm². Der Kontaktwiderstand kann durch Verbesserung der Implantationsbedingungen einfach weiter verringert werden. Das gleiche Kontaktmetall auf GaAs ohne Glühen zeigt Schottky-Verhalten mit sehr hohem Widerstand (> 1 M&Omega;) Ferner ist offensichtlich, daß das erfindungsgemäße Verfahren (welches vor dem Kontaktglühen eine Schutzschichtvorkehrung umfaßt, typischerweise SiO&sub2;) zu einer wesentlichen Verbesserung der Einrichtungseigenschaften führt.
    • Beispiel 1:
  • Ein n MOSFET wird wie folgt hergestellt. Ein halbleitendes (100)-ausgerichtetes GaAs-Substrat mit einem spezifischen elektrischen Schichtwiderstand von etwa 10&sup8; &Omega;·cm wird bereitgestellt, und 50 nm SiO&sub2; wird auf gewöhnliche Weise auf das Substrat aufgebracht. An das SiO&sub2; wird eine Implantationsmaske (AZ-1818, 2,2 um) ausgebildet. Dieses wird gefolgt von gewöhnlichen Be- (75 keV, 2 · 10¹³ /cm²) und 51- (50 keV, 8 · 10¹²/cm²) Ionenimplantationen, um den p Kanal, den p+ Kanalkontakt und den n+ Source- und Drainbereich zu definieren. Nach dem Implantieren wird das Resist und das SiO&sub2; mit Azeton und HF-Lösung (1 HF : 1 H&sub2;O) entfernt. Dieses wird gefolgt von Implantationsauslösung in einem MOCVD- System. Der Wafer wird auf 300ºC erwärmt und H&sub2; wird hinzugefügt. Nach 5 Minuten bei 300ºC in H&sub2; wird Arsenwasserstoff zur Atmosphäre hinzugefügt, die Temperatur wird schrittweise auf 780ºC erhöht und für 5 Minuten bei dieser Temperatur aufrechterhalten, gefolgt vom Abkühlen auf Zimmertemperatur. Die Arsenwasserstoff-zu-H&sub2; Flußrate betrug 1 : 120 und der Systemdruck betrug 5,98 kPa (5 Torr).
  • Unmittelbar nach dem Abkühlen wird der Wafer zur Desorption mit natürlichem Oxid zur Oberflächenrekonstruktion und zum Aufbringen des Gd-Ga-Oxids in ein MBE-System gebracht. Der Wafer wird an einem Molybdän-Block mit Indium befestigt und zur Oxiddesorption für 5 Minuten auf 580ºC erhitzt. Der Arsenüberdruck wird bei 0,133 mPa (10&supmin;&sup6; Torr) aufrechterhalten, um die Waferoberfläche zu schützen und Reflexions- Hochenergie-Elektronenbeugung (RHEED) wird verwendet, um die Waferoberfläche zu überwachen. Nach der Oxiddesorption und der Oberflächenrekonstruktion wird der Wafer in ein Hochvakuum mit 1,33 nPa (d. h. 10&supmin;¹&sup0; Torr) in eine zweite Kammer gebracht, um Gd-Ga-Oxid aufzubringen, in der 40 nm vom Gd-Ga- Oxid durch Elektronenstrahlaufdampfung von einer einzigen Kristall-GGG-Quelle aufgebracht wird. Die Wafertemperatur betrug 535ºC, die Aufbringungsrate betrug etwa 0,05 nm/Sekunde und der Hintergrunddruck betrug weniger als 133 nPa (10&supmin;&sup9; Torr). Nach Beendigung des Aufbringens des Gate-Oxids wird AZ-1818 verwendet, um das Gate-Oxid mit einem Muster zu versehen, wobei 1 HCL : 3 H&sub2;O zum ausgewählten Entfernen des Gate-Oxids verwendet wird, um die Source- und Drainkontaktbereiche zu belichten. Das Kontaktmetall (5 nm Ge/5 nm Ni/ 40 nm AuGe/ 20 nm Mo/ 200 nm Au) wird durch Elektronenstrahlbedampfung aufgebracht. Dann wird zum Entfernen der ungewünschten Metallisierung ein gewöhnliches Abhebeverfahren mit Azeton verwendet. Dies wurde gefolgt vom Aufbringen von 40 nm SiO&sub2; auf den gesamten Wafer mittels ECR. Der dadurch geschützte Wafer wurde dann für eine Minute ohmschem Kontaktglühen bei 400ºC ausgesetzt. Folglich wurde AZ 1811 (1,2 um) verwendet, um das Gate und die endgültigen Metallkontakte zur selben Zeit (25 nm Ti/ 50 nm Pt/ 300 nm Au, aufgebracht durch Elektronenstrahlaufdampfung) zu definieren.
  • Danach wurde die ungewünschte Metallisierung mittels Azeton gewöhnlich abgehoben.
  • Der dadurch erzeugte n MOSFET wird elektrischen Messungen unterzogen und verhält sich wie erwartet.
    • Beispiel 2:
  • Ein Paar komplementärer MOSFETs ist auf einem gemeinsamen Substrat, im wesentlichen wie vorstehend beschrieben, hergestellt, mit Ausnahme, daß die Ionenimplantation verändert ist, um implantierte Bereiche zu erzeugen, wie im wesentlichen in Fig. 5 gezeigt. Das Paar MOSFETs ist, wie in Fig. 6 gezeigt, verbunden, um eine Invertierschaltung zu bilden. Die Schaltung ist geprüft und verhält sich wie erwartet.
    • Beispiel 3:
  • Eine Mehrzahl von n MOSFETs, p MOSFETs und n und p MESFETs sind auf einem gemeinsamen Substrat ausgebildet, im wesentlichen wie in Beispiel 2 beschrieben, mit Ausnahme, daß das Gate-Oxid von einigen n Einrichtungen und einigen p Einrichtungen entfernt ist und 25 nm Ti/ 30 nm Pt/ 300 nm Au auf den Gate-Bereichen dieser Einrichtungen aufgebracht sind. Nach Einrichtung der leitenden Verbindungen zwischen den Einrichtungen wird die erhaltene Schaltung geprüft und verhält sich wie erwartet.

Claims (7)

1. Integrierte Schaltung auf der Grundlage von GaAs, die einen ersten MetalI/Oxid/Halbleiter-Feldeffekttransistor ("MOSFET") (50) auf der Grundlage von GaAs umfaßt, welcher ein GaAs-Substrat (51) mit einer Hauptoberfläche und weiterhin zwei beabstandete Bereiche einer ersten Leitfähigkeit umfaßt, welche sich von der Hauptoberfläche in das GaAs-Material einer zweiten Leitfähigkeit (52) erstrecken, wobei die zwei Bereiche als Source- (54) bzw. als Drainbereich (53) bezeichnet werden, ein Metallkontakt (57, 58) an jedem Source- und Drainbereich angeordnet ist und eine Oxidschicht (512) an der Hauptoberfläche zwischen dem Sourcebereich und dem Drainbereich angeordnet ist, wobei die Oxidschicht als Gate-Oxidschicht bezeichnet wird, welche eine Verbindung mit der Hauptoberfläche und mit einem an der Gate-Oxidschicht angeordneten Gate-Metallkontakt (511) bildet, dadurch gekennzeichnet, daß die Gate-Oxidschicht ein Gd-Ga-Oxid mit einem Gd : Ga- Atomverhältnis von mehr als 1 : 7,5 ist.
2. Integrierte Schaltung nach Anspruch 1, die ferner einen zweiten MOSFET mit einem Sourcebereich und einem Drainbereich der zweiten Leitfähigkeit umfaßt, welcher sich in das GaAs-Material der ersten Leitfähigkeit erstreckt, wobei der erste und zweite MOSFET an einem gemeinsamen Substrat mit leitenden Verbindungen zwischen dem ersten und dem zweiten MOSFET angeordnet sind, wobei der zweite MOSFET eine Gd-Ga-Oxid-Gate-Schicht mit einem Gd : Ga-Atomverhältnis von mehr als 1 : 7,5 umfaßt.
3. Verfahren zum Herstellen einer integrierten Schaltung auf der Grundlage von GaAs, welche wenigstens einen Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) umfaßt und das Verfahren umfaßt
a) Bereitstellen eines GaAs-Substrats mit einer Hauptoberfläche, mit zwei beabstandeten Bereichen einer ersten Leitfähigkeit, die sich von der Hauptoberfläche in das GaAs-Material einer zweiten Leitfähigkeit erstrecken, wobei die beabstandeten Bereiche als "Source oder Quelle" bzw. "Drain oder Senke" bezeichnet werden, und eine Oxidschicht an der Hauptoberfläche angeordnet ist, wobei die Oxidschicht das Gate-Oxid bildet; dadurch gekennzeichnet, daß das Gate-Oxid ein Ga-Gd-Oxid mit einem Gd : Ga-Atomverhältnis von mehr als 1 : 7,5 ist, und das Verfahren weiterhin umfaßt
b) Versehen des Gate-Oxids mit einem Muster, um die Source- und Drainbereiche freizulegen, und Aufbringen von Metall an die Source- und Drainbereiche,
c) Aufbringen einer SiO&sub2;-Schicht auf die Hauptoberfläche, welche die metallisierten Source- und Drainbereiche und das zwischen den Source- und Drainbereichen angeordnete Gate-Oxid umfaßt,
d) Wärmebehandeln des GaAs-Substrats, um legierte Source- und Drainkontakte auszubilden,
e) Entfernen der SiO&sub2;-Schicht von wenigstens der metallisierten Quelle und Senke und dem zwischen der metallisierten Quelle und Senke angeordneten Gate-Oxid, durch Behandeln mit einem HF-enthaltenden Ätzmittel, welches die SiO&sub2;-Schicht ätzt und das Gate-Oxid im wesentlichen nicht ätzt,
f) Aufbringen von Metall an dem Gate-Oxid zwischen dem metallisierten Source und Drainbereich, und
g) Durchführen von einem oder weiteren Verfahrensschritten zum Fertigstellen der integrierten Schaltung.
4. Verfahren nach Anspruch 3, bei welchem das Gate-Oxid ein Gd-Ga-Oxid mit einem Gd : Ga-Verhältnis von mehr als 1 : 4 ist.
5. Verfahren nach Anspruch 3, welches weiterhin das Wiederherstellen der Hauptoberfläche des GaAs-Substrats vor dem Aufbringen des Gate-Oxids umfaßt.
6. Verfahren nach Anspruch 3, bei welchem der Verfahrensschritt d) die Wärmebehandlung des GaAs- Substrats bei einem Temperaturbereich von 250 bis 750ºC umfaßt.
7. Verfahren nach Anspruch 4, welches ferner das ausgewählte Ätzen des Gd-Ga-Oxids in einer Rd-Lösung umfaßt, um die Source- und Drainbereiche freizulegen.
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