JPS6273676A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
- Publication number
- JPS6273676A JPS6273676A JP21395485A JP21395485A JPS6273676A JP S6273676 A JPS6273676 A JP S6273676A JP 21395485 A JP21395485 A JP 21395485A JP 21395485 A JP21395485 A JP 21395485A JP S6273676 A JPS6273676 A JP S6273676A
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- JP
- Japan
- Prior art keywords
- dielectric film
- opening
- forming
- self
- film
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は数１０’Ｍｂ／５−Ｇｂ／ｓの周波数帯域で利
用される高速の接合型電界効果トランジスタの製造方法
に関する。
用される高速の接合型電界効果トランジスタの製造方法
に関する。
（従来の技術）
第３図はエレクトロニクス・レターズ（Ｅｌｅｃｔｒｏ
ｎ。
ｎ。
Ｌｅｔｔ、、 Ｂ ３９４（１９８４）などに述べられ
ている接合型電界効果トランジスタ（以下Ｊ・ＦＥＴと
略記する）の製造方法を図示したものである。ＩｎＧａ
Ａｓをチャンネル層としたものであり半絶縁性ＩｎＰ基
板３１の一七にＩｎｏ、５３Ｇａｏ、４７Ａｓ層３２を
形成（第３図（ａ）） した後、誘電体膜３３を形成し
、これをマスクとして拡散またはイオン注入によりＩｎ
ｏ、５３Ｇａｏ４７Ａｓ層３２にｐ壁領域３４を形成す
る（第３図（ｂ））。この後誘電体膜を除去し、次いで
ゲート化ｔｉ３５をｐ壁領域３４の上に形成し、更にソ
ース及びドレイン電極３６を設ける（第３図（Ｃ））。
ている接合型電界効果トランジスタ（以下Ｊ・ＦＥＴと
略記する）の製造方法を図示したものである。ＩｎＧａ
Ａｓをチャンネル層としたものであり半絶縁性ＩｎＰ基
板３１の一七にＩｎｏ、５３Ｇａｏ、４７Ａｓ層３２を
形成（第３図（ａ）） した後、誘電体膜３３を形成し
、これをマスクとして拡散またはイオン注入によりＩｎ
ｏ、５３Ｇａｏ４７Ａｓ層３２にｐ壁領域３４を形成す
る（第３図（ｂ））。この後誘電体膜を除去し、次いで
ゲート化ｔｉ３５をｐ壁領域３４の上に形成し、更にソ
ース及びドレイン電極３６を設ける（第３図（Ｃ））。
（発明が解決しようとする問題点）
Ｊ−ＦＥＴのゲートストラインプ上に金属配線を施すこ
とは、熱雑音の増加を押える点で重要である。Ｊ・ＦＥ
Ｔの入力換算等価雑音電流＜ｉｎ２＞は次式で与えられ
る。
とは、熱雑音の増加を押える点で重要である。Ｊ・ＦＥ
Ｔの入力換算等価雑音電流＜ｉｎ２＞は次式で与えられ
る。
ω２Ｃｉ２
ここでｋはボルツマン定数、Ｔは絶対温度、Δｆは周波
数帯域、Ｃｉは入力容址、ｇｍは相互コンダクタンスで
ある。αは雑音定数で α＝α。十ｇｍ−Ｒｇ −
（２）と表わせられる。（２）式に於いて０゜は定数で
、０゜７〜１の値をとる。Ｒｇはゲートストライプの直
列抵抗で Ｗ Ｒｇ＝−−Ｐｓ ・・・（３
）Ｌ で示される。（３）式に於いてＷとＬはそれぞれゲート
幅とゲート長であり、又Ｐｓはゲートのシート抵抗であ
る。イオン注入のみでゲートを形成したとするとＰｓ−
２にΩ／ｓｑ、となる。Ｗ＝３００ｐｍ、 Ｌ＝１ｐｍ
とするとＲｇ＝８６にΩとなり、ｇｍ＝１０ｒｎｓとす
ると（２）式右辺の第二項の値は８６０となるのでαの
値はα。に比べて大きくなりＪ−ＦＥＴの熱雑音は非常
に増大する。従ってゲート上に金属配線を施すことは低
雑音化を図るときに重要な点となる。ところがゲート長
は高速ＦＥＴでは一般的に数１１ｍと幅が狭いために、
第３図のような手順で、イオン注入領域にゲ・−ト配線
を行うことはＭｌ−い目合わせが要るために非常に困難
となる。
数帯域、Ｃｉは入力容址、ｇｍは相互コンダクタンスで
ある。αは雑音定数で α＝α。十ｇｍ−Ｒｇ −
（２）と表わせられる。（２）式に於いて０゜は定数で
、０゜７〜１の値をとる。Ｒｇはゲートストライプの直
列抵抗で Ｗ Ｒｇ＝−−Ｐｓ ・・・（３
）Ｌ で示される。（３）式に於いてＷとＬはそれぞれゲート
幅とゲート長であり、又Ｐｓはゲートのシート抵抗であ
る。イオン注入のみでゲートを形成したとするとＰｓ−
２にΩ／ｓｑ、となる。Ｗ＝３００ｐｍ、 Ｌ＝１ｐｍ
とするとＲｇ＝８６にΩとなり、ｇｍ＝１０ｒｎｓとす
ると（２）式右辺の第二項の値は８６０となるのでαの
値はα。に比べて大きくなりＪ−ＦＥＴの熱雑音は非常
に増大する。従ってゲート上に金属配線を施すことは低
雑音化を図るときに重要な点となる。ところがゲート長
は高速ＦＥＴでは一般的に数１１ｍと幅が狭いために、
第３図のような手順で、イオン注入領域にゲ・−ト配線
を行うことはＭｌ−い目合わせが要るために非常に困難
となる。
そこで本発明は上記欠点に鑑みなされたものであり、ゲ
ートに自己整合的に電極を形成するためのＪ−ＦＥＴの
製造方法を提供することを目的とする。
ートに自己整合的に電極を形成するためのＪ−ＦＥＴの
製造方法を提供することを目的とする。
（問題を解決するためのｆ＝段）
前述の問題点を解決するために本発明が提供するＪ−Ｆ
ＥＴの製造方法は、イオン注入によってゲート領域を形
成する際に、半導体のににイオン注入用マスクとして第
１の誘電体膜と、それよりエツチング速度の遅い第２の
誘電体膜を順次形成した後、エツチングにより開口を行
ない、更にその開口をエツチング速度の違いを使ってア
ンダー・カットさせた後、イオン注入を行ない、次にゲ
ート電極を前記開口に作らせた廂を利用して、前記イオ
ン注入領域に自己整合的に形成することを特徴とする。
ＥＴの製造方法は、イオン注入によってゲート領域を形
成する際に、半導体のににイオン注入用マスクとして第
１の誘電体膜と、それよりエツチング速度の遅い第２の
誘電体膜を順次形成した後、エツチングにより開口を行
ない、更にその開口をエツチング速度の違いを使ってア
ンダー・カットさせた後、イオン注入を行ない、次にゲ
ート電極を前記開口に作らせた廂を利用して、前記イオ
ン注入領域に自己整合的に形成することを特徴とする。
（作用）
イオン注入用マスクのゲート開口扉に廂を作り、後のゲ
ート電極の形成時にその廂を利用してイオン注入領域に
自己整合的に金属をのせるので、従来法に比べて、細か
な目合わせが不要となり、製造歩留まりを格段に向上さ
せることが可能となる。
ート電極の形成時にその廂を利用してイオン注入領域に
自己整合的に金属をのせるので、従来法に比べて、細か
な目合わせが不要となり、製造歩留まりを格段に向上さ
せることが可能となる。
（実施例）
第１図は本発明の一実施例を示したものである。
移動度が高いＩｎｏ、５３Ｇａｏ４７Ａｓ層をチャンネ
ルとした。■・ＦＥＴの製造方法を示しである。半絶縁
性ＩｎＰ基板１１の上に厚さ０．５ｐｍ程度でＩｎｏ、
５３Ｇａｏ４７Ａｓ層１２を成長−させる（第１図（ａ
））。キャリア）負度はｎ＝５Ｘ １０１１０ｌ６で、
この時の移動度はＳｉＯ２膜１３全１３し、更にその上
に第２の誘電体膜として１１さ２０００人のＳｉＮ膜１
４を形成する。この後、フォトレジスト１５のバターニ
ングを行ない、ゲート部分を開口させる。このフォトレ
ジストをマスクとして誘電体膜を１−（Ｆでエツチング
を行なうと第１図（ｂ）の様な形状にアンダーカットさ
せて誘電体膜を開口させることができる。第２図はＳｉ
Ｏ２とＳｉＮの７％バッフアート・ＨＦに対するエツチ
ング速度を示したものである。ＳｉＮのエツチング速度
はＳｉＯ２に比べて９倍程大きい。ＳｉＮはプラズマＣ
ＶＤでつけたものであるが、エツチング速度は膜形成速
度等に大きく依存し、ＮＨ３等のガス温情を変えること
で変化させることができる。第１図（ｂ）の状態でウェ
ハーにＢｅのイオン？主人を行なう。打ち込み情の深さ
方向のプロファイルを平坦に近い状態とするために、イ
オン注入は２回に分けて行う。１回目のインプラ条件は
Ｅａ＝５８０ＫｅＶ、ドーズ清９．４Ｘ１０１２ｃｍ−
２’であり、２ 回 目 はＥａ＝２８０ＫｅＶ、
ドー ズ 儀４゜６Ｘ１０１２ｃｍ＝であった。次にキ
ャップ・レスの封管アニールを６５０°Ｃ１１５分の条
件で行なってｐ明領域、１６を形成した（第１図（Ｃ）
）。ｐ型のゲート金属としてＴｉ１７をスパッターでつ
けるが、ＳｉＮ膜１４の廂の効果でＴｉがＢｅのイオン
注入領域１６の上に自己整合的に形成される（第１図（
ｄ））。最後に誘電体膜を除去した後ＡｕＧｅ−Ｎｉ１
８でソース、ドレイン電極を形成する（第１図（ｅ））
。このようなＪ、ＦＥＴの製造方法ゲート電極の微細な
目合わせが不要とし、製造歩留まりを向上させる。
ルとした。■・ＦＥＴの製造方法を示しである。半絶縁
性ＩｎＰ基板１１の上に厚さ０．５ｐｍ程度でＩｎｏ、
５３Ｇａｏ４７Ａｓ層１２を成長−させる（第１図（ａ
））。キャリア）負度はｎ＝５Ｘ １０１１０ｌ６で、
この時の移動度はＳｉＯ２膜１３全１３し、更にその上
に第２の誘電体膜として１１さ２０００人のＳｉＮ膜１
４を形成する。この後、フォトレジスト１５のバターニ
ングを行ない、ゲート部分を開口させる。このフォトレ
ジストをマスクとして誘電体膜を１−（Ｆでエツチング
を行なうと第１図（ｂ）の様な形状にアンダーカットさ
せて誘電体膜を開口させることができる。第２図はＳｉ
Ｏ２とＳｉＮの７％バッフアート・ＨＦに対するエツチ
ング速度を示したものである。ＳｉＮのエツチング速度
はＳｉＯ２に比べて９倍程大きい。ＳｉＮはプラズマＣ
ＶＤでつけたものであるが、エツチング速度は膜形成速
度等に大きく依存し、ＮＨ３等のガス温情を変えること
で変化させることができる。第１図（ｂ）の状態でウェ
ハーにＢｅのイオン？主人を行なう。打ち込み情の深さ
方向のプロファイルを平坦に近い状態とするために、イ
オン注入は２回に分けて行う。１回目のインプラ条件は
Ｅａ＝５８０ＫｅＶ、ドーズ清９．４Ｘ１０１２ｃｍ−
２’であり、２ 回 目 はＥａ＝２８０ＫｅＶ、
ドー ズ 儀４゜６Ｘ１０１２ｃｍ＝であった。次にキ
ャップ・レスの封管アニールを６５０°Ｃ１１５分の条
件で行なってｐ明領域、１６を形成した（第１図（Ｃ）
）。ｐ型のゲート金属としてＴｉ１７をスパッターでつ
けるが、ＳｉＮ膜１４の廂の効果でＴｉがＢｅのイオン
注入領域１６の上に自己整合的に形成される（第１図（
ｄ））。最後に誘電体膜を除去した後ＡｕＧｅ−Ｎｉ１
８でソース、ドレイン電極を形成する（第１図（ｅ））
。このようなＪ、ＦＥＴの製造方法ゲート電極の微細な
目合わせが不要とし、製造歩留まりを向上させる。
（発明の効果）
以上説明したように本発明は第２誘電体膜の廂を利用し
ていｐ壁領域にゲート電極とを自己整合させて作るため
電極形成時の目金わせが不要となり、作製が簡単になり
製造歩留を向上させることができる。
ていｐ壁領域にゲート電極とを自己整合させて作るため
電極形成時の目金わせが不要となり、作製が簡単になり
製造歩留を向上させることができる。
第１図は本発明の一実施例を示す工程図、第２図は各誘
電体膜のエツチング速度を示す図、第３図は従来例を示
す図である。 １１及び３１は半絶縁性ＩｎＰ基板、１２及び３２はＩ
ｎｏ、５３Ｇａｏ４７Ａｓ層、１３は５ｉＯｚ膜、１４
はＳｉＮ膜、１５はフォトレジスト、１６はｐ壁領域、
１７はＴｉ、１８はＡｕＧｅ−Ｎｉ、３３は誘電体膜、
３４はｐ壁領域、３５はゲート電極、３６はソース及び
ドレイン電極である。 ＼Ｎ−−ｌ オ １ 図 （Ｏ） （ｂ） （ｅ） 片 ２ 図 時間（ｍｌｎ） 牙 ３ 口 （Ｇ） （Ｇ）
電体膜のエツチング速度を示す図、第３図は従来例を示
す図である。 １１及び３１は半絶縁性ＩｎＰ基板、１２及び３２はＩ
ｎｏ、５３Ｇａｏ４７Ａｓ層、１３は５ｉＯｚ膜、１４
はＳｉＮ膜、１５はフォトレジスト、１６はｐ壁領域、
１７はＴｉ、１８はＡｕＧｅ−Ｎｉ、３３は誘電体膜、
３４はｐ壁領域、３５はゲート電極、３６はソース及び
ドレイン電極である。 ＼Ｎ−−ｌ オ １ 図 （Ｏ） （ｂ） （ｅ） 片 ２ 図 時間（ｍｌｎ） 牙 ３ 口 （Ｇ） （Ｇ）
Claims (1)
- 基板上にチャンネル層となる第１導電型の半導体層を形
成する工程と、この半導体層上に第１の誘電体膜を形成
後、この誘電体膜上に当該第１の誘電体膜よりもエッチ
ング速度の遅い第２の誘電体膜を形成する工程と、これ
ら誘電体膜をエッチングして第２の誘電体膜が廂状に突
き出た開口部を形成する工程と、当該開口部を介してイ
オン注入して半導体層に第２導電型領域を形成する工程
と、前記開口部を介して前記第２導電型領域に自己整合
的にゲート電極を形成する工程と、ソース領域及びドレ
イン領域にそれぞれ電極を形成する工程とを少なくとも
備えていることを特徴とする接合型電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395485A JPS6273676A (ja) | 1985-09-26 | 1985-09-26 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21395485A JPS6273676A (ja) | 1985-09-26 | 1985-09-26 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273676A true JPS6273676A (ja) | 1987-04-04 |
Family
ID=16647803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21395485A Pending JPS6273676A (ja) | 1985-09-26 | 1985-09-26 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4895811A (en) * | 1987-10-08 | 1990-01-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
-
1985
- 1985-09-26 JP JP21395485A patent/JPS6273676A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4895811A (en) * | 1987-10-08 | 1990-01-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
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