JPH0563004A - 化合物半導体電界効果トランジスタの製造方法 - Google Patents
化合物半導体電界効果トランジスタの製造方法Info
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- JPH0563004A JPH0563004A JP24669691A JP24669691A JPH0563004A JP H0563004 A JPH0563004 A JP H0563004A JP 24669691 A JP24669691 A JP 24669691A JP 24669691 A JP24669691 A JP 24669691A JP H0563004 A JPH0563004 A JP H0563004A
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- layer
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- insulating film
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 セルフアライン的に寄生抵抗ＲS及びＲDを低
減すると共に、ゲート容量の増大を抑制することができ
る化合物半導体装置の製造方法を提供することを目的と
する。 【構成】 動作層４上に形成された第１の絶縁膜１０の
ゲート領域を開口した後、ドライエッチング法で動作層
の所定領域に損傷を与えてキャリア濃度を下げ低濃度の
動作層５を形成する工程と、第１の絶縁膜開口部の側壁
に第２の絶縁膜からなる側壁膜７を形成すると共に、再
度ドラインエッチング法で動作層５の所定領域に損傷を
与えてキャリア濃度を更に下げて低濃度動作層６を形成
する工程とを含む。
減すると共に、ゲート容量の増大を抑制することができ
る化合物半導体装置の製造方法を提供することを目的と
する。 【構成】 動作層４上に形成された第１の絶縁膜１０の
ゲート領域を開口した後、ドライエッチング法で動作層
の所定領域に損傷を与えてキャリア濃度を下げ低濃度の
動作層５を形成する工程と、第１の絶縁膜開口部の側壁
に第２の絶縁膜からなる側壁膜７を形成すると共に、再
度ドラインエッチング法で動作層５の所定領域に損傷を
与えてキャリア濃度を更に下げて低濃度動作層６を形成
する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体電界効果ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
【０００２】
【従来の技術】化合物半導体を用いたショットキ障壁型
電界効果トランジスタ（以下、ＭＥＳＦＥＴという）は
マイクロ波用増幅器等、高周波の分野で広く使用されて
いる。このＭＥＳＦＥＴの高周波特性を向上させるため
には、相互コンダクタンスｇmの向上及びゲート容量Ｃg
の低減が必要である。高ｇmを得るには、寄生抵抗とな
るソース抵抗ＲS及びドレイン抵抗ＲDを低減することが
必要であり、そのために、リセス構造及びｎ+層形成
等、種々の方法が提案されている。
電界効果トランジスタ（以下、ＭＥＳＦＥＴという）は
マイクロ波用増幅器等、高周波の分野で広く使用されて
いる。このＭＥＳＦＥＴの高周波特性を向上させるため
には、相互コンダクタンスｇmの向上及びゲート容量Ｃg
の低減が必要である。高ｇmを得るには、寄生抵抗とな
るソース抵抗ＲS及びドレイン抵抗ＲDを低減することが
必要であり、そのために、リセス構造及びｎ+層形成
等、種々の方法が提案されている。
【０００３】図５は従来のリセス構造のＦＥＴを示す断
面図である。この図に示すように、ＧａＡｓ基板８の上
に、動作層のｎ層４を形成し、このｎ層４にリセス１４
を設けてリセス１４内にゲート電極１を形成している。
また、ｎ層４の上にソース電極２及びドレイン電極３が
形成されている。
面図である。この図に示すように、ＧａＡｓ基板８の上
に、動作層のｎ層４を形成し、このｎ層４にリセス１４
を設けてリセス１４内にゲート電極１を形成している。
また、ｎ層４の上にソース電極２及びドレイン電極３が
形成されている。
【０００４】図６は埋め込み型のリセス構造を示す。即
ち、ゲート１はその下半部がｎ層４内に埋め込まれてい
る。
ち、ゲート１はその下半部がｎ層４内に埋め込まれてい
る。
【０００５】また、図７は基板８の表面にｎ+層９を設
け、このｎ+層９に挟まれるようにしてｎ層４を設け
る。そして、このｎ層４の上に、耐熱性ゲート電極４１
を設ける。
け、このｎ+層９に挟まれるようにしてｎ層４を設け
る。そして、このｎ層４の上に、耐熱性ゲート電極４１
を設ける。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
の従来のＭＥＳＦＥＴは、以下に示すような欠点を有し
ている。
の従来のＭＥＳＦＥＴは、以下に示すような欠点を有し
ている。
【０００７】先ず、図５に示すようなリセス構造のもの
は、通常、マスクの重ね合わせで素子を形成するため、
ゲート電極１のパターンとリセス１４のパターンとの重
ね合わせ精度の変動により、ソース抵抗ＲD及びドレイ
ン抵抗ＲSのパラメータが変動しやすい。このため、特
性変動が大きく、また、歩留まりが低いという問題点が
ある。
は、通常、マスクの重ね合わせで素子を形成するため、
ゲート電極１のパターンとリセス１４のパターンとの重
ね合わせ精度の変動により、ソース抵抗ＲD及びドレイ
ン抵抗ＲSのパラメータが変動しやすい。このため、特
性変動が大きく、また、歩留まりが低いという問題点が
ある。
【０００８】図６に示す埋め込み型のリセス構造は、こ
の欠点を解消するものと考えられているが、この埋め込
み型の場合には、ゲート電極１の側面にも誘電率が大き
い半導体が形成される。このため、ゲート容量が著しく
増大し、特性が低下するという問題点がある。
の欠点を解消するものと考えられているが、この埋め込
み型の場合には、ゲート電極１の側面にも誘電率が大き
い半導体が形成される。このため、ゲート容量が著しく
増大し、特性が低下するという問題点がある。
【０００９】また、図７に示すＭＥＳＦＥＴは、耐熱性
ゲート電極４１を用いてセルフアラインで高濃度ｎ+層
９を形成し、抵抗（ＲS，ＲD）を低減させたものである
が、このＦＥＴは、イオン注入後の熱処理を行ってもシ
ョットキ特性が変化しないような電極材質を選択する必
要があり、製造プロセスが極めて難しくなるという問題
点がある。
ゲート電極４１を用いてセルフアラインで高濃度ｎ+層
９を形成し、抵抗（ＲS，ＲD）を低減させたものである
が、このＦＥＴは、イオン注入後の熱処理を行ってもシ
ョットキ特性が変化しないような電極材質を選択する必
要があり、製造プロセスが極めて難しくなるという問題
点がある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、寄生抵抗ＲS，ＲDを容易に且つ制御性良く
低減することができ、ゲート容量の増大も防止できる化
合物半導体電界効果トランジスタの製造方法を提供する
ことを目的とする。
のであって、寄生抵抗ＲS，ＲDを容易に且つ制御性良く
低減することができ、ゲート容量の増大も防止できる化
合物半導体電界効果トランジスタの製造方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る化合物半導
体電界効果トランジスタの製造方法は、化合物半導体動
作層上に形成された第１の絶縁膜のゲート領域を開口し
た後、ドライエッチング法でこのゲート領域の前記動作
層に損傷を与えてキャリア濃度を下げ第１の低濃度動作
層を形成する工程と、第２の絶縁膜を全面に被着した
後、異方性ドライエッチング法で前記ゲート領域に開口
された第１の絶縁膜の側壁にのみ第２の絶縁膜を残置せ
しめると共に、前記残置された第２の絶縁膜間の前記第
１の低濃度動作層表面に損傷を与えて更にキャリア濃度
を下げ第２の低濃度動作層を形成する工程とを有するこ
とを特徴とする。
体電界効果トランジスタの製造方法は、化合物半導体動
作層上に形成された第１の絶縁膜のゲート領域を開口し
た後、ドライエッチング法でこのゲート領域の前記動作
層に損傷を与えてキャリア濃度を下げ第１の低濃度動作
層を形成する工程と、第２の絶縁膜を全面に被着した
後、異方性ドライエッチング法で前記ゲート領域に開口
された第１の絶縁膜の側壁にのみ第２の絶縁膜を残置せ
しめると共に、前記残置された第２の絶縁膜間の前記第
１の低濃度動作層表面に損傷を与えて更にキャリア濃度
を下げ第２の低濃度動作層を形成する工程とを有するこ
とを特徴とする。
【００１２】
【作用】本発明においては、第１の絶縁膜にゲート領域
を開口する際、ドライエッチングにより動作層の所定領
域を損傷させる。これにより、この部分のキャリア濃度
が低下し、第１の低濃度動作層が形成される。次いで、
開口部に側壁膜（第２の絶縁膜）を設けた後、前記第１
の低濃度動作層にエッチングの損傷を与え、第２の低濃
度動作層を形成する。その後、前記開口部にゲート電極
を形成する。これにより、ゲート領域以外のソース・ド
レインの濃度を高くすることができるため、寄生抵抗Ｒ
S、ＲDを容易に低減することができる。また、前記側壁
膜により、ゲート電極は高濃度動作層から離隔するの
で、ゲート容量の増大も防止できる。
を開口する際、ドライエッチングにより動作層の所定領
域を損傷させる。これにより、この部分のキャリア濃度
が低下し、第１の低濃度動作層が形成される。次いで、
開口部に側壁膜（第２の絶縁膜）を設けた後、前記第１
の低濃度動作層にエッチングの損傷を与え、第２の低濃
度動作層を形成する。その後、前記開口部にゲート電極
を形成する。これにより、ゲート領域以外のソース・ド
レインの濃度を高くすることができるため、寄生抵抗Ｒ
S、ＲDを容易に低減することができる。また、前記側壁
膜により、ゲート電極は高濃度動作層から離隔するの
で、ゲート容量の増大も防止できる。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１４】図１乃至図４は本発明の実施例に係る化合
物半導体電界効果トランジスタの製造方法を工程順に示
す断面図である。
物半導体電界効果トランジスタの製造方法を工程順に示
す断面図である。
【００１５】先ず、図１に示すように、ＧａＡｓ基板８
の上に、動作層となるｎ層４をＭＢＥ法を用いて、通常
よりも高い濃度（例えば、７×１０17cm-3）で、厚さが
例えば1500になるように形成する。その後、絶縁膜とし
て、例えば減圧ＣＶＤ法によりＳｉＯ2膜１０を厚さが
例えば約4000になるように形成する。
の上に、動作層となるｎ層４をＭＢＥ法を用いて、通常
よりも高い濃度（例えば、７×１０17cm-3）で、厚さが
例えば1500になるように形成する。その後、絶縁膜とし
て、例えば減圧ＣＶＤ法によりＳｉＯ2膜１０を厚さが
例えば約4000になるように形成する。
【００１６】次に、図２に示すように、通常の方法でレ
ジストパターン１１をゲート電極形成予定領域が開口す
るように選択的に形成した後、ＣＦ4ガスにＨ2又はＯ2
ガスを添加したガスを用いて、ＳｉＯ2膜１０をエッチ
ングする。このとき、エッチングはＲＩＥ（リアクティ
ブイオンエッチング）又はＭＩＥ（マグネトロンイオン
エッチング）等の異方性ドライエッチング法を使用す
る。
ジストパターン１１をゲート電極形成予定領域が開口す
るように選択的に形成した後、ＣＦ4ガスにＨ2又はＯ2
ガスを添加したガスを用いて、ＳｉＯ2膜１０をエッチ
ングする。このとき、エッチングはＲＩＥ（リアクティ
ブイオンエッチング）又はＭＩＥ（マグネトロンイオン
エッチング）等の異方性ドライエッチング法を使用す
る。
【００１７】これは、ＳｉＯ2膜１０のエッチングに関
与するラジカル又はイオンの中で、Ｃ及びＨのラジカル
又はイオンがＧａＡｓ結晶の動作層４内に入り込むと、
キャリア濃度が低下することが本願発明者等の分析及び
評価研究の結果判明したからである。また、このキャリ
ア濃度はガス種、ガス圧力及びパワー等を一定にした場
合、プラズマ照射時間に強く依存することも実験で確認
された。
与するラジカル又はイオンの中で、Ｃ及びＨのラジカル
又はイオンがＧａＡｓ結晶の動作層４内に入り込むと、
キャリア濃度が低下することが本願発明者等の分析及び
評価研究の結果判明したからである。また、このキャリ
ア濃度はガス種、ガス圧力及びパワー等を一定にした場
合、プラズマ照射時間に強く依存することも実験で確認
された。
【００１８】そこで、ＳｉＯ2膜１０のゲート電極形成
予定領域の開口エッチングが完了した後、一定の時間
（例えば、３分）だけ、更に継続してエッチングするこ
とにより、動作層４の前記開口に整合する領域をエッチ
ングで損傷させて、動作層４のキャリア濃度より低い濃
度を有する動作層５を形成する。この場合、動作層５の
キャリア濃度は動作層４のキャリア濃度より、約１０〜
１５％程度低下させることが望ましい。その後、レジス
トパターン１１を除去する。
予定領域の開口エッチングが完了した後、一定の時間
（例えば、３分）だけ、更に継続してエッチングするこ
とにより、動作層４の前記開口に整合する領域をエッチ
ングで損傷させて、動作層４のキャリア濃度より低い濃
度を有する動作層５を形成する。この場合、動作層５の
キャリア濃度は動作層４のキャリア濃度より、約１０〜
１５％程度低下させることが望ましい。その後、レジス
トパターン１１を除去する。
【００１９】次に、図３に示すように、ＳｉＯ2膜１０
の全面に更にＳｉＯ2膜７（厚さは約1000〜3000が適当
である）を形成した後、異方性ドライエッチング装置
（図示せず）を用いてＳｉＯ2膜７をエッチングするこ
とにより、ＳｉＯ2膜１０の側壁部にのみ、ＳｉＯ2膜７
を残置させる。このＳｉＯ2膜７が側壁膜となる。
の全面に更にＳｉＯ2膜７（厚さは約1000〜3000が適当
である）を形成した後、異方性ドライエッチング装置
（図示せず）を用いてＳｉＯ2膜７をエッチングするこ
とにより、ＳｉＯ2膜１０の側壁部にのみ、ＳｉＯ2膜７
を残置させる。このＳｉＯ2膜７が側壁膜となる。
【００２０】この場合に、動作層５を形成したときと同
様にして、一定時間（例えば、５分）だけ、更にエッチ
ングを継続することにより、動作層５よりも更に低いキ
ャリア濃度を有する動作層６を側壁膜７に囲まれた領域
に形成する。なお、この場合の動作層６のキャリア濃度
は動作層４のキャリア濃度より約３０％程度低下させる
のが望ましい。
様にして、一定時間（例えば、５分）だけ、更にエッチ
ングを継続することにより、動作層５よりも更に低いキ
ャリア濃度を有する動作層６を側壁膜７に囲まれた領域
に形成する。なお、この場合の動作層６のキャリア濃度
は動作層４のキャリア濃度より約３０％程度低下させる
のが望ましい。
【００２１】次に、図４に示すように、Ａｌ膜を蒸着
し、不要部分をリン酸系のエッチング液で除去してゲー
ト電極１を形成した後、ＡｕＧｅ・Ｎｉからなるソース
電極２及びドレイン電極３を形成することにより、ＦＥ
Ｔの製造が完了する。
し、不要部分をリン酸系のエッチング液で除去してゲー
ト電極１を形成した後、ＡｕＧｅ・Ｎｉからなるソース
電極２及びドレイン電極３を形成することにより、ＦＥ
Ｔの製造が完了する。
【００２２】本実施例は、ゲート形成予定領域の動作層
４の表面に、開口形成時のドライエッチングの照射イオ
ン又はラジカルを更に動作層４内にも打ち込むので、セ
ルフアラインて的にキャリア濃度が低下した動作層５を
形成することができる。これにより、ゲート領域以外の
ソース・ドレインの濃度を高くすることができるため、
寄生抵抗ＲS，ＲDの低減を容易に且つ制御性よく実現で
きる。更に、側壁膜７を利用した異方性ドライエッチン
グを行う工程により、ソース・ドレイン領域の高濃度層
（動作層４）がセルアライン的にゲート電極１から離れ
ることになるので、ゲート容量の増大も防止することが
できる。
４の表面に、開口形成時のドライエッチングの照射イオ
ン又はラジカルを更に動作層４内にも打ち込むので、セ
ルフアラインて的にキャリア濃度が低下した動作層５を
形成することができる。これにより、ゲート領域以外の
ソース・ドレインの濃度を高くすることができるため、
寄生抵抗ＲS，ＲDの低減を容易に且つ制御性よく実現で
きる。更に、側壁膜７を利用した異方性ドライエッチン
グを行う工程により、ソース・ドレイン領域の高濃度層
（動作層４）がセルアライン的にゲート電極１から離れ
ることになるので、ゲート容量の増大も防止することが
できる。
【００２３】前述の範囲の数値条件で本実施例のＭＥＳ
ＦＥＴを実際に製造した結果、図６に示す従来構造のＦ
ＥＴと特性を比較すると、１２ＧＨｚでの周波数で、従
来構造のゲイン（Ｇa）が６．３ｄＢｍであったのに対
し、本発明の構造ではゲイン（Ｇa）が７．５ｄＢｍと
約２０％も向上する良好な結果が得られた。
ＦＥＴを実際に製造した結果、図６に示す従来構造のＦ
ＥＴと特性を比較すると、１２ＧＨｚでの周波数で、従
来構造のゲイン（Ｇa）が６．３ｄＢｍであったのに対
し、本発明の構造ではゲイン（Ｇa）が７．５ｄＢｍと
約２０％も向上する良好な結果が得られた。
【００２４】なお、本発明は上記実施例に限定されるも
のではないことは勿論である。例えば、本発明は、Ｇａ
ＡｓＭＥＳＦＥＴ以外に、ヘテロ接合ＦＥＴ又はＩｎＰ
系のデバイスにも適用できる。また、絶縁膜及びゲート
電極の種類も、上記実施例に限定されるものではない。
のではないことは勿論である。例えば、本発明は、Ｇａ
ＡｓＭＥＳＦＥＴ以外に、ヘテロ接合ＦＥＴ又はＩｎＰ
系のデバイスにも適用できる。また、絶縁膜及びゲート
電極の種類も、上記実施例に限定されるものではない。
【００２５】
【発明の効果】以上説明したように、本発明はゲート電
極形成予定領域の動作層の表面に、ドライエッチングの
照射イオン又はラジカルを打ち込むことにより、セルフ
アライン的にキャリア濃度を低下させて第１の低濃度動
作層を形成し、ゲート領域以外のソース・ドレインの濃
度を高くすることができるため、寄生抵抗ＲS，ＲDの低
減を容易に且つ制御性よく実現できる。また、側壁膜を
形成することにより、その異方性ドライエッチングによ
り、更に低濃度の第２の低濃度動作層を形成するので、
ソース・ドレイン領域の高濃度層がセルアライン的にゲ
ート電極から離隔することになり、ゲート容量の増大も
防止することができるという効果を奏する。
極形成予定領域の動作層の表面に、ドライエッチングの
照射イオン又はラジカルを打ち込むことにより、セルフ
アライン的にキャリア濃度を低下させて第１の低濃度動
作層を形成し、ゲート領域以外のソース・ドレインの濃
度を高くすることができるため、寄生抵抗ＲS，ＲDの低
減を容易に且つ制御性よく実現できる。また、側壁膜を
形成することにより、その異方性ドライエッチングによ
り、更に低濃度の第２の低濃度動作層を形成するので、
ソース・ドレイン領域の高濃度層がセルアライン的にゲ
ート電極から離隔することになり、ゲート容量の増大も
防止することができるという効果を奏する。
【図１】本発明の実施例に係る化合物半導体電界効果ト
ランジスタの製造方法の第１工程を示す断面図である。
ランジスタの製造方法の第１工程を示す断面図である。
【図２】本発明の実施例に係る化合物半導体電界効果ト
ランジスタの製造方法の第２工程を示す断面図である。
ランジスタの製造方法の第２工程を示す断面図である。
【図３】本発明の実施例に係る化合物半導体電界効果ト
ランジスタの製造方法の第３工程を示す断面図である。
ランジスタの製造方法の第３工程を示す断面図である。
【図４】本発明の実施例に係る化合物半導体電界効果ト
ランジスタの製造方法の第４工程を示す断面図である。
ランジスタの製造方法の第４工程を示す断面図である。
【図５】従来のＭＥＳＦＥＴを示す断面図である。
【図６】従来の他のＭＥＳＦＥＴを示す断面図である。
【図７】従来の更に他のＭＥＳＦＥＴを示す断面図であ
る。
る。
１，４１；ゲート電極 ２；ソース電極 ３；ドレイン電極 ４；ｎ層 ５；ドライエッチングによってｎ層４より低濃度になっ
た動作層 ６；ドライエッチングによって動作層５より低濃度にな
った動作層 ７；ＳｉＯ2からなる側壁膜 ８；ＧａＡｓ基板 ９；ｎ+層 １０；ＳｉＯ2層 １４；リセス １１；レジスト
た動作層 ６；ドライエッチングによって動作層５より低濃度にな
った動作層 ７；ＳｉＯ2からなる側壁膜 ８；ＧａＡｓ基板 ９；ｎ+層 １０；ＳｉＯ2層 １４；リセス １１；レジスト
Claims (1)
- 【請求項１】 化合物半導体動作層上に形成された第１
の絶縁膜のゲート領域を開口した後、ドライエッチング
法でこのゲート領域の前記動作層に損傷を与えてキャリ
ア濃度を下げ第１の低濃度動作層を形成する工程と、第
２の絶縁膜を全面に被着した後、異方性ドライエッチン
グ法で前記ゲート領域に開口された第１の絶縁膜の側壁
にのみ第２の絶縁膜を残置せしめると共に、前記残置さ
れた第２の絶縁膜間の前記第１の低濃度動作層表面に損
傷を与えて更にキャリア濃度を下げ第２の低濃度動作層
を形成する工程とを有することを特徴とする化合物半導
体電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24669691A JPH0563004A (ja) | 1991-08-31 | 1991-08-31 | 化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24669691A JPH0563004A (ja) | 1991-08-31 | 1991-08-31 | 化合物半導体電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563004A true JPH0563004A (ja) | 1993-03-12 |
Family
ID=17152273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24669691A Pending JPH0563004A (ja) | 1991-08-31 | 1991-08-31 | 化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102479770B1 (ko) | 2021-10-11 | 2022-12-21 | 칸비시 코퍼레이션 | 전자기 코일 |
-
1991
- 1991-08-31 JP JP24669691A patent/JPH0563004A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102479770B1 (ko) | 2021-10-11 | 2022-12-21 | 칸비시 코퍼레이션 | 전자기 코일 |
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