DE3716868C2 - Integrierte Schaltung mit hohem Integrationsgrad - Google Patents
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- 230000010354 integration Effects 0.000 title claims description 8
- 230000005012 migration Effects 0.000 description 4
- 238000013508 migration Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Geometry (AREA)
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Description
Die Erfindung betrifft eine integrierte Schaltung gemäß
dem Oberbegriff des Hauptanspruchs.
Es ist Halbleiterschaltungen mit hohem Integrations
grad bekannt, die auch als LSI-Schaltungen bezeichnet
werden, die eine Vielzahl von Standardzellen umfassen.
Das Standardzellen-Layout der integrierten Schaltung
verwendet die Standardzelle als Konstruktionssystem.
Bei den bekannten Schaltungsanordnungen ist in der Zelle
nur eine interne Verbindung von Elementen
ausgeführt, wobei die Verbindungen zwischen den Zellen
als außerhalb der Zellen angeordnete Verbindungsleitun
gen ausgeführt sind. Die Standardzellen enthalten ein
logisches Grundelement oder zusammengesetzte Gatter,
wie Inverter, NAND-, NOR- oder dergleichen und außerdem
verschiedene Flip-Flop-Schaltungen, wie D-FF, JK-FF. Um
ein logisches Gesamtsystem zu bilden, sind die genann
ten Zellen miteinander verbunden, jedoch ist bei den
bekannten LSI-Schaltungen die Leitungsverbindung zwi
schen den Zellen konstant und unabhängig von der Art
der zu übertragenden Signale.
Die herkömmlichen Standardzellen der oben beschriebenen
Art sind in einer Schaltung mit hohem Integrationsgrad
in sehr feiner Struktur ausgebildet, so daß die Lei
tungsverbindung zwischen den Zellen ebenfalls sehr
klein bzw. dünn wird. Im Falle von Taktleitungen oder
entsprechenden Leitungsverbindungen, die mit einer ho
hen Anzahl von Leitungsausgängen (fan-out) in Verbin
dung stehen und über die gesamte Oberfläche eines Halb
leiterchips verdrahtet sind, entsteht durch die fein
ausgebildeten Leitungsverbindungen das Problem der
Elektronenwanderung und das Auftreten einer entspre
chenden Widerstandskomponente. Dies bedeutet, daß bei
einer Verengung der Leitungsverbindung ein hoher Strom
fluß zu den Leitungsverbindungen nötig ist, um den La
dungszufluß und die Endladung vorzunehmen, wo eine große
Last vorhanden ist. Die Elektronenwanderung nimmt
entsprechend zu und die Leitungskapazität nimmt ab,
jedoch, sofern die Kapazität der Last groß ist, nimmt
die Kapazität im ganzen nicht in dem Umfang ab und der
Leitungswiderstand nimmt unerwünschterweise zu. Wird
dagegen die Leitungsbreite für eine spezielle Signal
leitung erhöht, bedeutet dies, daß die Verdrahtung bzw.
die Leitungsverbindung insgesamt komplizierter und da
durch die automatische Verdrahtung verzögert wird.
Aus der DE 34 08 747 A1 ist eine integrierte
Schaltung gemäß dem Oberbegriff bekannt. Diese
Schaltung enthält in den Standardzellenbereichen
ausschließlich jeweils die Spannungsversorgungsleitung und
die Masseleitung.
Aus der EP 0 154 998 A2 ist eine integrierte
Schaltung offenbart, bei der über einem aktivem
Halbleiterbereich eines MOS-Kondensators eine Signalleitung
verläuft. Diese
Signalleitung dient dazu, eine Speicherkapazität
auszubilden, um die Zugriffszeit zu verkürzen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde
eine Schaltung vorzuschlagen, bei der bei Signal
leitungen, die mit hoher Last beaufschlagt werden,
die Elektronenwanderung bei gleichzeitiger Beibe
haltung hoher Integrationsdichte gering gehalten wird.
Die Erfindung wird nachfolgend an Hand der Zeichnungen
näher erläutert. Es zeigt
Fig. 1 eine Standardzelle einer erfindungsgemäßen in
tegrierten Schaltungsanordnung,
Fig. 2 einen Ausschnitt aus einer Standardzellen um
fassenden integrierten Schaltungsanordnung mit hohem
Integrationsgrad gemäß der Erfindung und
Fig. 3 eine herkömmliche Anordnung einer integrierten
Schaltungsanordnnung.
Ein bevorzugtes Ausführungsbeispiel der Erfindung wird
an Hand der Fig. 1 und 2 näher beschrieben. In Fig. 1
ist eine Versorgungsleitung 1, eine Masseleitung 3
und eine Standardzelle 4 dargestellt, die geeignet ist, ihre lateralen
Abmessungen entsprechend der jeweiligen Funktion zu än
dern, wobei die vertikalen Abmessungen konstant bleiben.
Eine Taktleitung 2 ist zwischen der Versorgungsleitung
1 und der Masseleitung 3 innerhalb der Standardzelle
4 angeordnet.
Fig. 2 zeigt ein Standardzellensystem mit hohem Inte
grationsgrad unter Verwendung der Standardzelle 4 von
Fig. 1.
Nachfolgend wird die Funktionsweise näher erläutert. In
einem derartigen Standardzellensystem mit hohem Inte
grationsgrad (LSI-Schaltungsanordnung) ist die Taktlei
tung 2 wie in Fig. 2 dargestellt in der Standardzelle
4 angeordnet, so daß die Breite des Leitungs
netzes eines Leitungsbandes 5 begrenzt werden kann un
abhängig von der Taktleitung 2. Die Taktleitung wird in
einer erforderlichen Breite ausgeführt, während
die übliche Verdrahtung dünn ausgebildet sein kann, so
daß eine Elektronenwanderung und eine Signalstörung
auf Grund einer Widerstandskomponente der Leitungsver
bindung verhindert wird.
Wie in Fig. 1 dargestellt, ist die Taktleitung 2 zwi
schen der Masseleitung 3 und der Versorgungsleitung
1 angeordnet, wobei dort ein p-Kanal-Transistor und ein
n-Kanal-Transistor in der Zelle 4 ausgespart wird.
Die vorliegende Erfindung ist nicht nur auf die Takt
leitung anwendbar, sondern auch für andere Signalleitungen,
die einer höheren Belastung aus
gesetzt sind, z. B. Signalleitungen für die
Initialisierung der gesamten Schaltungsanordnung.
Um die Unterschiede gegenüber dem Stand der
Technik zu veranschaulichen, ist in Fig. 3 ein Aus
schnitt aus einer herkömmlichen integrierten Schal
tungsanordnung mit hohem Integrationsgrad dargestellt.
Auch hier sind eine Versorgungsleitung 1, eine Taktlei
tung 2, eine Masseverbindung 3, Standardzellen 4 und
Verdrahtungsbereiche 5 dargestellt. Bei diesem Stand der
Technik ist die Verbindung zwischen den Standardzellen 4 ausschließlich durch
außerhalb der Zellen verlaufende Verbindungsleitungen
ausgeführt.
Claims (3)
1. Integrierte Schaltung mit hohem Integrationsgrad
mit
- - mehreren Standardzellenbereichen, die eine Vielzahl von in horizontaler Richtung neben einander angeordneten Standardzellen (4) enthält,
- - einer Spannungsversorgungsleitung (1) und einer Masseleitung (3) in dem jeweiligen Standardzellen bereich,
- - einem Verdrahtungsbereich (5), der zwischen je zwei Standardzellenbereichen angeordnet ist, dadurch gekennzeichnet, daß eine für hohe elektrische Belastung bestimmte Signalleitung (2) in dem jeweiligen Standardzellen bereich angeordnet ist, und eine Breite aufweist, die größer ist als die Breite der Verdrahtungsleitung in dem Verdrahtungsbereich (5).
2. Integrierte Schaltung nach Anspruch 1, dadurch
gekennzeichnet, daß die für hohe Belastung
bestimmte Signalleitung die Taktsignalleitung (2)
bildet.
3. Integrierte Schaltung nach Anspruch 2, dadurch
gekennzeichnet, daß
im Standardzellenbereich die Taktsignalleitung (2)
zwischen der Versorgungsleitung (1) und der Masseleitung (3)
angeordnet ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61186094A JPS6341048A (ja) | 1986-08-06 | 1986-08-06 | 標準セル方式大規模集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3716868A1 DE3716868A1 (de) | 1988-02-18 |
DE3716868C2 true DE3716868C2 (de) | 1996-02-29 |
Family
ID=16182259
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3716868A Expired - Fee Related DE3716868C2 (de) | 1986-08-06 | 1987-05-20 | Integrierte Schaltung mit hohem Integrationsgrad |
Country Status (3)
Country | Link |
---|---|
US (1) | US4870300A (de) |
JP (1) | JPS6341048A (de) |
DE (1) | DE3716868C2 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1986
- 1986-08-06 JP JP61186094A patent/JPS6341048A/ja active Pending
-
1987
- 1987-05-15 US US07/051,137 patent/US4870300A/en not_active Expired - Fee Related
- 1987-05-20 DE DE3716868A patent/DE3716868C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4870300A (en) | 1989-09-26 |
DE3716868A1 (de) | 1988-02-18 |
JPS6341048A (ja) | 1988-02-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8120 | Willingness to grant licences paragraph 23 | ||
8125 | Change of the main classification |
Ipc: H01L 23/528 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |