DE19740534A1

DE19740534A1 - Halbleitervorrichtung sowie Verfahren zu deren Herstellung

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Publication number: DE19740534A1
Application number: DE19740534A
Authority: DE
Inventors: Hiroshi Kimura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-01-22
Filing date: 1997-09-15
Publication date: 1998-07-23
Anticipated expiration: 2017-09-16
Also published as: KR19980069778A; DE19740534B4; KR100245373B1; US5920124A; JPH10209393A

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung. Insbesondere betrifft die vorliegende Erfindung die Herstellung von Kontaktlöchern in einer Halbleitervorrichtung, die eine Mehrebenen-Verbin dungsstruktur hat.

Ein Beispiel für ein herkömmliches Verfahren zur Herstellung von Kontaktlöchern in einer Halbleiterspeichervorrichtung, das in der japanischen Patentanmeldung Offenlegungs-Nr. 5- 75060 (1993) aufgezeigt ist, ist in Fig. 60 bis 63 darge stellt. Fig. 60 bis 63 sind Schnittansichten, die jeweilige Herstellungsschritte einer solchen Halbleiterspeichervorrich tung zeigen. Fig. 60 ist eine Schnittansicht, die aufgrund einer Fehlausrichtung in dem Lithographieprozeß freiliegende Bitleitungen zeigt. Fig. 61 ist eine Schnittansicht, die den Schritt der Ätzung der Bitleitungen und eines isolierenden Filmes in Fig. 60 zeigt, um eine Öffnung mit einer vertika len Querschnittskonfiguration zu schaffen. Fig. 62 ist eine Schnittansicht, die den Schritt des Entfernens eines in Fig. 61 gezeigten Resistmusters zeigt, um Seitenwände zu schaffen. Fig. 63 ist eine Schnittansicht, die den Schritt des Schaf fens einer Ladungsspeicherelektrode, eines Kondensatoriso lierfilms und einer Plattenelektrode auf der Struktur von Fig. 62 zeigt.

In Fig. 60 bis 63 bezeichnet Bezugszeichen 1P eine Bitlei tung, 3P bezeichnet eine Ladungsspeicherelektrode, 4P be zeichnet eine Plattenelektrode, 5P bezeichnet eine Öffnung, 8P bezeichnet einen ersten Isolierfilm, 13P bezeichnet einen SiO₂-Feldfilm, 14P bezeichnet ein p-dotiertes Halbleitersub strat, 15P bezeichnet einen Kondensatorisolierfilm, der als ein Isolierfilm dient, wenn die Ladungsspeicherelektrode 3P und die Plattenelektrode 4P einen Kondensator bilden, 16P be zeichnet einen zweiten Isolierfilm zum Verhindern des elek trischen Durchgangs zwischen der Ladungsspeicherelektrode 3P und den Bitleitungen 1P, 17P bezeichnet ein Resistmuster und 34 bezeichnet eine n⁺-Diffusionsschicht.

Das herkömmliche Verfahren zur Herstellung der Kontaktlöcher in der Halbleiterspeichervorrichtung wird nachfolgend unter Bezug auf Fig. 60 bis 63 beschrieben.

In Fig. 60 ist eine Breite von 200 nm der Bitleitung 1P auf grund einer Fehlausrichtung in dem Lithographieprozeß als freiliegend dargestellt. Zunächst werden die SiO₂-Filme 13P auf dem p-dotierten Halbleitersubstrat 14P durch die LOCOS-Technik gebildet, wie in Fig. 60 gezeigt. Anschließend wer den ein Schalttransistor und die Bitleitungen 1P gebildet. Die n⁺-Diffusionsschicht 34 dient als Source/Drain des Schalttransistors in der Struktur von Fig. 60. Unter Verwen dung des Resistmusters 17P als Maske wird der erste Isolier film 8P selektiv durch anisotropes Ätzen entfernt, um die Öffnung 5P darin zur elektrischen Verbindung zwischen der La dungsspeicherelektrode 3P und der n⁺-Diffusionsschicht 34 zu bilden. Während dieses Prozesses ist die Bitleitung 1P in der Öffnung 5P aufgrund einer Fehlausrichtung der Maske freige legt.

Wie Fig. 61 zeigt, wird unter Verwendung des Resistmusters 17P als Maske der freiliegende Teil der Bitleitung 1P wegge ätzt. Danach wird ein Teil des ersten Isolierfilms 8P, der unter dem freiliegenden Teil der Bitleitung 1P war, wegge ätzt. Die Öffnung 5P mit einem vertikalen Querschnittsaufbau wird anschließend geschaffen.

Wie Fig. 62 zeigt, wird das Resistmuster 17P entfernt, nach dem die Öffnung 5P gebildet ist. Der zweite Isolierfilm 16P, der aus Hochtemperatur-CVD-Siliziumoxid hergestellt wird, wird abgeschieden und durch Überätzung zurückgeätzt, um Sei tenwände zu bilden.

Die Ladungsspeicherelektrode 3P, die aus polykristallinem Si lizium hergestellt ist, der Kondensatorisolierfilm 15P, der aus Silizium-Oxynitrid hergestellt ist, und die Plattenelek trode 4P, die aus polykristallinem Silizium hergestellt ist, werden wie in Fig. 63 gezeigt gebildet.

In der Halbleiterspeichervorrichtung, die eine Verbindungs struktur mit einer Ebene hat, wie vorstehend beschrieben, kann die Öffnung 5P mit der vertikalen Querschnittskonfigura tion aufgrund des Ätzschrittes des freiliegenden Teils der Bitleitung 1P gebildet werden, wenn eine große Breite der Bitleitung 1P während der Bildung der Öffnung 5P freiliegt, und der Kurzschluß zwischen der Ladungsspeicherelektrode 3P und den Bitleitungen 1P kann aufgrund des Schrittes des Schaffens des zweiten Isolierfilms auf der Seitenoberfläche der Öffnung 5P verhindert werden.

Der Kontaktlochbildungsprozeß in dem Verfahren zur Herstel lung der in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigten Halbleitervorrichtung kann den Kurz schluß zwischen der Ladungsspeicherelektrode 3P und den Bit leitungen 1P verhindern, wenn die Verbindungsschicht eine Me tallverbindung in einer Ebene einschließt.

Die wie vorstehend beschrieben aufgebaute Halbleitervorrich tung hat die nachfolgend angeführten Nachteile.

Die vorherrschende Speicherzellenstruktur, für die geschich tete Speicherknoten moderner dynamischer RAMs angewendet wer den, ist eine COB-(Kondensator über Bitleitung)-Struktur, bei welcher ein Kondensator über den Bitleitungen 1P vorgesehen ist. Wenn Kontaktlöcher bei dem Auftragen der Speicherknoten gebildet werden, sind zwei Verbindungsschichten, das heißt Wortleitungen (Übertragungs-Gates) und Bitleitungen als eine untere Schicht vorhanden. Die COB-Struktur ist eine dynami sche RAM-Zellenstruktur, bei welcher der geschichtete Konden sator aus strukturellen Gründen über den Bitleitungen liegt und die Gate-Elektrode aus funktionellen Gründen unmittelbar über dem Siliziumsubstrat mit einem dazwischengelegten Iso lierfilm liegt. Die Speicherzellen von herkömmlich verwende ten dynamischen RAMs hatten eine CUB-(Kondensator unter Bit leitung)-Konstruktion. Die CUB-Struktur hat die Form eines einfachen geschichteten Kondensators (der aus einem einzelnen Dünnfilm aus polykristallinem Silizium besteht) und ist somit einfach zu bearbeiten. Die Bitleitungen, welche schwierig zu verarbeitende Metallverbindungsdrähte sind, werden so hoch wie möglich positioniert, und ein Zwischenschichtisolierfilm wird abgeflacht. Anschließend werden die Metallverbindungs drähte über den CUB verarbeitet.

In jüngerer Zeit wurde die COB-Struktur, bei welcher der Kon densator über den Bitleitungen gebildet ist, in zunehmenden Maß verwendet, um die Kondensatorfläche zu erhöhen (die Kon densatorkapazität zu erhöhen), da die fortgeschrittene Verar beitungstechnik es ermöglicht hat, die Metallverbindungs drähte als die untere Schicht zu verwenden, um den Freiheits grad zu erhöhen. Die Regeln der Mikrobearbeitung von Vorrich tungen werden von Jahr zu Jahr strenger, aber der Bedarf nach Erhöhung der Kondensatorkapazität nimmt zu. In der CUB-Struk tur muß die Fläche der Speicherknoten klein sein, um das teilweise Entfernen der Bitleitungskontakte nach der Bildung der Speicherknoten zu ermöglichen. In der COB-Struktur je doch, bei welcher die Kontaktlöcher in den Speicherzellen nicht nach der Bildung der Speicherknoten gebildet werden, können die Speicherknoten gebildet werden, während die best mögliche Nutzung der Regeln der Mindestverarbeitungsdimensio nen erfolgt, was die Erhöhung der Fläche der Speicherknoten erlaubt. Auch wurde berichtet, daß die COB-Struktur eine grö ßere (vertikale) Distanz zwischen den Bitleitungen und der Zellenplatte sowie eine niedrigere parasitäre Kapazität der Bitleitungen bietet.

Das in der japanischen Patentanmeldung Offenlegungs-Nr. 5- 75060 aufgezeigte Verfahren zur Herstellung der Halbleiter vorrichtung beschreibt die Bildung der Kontaktlöcher für die Speicherknoten ohne Berücksichtigung der Wortleitungen, wenn die beiden Verbindungsschichten verwendet werden, die die Wortleitungen und Bitleitungen enthalten.

Bei dem vorstehend beschriebenen Verfahren nach dem Stand der Technik können die Kontaktlöcher so gebildet werden, daß der Kurzschluß zwischen der Ladungsspeicherelektrode 3P und den Bitleitungen 1P verhindert wird, wenn nur eine Metallverbin dungsschicht, die die Bitleitungen 1P einschließt, vorgesehen wird, da der zweite Isolierfilm 16P zwischen der Ladungsspei cherelektrode 3P und den Bitleitungen 1P gebildet wird. Die japanische Patentanmeldung Offenlegungs-Nr. 5-75060 zeigt je doch nicht eine Halbleitervorrichtung auf, die eine Verbin dungsstruktur in zwei Ebenen hat, die beispielsweise die Wortleitungen unter den Bitleitungen einschließt, und wird nicht einfach auf die Herstellung von Kontaktlöchern in der Halbleitervorrichtung angewandt, die die Verbindungsstruktur in zwei Ebenen hat. Der Grund dafür liegt darin, daß einfach das teilweise Entfernen von Wortleitungen, wie auch von Bit leitungen, zu beträchtlichen Verlusten von Transistorcharak teristiken führen kann, da die Breite der Wortleitungen eine Transistorgatebreite festlegt.

Zusätzlich verursacht eine starke Fehlausrichtung der gebil deten Öffnung 5P, daß die Bitleitungen 1P in einem großen Ausmaß entfernt werden und so die Bitleitungen 1P dünner ge macht werden, was zu einer Verbindungsunterbrechung und zu Verdrahtungswiderstandsfehlern führt.

Auf diese Weise kann das in der japanischen Patentanmeldung Offenlegungs-Nr. 5-75060 aufgezeigte Verfahren nur auf eine Halbleitervorrichtung angewandt werden, die eine Verbindungs struktur in einer Ebene hat und Verdrahtungsfehler und Ver drahtungswiderstandsfehler der Bitleitungen 1P zeigt. Es wurde daher angestrebt, zwei Ziele zu erreichen: die Anwen dung des Verfahrens zur Herstellung der Halbleitervorrichtung auf die Herstellung von Kontaktlöchern der Halbleitervorrich tung zu ermöglichen, die mindestens zwei Verbindungsebenen hat, und Verdrahtungsfehler aufgrund der Verkleinerung der Bitleitungen zu unterdrücken.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Halb leitervorrichtung zu schaffen, die eine Verbindungsstruktur mit mindestens zwei Ebenen einschließlich Wortleitungen (Gate-Elektroden) unter Bitleitungen hat, sowie eine Verbin dungsstruktur in einer Ebene, so daß die Erzeugung von Kon taktlöchern ohne das Entfernen von Wortleitungen möglich ist, sowie ein Verfahren zur Herstellung derselben.

Weiter ist es Aufgabe der vorliegenden Erfindung, eine Halb leitervorrichtung zu schaffen, die eine Verbindungsunterbre chung und Verdrahtungswiderstandsfehler von Bitleitungen ver hindert, wenn während der Herstellung einer Maske eine Feh lausrichtung vorliegt, sowie ein Verfahren zur Herstellung derselben.

Die Lösung der Aufgabe ergibt sich aus Patentanspruch 1 und 6. Unteransprüche beziehen sich auf bevorzugte Ausführungs formen der Erfindung. Dabei können auch andere Kombinationen von Merkmalen als in den Unteransprüchen beansprucht vorge nommen werden.

Gemäß einem ersten Aspekt der vorliegenden Erfindung enthält eine Halbleitervorrichtung, die eine Struktur mit mindestens zwei Verbindungsebenen hat: ein als eine Basis dienendes Halbleitersubstrat, einen über einer Oberfläche des Halblei tersubstrats vorgesehenen ersten Verbindungsdraht, einen Ätz stoppfilm, der über dem ersten Verbindungsdraht vorgesehen ist, um mindestens eine obere Oberfläche des ersten Verbin dungsdrahts abzudecken, einen zweiten Verbindungsdraht, der über dem Ätzstoppfilm vorgesehen ist, ein über der Oberfläche des Halbleitersubstrats durch Atzen gebildetes Loch, wobei der zweite Verbindungsdraht und der Ätzstoppfilm Teile haben, die in dem Loch angeordnet sind, welche Teile des zweiten Verbindungsdrahts und des Ätzstoppfilms durch das Ätzen ent fernt werden, wobei der erste Verbindungsdraht einen Teil hat, der in dem Loch angeordnet ist, welcher Teil des ersten Verbindungsdrahts nicht durch das Ätzen entfernt wird, sowie einen Seitenwandisolierfilm, der auf einer Seitenoberfläche des Loches vorgesehen ist.

Vorzugsweise enthält gemäß einem zweiten Aspekt der vorlie genden Erfindung die Halbleitervorrichtung gemäß dem ersten Aspekt ferner: einen Unterschichtisolierfilm, der auf einer unteren Oberfläche des Ätzstoppfilms vorgesehen ist.

Vorzugsweise wird gemäß einem dritten Aspekt der vorliegenden Erfindung in der Halbleitervorrichtung gemäß dem zweiten Aspekt ein Teil des Unterschichtisolierfilms, der in dem Loch angeordnet ist, durch Ätzen entfernt.

Vorzugsweise schließt gemäß einem vierten Aspekt der vorlie genden Erfindung in der Halbleitervorrichtung gemäß dem zwei ten Aspekt der zweite Verbindungsdraht eine Vielzahl von Ver bindungsdrähten ein, die in einem vorbestimmten Abstand ange ordnet sind, wobei die Breite der Vielzahl von Verbindungs drähten bis zu einer Größe erhöht wird, die es erlaubt, daß die Beabstandung zwischen der Vielzahl von Verbindungsdrähten kleiner als der Durchmesser des Loches ist.

Vorzugsweise enthält gemäß einem fünften Aspekt der vorlie genden Erfindung in der Halbleitervorrichtung gemäß dem er sten Aspekt die Halbleitervorrichtung einen dynamischen RAM, ist das Loch mit einem Speicherknoten für einen Kondensator gefüllt und der erste Verbindungsdraht und der zweite Verbin dungsdraht sind eine Wortleitung bzw. eine Bitleitung.

Ein sechster Aspekt der vorliegenden Erfindung ist auf ein Verfahren zur Herstellung einer Halbleitervorrichtung gerich tet, die eine Struktur mit mindestens zwei Verbindungsebenen hat. Gemäß der vorliegenden Erfindung enthält das Verfahren die Schritte: Herstellen eines als Basis dienenden Halblei tersubstrats, Bilden eines ersten Verbindungsdrahts über ei ner Oberfläche des Halbleitersubstrats, Bilden eines Ätz stoppfilms über dem ersten Verbindungsdraht, Bilden eines zweiten Verbindungsdrahts über dem Ätzstoppfilm, Bilden eines Loches über der Oberfläche des Halbleitersubstrats durch Ät zen, wobei der zweite Verbindungsdraht und der Ätzstoppfilm in dem Loch angeordnete Teile haben, welche Teile des zweiten Verbindungsdrahts und des Ätzstoppfilms durch Ätzen in dem Schritt zur Bildung des Loches entfernt werden, wobei der er ste Verbindungsdraht einen in dem Loch angeordneten Teil hat, welcher Teil des ersten Verbindungsdrahts in dem Schritt zur Bildung des Loches nicht entfernt wird, sowie Bilden eines Seitenwandisolierfilms auf einer Seitenoberfläche des Loches.

Vorzugsweise enthält gemäß einem siebenten Aspekt der vorlie genden Erfindung in dem Verfahren gemäß dem sechsten Aspekt der Schritt zur Bildung des Loches die Schritte: Ausführen eines ersten Ätzvorganges, um den zweiten Verbindungsdraht und den Ätzstoppfilm in dem Loch freizulegen, und Ausführen eines zweiten Ätzvorganges, um gleichzeitig die Teile des zweiten Verbindungsdrahts und des Ätzstoppfilms, die in dem Loch freiliegen, zu entfernen.

Vorzugsweise handelt es sich gemäß einem achten Aspekt der vorliegenden Erfindung in dem Verfahren gemäß dem siebenten Aspekt bei dem ersten Ätzvorgang um eine Siliziumoxid-Plas maätzung, die eine hohe Selektivität für einen Siliziumni tridfilm hat.

Vorzugsweise enthält gemäß einem neunten Aspekt der vorlie genden Erfindung das Verfahren gemäß dem sechsten Aspekt fer ner den Schritt: Bilden eines Unterschichtisolierfilms über dem ersten Verbindungsdraht unmittelbar vor dem Schritt der Bildung des Ätzstoppfilms, welcher Unterschichtisolierfilm als ein Unterschichtfilm für den Ätzstoppfilm dient.

Vorzugsweise wird gemäß einem zehnten Aspekt der vorliegenden Erfindung in dem Verfahren gemäß dem neunten Aspekt ein Teil des Unterschichtisolierfilms, der in dem Loch angeordnet ist, durch Ätzen in dem Schritt zur Bildung des Loches entfernt.

Gemäß dem ersten Aspekt der vorliegenden Erfindung kann das Kontaktloch in der Halbleitervorrichtung, die die Struktur mit zwei oder mehr Verbindungsebenen hat, gebildet werden und Transistorcharakteristiken können vor der Verschlechterung aufgrund des Entfernens der Wortleitung bei der Bildung des Loches geschützt werden.

Gemäß dem zweiten Aspekt der vorliegenden Erfindung kann der Unterschichtisolierfilm, der an der Unterfläche des Ätzstopp films gebildet ist, an dem Halbleitersubstrat angelegte Bela stungen abmildern, wenn der Ätzstoppfilm geätzt wird.

Gemäß dem dritten Aspekt der vorliegenden Erfindung erlaubt das Entfernen des Teiles des Unterschichtisolierfilms, der in dem Loch angeordnet ist, durch das Ätzen das Bilden des Sei tenwandisolierfilms von der Oberseite der Seitenoberfläche des Loches, in welchem der Unterschichtisolierfilm entfernt wird, ausgehend zu dem Halbleitersubstrat auszuführen.

Der vierte Aspekt der vorliegenden Erfindung kann Verdrah tungsfehler und Verdrahtungswiderstandsfehler der Bitleitung verhindern, wenn das Loch gebildet wird.

Gemäß dem fünften Aspekt der vorliegenden Erfindung kann das Kontaktloch in der dynamischen RAM-Halbleitervorrichtung ge bildet werden, die die Struktur mit zwei oder mehr Verbin dungsebenen hat, und die Verschlechterung der Transistorcha rakteristiken aufgrund des Entfernens der Wortleitung kann verhindert werden, wenn das Loch gebildet wird.

Gemäß dem sechsten Aspekt der vorliegenden Erfindung kann das Kontaktloch bei der Herstellung der Halbleitervorrichtung ge bildet werden, die eine Struktur mit zwei oder mehr Verbin dungsebenen hat, und es kann verhindert werden, daß Transi storcharakteristiken aufgrund des Entfernens der Wortleitung, wenn das Loch gebildet wird, verschlechtert werden.

Gemäß dem siebenten Aspekt der vorliegenden Erfindung kann das Kontaktloch in der Halbleitervorrichtung gebildet werden, die eine Struktur mit zwei oder mehr Verbindungsebenen hat, und das Entfernen der Wortleitung wird effektiv verhindert, wenn das Loch gebildet wird.

Der achte Aspekt der vorliegenden Erfindung kann effektiv die Wortleitung entfernen und das Loch in einer selbstausrichten den Weise bilden.

Gemäß dem neunten Aspekt der vorliegenden Erfindung können die Belastungen, die auf das Halbleitersubstrat wirken, wenn der Ätzstoppfilm geätzt wird, abgemildert werden.

Gemäß dem zehnten Aspekt der vorliegenden Erfindung kann der Seitenwandisolierfilm von der Oberseite der Seitenfläche des Loches, in welchem der darunterliegende Isolierfilm entfernt wird, ausgehend zu dem Halbleitersubstrat gebildet werden.

Diese und weitere Merkmale, Aspekte und Vorteile der vorlie genden Erfindung werden aus der folgenden detaillierten Be schreibung der vorliegenden Erfindung in Verbindung mit den beiliegenden Zeichnungen besser ersichtlich.

Fig. 1 ist eine Draufsicht der Halbleitervorrichtung in ei ner Maskenherstellungsstufe gemäß der Voraussetzung der vor liegenden Erfindung;

Fig. 2 ist eine Draufsicht der Halbleitervorrichtung in ei ner Kondensatorherstellungsstufe gemäß der Voraussetzung der vorliegenden Erfindung;

Fig. 3 bis 18 sind Schnittansichten, die jeweilige Herstel lungsschritte der Halbleitervorrichtung gemäß der Vorausset zung der vorliegenden Erfindung darstellen;

Fig. 19 ist ein Äquivalentschaltbild der Halbleitervorrich tung gemäß vorliegender Erfindung;

Fig. 20 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß vorliegender Erfindung;

Fig. 21 ist eine Draufsicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe gemäß der vorliegenden Erfin dung;

Fig. 22 ist eine Schnittansicht der Halbleitervorrichtung in der Maskenherstellungsstufe entlang der Linie A1'-A1 in Fig. 20 gemäß vorliegender Erfindung;

Fig. 23 ist eine Schnittansicht der Halbleitervorrichtung in der Maskenherstellungsstufe entlang der Linie B1-B1' in Fig. 20 gemäß vorliegender Erfindung;

Fig. 24 ist eine Schnittansicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe entlang der Linie A2'-A2 in Fig. 21 gemäß vorliegender Erfindung;

Fig. 25 ist eine Schnittansicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in Fig. 21 gemäß vorliegender Erfindung;

Fig. 26 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß vorliegender Erfindung;

Fig. 27 ist eine Draufsicht der Halbleitervorrichtung in der Kondensatorherstellungsstufe gemäß vorliegender Erfindung;

Fig. 28 bis 41 sind Schnittansichten, die jeweilige Herstel lungsschritte der Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung zei gen;

Fig. 42 ist eine Draufsicht einer Halbleitervorrichtung nach dem Stand der Technik in der Maskenherstellungsstufe;

Fig. 43 ist eine Draufsicht der Halbleitervorrichtung nach dem Stand der Technik in der Kondensatorherstellungsstufe;

Fig. 44 ist eine Schnittansicht der Halbleitervorrichtung nach dem Stand der Technik in der Maskenherstellungsstufe entlang der Linie A1'-A1 in Fig. 42;

Fig. 45 ist eine Schnittansicht der Halbleitervorrichtung nach dem Stand der Technik in der Maskenherstellungsstufe entlang der Linie B1-B1' in Fig. 42;

Fig. 46 ist eine Schnittansicht der Halbleitervorrichtung nach dem Stand der Technik in der Kondensatorherstellungs stufe entlang der Linie A2'-A2 in Fig. 43;

Fig. 47 ist eine Schnittansicht der Halbleitervorrichtung nach dem Stand der Technik in der Kondensatorherstellungs stufe entlang der Linie B2-B2' in Fig. 43;

Fig. 48 ist eine Draufsicht der Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung in der Maskenherstellungsstufe;

Fig. 49 ist eine Draufsicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Er findung in der Kondensatorherstellungsstufe;

Fig. 50 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegen den Erfindung in der Maskenherstellungsstufe entlang der Li nie A1'-A1 in Fig. 48;

Fig. 51 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegen den Erfindung in der Maskenherstellungsstufe entlang der Li nie B1-B1' in Fig. 48;

Fig. 52 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegen den Erfindung in der Kondensatorherstellungsstufe entlang der Linie A2'-A2 in Fig. 49;

Fig. 53 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegen den Erfindung in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in Fig. 49;

Fig. 54 ist eine Draufsicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Er findung in der Maskenherstellungsstufe;

Fig. 55 ist eine Draufsicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Er findung in der Kondensatorherstellungsstufe;

Fig. 56 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegen den Erfindung in der Maskenherstellungsstufe entlang der Li nie A1'-A1 in Fig. 54;

Fig. 57 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegen den Erfindung in der Maskenherstellungsstufe entlang der Li nie B1-B1' in Fig. 54;

Fig. 58 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegen den Erfindung in der Kondensatorherstellungsstufe entlang der Linie A2'-A2 in Fig. 55;

Fig. 59 ist eine Schnittansicht der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegen den Erfindung in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in Fig. 55; und

Fig. 60 bis 63 sind Schnittansichten, die die jeweiligen Herstellungsschritte einer dynamischen RAM-Halbleitervorrich tung gemäß dem Stand der Technik darstellen.

Vor der Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung wird die in der japanischen Patentan meldung Offenlegungs-Nr. 5-75060 aufgezeigte Technik, die einfach auf eine Halbleitervorrichtung mit einer Verbindungs struktur in zwei Ebenen angewandt wird, nachfolgend beschrie ben.

Fig. 1 ist eine Draufsicht der Halbleitervorrichtung in ei nem Maskenherstellungsschritt, bei dem gemäß der Vorausset zung der vorliegenden Erfindung eine Fehlausrichtung von Kon taktlöchern vorliegt. Fig. 2 ist eine Draufsicht der Halb leitervorrichtung in einer Kondensatorherstellungsstufe, bei welcher gemäß der Voraussetzung der vorliegenden Erfindung eine Fehlausrichtung der Kontaktlöcher vorliegt. Fig. 3 bis 18 sind Schnittansichten, die die jeweiligen Herstellungs schritte der Halbleitervorrichtung gemäß der Voraussetzung der vorliegenden Erfindung zeigen.

Das in der japanischen Patentanmeldung Offenlegungs-Nr. 5- 75060 aufgezeigte Herstellungsverfahren wird auf eine dynami sche RAM-Halbleitervorrichtung angewandt, die eine Verbin dungsstruktur in zwei Ebenen hat, welche Bitleitungen 1 und Wortleitungen 2 einschließt. Es wird angenommen, daß eine Fehlausrichtung vorliegt, der Durchmesser eines Kontaktloches nicht vergrößert ist und eine Leitung nicht geschmälert wird.

In der Maskenherstellungsstufe sind, wie in Fig. 1 darge stellt, eine Vielzahl von Bitleitungen 1 (mit einer Breite L1) und eine Vielzahl von Wortleitungen 2 so angeordnet, daß sie sich im rechten Winkel kreuzen. Die Bitleitungen 1 sind in einem Abstand L2 zueinander beabstandet. Kontaktlöcher 18 (mit einem Durchmesser R) sind aus ihrer normalen Position nach oben und rechts verschoben, so daß sie Teile 19 der Bit leitungen 1 schaffen, die eine verringerte Breite (d1) haben.

Wie Fig. 2 zeigt, erscheinen weder die Bitleitungen 1 noch die Wortleitungen 2 in den Kontaktlöchern 18. Dies zeigt, daß Teile der Bitleitungen 1 und der Wortleitungen 2, die inner halb der Kontaktlöcher angeordnet sind, in der Kondensator herstellungsstufe entfernt werden, wie weiter unten beschrie ben wird.

Die jeweiligen Herstellungsschritte der Halbleitervorrich tung, die eine Verbindungsstruktur mit zwei Ebenen hat, wer den nachfolgend unter Bezug auf Fig. 3 bis 18 beschrieben. Paare von Querschnittsdarstellungen entlang der Linie A-A' und der Linie B-B' in Fig. 1 und 2 sind in Fig. 3 bis 18 dargestellt.

In Fig. 3 und 4 wird ein Photoresist 17, der eine Öffnung mit einem Durchmesser R hat und als eine Maske zur Musterbil dung von Speicherknoten 3 mittels Photolithographie dient, über Speicherzellen gebildet, die die Bitleitungen 1 und die Wortleitungen 2 einschließen, die in einem Zwischenschicht isolierfilm (SiO₂) 8 gebildet sind.

Nach dem in Fig. 3 und 4 dargestellten Herstellungsschritt wird der Zwischenschichtisolierfilm 8 einer anisotropen RIE-Ätzung unterzogen, wie in Fig. 5 und 6 dargestellt. Löcher 22 werden gebildet, so daß die dieser Ätzung ausgesetzten Bitleitungen 1 nicht weggeätzt werden, da diese Ätzung eine SiO₂-Ätzung ist, die ein hohes Selektionsverhältnis (etwa 10 oder größer) für die Bitleitungen 1 hat. Diese Ätzung legt eine Länge d2 der Bitleitungen 1 in den Löchern 22 frei.

Nach dem in Fig. 5 und 6 gezeigten Herstellungsschritt werden die freigelegten Teile (d2) der Bitleitungen 1 anisotrop ge ätzt, wie in Fig. 7 und 8 dargestellt. Die Wortleitung 2 wird freigelegt. Das abschließend fortgeführte Ätzen verur sacht, daß ein trennender Isolierfilm 13 abgeätzt wird, um eine p-dotierte Störstellendiffusionsschicht 12 freizulegen, die als ein Kanalstopper dient.

Nach dem in Fig. 7 und 8 gezeigten Herstellungsschritt wird der Photoresist 17 durch einen O₂-Plasmaveraschungsprozeß entfernt, wie in Fig. 9 und 10 dargestellt.

Nach dem in Fig. 9 und 10 gezeigten Herstellungsschritt wird angenommen, daß ein isolierender Film (SiO₂) durch einen CVD-Prozeß abgeschieden wird und das anisotrope RIE-Ätzen wird auf der gesamten Oberfläche ausgeführt, um Seitenwandisolier filme 16 zu bilden, wie in Fig. 11 und 12 gezeigt. Die Sei tenwandisolierfilme 16 werden nicht auf einem Teil (Schulter teil) der Wortleitung 2 abgeschieden, der durch die Ätzung freigelegt wird, und die Wortleitung 2 bleibt in dem Kontakt loch 18 freigelegt.

Um dieses Problem zu lösen, sollte die anisotrope RIE-Ätzung an der Wortleitung 2 entlang den Seitenwänden des Loches 22 nach dem in Fig. 11 und 12 gezeigten Herstellungsschritt ausgeführt werden, wie in Fig. 13 und 14 dargestellt, bevor die Seitenwandisolierfilme 16 gebildet werden, um dadurch die geätzte Wortleitung 2 zu bilden. Dies erlaubt die Bildung des Seitenwandisolierfilmes 16, ohne die geätzte Wortleitung 2 teilweise freizulegen, wie in Fig. 15 und 16 dargestellt. Anschließend können die Kontaktlöcher 18 für die Speicherkno ten 3 gebildet werden.

Nach dem in Fig. 15 und 16 gezeigten Herstellungsschritt werden die Speicherknoten 3 in den Kontaktlöchern 18 einge bettet, wie in Fig. 17 und 18 dargestellt. Anschließend wer den ein dielektrischer Film und eine Zellenplatte aufge schichtet, um Kondensatoren zu bilden.

Bei der Anwendung des in der japanischen Patentanmeldung Of fenlegungs-Nr. 5-75060 aufgezeigten Herstellungsverfahrens für die Halbleitervorrichtung, die eine Verbindungsstruktur mit zwei Ebenen hat, muß die Wortleitung 2 teilweise entfernt werden, wie in Fig. 13 dargestellt, um einen Kurzschluß zwi schen dem Teil der Wortleitung 2, der durch das in Fig. 11 und 12 gezeigte Ätzen freigelegt ist, und dem Speicherknoten 3 zu verhindern. Die Dimension der Gate-Elektrode (Wortlei tung 2) beeinflußt wesentlich die elektrischen Eigenschaften des MOS-Transistors. Durch teilweises Entfernen der Wortlei tung 2 wird der Source/Drain-Strom (in einer n-dotierten Störstellendiffusionsschicht 11 nicht unterbrochen, wenn das Gate abgeschaltet ist, und elektrische Ladungen werden nicht in dem Speicherknoten 3 in Fig. 17 gespeichert. Die Halblei tervorrichtung kann dann nicht als eine dynamische RAM-Vor richtung arbeiten.

Ferner werden die Wortleitungen 2 allgemein auf dem trennen den Isolierfilm 13 gebildet. Ein Endabschnitt des trennenden Isolierfilms 13 wird ebenfalls entfernt, nachdem die Wortlei tung 2 teilweise entfernt ist. Da die p-dotierte Störstellen diffusionsschicht 12, die einen Leitfähigkeitstyp hat, der demjenigen von Source/Drain (Störstellendiffusionsschicht 11 des n-Typs) entgegengesetzt ist, die mit dem Speicherknoten 3 verbunden sind, unter dem trennenden Isolierfilm 13 gebildet wird, fließen die elektrischen Ladungen in dem Speicherknoten 3 in ein p-dotiertes Si-Substrat 14 ab und werden nicht in dem Speicherknoten 3 gespeichert. Die Halbleitervorrichtung funktioniert dann nicht als dynamische RAM-Vorrichtung.

Wie vorstehend beschrieben ist das Verfahren nach dem Stand der Technik (in der japanischen Patentanmeldung Offenlegungs- Nr. 5-75060 aufgezeigt), das für die Halbleitervorrichtung angewandt wird, die eine Verbindungsstruktur in zwei Ebenen hat, insofern nachteilhaft, als die Wortleitung 2 zur Bildung des Loches 22 teilweise entfernt wird. Andererseits ist es schwierig, das Loch 22 in den Verbindungsschichten zu bilden, die die Bitleitungen 1 und die Wortleitungen 2 (insbesondere die Gate-Elektroden) einschließen, ausgenommen dort, wo die Wortleitungen 2 gebildet werden.

Die vorliegende Erfindung schafft ein Verfahren zur Bildung von Kontaktlöchern, ohne die Wortleitungen 2 in einer Halb leitervorrichtung zu entfernen, die mindestens zwei Verbin dungsebenen hat.

Erste bevorzugte Ausführungsform

Ein Halbleitervorrichtung gemäß einer ersten bevorzugten Aus führungsform der vorliegenden Erfindung wird nachfolgend un ter Bezug auf die Zeichnungen beschrieben.

Fig. 19 ist ein Äquivalentschaltbild einer dynamischen RAM-Halb leitervorrichtung. Fig. 20 ist eine Draufsicht der dyna mischen RAM-Halbleitervorrichtung in der Maskierungsstufe. Fig. 21 ist eine Draufsicht der dynamischen RAM-Halbleiter vorrichtung nach der Herstellung von Kondensatoren. Fig. 22 ist eine Schnittansicht der Halbleitervorrichtung in der Mas kierungsstufe entlang der Linie A1'-A1 in Fig. 20. Fig. 23 ist eine Schnittansicht der Halbleitervorrichtung in der Mas kierungsstufe entlang der Linie B1-B1' in Fig. 20. Fig. 24 ist eine Schnittansicht der Halbleitervorrichtung in der Kon densatorherstellungsstufe entlang der Linie A2'-A2 in Fig. 21. Fig. 25 ist eine Schnittansicht der Halbleitervorrich tung in der Kondensatorherstellungsstufe entlang der Linie B2-B2' in Fig. 21.

Wie Fig. 19 zeigt, ist die Bitleitung 1 des dynamischen RAM mit dem Drain eines Transistors T verbunden, und die Wortlei tung 2 ist mit der Gate-Elektrode des Transistors T verbun den. Die Source des Transistors T ist durch einen Kondensator C geerdet. Der Kondensator C hat einen ersten Anschluß, der mit der Source des Transistors T verbunden ist und als der Speicherknoten 3 dient, und einen zweiten Anschluß, der mit der Masse GND verbunden ist und als eine Zellenplatte 4 dient.

Wie in Fig. 24 und 25 gezeigt, ist die Zellenplatte 4 mit der nicht dargestellten Masse GND verbunden. Die Zellenplatte 4, der Speicherknoten 3 und ein dielektrischer Film 15 bilden den Kondensator C. Der Speicherknoten 3 ist mit der n-dotier ten Störstellendiffusionsschicht 11 verbunden. Wenn an die Wortleitung 2, die als die Gate-Elektrode wirkt, Spannung an gelegt wird, um einen Kanal in dem Kondensator C zu bilden, ist ein elektrischer Übergang zwischen dem Kondensator C und der Bitleitung 1 gegeben.

Fig. 20 zeigt die dynamische RAM-Halbleitervorrichtung in Draufsicht in der Maskierungsstufe (obgleich der Photoresist 17 nicht dargestellt ist) während des Herstellungsschrittes der Kontaktlöcher 18 unter Normalbedingungen, bei welchen keine Fehlausrichtungen vorliegt, der Durchmesser der Kon taktlöcher 18 nicht vergrößert ist und die Bitleitungen 1 nicht geschmälert werden. Wie Fig. 20 zeigt, ist die Viel zahl von Wortleitungen 2 parallel angeordnet und die Vielzahl von Bitleitungen 1 (Breite L1) sind auf der oberen Oberfläche der Wortleitungen 2 in einer Beabstandung P in gleichmäßig beabstandeter Beziehung (Abstand L2) so angeordnet, daß sie die Wortleitungen 2 im rechten Winkel schneiden. Die Vielzahl von Kontaktlöchern 18 (Durchmesser R) ist zwischen den Bit leitungen 1 und den Wortleitungen 2 gebildet, überlappt je doch nicht die Bitleitungen 1 und die Wortleitungen 2. Be zugszeichen 6 bezeichnet einen Vorrichtungsbereich zum Spei chern von 2-Bit-Daten des dynamischen RAM. Die Wortleitungen 2 (Übergangs-Gates), die Bitleitungen 1 und die Kontaktlöcher 18 für die Speicherknoten 3 bilden den dynamischen RAM.

In Fig. 21 ist die Halbleitervorrichtung von Fig. 20 mit den Speicherknoten 3 in der Kondensatorherstellungsstufe dar gestellt. Gleiche Bezugszeichen werden in Fig. 21 verwendet, um mit denjenigen in Fig. 20 identische Elemente zu bezeich nen. Die Kontaktlöcher 18 sind tatsächlich unter dem Spei cherknoten 3 positioniert und durch die leeren Kreise in Fig. 21 dargestellt, um das Verständnis ihrer Positionen zu erleichtern.

Wie Fig. 22 und Fig. 23 zeigen, sind die n-dotierten Stör stellendiffusionsschicht 11, die als Source/Drain dient, die p-dotierte Störstellendiffusionsschicht 12, die als die Ka nalsperre dient, und der trennende Isolierfilm 13 auf dem p-dotierten Si-Substrat 14 gebildet. Die als die Gate-Elektro den funktionierenden Wortleitungen 2 sind auf den Oberflächen des p-dotierten Si-Substrats 14 und des trennenden Isolier films 13 gebildet. Wenn ein weiter unten zu beschreibender Ätzstoppfilm 9 direkt auf dem p-dotierten Si-Substrat 14 an geordnet wird, wird das p-dotierte Si-Substrat 14 Spannungs belastungen ausgesetzt, die Kristalleffekte hervorrufen könn ten. Um die Belastungen abzumildern, wird ein Ätzstoppunter schichtisolierfilm 10 (SiO₂) , der als eine Pufferschicht dient, über den Wortleitungen 2 durch das CVD-Verfahren ge bildet. Der Ätzstoppfilm 9 (Si₃N₄), der als ein Opferfilm zum Stoppen der weiter unten zu beschreibenden Plasmaätzung dient, wird gebildet, um den Ätzstoppunterschichtisolierfilm 10 abzudecken. Der Zwischenschichtisolierfilm 8 und die Bit leitungen 1 sind auf den Ätzstoppfilm 9 geschichtet. Bezugs zeichen 7 bezeichnet einen Bereich zur Verbindung zwischen den Bitleitungen 1 und dem n-dotierten Drain (Störstellendiffusionsschicht) 11. Der Photoresist 17, der eine Öffnung mit dem Durchmesser R hat und als eine Ätzmaske dient, wird auf dem Zwischenschichtisolierfilm 8 gebildet. Da die Bitleitungen 1 allgemein unter Bedingungen geätzt werden, die nicht für das p-dotierte Si-Substrat 14 selektiv sind, wird die Oberfläche des p-dotierten Si-Substrats 14 geätzt oder aufgerauht, was den Kontaktwiderstand erhöhen könnte und Kristalldefekte verursachen könnte. Der Ätzstoppfilm 9 wirkt als ein Opferfilm oder eine Pufferschicht, so daß das nach folgende Ätzen der Bitleitungen 1 keine Ätzung des p-dotier ten Si-Substrats 14 verursacht.

Wie Fig. 24 und 25 zeigen, werden die Kontaktlöcher 18 unter Verwendung des Photoresists 17 von Fig. 22 und 23 als eine Maske gebildet, um den Kondensator einschließlich des Spei cherknotens 3, des dielektrischen Films 15 und der Zellen platte 4 zu bilden. In der Anordnung von Fig. 22 und 23 wer den Löcher gebildet und die Zwischenschichtisolierfilme 16 werden auf den Seitenoberflächen der Löcher gebildet, wodurch die Kontaktlöcher 18 gebildet werden. Die Kontaktlöcher 18 werden mit dem Speicherknoten 3 gefüllt und der dielektrische Film 15 wird in innigen Kontakt mit der Oberfläche der Spei cherknoten 3 gebracht. Die Zellenplatte 4 wird durch den di elektrischen Film 15 gebildet, wodurch der Kondensator C (Fig. 19) gebildet wird. Der vorstehend beschriebene Prozeß erzeugt die Halbleitervorrichtung gemäß der vorliegenden Er findung, wobei keine Fehlausrichtung der Kontaktlöcher vor handen ist.

Die Halbleitervorrichtung, bei der eine Fehlausrichtung der Kontaktlöcher vorhanden ist, wird nachfolgend erörtert. Fig. 26 ist eine Draufsicht der Halbleitervorrichtung in der Mas kenherstellungsstufe gemäß der ersten bevorzugten Ausfüh rungsform der vorliegenden Erfindung, wenn eine Fehlausrich tung der Kontaktlöcher vorhanden ist. Fig. 27 ist eine Draufsicht der Halbleitervorrichtung in der Kondensatorher stellungsstufe gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wenn die Fehlausrichtung der Kon taktlöcher vorliegt. Fig. 28 bis 41 sind Schnittansichten, die jeweilige Herstellungsschritte der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen.

Fig. 26 ist eine Ansicht zur Erläuterung einer Maskenfehl ausrichtung. In dieser Stufe wurden die Kontaktlöcher 18 noch nicht tatsächlich gebildet. Fig. 26 ist im wesentlichen Fig. 1 ähnlich, die die Voraussetzung der vorliegenden Erfin dung zeigt. In Fig. 27 wurden die Kontaktlöcher 18 bereits tatsächlich gebildet, und zwar unter Verwendung der Technik gemäß der vorliegenden Erfindung, und Fig. 27 unterscheidet sich von Fig. 2, die die Voraussetzung der vorliegenden Er findung zeigt, aufgrund der Verwendung der Technik gemäß vor liegender Erfindung. Genauer ausgedrückt sind die unter den Kontaktlöchern 18 liegenden Wortleitungen 2 in den Kontaktlö chern 18, die durch die Technik gemäß vorliegender Erfindung gebildet wurden, nicht entfernt.

Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform wird nachfolgend unter Bezug auf Fig. 28 bis 41 beschrieben. Paare von Querschnit ten, die entlang den Linien A-A' und den Linien B-B' von Fig. 26 und 27 verlaufen, sind in Fig. 28 bis 41 gezeigt.

Fig. 28 und 29 sind Schnittansichten der Halbleitervorrich tung in der Maskierungsstufe entlang den Linien A'-A bzw. B-B' in Fig. 26. Der Photoresist 17 hat Öffnungen mit dem Durchmesser R, welcher gleich dem Durchmesser der Kontaktlö cher ist. In diesem Herstellungsschritt ist die Musterbildung des Photoresists 17 vollendet.

Nach dem in Fig. 28 und 29 dargestellten Herstellungsschritt wird eine anisotrope RIE-Ätzung an dem Zwischenschichtiso lierfilm (SiO₂) 8 durchgeführt, um Löcher 26 zu bilden, wie in Fig. 30 und 31 gezeigt. Die Bitleitungen 1 werden durch diese Ätzung nicht entfernt, die ein höheres Selektionsver hältnis (etwa 10 oder höher) für die Bitleitungen 1 als für den Zwischenschichtisolierfilm 8 hat. Zusätzlich wird diese anisotrope Ätzung unter Bedingungen eines hohen Selektions verhältnisses (etwa 10 oder höher) für den Si₃N₄-Film durch geführt und wird somit an dem Ätzstoppfilm 9 (Si₃N₄-Film) ge stoppt. Die anisotrope Ätzung kann einen Ätzvorgang nutzen, der beispielsweise in "Semiconductor World 1993, 10, Seiten 68-75" und "Extended Abstracts (The 41st Spring Meeting, 1994), The Japan Society of Applied Physics and Related So cieties, 29p-ZF-1" beschrieben ist.

Nach dem in Fig. 30 und 31 dargestellten Herstellungsschritt wird eine Plasmaätzung, die eine hohe Selektivität für den Ätzstoppunterschichtisolierfilm (SiO₂) 10 hat (welche eine niedrige Selektivität für die Bitleitungen 1 und den Ätz stoppfilm 9 hat) an den Teilen der Bitleitungen 1 und des Ätzstoppfilms 9 durchgeführt, die in den Löchern 26 freilie gen, um gleichzeitig die freiliegenden Teile des Ätzstopp films 9 und der Bitleitungen 1 zu entfernen, wie in Fig. 32 und 33 gezeigt. Dieser Ätzprozeß kann so erfolgen, daß eine anisotrope RIE-Ätzung, die eine hohe Selektivität für den Ätzstoppfilm 9 hat, an den Bitleitungen 1 durchgeführt wird. Genauer ausgedrückt wird, nachdem der freiliegende Teil der Bitleitung 1 entfernt ist, der Ätzstoppunterschichtisolier film 10 gleichzeitig geätzt, so daß der freiliegende Teil des Ätzstoppfilms 9 durch die Ätzung entfernt wird, die eine niedrige Selektivität für den Ätzstoppunterschichtisolierfilm 10 hat und eine hohe Selektivität für das p-dotierte Si-Sub strat 14 hat.

Nach dem in Fig. 32 und 33 gezeigten Herstellungsschritt wird der Ätzstoppunterschichtisolierfilm 10 (SiO₂) durch an isotropes RIE-Ätzen entfernt, aber der der Wortleitung 2 be nachbarte Seitenwandisolierfilm wird aufgrund der Ätzrate be lassen, wie in Fig. 34 und 35 dargestellt.

Nach dem in Fig. 34 und 35 dargestellten Herstellungsschritt wird der Photoresist 17 durch den O₂-Plasmaveraschungsprozeß entfernt, wie in Fig. 36 und 37 dargestellt.

Nach dem in Fig. 36 und 37 gezeigten Herstellungsschritt wird ein Isolierfilm (SiO₂) auf der Oberfläche der Halblei tervorrichtung und in den Löchern 26 durch einen CVD-Prozeß abgeschieden. Anschließend wird eine anisotrope RIE-SiO₂-Ät zung über die gesamte Oberfläche ausgeführt, um die Seiten wandisolierfilme 16 zu bilden, wodurch die Kontaktlöcher 18 wie in Fig. 38 und 39 dargestellt gebildet werden.

Nach dem in Fig. 38 und 39 dargestellten Herstellungsschritt werden die Kontaktlöcher 18 mit den Speicherknoten 3 gefüllt, wie in Fig. 40 und 41 gezeigt. Der dielektrische Film und die Zellenplatte, die nicht gezeigt sind, werden übereinan dergelegt, um den Kondensator C zu bilden (Fig. 19).

Die dynamische RAM-Halbleitervorrichtungsstruktur, die in Fig. 40 und 41 dargestellt ist, wird auf diese Weise gebildet. Die Struktur der ersten bevorzugten Ausführungsform ist da durch gekennzeichnet, daß die Ausrichtung der Bitleitungen mit den Löchern erzielt werden kann, während die Teile der Bitleitungen 1, die in den Löchern angeordnet sind, in einer selbstausrichtenden Weise entfernt werden, wie bei dem Ver fahren gemäß der Voraussetzung der vorliegenden Erfindung, daß der Ätzstoppfilm 9 das Ausrichten der Wortleitungen mit den Löchern erlaubt, ohne die Gate-Elektroden zu entfernen, und daß die dynamische RAM-Halbleitervorrichtung, die zufrie denstellende elektrische Eigenschaften hat, erzeugt werden kann, ohne teilweise den trennenden Isolierfilm 13 zu entfer nen.

Die erste bevorzugte Ausführungsform unterscheidet sich be trächtlich von der Voraussetzung der vorliegenden Erfindung hinsichtlich des Vorsehens des Ätzstoppfilms 9 und des Ätz stoppunterschichtisolierfilms 10, wie in Fig. 28 bis 41 ge zeigt. Eine derartige Anordnung erlaubt die Bildung der Kon taktlöcher ohne das Entfernen der Wortleitungen in der dyna mischen RAM-Halbleitervorrichtung, die mindestens zwei Ver bindungsebenen hat, insbesondere in der Halbleitervorrich tung, die die Verbindungsebenen hat, welche die Wortleitungen (Gate-Elektroden) einschließt, was in der Vergangenheit pro blematisch war.

Zweite bevorzugte Ausführungsform

In der ersten bevorzugten Ausführungsform ist es nicht erfor derlich, die Wortleitungen in der Halbleitervorrichtung zu entfernen, die mindestens zwei Verbindungsebenen hat, welche die Bitleitungen und die Wortleitungen einschließen, um die Kontaktlöcher zu bilden. Das Verfahren der ersten Ausfüh rungsform entfernt jedoch die Teile der Bitleitungen, die in den Löchern angeordnet sind. Wenn die Bitleitungen ursprüng lich dünn sind, kann das teilweise Entfernen der dünnen Bit leitungen zu einer Verbindungsunterbrechung und einem hohen Verdrahtungswiderstand der Bitleitungen führen.

Die Halbleitervorrichtung gemäß der zweiten bevorzugten Aus führungsform der vorliegenden Erfindung zur Lösung des vor stehend beschriebenen Problems wird nachfolgend unter Bezug auf die Zeichnungen erörtert.

Fig. 42 ist eine Draufsicht der Halbleitervorrichtung nach dem Stand der Technik in der Maskenherstellungsstufe, bei welcher eine Fehlausrichtung der Kontaktlöcher vorliegt, der Durchmesser der Kontaktlöcher vergrößert ist und die Bitlei tungen geschmälert sind. Fig. 43 ist eine Draufsicht der Halbleitervorrichtung ähnlich derjenigen von Fig. 22 in der Kondensatorherstellungsstufe. Fig. 44 und 45 sind Schnittan sichten entlang den Linien A1'-A1 bzw. B1-B1' in Fig. 43. Fig. 46 und 47 sind Schnittansichten entlang den Linien A2'-A2 bzw. B2-B2' in Fig. 43.

Fig. 48 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß der zweiten bevorzugten Ausfüh rungsform der vorliegenden Erfindung, wenn keine Fehlausrich tung der Kontaktlöcher vorliegt, der Durchmesser der Kontakt löcher nicht vergrößert ist und die Bitleitungen geschmälert sind. Fig. 49 ist eine Draufsicht der Halbleitervorrichtung ähnlich derjenigen von Fig. 48 in der Kondensatorherstel lungsstufe. Fig. 51 und 52 sind Schnittansichten entlang den Linien A1'-A1 bzw. B1-B1' in Fig. 48. Fig. 52 und 53 sind Schnittansichten entlang den Linien A2-A2' bzw. B2-B2' in Fig. 49.

Fig. 54 ist eine Draufsicht der Halbleitervorrichtung in der Maskenherstellungsstufe gemäß der zweiten bevorzugten Ausfüh rungsform der vorliegenden Erfindung, wenn die Fehlausrich tung der Kontaktlöcher vorliegt, der Durchmesser der Kontakt löcher vergrößert ist und die Bitleitungen geschmälert sind. Fig. 55 ist eine Draufsicht der Halbleitervorrichtung ähn lich derjenigen von Fig. 54 in der Kondensatorherstellungs stufe. Fig. 56 und 57 sind Schnittansichten der Halbleiter vorrichtung entlang den Linien A1'-A1 bzw. B1-B1' in Fig. 55. Fig. 58 und 59 sind Schnittansichten entlang den Linien A2'-A2 bzw. B2-B2' in Fig. 55.

Unter Bezug auf Fig. 42 wird die Halbleitervorrichtung erör tert, bei der die Fehlausrichtung der Kontaktlöcher vorliegt, der Durchmesser der Kontaktlöcher vergrößert ist und die Bit leitungen geschmälert sind. Die Bitleitungen 1, die die Breite L1 haben, sind in dem Abstand L2 voneinander mit einer Beabstandung P entfernt, wie Fig. 42 zeigt. Kontaktlöcher 27 haben Durchmesser R1 und Teile 28 der Bitleitungen 1, die be dingt durch die Fehlausrichtung bei der Photolithographie in den Herstellungsschritten geschmälert sind, sind vorhanden. Die geschmälerten Teile 28 der Bitleitungen 1 haben eine Breite d2, die geringer ist als die Breite d1 der Teile 19 der ersten bevorzugten Ausführungsform, die in Fig. 26 ge zeigt ist.

Wie Fig. 43 zeigt, erlaubt es die Verwendung der Technik der ersten bevorzugten Ausführungsform, daß die nicht entfernten Wortleitungen 2 unter den Kontaktlöchern 27 vorhanden sind.

Wie Fig. 44 und 45 zeigen ist der Öffnungsdurchmesser R1 eines Photoresist 29 in der Maskenherstellungsstufe vergrö ßert. Die Querschnitte der Kontaktlöcher 27, die gemäß dem Herstellungsverfahren der ersten bevorzugten Ausführungsform hergestellt werden und mit den Speicherknoten 3 gefüllt wer den, sind in Fig. 46 und 47 gezeigt. Wie Fig. 46 zeigt, ist die Wortleitung 2 in dem Kontaktloch 27 nicht entfernt. Die Bitleitungen 1 haben die Teile 28 mit stark geschmälerter Breite durch das teilweise Entfernen derselben, wie in Fig. 47 gezeigt ist. Die Kontaktlöcher 27 sind in der Weise gebil det, daß der Ätzstoppfilm 9 und der Ätzstoppunterschichtiso lierfilm 10 sich in dem Ausmaß des Entfernens in das Innere der Kontaktlöcher 27 erstrecken.

Auf diese Weise sind die Kontaktlöcher 27 für die Speicher knoten 3 nicht in fluchtender Ausrichtung mit den Bitleitun gen 1 und den Wortleitungen 2, der Durchmesser der Kontaktlö cher 27 ist vergrößert und die Breite der Bitleitungen 1 ist reduziert. Wenn der Prozeß zum Entfernen der freiliegenden Teile der Bitleitungen 1 in den Löchern 26 in der ersten be vorzugten Ausführungsform, die in Fig. 33 gezeigt ist, unter diesen Bedingungen angewandt wird, werden die extrem dünnen Teile 28 der Bitleitungen 1, die in Fig. 47 gezeigt sind, geschaffen, wobei die Wahrscheinlichkeit von Fehlern, wie etwa die Verbindungsunterbrechung und ein hoher Verdrahtungs widerstand, zunimmt.

Die zweite bevorzugte Ausführungsform schlägt ein Verfahren zur Erhöhung der Breite der Bitleitungen 1 vor. Allgemein ist die Breite der Bitleitungen 1, die in Fig. 42 gezeigt sind, gleich der Beabstandung P der Bitleitungen 1 minus der Summe der Durchmesser der Kontaktlöcher 27 für die Speicherknoten 3, einer Ausrichtungsgenauigkeitstoleranz und einer Dimensi onsgenauigkeitstoleranz, so daß verhindert wird, daß die Kon taktlöcher 27 mit den Wortleitungen 2 (Gate-Elektroden) und den Bitleitungen 1 in Berührung kommen.

Idealerweise wäre es erstrebenswert, die Löcher in nicht überlappender Beziehung zu den Bitleitungen 1 und den Wort leitungen 2 in dem Photolithographieprozeß anzuordnen. Tatsächlich können die Löcher aus Gründen der Genauigkeit nicht immer so positioniert werden. In diesem Fall, wenn die Löcher gemäß dem Verfahren der ersten bevorzugten Ausfüh rungsform gebildet werden, werden die Bitleitungen 1 teil weise in selbstausrichtender Weise entfernt, so daß sie mit dem Lochdurchmesser übereinstimmen. Es ist nicht erforder lich, die Positionierung der Bitleitungen 1 und der Löcher in nicht überlappender Beziehung bei der Konstruktion von Halb leitervorrichtungenen zu berücksichtigen, aber die vorstehend beschriebenen stark geschmälerten Teile der Bitleitungen 1 werden geschaffen.

In der zweiten bevorzugten Ausführungsform ist die Breite der Bitleitungen 1 innerhalb des durch die photolithographische Auflösung möglichen Bereiches maximiert, wie in der Drauf sicht von Fig. 48 gezeigt, die die Maskenherstellungsstufe zeigt. Die Bitleitungen 1 haben eine Breite L3, die größer ist als die Breite L2, einen Abstand L4 und die Beabstandung P. Kontaktlöcher 30 haben den normalen Durchmesser R. Wie Fig. 48 zeigt, sind die Bitleitungen 1 teilweise in den Kon taktlöchern 30 entfernt, so daß Teile 31 mit einer verringer ten Breite d3 geschaffen werden.

Aus der Anordnung von Fig. 49, bei welcher keine Leitungen in den Kontaktlöchern 30 erscheinen, ist ersichtlich, daß die Bitleitungen 1 teilweise entfernt sind und die Wortleitungen 2 nicht betroffen sind.

Wie Fig. 50 und 51 zeigen, wird ein Photoresist 32, der eine Öffnung mit dem normalen Durchmesser R hat, in der Maskenher stellungsstufe gebildet.

Die Kontaktlöcher 30 haben zu dieser Zeit den Durchmesser R und die Breite L3 der Bitleitungen 1 ist vergrößert, so daß der Abstand L4 der Bitleitungen 1 kleiner ist als der Durch messer R. Dies verursacht, daß die Kontaktlöcher 30 die Bit leitungen 1 überlappen, wenn eine ideale Mustererstellung durchgeführt wird.

Wie Fig. 52 zeigt, werden die Wortleitungen 2 (Gate-Elektro den) nicht entfernt, wenn die Löcher gebildet werden.

Nach der Herstellung der Kondensatoren sind die Teile 31 der Bitleitungen 1, die eine verringerte Breite haben, wie in Fig. 53 dargestellt vorhanden. Aus den Herstellungsschritten der ersten bevorzugten Ausführungsform ist offensichtlich, daß der Ätzstoppfilm 9 und der Ätzstoppunterschichtisolier film 10 sich in dem Ausmaß des Entfernens der Bitleitungen 1 zu den Seitenwandisolierfilmen 16 erstrecken. Fig. 49 zeigt die Halbleitervorrichtung in einem Idealzustand, in dem das Muster wie konstruiert gebildet ist. In der Anordnung von Fig. 49 sind die Kontaktlöcher 30 für die Speicherknoten 3 nicht mit den Bitleitungen 1 und den Wortleitungen 2 (Über gangs-Gates) kurzgeschlossen.

Die Halbleitervorrichtung, bei welcher die Fehlausrichtung der Kontaktlöcher vorhanden ist und der Durchmeser der Kon taktlöcher in dem Photolithographieprozeß vergrößert ist, wie in Fig. 48 gezeigt, wird nachfolgend beschrieben.

Wie Fig. 54 zeigt, liegt eine Fehlausrichtung der Kontaktlö cher 33 vor und die Breiten der Bitleitungen 1 und der Wort leitungen 2 sind verringert, um die geschmälerten Teile 34 der Bitleitungen 1 zu schaffen. Die geschmälerten Teile 34 haben eine Breite d4. Die Bitleitungen 1 haben die Breite L3 und den Abstand L4, die gleich den in Fig. 48 gezeigten sind. Die Kontaktlöcher 33 haben den Durchmesser R1, der grö ßer ist als der Normaldurchmesser R.

Die Teile der Bitleitungen 1, die in den Kontaktlöchern 33 erscheinen, werden entfernt, aber die Wortleitungen 2 sind in diesen nicht entfernt, wie Fig. 55 zeigt.

Wie Fig. 56 und 57 zeigen, wird ein Photoresist 35, der eine Öffnung mit dem vergrößerten Durchmesser Rl hat, in der Mas kenherstellungsstufe gebildet.

Die Kontaktlöcher 33 werden mit dem Speicherknoten 3 in der Kondensatorherstellungsstufe gefüllt, wie in Fig. 58 und 59 dargestellt.

In der zweiten bevorzugten Ausführungsform kann die größere Breite als die Normalbreite der Bitleitungen 1 einen ausrei chend niedrigen Widerstand der geschmälerten Teile 34 der Bitleitungen 1 sicherstellen, die von den entfernten Teilen in den Löchern verschieden sind. Das Problem der unzureichen den Ausrichtungsgenauigkeit tritt auf, wenn ein extrem feines Muster übertragen werden muß. Die Lösung des Problems erlaubt die Bildung feinerer Muster und erzielt problemlos ein hohes Integrationsmaß der Vorrichtung.

Claims

1. Halbleitervorrichtung mit einer Struktur mit mindestens zwei Verbindungsebenen, enthaltend:
ein als eine Basis dienendes Halbleitersubstrat (14),
einen über einer Oberfläche des Halbleitersubstrats (14) vor gesehenen ersten Verbindungsdraht (2),
einen Ätzstoppfilm (9), der über dem ersten Verbindungsdraht (2) vorgesehen ist, um mindestens eine obere Oberfläche des ersten Verbindungsdrahts (2) abzudecken,
einen zweiten Verbindungsdraht (1), der über dem Ätzstoppfilm (9) vorgesehen ist,
ein über der Oberfläche des Halbleitersubstrats (14) durch Ätzen gebildetes Loch (26),
wobei der zweite Verbindungsdraht (1) und der Ätzstoppfilm (9) Teile haben, die in dem Loch (26) angeordnet sind, welche Teile des zweiten Verbindungsdrahts (1) und des Ätzstoppfilms (9) durch das Ätzen entfernt werden,
wobei der erste Verbindungsdraht (2) einen Teil hat, der in dem Loch (26) angeordnet ist, welcher Teil des ersten Verbin dungsdrahts (26) nicht durch das Ätzen entfernt wird, sowie einen Seitenwandisolierfilm (16), der auf einer Seitenober fläche des Loches (26) vorgesehen ist.

2. Halbleitervorrichtung nach Anspruch 1, ferner enthaltend:
einen Unterschichtisolierfilm (10), der an der unteren Ober fläche des Ätzstoppfilms (9) vorgesehen ist.

3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß ein Teil des Unterschichtisolier films (10), der in dem Loch (26) angeordnet ist, durch das Ätzen entfernt ist.

4. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der zweite Verbindungsdraht (1) eine Vielzahl von Verbindungsdrähten einschließt, die mit einer vorbestimmten Beabstandung angeordnet sind, und
daß die Breite der Vielzahl von Verbindungsdrähten bis zu einer Größe gesteigert wird, die es erlaubt, daß der Abstand zwischen der Vielzahl von Verbindungsdrähten kleiner ist als der Durchmessers des Loches (26).

5. Halbleitervorrichtung nach Anspruch 1 bis 4, welche Halb leitervorrichtung einen dynamischen RAM enthält, dadurch gekennzeichnet, daß das Loch (26) mit einem Speicher knoten (3) für einen Kondensator gefüllt ist, und
daß der erste Verbindungsdraht (2) und der zweite Verbin dungsdraht (1) eine Wortleitung bzw. eine Bitleitung sind.

6. Verfahren zur Herstellung einer Halbleitervorrichtung, die eine Struktur mit mindestens zwei Verbindungsebenen hat, wel ches Verfahren die Schritte umfaßt:
Herstellen eines als Basis dienenden Halbleitersubstrats,
Bilden eines ersten Verbindungsdrahts über einer Oberfläche des Halbleitersubstrats,
Bilden eines Ätzstoppfilms über dem ersten Verbindungsdraht,
Bilden eines zweiten Verbindungsdrahts über dem Ätzstoppfilm,
Bilden eines Loches über der Oberfläche des Halbleitersubstrats durch Ätzen,
wobei der zweite Verbindungsdraht und der Ätzstoppfilm in dem Loch angeordnete Teile haben, welche Teile des zweiten Ver bindungsdrahts und des Ätzstoppfilms durch Ätzen in dem Schritt zur Bildung des Loches entfernt werden,
wobei der erste Verbindungsdraht einen in dem Loch angeordneten Teil hat, welcher Teil des ersten Verbindungsdrahts in dem Schritt zur Bildung des Loches nicht entfernt wird, und
Bilden eines Seitenwandisolierfilms auf einer Seitenoberfläche des Loches.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt der Lochbildung die Schritte umfaßt:
Durchführen eines ersten Ätzvorganges, um den zweiten Verbin dungsdraht und den Ätzstoppfilm in dem Loch freizulegen; und
Durchführen eines zweiten Ätzvorganges, um gleichzeitig die Teile des zweiten Verbindungsdrahts und des Ätzstoppfilms, die in dem Loch (26) freigelegt sind, zu entfernen.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der erste Ätzvorgang ein Silizi umoxid-Plasmaätzvorgang ist, der eine hohe Selektivität für einen Siliziumnitridfilm hat.

9. Verfahren nach Anspruch 6, ferner umfassend den Schritt:
Bilden eines Unterschichtisolierfilms über dem ersten Verbin dungsdraht unmittelbar vor dem Schritt der Bildung des Ätz stoppfilms, welcher Unterschichtisolierfilm als ein Unter schichtfilm für den Ätzstoppfilm dient.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß ein Teil des Unterschichtisolier films, der in dem Loch angeordnet ist, durch den Ätzvorgang in dem Schritt der Lochbildung entfernt wird.