KR100245373B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

2층배선 이상의 구조를 가지는 반도체 장치의 콘택트홀 개공시에 있어서 미스얼라이먼트가 있을 시에도 하층의 워드선을 삭제하지 않는다.
하지로 하는 p형 Si 기판14의 표면상에는 게이트전극인 워드선2을 배치한다. 그 상방에는 전면적으로 에칭 스토퍼 받침막10을 형성하고, 또 그 에칭 스토퍼 받침막 10을 덮도록 하여 에칭 스토퍼막9을 형성한다. 그리고, 층간절연막8과 비트선1을 그 에칭 스토퍼막9상에 퇴적해서 홀을 개공하고, 홀의 측면에 측벽절연막16을 형성한다. 에칭 스토퍼막9의 활동에 의해 워드선2의 홀내 존재부분은 삭제되지 않는다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조에 관한 것으로, 특히 다층배선구조를 가지는 반도체 장치에서의 콘택트홀의 작성에 관한 것이다.
특개평5-75060호공보에 표시되는 종래의 반도체 기억장치에 있어서의 콘택트홀의 작성의 제조방법의 일례를, 도60∼ 도63에 나타낸다. 도60∼ 도63은 그와 같은 반도체 기억장치의 제조방법의 공정 단면도를 나타내는 것이고, 도 60은 리소그래피의 미스얼라이먼트에 의하여 비트선이 노출한 경우를 나타내는 공정 단면도이다.
또, 도 61은 도 60에 있어서 비트선및 절연막을 에칭제거하여 수직한 단면형상을 가지는 개공부를 설치한 공정 단면도이다. 도 62는, 도 61에 있어서 레지스트패턴을 제거하여 측벽을 설치한 공정 단면도이다. 또, 도63은 도62에 있어서 전하축적전극, 용량절연막및 플레이트전극을 설치한 경우를 나타내는 공정 단면도이다.
도 60∼ 도 63에 있어서 각참조부호는 다음과 같은 것을 나타낸다.
1P는 비트선, 3P는 전하축적전극, 4P은 플레이트전극, 5P은 개구부, 8P는 제 1의 절연막, 13P은 필드 SiO2막, 14P은 p형 반도체 기판, 15P은 전하축적전극3P및 플레이트전극4P에 의해 커패시터-를 형성하는데 대응하여 절연막이 되는 용량절연막, 16P은 전하축적전극 3P 및 비트선1P과의 도통을 막기 위한 제 2의 절연막, 17P는 레지스트패턴, 34은 n+확산층이다.
다음에, 이러한 종래의 반도체 기억장치의 콘택트홀의 제조방법에 관해서, 도 60∼ 도 63을 사용해서 설명한다.
우선, 도 60의 제조공정은, 리소그래피 공정에서의 미스얼라이먼트에 의하여 비트선1P가 200nm 노출한 경우를 나타낸다.
동 도면에 도시한 바와 같이, p형 반도체 기판14P상에 우선LOCOS 법에 의해서 SiO2막13P를 형성한다. 그 후, 스위칭트랜지스터및 비트선1P을 형성한다. 여기서는 n+확산층34은 스위칭트랜지스터의 소스/ 드레인이다. 다음에 전하축적 전극3P과 n+확산층34와의 접속을 하기 위해서 레지스트패턴17P를 마스크로 하여, 제 1의 절연막8P을 이방성 에칭에 의해서 선택제거하여, 개구부5P를 형성한다.
이 때, 마스크 미스 때문에, 개구부5P내에 비트선1P이 노출한다.
다음에, 도 61의 제조공정에서는 레지스트 패턴17P를 마스크에 노출한 비트선1P를 에칭제거후, 그 아래에 잔존하는 제 1의 절연막8P를 에칭제거하여 수직한 단면형상을 가지는 개구부5P를 개구한다.
다음에, 도 62의 제조공정에 나타난 바와 같이, 개구부 5P를 설치한 후 레지스트 패턴17P를 제거후, 고온CVD 산화규소막에서 이루어지는 제 2의 절연막16P을 퇴적후, 오버 에칭에 의해 제 2의 절연막16P을 에치백하여 측벽을 형성한다.
그 후, 도 63의 제조공정에서는, 다결정 실리콘에서 되는 전하축적전극3P, 질화산화실리콘에서 되는 용량절연막15P, 다결정실리콘에서 되는 플레이트전극4P을 형성한다.
이와 같이, 일층 구조를 가지는 반도체기억장치에서는 개구부5P를 개구할 때에 비트선1P이 크게 노출하더라도, 노출한 비트선1P을 에칭하는 공정을 설치하고 있는 것으로 수직한 단면형상을 가지는 개구부5P를 형성할 수 있고, 제 2의 절연막을 개구부5P의 측면에 설치하는 공정을 구비하는 것으로 전하축적전극3P과 비트선1P이 단락하지않도록 하는 것이 가능해진다.
이상과같이, 특개평5-75060호 공보에 표시되는 반도체 장치의 제조방법에 있어서의 콘택트홀 형성방법은 배선층이 일층의 금속배선의 경우에 있어서는 전하축적전극3P과 비트선1P이 단락하지 않도록 하는 것이 가능하다.
종래의 반도체 기억장치는 상기 한바와 같이 구성되어 있기 때문에, 다음과 같은 문제점을 내포하고 있다.
요컨대, 최근의 다이내믹 RAM의 스택형 스토리지노드를 적용한 메모리셀등으로서는, 비트선1P의 윗쪽에 커패시터를 설치한 COB(Capacitor Over Bitline)구조가 주류로되어있고, 이 스토리지노드를 적용하는 경우의 콘택트홀 개공시는, 하층에 워드선(트랜스퍼게이트)와 비트선의 2층의 배선층이 존재하고 있다. COB 구조는 스택형 커패시터가 구조상 비트선의 상층에 배치되어 있는 다이내믹 RAM의 메모리셀의 구조이고, 게이트전극은 그 기능상 실리콘 기판의 바로 위에 절연막을 사이에 끼어 형성된다.
종래 사용하고 있는 다이내믹 RAM의 메모리셀은, CUB(Capacitor Under Bitline)구조를 취하고 있었다.
이 CUB는 단순한 스택트커패시터 (다결정실리콘으로 형성하여, 박막1매만으로 형성)의 형태를 하고있어, 그 때문에 CUB는 가공하기 쉽고, 가공이 어려운 금속배선인 비트선은 극력 상층로 하여 층간 절연막을 평탄화 하여, CUB의 위에서 그 금속배선을 가공하고 있었다.
그러나, 최근은 가공의 기술도 진보한 것으로, 금속배선도 하층으로 사용할 수 있도록되어 자유도가 높은 것, 커패시터의 면적을 늘리기(커패시터용량을 늘린다)위하여 커패시터를 비트선의 상층에 형성하는 COB를 채용하는 경우가 증가하고 있다. 해마다, 디바이스의 미세가공 룰은 작아지지만, 그 반면 커패시터 용량은 늘리고 싶다. 따라서, CUB에서는 스토리지노드의 면적은, 스토리지노드 형성후에 비트선콘택트을 떨어뜨리기 위한 여유를 가지게 하기 위해서, 작게 하지 않을수 없으나, COB에서는 스토리지노드 형성후에 메모리셀내에는 이미 콘택트홀은 형성하지않기 때문에, 최소 가공치수 룰을 충분히 사용한 형태로 스토리지노드가 형성할 수 있고. 면적을 늘릴 수 있는 것으로 된다.
한편, COB의 경우, 비트선과 셀 플레이트거리 (종방향의)가 넓게되어, 비트선에 닿는 기생용량도 감소시킨다하는 보고도 있다.
이 워드선및 비트선의 2층의 배선층으로 한 경우에 있어서, 특개평 5-75060호 공보에 표시되는 반도체 장치의 제조방법으로서는 워드선 (게이트전극)에 대하는 스토리지노드용의 콘택트홀을 개공한 경우가 나타내고 있지 않다.
즉, 상술한 종래 기술에서는 전하축적전극3P과 비트선1P의 사이에 제 2의 절연막16P를 설치하고 있기 때문에, 비트선1P인 금속배선이 일층에만 존재하지 않은 경우는 전하축적전극3P과 비트선1P가 단락 하지 않은 것같은 콘택트홀을 작성하는 것은 가능하다. 그러나, 예컨데 비트선의 아래쪽으로 워드선이 존재하는 2층배선을 가지는 반도체 장치에 관하여는 특개평 5-75060호공보에는 기재되어 있지 않고, 이러한 2층배선구조를 가지는 반도체 장치의 콘택트홀 작성시에는 단순히 적용할 수 없다고 하는 문제점이 생긴다. 왜냐하면, 워드선폭은 트랜지스터게이트폭을 규정하고 있기 때문에, 비트선과같은 단순히 일부 삭제하여 버리면 트랜지스터특성을 크게 손상하여 버리기 때문이다.
또한, 개구부5P가 크게 미스얼라이먼트를 일으키서 개구한 경우에는 비트선1P이 크게 삭제되어서 비트선1P자체가 가늘게 되고, 단선불량과 배선저항의 불량이 발생한다고 하는 문제점도 생긴다.
이와 같이, 특개평 5-75060호공보에 기재의 제조방법을 사용할 때는 한층 배선을 가지는 반도체 장치밖에 적용을 할 수 없고. 또, 비트선1P의 배선불량및 배선저항의 불량이 생긴다고 하는 문제점이 있다. 따라서, 2층배선 이상의 반도체 장치의 콘택트홀 형성에 있어서도 적용가능하게 하고, 비트선이 가늘게 되는 것에 의하는 배선불량의 억지라고 하는 2개의 과제내지 목적을 달성하는 것이 요청되고 있다.
본 발명은 상기 한것같은 문제점을 해소하기 위해서 이루어진 것이고, 비트선 일층 배선 뿐만아니라, 비트선의 아래쪽에 워드선(게이트전극)이 존재하는 2층배선이상의 구조를 가지는 반도체 장치에도 워드선을 삭제하지 않고 콘택트홀 작성을 가능하게 하는 반도체 장치 및 그 제조방법을 제공하는 것을 그 제 1의 목적으로 하고 있다.
또, 본 발명은 마스크 작성시에 있어서의 미스얼라이먼트이 일어난 경우라도 비트선의 단선불량과 배선저항의 불량이 생기지 않도록 하는 반도체 장치 및 그 제조방법을 제공하는 것을 그 제 2의 목적으로 하고 있다.
제 1의 발명에 관한 반도체 장치는 2층 이상의 배선구조를 가지는 반도체 장치에서, 하지로 하는 반도체 기판과, 상기 반도체 기판의 표면상방에 배치된 제 1의 배선과, 적어도 상기 제 1의 배선의 상면을 덮도록 해당 제 1의 배선의 상방에 배치된 에칭 스톱퍼막과, 상기 에칭 스톱퍼막의 상방에 배치된 제 2의 배선과, 상기 반도체 기판의 상기 표면상방에 에칭에 의해 개공된 홀을 구비하고, 상기 제 2의 배선과 상기 에칭 스톱퍼막의 상기 홀내 존재부분은 상기 에칭에 의해 제거되어 있고, 또한 상기 제 1의 배선의 상기 홀내 존재부분은 상기 에칭에 관계 없이 제거되지 않고서 잔존 하고 있어, 상기 홀의 측면에 설정된 측벽 절연막을 더 구비하고 있다.
제 2의 발명에 관하는 반도체 장치의 제조방법은, 2층이상의 배선구조를 가지는 반도체 장치의 제조방법에 있어서, 하지로 하는 반도체 기판을 준비하는 제 1공정과, 상기 반도체 기판의 표면상방에 제 1의 배선을 형성하는 제 2공정과, 상기 제 1의 배선보다도 상방에 전면적으로 에칭 스톱퍼막을 형성하는 제 3공정과, 상기 에칭 스톱퍼막의 상방에 제 2의 배선을 형성하는 제 4공정과, 상기 반도체 기판의 상기 표면상방에서 에칭에 의해 홀을 개공하는 제 5공정을 구비하고, 상기 제 5공정에서 상기 제 2의 배선과 상기 에칭 스톱퍼막의 상기 홀내 존재부분은 상기 에칭에 의해 제거되며, 또 상기 제 1의 배선의 상기 홀내 존재부분은 상기 에칭에서는 제거되지 않고서 잔존하여, 상기 홀의 측면에 측벽절연막을 형성하는 제 6공정을 더 구비하고 있다.
도 1은 본 발명의 전제에 의한 마스크 작성단계의 반도체 장치를 나타내는 평면도.
도 2는 본 발명의 전제에 의한 커패시터 작성단계의 반도체 장치를 나타내는 단면도.
도 3은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 4는 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 5는 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 6은 본발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 7은 본 발 명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 8은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 9는 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 10은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 11은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 12는 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 13은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 14는 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 15는 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 16은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 17은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 18은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 19는 본 발명에 의한 반도체 장치를 나타내는 등가회로도.
도 20은 본 발명에 의한 마스크 작성단계의 반도체 장치를 나타내는 평면도.
도 21은 본 발명에 의한 커패시터 작성단계의 반도체 장치를 나타내는 평면도.
도 22는 본 발명에 의한 마스크 작성단계의 반도체 장치의 도 2중의 A1'-B1선에 관한 단면도.
도 23은 본 발명에 의한 마스크 작성단계의 반도체 장치의 도 2중의 B1-B1'선에 관한 단면도.
도 24는 본 발명에 의한 커패시터 작성단계의 반도체 장치의 도 3중의 A2'-A2선에 관한 단면도.
도 25는 본 발명에 의한 커패시터 작성단계의 반도체 장치의 도 3중의 B2-B2'선에 관한 단면도.
도 26은 본 발명에 의한 마스크 작성단계의 반도체 장치를 나타내는 평면도.
도 27은 본 발명에 의한 커패시터 작성단계의 반도체 장치를 나타내는 평면도.
도 28은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 29는 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 30은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 31은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 32는 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 33은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 34는 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 35는 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 36은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 37은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 38은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 39는 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 40은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 41은 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 42는 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치를 나타내는 평면도.
도 43은 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치를 나타내는 평면도.
도 44는 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치의 도 42중의 A1'-A1 선에 관한 단면도.
도 45는 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치의 도 42중의 B1-B1′선에 관한 단면도.
도 46은 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치의 도 43중의 A2'-A2 선에 관한 단면도.
도 47은 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치의 도 43중의 B2-B2′선에 관한 단면도.
도 48은 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치를 나타내는 평면도.
도 49는 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치를 나타내는 평면도.
도 50은 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치의 도 48중의 A1'-A1 선에 관한 단면도.
도 51은 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치의 도 48중의 B1-B1′선에 관한 단면도.
도 52는 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치의 도 49중의 A2'-A2 선에 관한 단면도.
도 53은 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치의 도 49중의 B2-B2′선에 관한 단면도.
도 54는 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치를 나타내는 평면도.
도 55는 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치를 나타내는 평면도.
도 56은 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치의 도 54중의 A1'-A1 선에 관한 단면도.
도 57은 본 발명의 실시의 형태 2에 의한 마스크 작성단계의 반도체 장치의 도 54중의 B1- B1'선에 관한 단면도.
도 58은 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치의 도 55중의 A2'-A2 선에 관한 단면도.
도 59는 본 발명의 실시의 형태 2에 의한 커패시터 작성단계의 반도체 장치의 도55중의 B2-B2′선에 관한 단면도.
도 60은 종래의 다이내믹 RAM 반도체 장치의 제조공정을 나타내는 단면도.
도 61은 종래의 다이내믹 RAM 반도체 장치의 제조공정을 나타내는 단면도.
도 62는 종래의 다이내믹 RAM 반도체 장치의 제조공정을 나타내는 단면도.
도 63는 종래의 다이내믹 RAM 반도체 장치의 제조공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 비트선2 : 워드선
3 : 스트레이지노드4 : 셀 플레이트
5,18 : 콘택트 홀8 : 층간 절연막
9 : 에칭 스토퍼10 : 에칭 스토퍼 받침막
11 : n형 불순물 확산층12 : P형 불순물 확산층
13 : 소자간 분리 절연막14 : P형 Si기판
15 : 유전막16 : 측벽 절연막
17 : 포토 레지스트
＜발명의실시의형태＞
(발명의 전제)
발명의 실시의 형태를 설명하기 전에 특개평5-75060호 공보기재의 기술을 단순히 2층배선의 반도체 장치에 적용한 경우에 관해서 서술한다.
도 1는 본 발명의 전제에 의한 콘택트홀의 미스얼라이먼트가 일어난 경우의 마스크형성시의 반도체 장치를 나타내는 평면도이다. 도 2는 본 발명의 전제에 의한 콘택트홀의 미스얼라이먼트가 일어난 경우의 커패시터 형성시의 반도체 장치를 나타내는 평면도이다. 도 3∼ 도 18은 본 발명의 전제에 의한 반도체 장치의 제조공정을 나타내는 단면도이다.
즉, 특개평 5-75060호 공보기재의 제조방법은 비트선1및 워드선2의 2층배선을 가지는 다이내믹 RAM 반도체 장치에 대해서 적용되어 있고, 미스얼라이먼트=있음, 콘택트홀의 구멍지름확대= 없음, 선의 가늘어짐 = 없음, 의 가상적인 경우에 대해서 생각한다.
우선, 마스크단계에서는 도 1에 도시한 바와 같이, 비트선 1(선폭L1)과 워드선2은 직각으로 교차하는 형태로 각각 복수 배치되어 있다. 또, 비트선1의 각각의 간격은 L2로 배치되어 있다. 이 때, 콘택트홀18(지름R)은 정상위치에 대하여 오른쪽상에 이동해 있고, 그 결과, 비트선1의 선폭이 가늘게 (= d 1)되는 부분19가 나타난다.
도 2에 도시한 바와 같이 콘택트홀18내에는 비트선1도 워드선2도 나타나 있지 않다. 이것은 후술하는 바와 같이 커패시터 형성단계에서는 비트선1과 워드선2의 콘택트홀내 존재부분은 삭제되어 버리고 있는 것을 나타내고 있다.
다음에, 이 2층배선을 가지는 반도체 장치의 제조공정을 이하에 도 3∼ 도 18을 사용하여 설명한다. 또한, 도 3∼ 도 18에 있어서는 도 1, 도 2의 A-A′선에 관한 단면도와 B-B' 선에 관한 단면도가 쌍으로되어 있다.
우선, 도 3 및 도 4에 있어서의 제조공정은 층간 절연막(SiO2) 8중에 비트선1및 워드선2이 형성되어 있는 메모리셀에 사진제판으로써 스트레이지노드3용의 패터닝을 하기 위한 마스크인 포토레지스트17를 지름R을 개구하여 적층해 있다.
도 3및 도 4에 있어서의 제조공정의 종료후는 도 5및 도 6에 도시한 바와 같이, RIE 이방성 에칭으로써 층간 절연막8의 에칭을 행한다. 이때, 비트선1에 에칭이 걸려 있으나, 비트선1에 대해서는 고선택비(약10이상)의 SiO2막 에칭을 하고 있기 때문에, 비트선1은 에칭되지 않도록 홀22이 개공한다. 또, 이때의 비트선1은 홀22에 d2의 길이만큼 노출하는 것이 된다.
도 5및 도 6에 있어서의 제조공정의 종료후는 도 7및 도 8에 도시한 바와 같이, 이방성에칭에 의한 노출하고 있는 비트선1의 일부(d2)의 에칭을 행한다. 이때, 게이트전극인 워드선2의 절연부분20등도 에칭된다. 그 결과, 워드선2가 노출한다. 그 후, 에칭을 계속하면, 소자간 분리절연막13이 에칭되어, 채널 스톱퍼인 p형불순물확산층12가 노출한다.
도 7및 도 8에 있어서의 제조공정의 종료후는 도 9및 도 10에 도시한 바와 같이, 포토레지스트17를 O2플라즈마 애싱법에 의해 제거한다.
여기서, 도 9및 도 10에 있어서의 제조공정의 종료후에, 도 11및 도 12에 도시한 바와 같이, CVD 법에 의해 절연막(SiO2)를 퇴적한 후에, RIE 이방성 에칭으로써 전면에칭함으로써 측벽 절연막16을 형성하는 것으로 가정한다. 그렇다면, 에칭에 의해 노출한 워드선2의 일부(어깨부)는 측벽 절연막16이 부착하지 않고, 콘택트홀18내에 워드선2이 노출한 채로 남는다고 하는 문제점이 생긴다.
이러한 문제점을 해소하기 위해서, 도 9및 도 10에 있어서의 제조공정의 종료후는 도 13및 도 14에 도시한 바와 같이, 측벽 절연막16을 형성하기 전에, 워드선2을 홀22의 측벽에 따르도록 RIE 이방성 에칭을 하면, 에칭된 워드선2가 형성된다. 이렇게 하면, 도15및 도16에 도시한 바와 같이, 측벽 절연막16을 에칭된 워드선2의 일부가 노출함이 없이 형성할 수 있다. 이에 의해, 스트레이지 노드3용의 콘택트홀18을 형성할 수 있다.
도 15및 도 16의 제조공정의 종료후는 도 17및 도 18에 도시한 바와 같이, 스트레이지노드3를 콘택트홀18중에 매립하고, 또 도시하지않은 유전막및 셀 플레이트를 적층함에 의해 커패시터를 형성한다.
이와 같이, 특개평 5-75060호 공보기재의 제조방법을 2층배선으로 가지는 반도체 장치에 적용하면, 도 11및 12에 나타내는 에칭에 의해 노출된 워드선2의 일부와 스트레이지노드3의 단락을 막기 위해서는, 도 13으로 나타내는 제조공정에 도시한 바와 같이 워드선2을 절삭 분리하는 것이 된다. 게이트전극(워드선2)의 치수는 MOS 트랜지스터의 전기 특성에 크게 영향을 주어, 절삭 분리하는 것으로, 소스/ 드레인(n형불순물확산층11)간의 전류가 게이트의 오프 상태라도 컷오프할 수 없고, 도 17의 스트레이지노드3에 전하가 축적할 수 없으며, 다이내믹 RAM의 메모리디바이스로서 기능하지 않는다고 하는 불편함이 생긴다.
또, 도 17및 도 18에 도시한 바와 같이, 통상, 워드선2은 소자분리 절연막13상에도 배치되지만, 워드선2을 절삭 분리한 후에, 소자 분리절연막13의 단부까지도 절삭하는 것이되어, 이 소자분리절연막13의 하면에는 스트레이지 노드3이 접속되는 소스/드레인의 도전형 (n형 불순물확산층11)과는 역의 p형 불순물확산층12가 형성되어 있기 때문에, 스트레이지 노드3의 전하가 p형 Si기판14로 몰려버려서, 스트레이지 노드3에 전하가 축적할 수 없고, 다이내믹 RAM의 메모리 디바이스로서 기능 하지않은 것으로 된다.
이상과같이, 종래의 방법 (특개평 5-75060호공보)을 2층 배선이상의 구조를 가지는 반도체 장치에 적용하더라도, 홀22을 개공할 때에 워드선2을 삭제하여 버린다고 하는 문제점이 있다. 한편, 비트선1및 워드선2 (특히 게이트전극)을 포함하는 배선층에 대하여, 워드선2를 우회하고 홀22를 개공하는 것은 곤란 하다.
그래서, 본 발명에서는 2층배선이상의 구조를 가지는 반도체 장치에서도, 워드선2를 삭제 하지않고, 콘택트홀을 개공하는 방법을 제공하는 것이다.
(실시의 형태 1)
이하, 본 발명의 실시의 형태 1의 반도체 장치를 도면에 의거하여 설명한다.
도 19는 다이내믹 RAM 반도체 장치의 등가회로를 도시한 도면이고, 도 20는 마스크단계에서의 다이내믹 RAM 반도체 장치를 나타내는 평면도이다. 도21는 커패시터작성후의 다이내믹 RAM 반도체 장치를 나타내는 평면도이다. 도22는 마스크 단계시의 반도체 장치의 도20 중의 A1'-A1선에 관한 단면도이고, 도 23은 마스크 단계시의 반도체 장치의 도20중의 B1- B1′선에 관한 단면도이다. 도24는 커패시터형성시의 반도체 장치의 도21중의 A2'-A2 선에 관한 단면도이다. 도25는 커패시터형성시의 반도체 장치의 도21중의 B2-B2′선에 관한 단면도이다.
도19에 나타낸바와 같이 다이내믹 RAM의 비트선1은 트랜지스터 T의 드레인측에 접속되어 있다. 또, 워드선2은 트랜지스터 T의 게이트전극에 접속되어 있다. 이 때의 트랜지스터 T의 소스측은 커패시터 C를 통해 접지되어 있고, 이 커패시터 C의 트랜지스터 T의 소스측쪽은 스트레이지노드3, GND 측은 셀 플레이트4로되어있다.
도 24및 도 25에 도시한 바와 같이 셀 플레이트4는 도시하지 않은 GND에 접속되어 있다. 셀 플레이트4, 스트레이지노드3 및 유전막15에 의해 커패시터 C를 형성하고 있다. 스트레이지노드3는 n형 불순물확산층11에 접속되어. 게이트전극의 기능을 가지는 워드선2에 전압이 인가되어 채널이 되는 커패시터C와 비트선1이 도통한다.
도 20는 콘택트홀5 제조공정시에 있어서, 미스얼라이먼트= 없음, 콘택트홀5의 구멍지름확대= 없음, 비트선1의 가늘어짐 = 없음의 경우에 관해서의 정상적인 경우의 마스크단계 (단지 포토레지스트17은 도시하지 않음)의 다이내믹 RAM의 반도체 장치의 평면상태를 도시한 도면이다. 동 도면에 도시한 바와 같이, 복수의 워드선2가 평행으로 배치되고, 그 상면에 복수의 비트선1(선폭L1)이, 피치 P에서 또한 일정한간격(=L2)을 가지고 워드선2과 직각으로 교차하도록 배치되어 있다. 그 비트선1및 워드선2의 사이에 콘택트홀5 (직경R)이 복수형성되어 있다. 이때의 콘택트홀5는 비트선1및 워드선2과는 겹처져 있지 않다. 또, 6은 이 다이내믹 RAM의 2비트분의 기억을 하기 위한 소자영역을 표현하고 있어, 워드선2(트랜스퍼게이트), 비트선1및 스트레이지노드3용의 콘택트홀5을 합쳐서 다이내믹 RAM을 형성하고 있다.
도21에 있어서는 도20의 반도체 장치에 스트레이지노드3를 구비한 커패시터형성시의 경우를 도시하고, 각참조부호는 도 20의 경우와 동일 하다. 또, 콘택트홀5은 원래 스트레이지노드3의 하측에 존재하는 것으로, 여기서는 콘택트홀5의 위치관계가 이해할 수 있도록 하기 위해서 도형을 흰원으로서 표현하고 있다.
도22및 도23에 도시한 바와 같이, 기판인 p형 Si 기판14상에는 소스·드레인인 n형불순물확산층11, 채널스톱퍼인 p형불순물 확산층12및 소자간 분리절연막13이 배치되어 있다. 또, p형 Si 기판14및 소자간 분리절연막13의 표면상에는 게이트전극의 기능을 가지는 워드선2가 배치되어 있다. 그 상면에는, 후술하는 에칭 스톱퍼막9를 p형 Si 기판14에 직접 적층하면, p형 Si 기판14에 응력이 걸리어 결정결함을 유발할 가능성이 있기 때문에, 이 응력을 완화하기 위한 완충층으로해서의 에칭 스톱퍼 받침막10(SiO2)이 CVD 법에 의해 전면적으로 형성되어 있다. 또, 그 상면에는 후술하는 플라즈마 에칭이 이루어질 때에 에칭을 멈추기 위한 희생막으로서의 에칭 스톱퍼막9 (Si3N4)이 에칭 스톱퍼 받침막10을 덮도록 형성되어 있고, 그 위에 층간 절연막8및 비트선1이 적층되어 있다. 또 7은 비트선1과 드레인(n형불순물확산층11)과의 접속영역이다. 또, 그 상면에는, 에칭을 할 때에 마스크로 되는 포토레지스트17가 지름R의 개구를 가지고 적층되어 있다. 또한, 비트선1의 에칭은 통상 p형 Si 기판14과의 선택성이 없는 조건으로 에칭 되기 때문에, p형 Si 기판14이 에칭되어 버리기도 하거나, p형 Si기판14의 표면 거칠어, 콘택트저항의 증가와 결정결함을 유발하는 원인이 되는 위험성이 있다.
이 때문에, 이 에칭 스톱퍼막9은 후속 공정으로 비트선1의 에칭을 하는 경우에, p형 Si기판14을 에칭하여 버리지 않도록 하기 위한 희생막 또는 완충층으로서 작용하고 있다.
도24및 도25은 도22및 도23의 포토레지스트17를 마스크로서 콘택트홀18을 개공하여, 스트레이지노드3, 유전막15및 셀 플레이트4로 이루어지는 커패시터를 배치한 경우를 나타내는 것이다. 도22및 도23에서, 홀을 개공하여 층간 절연막16을 홀의 측면에 설치하여, 콘택트홀18을 형성한다. 그 후, 스트레이지노드3에 의해 콘택트홀18을 매립하여, 유전막15을 스트레이지노드3의 표면상에 밀착시키고, 또 그 위에 셀 플레이트4를 배치함으로써 커패시터C(도19)를 형성한다. 이상에 의해, 콘택트홀의 미스얼라이먼트이 없는 경우의 본 발명의 반도체 장치를 형성할 수 있다.
다음에, 콘택트홀의 미스얼라이먼트가 생긴 경우에 관해서 설명한다. 도26는 본 발명의 실시의 형태 1에 의한 콘택트홀의 미스얼라이먼트가 일어난 경우의 마스크형성시의 반도체 장치를 나타내는 평면도이다. 도27는 본 발명의 실시의 형태 1에 의한 콘택홀의 미스얼라이먼트가 일어난 경우의 커패시터형성시의 반도체 장치를 나타내는 평면도이다. 도28∼ 도41는 본 발명의 실시의 형태 1에 의한 반도체 장치의 제조공정을 나타내는 단면도이다.
도26은 마스크미스의 상태를 나타내기 위한 도면이고, 이 단계에서는 아직 콘택트홀18은 실제로는 개공되어 있지 않기 때문에, 도26은 기본적으로는 발명의 전제에 있어서의 도1와 같은 도면이 된다. 그러나, 도27에서는 본 발명의 수법을 사용하여 콘택트홀18이 실제로 개공되어 있고, 본 발명의 수법을 사용한 것으로 발명의 전제에서 도2와 차이가 생기고 있다. 즉, 본 발명의 수법으로 개공된 콘택트홀18내에서는 아래쪽으로 존재하는 워드선2이 콘택트홀18내에서 제거되지 않고서 잔존하고 있다.
이하, 본 실시의 형태 1에 관한 반도체 장치의 제조방법을 도28∼ 도41를 사용하여 설명한다. 또한, 도28∼ 도41에 있어서는 도26, 도27의 A-A′선에 관한 단면도와 B-B′선에 관한 단면도가 쌍으로되어 있다.
도28및 도29은 마스크단계의 반도체 장치의 도26중의A'-A 선 및B-B′선에 관한 단면도이다. 양도면 28,29에 도시한 바와 같이, 포토레지스트17은 콘택트홀지름R의 개구가 형성되어 있다. 이 제조공정에서, 포토레지스트17의 패턴의 패터닝이 완료한 곳이다.
도28및 29에 있어서의 제조공정의 종료후는 도30및 도31에 도시한 바와 같이, RIE 이방성 에칭으로써 층간 절연막(SiO2) 8의 에칭을 하여, 홀26을 개공한다. 이때, 비트선1은 제거되어 있지 않지만, 이 에칭은, 비트선1 이 층간 절연막8에 비교하여 고선택 (약10이상)의 에칭을 하고 있기 때문이고, 해당 이유에 의해 비트선1은 에칭되지 않는다. 덧붙여, 이 이방성 에칭은 Si3N4막에 대해서는 높은 선택비(약10 이상)을 가지는 조건으로 행하고 있기 때문에, 에칭은 에칭 스돕퍼막9(Si3N4막)으로 정지한다. 이 에칭은, 예컨데 문헌(월간 Semiconductor World 1993.10 P. 68∼ P. 75 및 1994춘계 제 41회 응용물리학관계연합강연회 강연예고집29p-ZF-1)에 기재된 에칭을 사용할 수 있다.
도30및 31에 있어서의 제조공정의 종료후는, 도32및 도33에 도시한 바와 같이, 비트선1및 에칭 스토퍼막9의 홀 26내에 노출한 부분 (홀내존재부분)에 대하여, 플라즈마에 의한 에칭 스토퍼 받침막(SiO2)10에 대한 높은 선택성의 에칭(비트선1및 에칭 스토퍼막9에 대하여 저선택성의 에칭)을 행한다. 이 에칭에 의해, 에칭 스토퍼막9 및 비트선1이 동시에 제거된다. 또한, 이때의 에칭방법은, 우선 비트선1과 에칭 스토퍼막9을 높은 선택성을 가지는 RIE 이방성 에칭으로 에칭을 하여, 먼저 비트선1만을 에칭하여, 에칭 스토퍼막9과 에칭 스토퍼 받침막10에 대하여 낮은 선택성의 에칭에 의해 에칭 스토퍼막9을 제거하는 때에, 에칭 스토퍼 받침절연막10을 동시에 에칭하는 것도 가능하다.
도32및 도33에 있어서의 제조공정의 종료후는, 도34및 도35에 나타내는 것 같이, 에칭 스토퍼 받침막10 (SiO2)을 RIE 이방성 에칭에 의해 제거하지만, 에칭레이트에 의해 워드선2의 횡으로 있는 측벽의 절연막은 잔존한다.
도34및 도35에 있어서 제조공정의 종료후는 도36및 도37에 도시한 바와 같이, 포토레지스트25를 O2플라즈마 애싱법에 의해 제거한다.
도36및 도37에 있어서의 제조공정의 종료후는 도38 및 도39에 도시한 바와 같이, CVD 법에 의해 절연막(SiO2)을 반도체 장치의 표면및 홀26내에 퇴적한 후에, RIE 이방성 에칭으로써 전면SiO2에칭함으로써 측벽절연막16을 형성하여, 콘택트홀18을 형성한다.
도38 및 도39에 있어서의 제조공정의 종료후는 도40 및 제 41도에 도시한 바와 같이, 스트리지노드3을 콘택트홀18 중에 매립하고, 또 도시하지않은 유전막 및 셀 플레이트를 적층함에 의해 커패시터C(도19)를 형성한다.
이상과같이 하여, 도40및 도41에 나타내는 다이내믹 RAM 반도체 장치의 구조가 형성된다. 이 본 실시의 형태 1의 구조의 특징은 비트선1에 대해서는 발명의 전제로 서술한 방법과 같이 홀내존재부분을 자기 정합적으로 제거하면서 서로 겹치어 질수 있다. 또한, 에칭 스토퍼막9을 배치하는 것으로 게이트 전극은 제거되지 않고, 홀과 서로 겹치게된다. 또, 소자분리 절연막13의 일부를 절삭하는 일없이, 양호한 전기적특성의 다이내믹 RAM 반도체 장치를 작성하는 것이 가능해진다.
이와 같이, 본실시의 형태 1와 발명의 전제와 크게 다른 점은 도28∼ 도41에 도시한 바와 같이, 에칭 스토퍼막9과 에칭 스톱퍼 받침절연막10을 배치하고 있는 점이다. 이러한, 배치·구성으로 하는 것에 의해, 2층배선 이상의 구조를 가지는 다이내믹 RAM 반도체 장치에 홀을 개공할 때에, 특히 워드선(게이트전극)을 포함하는 배선층을 가지는 반도체 장치에 워드선을 제거함이 없이 홀을 개공하는 것은 곤란하다는것이나, 워드선을 제거하지 않고서 콘택트홀을 형성하는 것이 가능해진다.
(실시의 형태 2)
실시의 형태 1로서는 비트선및 워드선을 가지는 2층배선 이상의 구조를 가지는 반도체 장치에 있어서, 워드선을 삭제함이 없이 반도체 장치에서의 콘택트홀을 작성하는 것이 가능하다. 그러나, 비트선의 홀내 존재부분은 삭제하여 버리는것으로 되고, 비트선 자체가 원래 가는 경우에는, 비트선이 더 가늘게되어서 비트선의 단선불량과 배선의 고저항화를 일으키는 것에 의하는 불량이 생기게된다.
이하, 이 문제점을 해결하기 위한 본 발명의 실시의 형태 2의 반도체 장치를 도면에 의거하여 설명한다.
제 42도는 본 발명의 실시의 형태 2에 의하지 않은, 콘택트홀의 미스얼라이먼트, 구멍지름확대, 비트선의 가늘어짐 전체에 걸친 경우의 마스크 작성단계의 반도체 장치를 나타내는 평면도이다. 도43는, 도42와 같은 경우의 커패시터 형성단계의 반도체 장치를 나타내는 평면도이다. 도44도및 도45도는 도43도중의 각각A1'-A1선, B1 -B1'선에 관한 단면도이다. 도46및 도47는 도43중의 각각 A2'-A2선, B2-B2'선에 관한 단면도이다.
도48는 본 발명의 실시의 형태 2에 의한, 콘택트홀의 미스얼라이먼트및 구멍지름확대없고, 비트선의 가늘어짐이 있는 경우의 마스크 작성 단계의 반도체 장치를 나타내는 평면도이다. 도49는 도48와 같은 경우의 커패시터 작성시의 반도체 장치를 나타내는 평면도이다. 또, 도51및 도52는, 도48 중의 각각A1'-A1 선, B1-B1′선에 관한 단면도이다. 도52및 도53는 도49중의 각각 A2-A2′선, B2-B2′선에 관한 단면도이다.
도54는 본 발명의 실시의 형태 2에 의한 콘택트홀의 미스얼라이먼트, 구멍지름확대, 비트선의 가늘어짐이 모두 있던 경우의 마스크 작성단계의 반도체 장치를 나타내는 평면도이다. 제 55도는, 제 54도와 같은 경우의 커패시터 작성단계의 반도체 장치를 나타내는 평면도이다. 도56및 도57는, 도55 중의 각각 Al'-A1 선, B1-B1′선에 관한 반도체 장치를 나타내는 단면도이다. 도58및 도59는 도55 중의 각각A2′-A2 선, B2-B2′선에 관한 단면도이다.
우선, 도42에 의거하여 콘택트홀의 미스얼라이먼트, 구멍지름확대, 비트선의 가늘어짐이 있는 경우에 관해서 생각 한다. 도 42에 도시한 바와 같이, 비트선1은 선폭L1, 간격L2, 피치 P로 배치되어 있다. 이때, 콘택트홀27은 지름R1으로되어 있고, 제조공정의 사진제판에 있어서의 미스얼라이먼트가 생긴 것에 의한 비트선1이 가늘게 된 부분28이 존재하고 있다. 이 비트선1이 가늘게 된 부분28의 선폭은 d2로, 실시의 형태 1의 도26의 부분23의 d1보다도 작게되어 있다.
도43에 도시한 바와 같이, 실시의 형태 1의 수법을 사용하는 것에 의해, 콘택트홀27의 아래쪽에는, 삭제되어 있지 않은 워드선2이 존재 하고있다.
도44및 도45에 도시한 바와 같이, 마스크작성 단계에서는 포토레지스트29의 개구경R1이 확대해 있다. 이것을 실시의 형태 1로 나타내는 제조방법에 의해 콘택트홀27을 형성하여, 스트레이지노드3으로 매립 한것이 도46 및 도47에 나타내는 단면도이다. 제 46도에 도시한 바와 같이, 콘택홀27내의 워드선2은 삭제되지 않고서 잔존하고 있다. 또, 제 47도에 도시한 바와 같이 비트선1의 일부는 삭제되어 극단적으로 선폭이 가늘게 된 부분28이 존재한다. 그 가늘게 된 d2분 만큼이, 에칭 스토퍼막9 및 에칭 스토퍼 받침막10이, 콘택트홀27내로 비어저 나오도록 콘택트홀27이 형성되어 있다.
이와 같이, 스트레이지노드3용의 콘택트홀27은 비트선1및 워드선2과 미스얼라이먼트를 일으켜, 콘택트홀27자체의 구멍지름이 확대하고 있어, 비트선1의 선폭도 가늘게 된다. 이러한 경우, 실시의 형태 1의 도33으로 나타내는 홀26에 노출된 비트선1을 절삭 분리하는 방법을 적용한다고 하면, 비트선1이 극단적으로 가늘게 되는 부분28이 생기어, 단선불량 또는 배선저항의 고저항화 불량이 생기는 위험성이 높아진다.
그래서, 본 실시의 형태 2에서는 비트선1 자체의 폭을 넓히는 방법을 제안한다.
통상, 도42에 나타내는 비트선1의 폭은 비트선1의 피치 P에서, 스트레이지노드3용의 콘택트홀27의 구멍지름치수와 서로 맞춤 정도와 치수 정도여유를 뺀 값으로 나타낸다. 이것은 콘택트홀27이 워드선2(게이트전극)와 비트선1에 접촉하지 않도록 배려하고 있기 때문이다.
그러나, 사진제판의 공정에서는, 비트선1및 워드선2과 겹치지 않은 위치에 홀을 개공하는 것이 이상적이지만, 반드시 정도상, 이와같은 위치에 개공되는 것이 아니다. 이러한 경우, 실시의 형태 1의 방법으로 홀을 개공하면, 비트배선1은 홀의 지름치수에 맞추어서 자기 정합적으로 제거 되기 때문에, 반도체 장치의 디자인을 하는 뒤에서는, 비트선1과 홀을 겹치지 않도록 고려하는 필요성은 없지만, 한편에서 상기 한바와 같이 비트선1이 극단적으로 가늘게 되는 부분이 생긴다고 하는 문제가 생긴다.
그래서, 본 실시의 형태 2에 있어서는, 마스크 작성단계의 평면도인 도48에 도시한 바와 같이 비트선1의 선폭을, 사진제판의 해상이 허용하는 범위로 최대로 굵게 한다. 이때의 비트선1의 선폭은 L3, 비트선1간격은 L4로 되고, 상술한 선폭 L2보다도 크게된다. 또, 피치 P는 변하지 않고, 또,한 콘택홀30의 지름은 정상지름R 이다.
도 48에 있어서, 콘택트홀30에 의해 비트선1은 절삭되고 있고, 비트선1의 선폭이 가늘게되어있는 부분31이 존재하고 있다. 또한, 이때의 비트선1이 가늘게 된 부분31의 선폭은 d3으로되어있다.
이때, 도49에 도시한 바와 같이, 콘택트홀30내에는 아무것도 도시되어 있지 않은 것에서 비트선1이 약간 절삭되어 있어, 워드선2에 관해서는 하등 영향이 없는 것을 알게 된다.
또, 도50 및 도51에 도시한 바와 같이, 마스크 작성단계에는 포토레지스트32가 정상지름R로 개구되고 적층되어 있다.
이때의 콘택홀30의 지름치수는 R이고, 비트선1의 선폭L3은 비트선1의 간격치수L4가 지름치수R보다도 작아 지게 확대되어 있다. 이 때문에 이상적으로 패터닝을 할 수 있는 경우라도, 콘택트홀30은 비트선1에 겹치는 것으로 된다.
다음에, 도52에 도시한 바와 같이, 워드선2(게이트전극)에 대해서는 홀을 개공할 때에, 워드선2은 삭제되어 있지 않다.
또, 도53에 도시한 바와 같이, 커패시터 작성후로서는 비트선1의 선폭이 가늘게 된 부분31이 생기고 있다. 또한, 실시의 형태 1의 제조공정 으로부터 알 수 있는 바와 같이, 에칭 스토퍼막9 및 에칭 스토퍼 받침막10은 비트선1이 가늘게 된 분만큼 측벽절연막16에는 비어저 나오고 있다. 또한, 도49는 디자인 대로 패턴이 형성될 때의 이상적인 반도체 장치의 상태를 나타내고 있고, 스트레이지노드3용의 콘택트홀30은, 비트선1및 워드선2(트랜스퍼게이트) 와는 단락되지 않는다.
여기서, 도48에서 사진제판의 제조공정에서 콘택트홀 미스얼라이먼트 및 구멍지름확대가 일어난 경우를 생각한다.
도54에 도시한 바와 같이, 콘택홀33의 미스얼라이먼트가 발생하여, 비트선1및 워드선2자체의 선폭은 가늘게 되고, 비트선1이 가늘게 된 부분33이 존재한다. 이때의 부분33은, 선폭d4로 된다. 또한, 이때의 비트선1의 선폭및 간격은 각각 L3, L4 이고, 도48중의 L3, L4와 동일한다. 콘택트홀33의 지름치수는 R1 이고, 정상지름R보다도 확대되어 있다.
도55에 도시한 바와 같이, 콘택트홀33내는 하방으로는 비트선1은 삭제되며, 워드선2만이 삭제되지 않고서 남아 있는 것을 나타내고 있다.
다음에, 도56및 도57에 도시한 바와 같이, 마스크 작성단계의 제조공정에서 확대된 지름치수R1 가지고 개구된 포토레지스트35가 적층되어 있다.
또, 도58및 도59에 도시한 바와 같이, 커패시터 작성단계에서는, 콘택트홀33이 스트레이지노드3에 의해서 매립되어 있다.
이와 같이, 실시의 형태 2에서는 비트선1의 선폭을 통상보다도 굵게 하고 있기 때문에, 홀내에 존재하여 절삭 분리한 부분을 제외한 비트선1이 가는 부분33에서도 충분한 저저항을 확보하는 것이 가능해진다. 애당초, 얼라이먼트 정밀도가 부족한 것은 극미세인 패턴을 전사하고저 할 때 에서, 이 문제를 해결할 수 있는 것에 의해, 보다 미세인 패턴의 형성이 가능해지고, 덧붙여 디바이스의 고집적화를 용이하게 실현할 수 있는 것이 된다.
청구항1기재의 발명에 의하면, 반도체 기판의 상방에 배치된 제 1의 배선과,
적어도 제 1의 배선의 상면을 덮도록 배치된 에칭 스토퍼막과,
에칭 스토퍼막의 상방에 배치된 제 2의 배선과, 반도체 장치의 표면상에 에칭에 의해 개공된 홀을 구비하고, 제 2배선과 에칭 스토퍼막의 홀내에 존재하는 부분은 제거되며, 또한 제 1의 배선의 홀내에 존재하는 부분은 에칭에 관계 없이 제거되지 않고서 잔존하고 있고, 홀의 측면에 측벽절연막을 더 구비하는 것으로, 2층배선이상의 구조를 가지는 반도체 장치에 있어서도 콘택트홀을 작성하는 것이 가능하게 되고, 또한 홀을 개공하는 때에 워드선의 삭제에 의한 트랜지스터 특성의 열화를 방지하는 것이 가능해진다고 하는 효과가 있다.
청구항2기재의 발명에 의하면, 2층배선이상의 구조를 가지는 반도체 장치의 제조에 있어서도 콘택트홀을 작성하는 것이 가능해지고, 또 홀을 개공하는 데의 워드선의 삭제에 의한 트랜지스터 특성의 열화를 방지하는 것이 가능해 진다고 하는 효과가 있다.

Claims (2)

  1. 2층이상의 배선구조를 가지는 반도체 장치로 있어서,
    하지로 하는 반도체 기판과,
    상기 반도체 기판의 표면상방에 배치된 제 1의 배선과,
    적어도 상기 제 1의 배선의 상면을 덮도록 해당 제 1의 배선의 상방에 배치된 에칭 스토퍼막과,
    상기 에칭 스토퍼막의 상방에 배치된 제 2의 배선과,
    상기 반도체 기판의 상기 표면 상방에 에칭에 의해 개공된 홀을 구비하고,
    상기 제 2의 배선과 상기 에칭 스토퍼막의 상기 홀내 존재부분은 상기 에칭에 의해 제거되어 있고, 또 상기 제 1의 배선의 상기 홀내 존재부분은 상기 에칭에 관계 없이 제거되지 않고서 잔존해 있고,
    상기 홀의 측면에 설정된 측벽절연막을 더 구비한 반도체 장치.
  2. 2층이상의 배선구조를 가지는 반도체 장치의 제조방법에 있어서,
    하지로 하는 반도체 기판을 준비하는 제 1공정과,
    상기 반도체 기판의 표면상방에 제 1의 배선을 형성하는 제 2공정과,
    상기 제 1의 배선보다도 상방에 전면적으로 에칭 스토퍼막을 형성하는 제 3공정과,
    상기 에칭 스톱퍼막의 상방에 제 2의 배선을 형성하는 제 4공정과,
    상기 반도체 기판의 상기 표면상방에서, 에칭에 의해 홀을 개공하는 제 5공정을 구비하고,
    상기 제 5공정에서, 상기 제 2의 배선과 상기 에칭 스토퍼막의 상기 홀내 존재부분은 상기 에칭에 의해 제거되고, 또 상기 제 1의 배선의 상기 홀내 존재부분은 상기 에칭에서는 제거되지 않고서 잔존하며,
    상기 홀의 측면에 측벽절연막을 형성하는 제 6공정을 더 구비한 반도체 장치의 제조방법.
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