JPH04130722A - ビットコンタクトパターン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路、特に記憶機能をもった素子を
有する半導体記憶装置のメモリセル内のビットコンタク
トパターン形成方法に関するものである。

（従来の技術） 半導体集積回路（以下ＶＬＳＩと略す）の高集積化に伴
って、ますますその微細化、三次元化が進められている
。特にそのプロセス開発のドライバーとなるダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭと略す）は、
６４　Ｍｂ以降では０．３μｍレベルのｉ４ターニング
技術が要求されている。ＤＲＡＭの記憶機能をつかさど
るメモリセル部分では、セル内のキャパシター誘電体に
蓄積された電荷の有無で″１”０″の情報を記憶し、ト
ランジスタのオン、オフで読み出し、書き込み及び記憶
保持等の動作を行っている。このキャパシターには、種
々の要因によって引き起こされる電荷のリークに対して
％ある一定時間記憶状態を保持する為。

あるいはα線によるソフトエラ一対策やセンスアンプ感
度以上の信号を得る為に、ある特定の値以上の容量値を
確保する必要がある。しかしながらＶＬＳＩＯＬＳＩ化
に伴い、微細化が進むＫつれて、小さい面積で、ある一
定の容量値を確保することがますます困難となり、メモ
リセルの構造は三次元化に向かわざるを得ない。三次元
セルの代表的なものとして、ポリシリコン膜を上に積み
上げ間にキャパシター誘電体膜をはさんだ構造にしたス
タックド・キャパシターセルと呼ばれるものがある。第
２図は代表的なスタックド・キャパシターセルの概略断
面図である。セルはワードライントランスファーゲート
２．セルコンタクトホール１１、第二ポリシリコン（ス
トレージノード）４゜第三ポリシリコンセルプレート６
、ビットコンタクトホール２及びビットライン１０より
構成される。このスタックド・キャパシターセルの電荷
蓄積容量は１１のセルコンタクトホールに形成されるキ
ャパシター誘電体膜５の膜厚、誘電率及びストレーノノ
ードポリシリコン４とセルグレートポリシリコンロの間
にはさまれた部分の表面積で決定される。

ところで、本発明の主題であるビットコンタクトホール
は第２図の１２で示す部分であり、周知のように半導体
基板に形成された！拡散層てビットラインを接続させる
ためのコンタクトホールである。

デバイスの高集積化に伴い、微細化が進むに従って、こ
のビットコンタクトホール１２の開口径は微細なものが
要求されてくる。例えば６４ＭｂＤＲＡＭでは０．４動
程度のビットコンタクトホールノ！ターンが要求される
。しかもビットコンタクトホール１２を形成する第二層
間膜は、通常酸化シリコン系膜が用いられるが、次のよ
うな制約から平坦化が難しい。すなわち、例えば？拡散
層（以下単にＮ　と略す）上に開口するビットコンタク
トホール１２のエツチング時に、周辺回路部に存在する
計上に比べて深さの浅い第三ポリシリコンロ上も同時に
開口しなければならないようなデバイス構造になった場
合、（第３図（、）参照）第３図（ｂ）のように平坦化
すると両者（Ｎ＋上と第三ポリシリコンロ上のビットコ
ンタクト１２）の深さの差は犬きくなり、第三ポリシリ
コンロに対して非常に高選択比を確保しながら、ビット
コンタクトエツチングを行わねばならなくなるからであ
る。

このような急峻な下地第一層間膜８段差上に０．４μｍ
レベルのビットコンタクトパターンヲ形成する通常のオ
シティカルステッパーを用いたフォトリソグラフィー技
術では解像度と焦点深度の関係を考慮すると非常に困難
である。このような問題点を解決する方法の一つとして
、特開昭６２−１９４６２４号公報に開示された手法を
ビットコンタク）Ａターン形成に応用する方法が考えら
れる。この方法はサイドウオール形成技術を応用して、
微細パターンを形成するものである。第４図にその概略
のプロセスフロー図を示す。まず、（ａ）図に示すよう
にフォトリソグラフィー技術を用いて、目標ごとするビ
ットコンタクトサイズより大きな径にレジスト１３のパ
ターニングを行う。次に（ｂＪ図に示すように、これを
マスクに下地膜（酸化シリコン系絶縁膜）１４をエツチ
ングした後、（ｃ）図のように、サイドウオールスペー
サー形成用膜１５を堆積し、全面エツチングしてサイド
ウオール１６を形成し、（ｄ）図のように目標とする微
細なコンタクトパターンを得ることができる。この時の
エツチングの終点判定には、サイドウオール膜として酸
化シリコン系膜を用いた場合には通常その反応生成物で
あるＣＯの発光強度をモニターすることてより行う。

（発明が解決しようとする課題） しかしながら、前述の方法を用いた場合には、下地膜に
対して同系統のサイドウオール膜を用いるので終点検出
が非常に困難であるという欠点があった。またサイドウ
オール膜として、ステップカバレッジの悪い膜を用いた
場合逆テーパーになってしまうという欠点があった。

（課題を解決するための手段） 本発明は、以上述べた終点判定の困難さの問題と逆テー
パーの問題を除去する為、ビットコンタクト形成用酸化
シリコン系層間絶縁膜の上にストノノモートシテ５１３
Ｎ４膜を堆積後、ビットコンタクトのチー／Ｊ−エツチ
ングを行い、サイドウオールを形成することにより終点
判定の容易なしかも逆テーノや−のない微細ピントコン
タクトパターンを提供するものである。

（作用） 本発明は前述のように、ストッパーとして８１３Ｎ４膜
を眉間絶縁膜上に堆積するようにしたので、サイドウオ
ール形成エツチングの終点判定が容易となり、またピン
トコンタクトのテーパエツチングを行うことによりステ
ップカバレッジの悪いサイドウオール膜を用いても逆テ
ーパーになることはない。

（実施例） 第１図は、本発明の実施例を示す工程断面図である◇ま
ず（、）図に示すように、ビットコンタクトを形成する
為の第二層間膜（酸化シリコン系絶縁膜）９を堆積後、
終点判定を明確にする為のストッパーＳ　ｒ　３Ｎａ膜
（窒化膜）８を１００Ｘ程度堆積する・次に目標とする
ビットコンタクトサイズよす大キな径で、フォトリング
ラフィ工程によりレジスト１７のパターニングを行う。

次に（ｂ）図に示すようにこれをマスクに１−て前記ス
トン・”’　−５ｉ３Ｎ４膜１８と第一層間膜８及び第
二層間膜９を同時にテーパーエツチング１２′スる。テ
ーパーエツチングする方法としては例えばアノードカッ
プル方式平行平板型リアクティブイオンエツチング装を
内にＣＦ４／Ｃ１（Ｆ〆Ａｒ混合がスをそれぞれ６０　
（ＳＣＣＭ　）。

６０　（ＳＣＣＭ　）　、　８００　（ＳＣＣＭ　）Ｆ
）混合比で導入シ、ウェハー設置電極温度を一１０℃程
度まで冷却してエツチングを行うことにより達成できる
。

次にレジスト除去後（ｒ・）図に示すよって、酸化シリ
コン系サイドウオール膜（例えばＣＶＤ酸化膜（５１０
２）　）２９を堆積し、全面エツチングを行ってサイド
ウオールスイーサ−２０を形成しくｄ）図に示すような
目標とする寸法の微細なセルコンタクト・ソターンを形
成することができる。サイドウを一ル形成エツチングは
例えば前記ビットコンタートエツチングを行った時と同
様な装置、ガス系を用いて行う。

この時、ストッパー５１３Ｎ４膜１８は同時てエンチン
グしてしまう。エツチングの終点判定は例えばエツチン
グ反応生成物であるｃｏの発光強度をモニターすること
により、下地のＳ　＋　ｓ　Ｎ４膜１８が現われた時の
強度変化から判断することができる。

Ｓ　ｉ　３Ｎ４膜はサイドウオール膜とは同系統でない
ので判定がし易い。

なお、以上の説明は本発明の主題でるるビットコンタク
トパターン形成に関する部分を中心にしたものであり、
その他の部分の構造、形成は従来通りであるので、記号
を第２図と同じ部分には同記号を付し、特に説明は行っ
てないことを付記しておく。

（発明の効果） 本発明は以上説明したように、ビットコンタクトパター
ン形成に当り、層間絶縁膜上にストッパーとして５１５
Ｎ４膜を堆積し、かつビットコンタクトホールなチーｉ
ｅ−エツチングで形成するようにしたため以下のような
効果が生じる。

（１）第１図（ａ）のレジストマスク寸法は目標寸法よ
り大きくでき、同時に７オトリソマーシ゛ン（下地段差
のばらつきに対する寸法の少なさ）を大きく収れる。

（２）ストツノソー５１５Ｎ４膜を間に挾むことにより
す・イドウオール形成エツチングの終点判定が容易とな
る。

（３）　　ビットコンタクトのテーノぐ一エツチングを
行う事により、ステツブ力ぐレンジの悪いサイドウオー
ル膜を用いても逆テーノぞ−に女ることはない。またテ
ーーンーエッチングを行うことで目標とするビットコン
タクトサイズを得る為のサイドウオール膜厚を垂直形状
の場合に比べて、薄膜化することができる為、高精度な
エツチングを行う事ができる。

【図面の簡単な説明】

第１図は本発明の実施例の工程断面図、第２図はスタッ
クド・キャパシタセルの断面図、第３図は従来のビット
コンタクト形成図、第４図は従来例の工程断面図である
・ ８・・・第一層間膜、９・・・第二層間膜、１２′・・
・テーパー状ピン トコンタク トホール、 ７・・・レノスト ８・・・Ｓ　ｌ　５Ｎ４膜・ ・・サイ ドウオール膜、 ・・・サイ ドウオールＣ

Claims (1)

1. 【特許請求の範囲】 半導体記憶装置のメモリセルにおけるビットコンタクト
   パターンの形成に当り、 （ａ）ビットコンタクトホールの形成にあずかる酸化シ
   リコン系の層間絶縁膜の上にストッパーとしてシリコン
   窒化膜を堆積後、 （ｂ）目標寸法より大きな径のレジストパターニングを
   行い、それをマスクとしてテーパエッチングによりビッ
   トコンタクトホールを形成し、（ｃ）前記酸化シリコン
   系層間絶縁膜と同系統の酸化シリコン系サイドウォール
   膜を堆積し、（ｄ）前記ビットコンタクトホール側壁に
   サイドウォールが形成されるようエッチングを行うと同
   時に、前記ストッパー用シリコン窒化膜をもエッチング
   する、 ことを特徴とするビットコンタクトパターン形成方法。