DE112007001436T5 - CMOS-Schaltungen mit geringem Kontaktwiderstand und Verfahren zu deren Herstellung - Google Patents

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Abstract

Integrierte CMOS-Schaltung (50) mit einem NMOS-Transistor (52) mit einem n-dotierten Sourcegebiet (72) und einem Draingebiet (74) und einem PMOS-Transistor (54) mit einem p-dotierten Sourcegebiet (76) und einem Draingebiet (78), wobei die integrierte CMOS-Schaltung umfasst:
ein erstes Metallsilizid (88), das mit den n-dotierten Source- und Drain-Gebieten in Kontakt ist;
ein zweites Metallsilizid (82), das sich von dem ersten Metallsilizid unterscheidet und mit den p-dotierten Source- und Draingebieten in Kontakt ist;
ein erstes Übergangsmetall (102), das mit dem ersten Metallsilizid in Kontakt ist;
ein zweites Übergangsmetall (98), das sich von dem ersten Übergangsmetall unterscheidet und mit dem zweiten Metallsilizid in Kontakt ist;
einen ersten Metallpfropfen (110), der elektrisch mit dem ersten Übergangsmetall in Kontakt ist; und
einen zweiten Metallpfropfen (110), der elektrisch mit dem zweiten Übergangsmetall in Kontakt ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft im Allgemeinen integrierte CMOS-Schaltungen und Verfahren zu deren Herstellung und betrifft insbesondere CMOS-Schaltungen mit geringem Kontaktwiderstand und Verfahren zu deren Herstellung.
  • Hintergrund
  • Die Mehrheit der heutigen integrierten Schaltungen (IC's) wird unter Anwendung einer Vielzahl von miteinander verbundenen Feldeffekttransistoren (FET) aufgebaut, die auch als Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET oder MOS-Transistoren) bezeichnet werden. Die IC's werden im Allgemeinen unter Anwendung von sowohl p-Kanal-FET's und n-Kanal-FET's aufgebaut und die IC's werden dann als komplementäre integrierte MOS- oder CMOS-Schaltungen (IC's) bezeichnet. Es gibt ein ständiges Bestreben, immer komplexere Schaltungen auf einem einzelnen IC-Chip unterzubringen. Um die zunehmende Menge an Schaltungen einzubauen, muss die Größe jedes individuellen Bauelements in der Schaltung und die Größe und der Abstand zwischen den Bauelementen (die Strukturgröße) kleiner gemacht werden. Die individuellen Elemente der Schaltungen, d. h. MOS-Transistoren und anderen passive und aktive Schaltungselemente, müssen mittels Metall oder anderen leitenden Materialien miteinander verbunden werden, um die gewünschte Schaltungsfunktion einzurichten. Es tritt jedoch ein gewisser geringer Widerstand bei jedem Kontakt zwischen dem leitenden Material und dem Schaltungselement auf. Wenn die Strukturgrößen abnehmen, steigt der Kontaktwiderstand an und wird zu einem zunehmend größeren Anteil des Schaltungswiderstands. In dem Maße wie die Strukturgrößen von 150 Nanometer (nm) auf 90 nm und auf 45 nm und weniger abnehmen, wird der Kontaktwiderstand zunehmend wichtig. Bei Strukturgrößen von 32 nm ist der Kontaktwiderstand von entscheidender Bedeutung für das Leistungsverhalten des Chips, sofern nicht etwaige Innovationen diesen Verlauf ändern. Es ist daher wünschenswert, integrierte CMOS-Schaltungen mit geringem Kontaktwiderstand bereitzustellen. Des weiteren ist es wünschenswert, Verfahren zur Herstellung von integrierten CMOS-Schaltungen mit geringem Kontaktwiderstand anzugeben. Des weiteren werden weitere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung aus der nachfolgenden detaillierten Beschreibung und den beigefügten Patentansprüchen deutlich, wenn diese im Zusammenhang mit den Zeichnungen und dem vorhergehenden technischen Gebiet und der Einleitung studiert werden.
  • Kurzer Überblick
  • Es wird eine integrierte CMOS-Schaltung mit geringem Kontaktwiderstand bereitgestellt. Gemäß einer Ausführungsform umfasst die integrierte CMOS-Schaltung ein erstes Übergangsmetall, das elektrisch mit n-Schaltungsgebieten verbunden ist und umfasst ein zweites Übergangsmetall, das sich von dem ersten Übergangsmetall unterscheidet und elektrisch mit p-Schaltungsgebieten verbunden ist. Über dem ersten Übergangsmetall und dem zweiten Übergangsmetall ist eine leitende Barrierenschicht vorgesehen und ein Kontaktmetall bzw. Pfropfenmetall ist über der leitenden Barrierenschicht angeordnet.
  • Es werden Verfahren zum Herstellen einer integrierten CMOS-Schaltung mit geringem Kontaktwiderstand mit n-Drain-Gebieten und p-Drain-Gebieten bereitgestellt. Gemäß einer Ausführungsform umfasst das Verfahren das Bilden eines Metallsilizids mit großer Barrierenhöhe, das mit p-dotierten Drain-Gebieten in Kontakt ist, und umfasst ein Metallsilizid mit geringer Barrierenhöhe, das mit n-dotierten Draingebieten in Kontakt ist. Eine dielektrische Schicht wird abgeschieden und strukturiert, um erste Öffnungen zu bilden, die einen Teil des Metallsilizids mit großer Barrierenhöhe freilegen, und um zweite Öffnungen zu bilden, die einen Teil des Metallsilizids mit geringer Barrierenhöhe freilegen. Es wird ein Metall mit geringer Barrierenhöhe in die zweiten Öffnungen eingebracht, um den Bereich des Metallsilizids mit geringer Barrierenhöhe zu kontaktieren, und es wird ein Metall mit großer Barrierenhöhe in die Öffnungen eingefüllt, um den Bereich des Metallsilizids mit großer Barrierenhöhe zu kontaktieren. Es wird eine leitende Deckschicht abgeschieden, die mit dem Metall mit großer Barrierenhöhe und mit dem Metall mit geringer Barrierenhöhe in Kontakt ist, und die ersten und zweiten Öffnungen werden mit einem Pfropfenmetall und einem Kontaktmetall gefüllt, das mit der leitenden Deckschicht in Kontakt ist.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung wird im Weiteren in Verbindung mit den folgenden Figuren beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, und wobei
  • 1 graphisch die Problematik des Kontaktwiderstands darstellt, wenn die Strukturgröße abnimmt;
  • 2 schematisch einen leitenden Kontakt zu einem dotierten Gebiet zeigt; und
  • 3 bis 10 schematisch im Querschnitt Verfahrensschritte zur Herstellung einer integrierten CMOS-Schaltung gemäß diverser Ausführungsformen der Erfindung zeigen.
  • Detaillierte Beschreibung
  • Die folgende detaillierte Beschreibung ist lediglich anschaulicher Natur und soll die Erfindung oder die Anwendung und die Einsatzzwecke der Erfindung nicht beschränken. Ferner ist nicht beabsichtigt, dass eine Einschränkung auf eine dargestellte oder implizite Theorie erfolgt, die in dem vorhergehenden technischen Gebiet, dem Hintergrund, dem kurzen Überblick oder der folgenden detaillierten Beschreibung präsentiert wird.
  • 1 zeigt graphisch die Problematik des Kontaktwiderstands bei abnehmender Strukturgröße. Die linke vertikale Achse 20 bezeichnet die Strukturgröße in Nanometer. Die rechte vertikale Achse 22 bezeichnet den Kontaktwiderstand, wenn er in Ohm gemessen wird. Die horizontale Achse 24 bezeichnet den „Technologiestandard". Der „Technologiestand" bezeichnet das Technologiepaket, das mit einer speziellen Strukturgröße verknüpft ist. Typischerweise ist ein vollständiges Technologiepaket mit jeder Verringerung der Strukturgröße verknüpft. Ein Bauelement, das beispielsweise gemäß dem „90 nm-Technologiestandard" hergestellt wird, besitzt eine minimale Strukturgröße von 90 nm und wird mittels eines Prozessrezepts hergestellt, das speziell für Bauelemente dieser Größe zugeschnitten ist. Die Kurve 26 gibt den Verlauf der Strukturgrößen an, wenn die Industrie von einem Technologiestandard zum anderen weiterschreitet. Die Kurve 28 gibt den typischen Kontaktwiderstand an, der bei jedem Technologiestandard beobachtet wird. Wie man leicht erkennen kann, steigt mit abnehmender Strukturgröße der Kontaktwiderstand deutlich an. Die Geschwindigkeit, mit der eine Schaltung arbeiten kann, wird zum großen Teil durch Widerstände vorgegeben, die in der Schaltung auftreten, und bei abnehmender Strukturgröße wird der Kontaktwiderstand zunehmend wichtig im Hinblick auf die Beschränkung der Arbeitsgeschwindigkeit.
  • 2 zeigt schematische einen Querschnitt mit einem Kontakt 30 zwischen einem durch Verunreinigungen dotierten Gebiet 32 in einem Siliziumsubstrat 34 und einem leitenden Metallpfropfen bzw. Kontakt 36. Obwohl dies nicht dargestellt ist, ist der leitende Metallpfropfen wiederum mit einer Metallisierung in Kontakt, die verwendet wird, um Bauelemente der integrierten Schaltung (IC) miteinander zu verbinden, um damit die gewünschte Schaltungsfunktion einzurichten. Der Kontakt 30 ist in einer Öffnung oder einem Kontaktloch 38 ausgebildet, das durch eine dielektrische Schicht 40 geätzt ist. Eine Metallsilizidschicht 42 ist an der Oberfläche des dotierten Gebiets 32 ausgebildet. Zumindest ein Teil der Metallsilizidschicht ist an der Unterseite des Kontaktlochs 38 freigelegt. Eine Grenzfläche oder eine Kontaktschicht 44 ist so gebildet, dass sie mit der Metallsilizidschicht in Kontakt ist; eine Barrierenschicht 46 ist mit der Schicht 44 in Kontakt und erstreckt sich nach oben entlang der Wände des Kontaktlochs und ein leitendes Material 48 ist über der Barrierenschicht abgeschieden, um den Kontakt zu füllen. In konventionellen Strukturen enthält die leitende Pfropfenstruktur eine Titan-(Ti)Kontaktschicht, die mit der Silizidschicht in Kontakt ist, eine Titannitrid-(TiN)Schicht, die über der Titanschicht angebracht ist und Wolfram (W), das mit der TiN-Schicht in Kontakt ist und das Kontaktloch füllt.
  • Der gesamte Kontaktwiderstand RT des Kontakts 30 ist die Summe mehrerer Widerstände: der Grenzflächenwiderstand R1 von Silizid 42 zu Silizium 32, der Widerstand R2 des Silizids 42 selbst, der Grenflächenwiderstand R3 zwischen Silizid 42 und dem Grenzflächenmetall 44, der Widerstand R4 des Grenzflächenmetalls 44 und der Barrierenschicht 46 und der Widerstand R5, der aus dem Widerstand der parallelen Barrierenschicht 46 und des leitenden Pfropfenmaterials 48 besteht. Somit ist RT = R1 + R2 + R3 + R4 + R5. Diverse Ausführungsformen der Erfindung zielen darauf ab, den gesamten Kontaktwiderstand RT zu verringern, indem R1 und R2 optimiert werden und indem R3, R4 und R5 verringert werden. Der gesamte Kontaktwiderstand wird durch eine geeignete Auswahl des Silizids, des Grenzflächenmetalls, des Barrierenschichtmaterials und des leitenden Kontakt- bzw. Pfropfenmaterials verringert.
  • 3 bis 10 zeigen schematisch im Querschnitt Verfahrensschritte zur Herstellung einer integrierten CMOS-Schaltung 50 gemäß diversen Ausführungsformen der Erfindung. Diverse Schritte bei der Herstellung von MOS-Komponenten sind gut bekannt und so wird der Kürze halber eine Vielzahl konventioneller Schritte lediglich kurz erwähnt oder deren Erwähnung wird vollständig weggelassen, ohne dass die gut bekannten Details präsentiert werden. Obwohl der Begriff „MOS-Bauelement" im richtigen Sinne sich auf ein Bauelement bezieht, das eine Metallgateelektrode und eine Oxidgateisolatorschicht besitzt, wird dieser Begriff auch durchwegs verwendet, um ein beliebiges Halbleiterbauelement zu bezeichnen, das eine leitende Gateelektrode (ob aus Metall oder einem anderen leitenden Material) enthält, die über einem Gateisolator positioniert ist (unabhängig davon, ob dieser aus Oxid oder einem anderen Isolator aufgebaut ist), wobei dieser wiederum über einem Halbleitersubstrat angeordnet ist.
  • Das CMOS-IC 50 enthält mehrere n-Kanal-MOS-Transistoren 42 und p-Kanal-MOS-Transistoren 54, wovon jeweils nur einer dargestellt ist. Der Fachmann erkennt, dass das IC 50 eine große Anzahl derartiger Transistoren aufweisen kann, wie dies zum Einrichten der gewünschten Schaltungsfunktion erforderlich ist. Die anfänglichen Schritte bei der Herstellung des IC's 50 sind konventioneller Weise so, dass diese zu der in 3 gezeigten Struktur führen, wobei diese anfänglichen Schritte selbst nicht gezeigt sind. Das IC wird auf einem Siliziumsubstrat 34 herstellt, das eine Siliziumvollsubstratscheibe sein kann, wie es gezeigt ist, oder es ist eine dünne Siliziumschicht auf einem isolierenden Substrat (SOI) vorgesehen. Im hierin verwendeten Sinne werden die Begriffe „Siliziumschicht" und „Siliziumsubstrat" verwendet, um relativ reine oder leicht dotierte monokristalline Siliziummaterialien zu bezeichnen, die typischerweise in der Halbleiterindustrie angewendet werden, sowie auch um Silizium zu bezeichnen, das mit anderen Elementen, etwa Germanium, Kohlenstoff und dergleichen gemischt ist, um ein im Wesentlichen monokristallines Halbleitermaterial zu bilden. Der n-Kanal-MOS-Transistor 52 und der p-Kanal-MOS-Transistor 54 sind elektrisch durch ein dielektrisches Isolationsgebiet 56 getrennt, das vorzugsweise in Form einer flachen Grabenisolation (STI) vorgesehen ist. Bekanntlich gibt es viele Prozesse, die angewendet werden können, die STI zu bilden, so dass dieser Prozess hierin nicht detaillierter zu beschreiben ist. Im Allgemeinen beinhaltet die STI einen flachen Graben, der in die Oberfläche des Halbleitersubstrats geätzt wird und nachfolgend mit einem isolierenden Material gefüllt wird. Nachdem der Graben mit einem isolierenden Material, etwa Siliziumoxid, gefüllt ist, wird die Oberfläche für gewöhnlich eingeebnet, etwa durch das Ausführen einer chemischen-mechanischen Einebnung (CMP).
  • Zumindest ein Oberflächenbereich 58 des Siliziumsubstrats wird mit einer eine p-Leitfähigkeitsart erzeugenden Verunreinigung für die Herstellung des n-Kanal-MOS-Transistors 52 dotiert, und ein weiterer Oberflächenbereich 60 wird mit einem n-Dotierstoff zur Erzeugung einer n-Leitfähigkeit für die Herstellung des p-Kanal-MOS-Transistors 54 dotiert. Die Bereiche 58 und 60 können beispielsweise durch Implantation und nachfolgendes thermisches Ausheizen der Dotierstoffionen, etwa in Form von Bor und Arsen, dotiert werden.
  • In der konventionellen Bearbeitung wird eine Schicht aus Gateisoliermaterial 62 auf der Oberfläche der dotierten Gebiete hergestellt, und es werden Gateelektroden 64 und 66 gebildet, die über dem Gateisolationsmaterial bzw. den dotierten Gebieten 58 und 60 liegen. Die Schicht aus Gateisolationsmaterial kann eine Schicht aus thermisch aufgewachsenem Siliziumdioxid sein oder alternativ (wie dies gezeigt ist) kann die Schicht eine abgeschiedene Isolatorschicht sein, etwa Siliziumoxid, Siliziumnitrid, ein Isolator mit einer großen Dielektrizitätskonstante, etwa HfSiO, oder dergleichen. Abgeschiedene Isolatormaterialien können beispielsweise durch chemische Dampfabscheidung (CVD), chemische Dampfabscheidung bei geringem Druck (LPCVD) oder durch plasmaunterstützte chemische Dampfabscheidung (PECVD) aufgebracht werden. Der Gateisolator 62 besitzt vorzugsweise eine Dicke von ungefähr 1 bis 10 nm, obwohl die eigentliche Dicke auf der Grundlage der Anwendung des Transistors in der einzurichtenden Schaltung festgelegt wird. Die Gateelektroden 64 und 66 werden vorzugsweise durch Abscheiden, Strukturieren und Ätzen einer Schicht aus polykristallinem Silizium, d. h. vorzugsweise einer Schicht aus nicht dotiertem polykristallinem Silizium, hergestellt wird. Die Gateelektroden besitzen im Allgemeinen eine Dicke von ungefähr 100 bis 300 nm. Das polykristalline Silizium kann beispielsweise durch Reduzierung von Silan in einer CVD-Reaktion abgeschieden werden. Es werden Seitenwandabstandshalter 68 und 70 an Seitenwänden der Gateelektroden 64 und 66 hergestellt. Die Seitenwandabstandshalter werden hergestellt, indem eine Schicht aus isolierendem Material, etwa Siliziumoxid und/oder Siliziumnitrid abgeschieden wird und nachfolgend die isolierende Schicht, beispielsweise durch reaktive Ionenätzung (RIE) anisotrop geätzt wird. Siliziumoxid und Siliziumnitrid können beispielsweise in einer CHF3, CF4 oder SF6-Chemie geätzt werden. Es wird eine Schicht aus Maskenmaterial, das beispielsweise eine Schicht aus Photolack sein kann, aufgebracht und strukturiert, um eine der Transistorstrukturen freizulegen. Das Maskenmaterial wird beispielsweise strukturiert, um den p-Kanal-MOS-Transistor abzudecken und die n-Kanal-MOS-Transistorstruktur freizulegen. Unter Verwendung des strukturierten Maskenmaterials als eine Ionenimplantationsmaske werden n-Dotierstoffe für ein n-Leitfähigkeitsart in den p-Bereich 58 des Siliziumsubstrats implantiert, um n-dotierte Source-72 und Drain-74 Gebiete in dem Siliziumsubstrat zu bilden und die Ionen werden auch in die Gateelektrode 64 eingeführt, um die Leitfähigkeit dieser Gateelektrode mittels n-Dotiermitteln zu erhöhen. Die implantierten Ionen können entweder Phosphor- oder Arsen-Ionen sein. Die strukturierte Schicht aus Maskenmaterial wird entfernt und es wird eine weitere Maskenmaterialschicht aufgebracht, und wieder wird eine Schicht, etwa eine Schicht aus Photolack, aufgebracht und strukturiert, um die andere der beiden Transistorstrukturen freizulegen. Unter Anwendung dieser zweiten Schicht aus strukturiertem Maskenmaterial als eine Ionenimplantationsmaske wird eine p-Leitfähigkeitsart erzeugende Ionensorte, etwa Borionen, in den n-Bereich 60 des Siliziumsubstrats implantiert, um p-dotierte Source- 76 und Drain- 78 Gebiete in dem Siliziumsubstrat zu bilden, und um die Dotiermittel in die Gatelektrode 66 zur Erhöhung der Leitfähigkeit dieser Gateelektrode mittels der p-Dotiermitteln einzubringen. Für jede Transistorstruktur sind die implantierten Source- und Draingebiete in Bezug auf die Gateelektroden selbstjustiert. Wie der Fachmann erkennt, können weitere Seitenwandabstandshalter und zusätzliche Implantationen eingesetzt werden, um Drainerweiterungsgebiete, Halo-Implantation, tiefe Source- und Drain-Gebiete und dergleichen zu erzeugen. Wie ebenfalls vom Fachmann zu erkennen ist, kann die Reihenfolge zur Herstellung der Source- und Drain-Gebiete bezüglich des n-Kanal-MOS-Transistors und des p-Kanal-MOS-Transistors vertauscht werden.
  • Gemäß einer Ausführungsform der Erfindung wird eine Schicht aus Maskenmaterial 80, etwa eine Schicht aus Niedertemperatursiliziumnitrid, aufgebracht und strukturiert, wie dies in 4 gezeigt ist. Die Schicht aus Maskenmaterial wird strukturiert, so dass Material zurückbleibt und den n-Kanal-MOS-Transistor 52 abdeckt und den p-Kanal-MOS-Transistor 54 freilässt. Die strukturierte Maske wird als eine Ätzmaske verwendet und ein freigelegter Bereich des Gateisolators 62 wird geätzt, um Bereiche der dotierten Source- und Draingebiete 76 und 78 freizulegen. Der Ätzschritt wird auch angewendet, um isolierendes Material zu entfernen, das auf der Gateelektrode 66 verblieben ist. Gemäß einer Ausführungsform der Erfindung wird eine Schicht (nicht gezeigt) aus einem silizidbildenden Metall mit einer hohen Barriere auf der Struktur abgeschieden und ist mit dem freigelegten Bereich der p-dotierten Source- und Draingebiete 76 bzw. 78 und der Gateelektrode 66 in Kontakt. Mit „einem silizidbildenden Metall mit hoher Barriere" ist ein Metall gemeint, das eine Barrierenhöhe oder Austrittsarbeit im Hinblick auf Silizium besitzt, die größer ist als ein ungefähr 0,7 eV. Silizidbildende Metalle, die dieses Kriterium erfüllen, sind beispielsweise Iridium und Platin. Gemäß einer Ausführungsform der Erfindung wird die Struktur mit dem silizidbildenden Metall ausgeheizt, beispielsweise durch schnelles thermisches Ausheizen (RTA), um das silizidbildende Metall zu veranlassen, mit freigelegtem Silizium zu reagieren, um damit ein Metallsilizid 82 an der Oberfläche der p-dotierten Source- und Drain-Gebiete 76 bzw. 78 zu bilden, und um ein Metallsilizid 84 auf der p-dotierten Gateelektrode 66 zu bilden. Das Silizid bildet sich nur in jenen Bereichen, in denen ein freigelegtes Silizium vorhanden ist. Silizid bildet sich nicht in jenen Bereichen, in denen kein freigelegtes Silizium vorhanden ist, und das silizidbildende Metall bleibt in nicht reagierter Form zurück, etwa auf den Seitenwandabstandshaltern, der freigelegten STI und der Maskenschicht. Das nicht reagierte silizidbildende Metall kann durch Nässätzung in einer H2O2/H2SO4 oder einer HNO3/HCl-Lösung entfernt werden. Das aus den ausgewählten silizidbildenden Metallen erzeugte Silizid bildet einen Schottky-Kontakt mit dem p-dotierten Silizium und besitzt somit einen geringen Kontaktwiderstand zu den p-dotierten Source- und Draingebieten und zu der p-dotierten Gateelektrode.
  • Die strukturierte Schicht aus Maskenmaterial 80 wird entfernt und es wird eine weitere Schicht an Maskenmaterial 86 abgeschieden und strukturiert, wie in 5 gezeigt ist. Die Schicht aus Maskenmaterial kann beispielsweise eine abgeschiedene Schicht aus Niedertemperaturnitrid sein. Die Schicht aus Maskenmaterial wird strukturiert, um den n-Kanal-MOS-Transistor freizulassen und den p-Kanal-MOS-Transistor 54 bedeckt zu lassen. Die strukturierte Maske wird als eine Ätzmaske verwendet und ein freigelegter Bereich des Gateisolators 62 wird geätzt, um Teile der n-dotierten Source- und Drain-Gebiete 72 bzw. 74 freizulegen. Der Ätzschritt wird ebenfalls angewendet, um isolierendes Material zu entfernen, das auf der Gateelektrode 64 vorhanden sein kann. Gemäß einer Ausführungsform der Erfindung wird eine Schicht (nicht gezeigt) aus einem silizidbildenden Metall mit geringer Barriere über der Struktur aufgebracht und ist somit mit dem freigelegten Bereich der n-dotierten Source- und Draingebiete 72 bzw. 74 und der Gateelektrode 64 in Kontakt. Mit „silizidbildendes Metall mit geringer Barriere" ist ein Metall gemeint, das eine Barriere bzw. Barrierenhöhe oder Austrittsarbeit in Bezug auf Silizium aufweist, die kleiner ist als ungefähr 0,4 eV und vorzugsweise kleiner als ungefähr 0,3 eV. Silizidbildende Metall, die dieses Kriterium erfüllen, sind beispielsweise Ytterbium, Erbium, Dysprosium und Gadolinium. Gemäß einer Ausführungsform der Erfindung wird die Struktur mit dem silizidbildenden Metall ausgeheizt, beispielsweise durch RTA, um das silizidbildende Metall zu veranlassen, mit freigelegtem Silizium zu reagieren, um damit ein Metallsilizid 88 an der Oberfläche der n-dotierten Source- und Drain-Gebiete 72 bzw. 74 zu bilden, und um ein Metallsilizid 90 auf der n-dotierten Gatelektrode 64 zu bilden. Wiederum bildet sich Silizid nur in jenen Bereichen, in denen Silizium freigelegt ist. Silizium bildet sich nicht in jenen Bereichen, die kein freigelegtes Silizium aufweisen, und das silizidbildende Metall bleibt in jenen Bereichen in unreagierter Form zurück, etwa auf den Seitenwandabstandshaltern, dem freigelegten STI und der Maskenschicht. Das nicht-reagierte silizidbildende Metall wird durch Nassätzung in einer H2O2/H2SO4-Lösung oder einer HNO3/HCl-Lösung entfernt. Das Silizid, das aus den ausgewählten silizidbildenden Metallen erzeugt wird, bildet einen Schottky-Kontakt mit dem n-dotierten Silizium und besitzt einen geringen Kontaktwiderstand zu den n-dotierten Source- und Drain-Gebieten und zu der n-dotierten Gateelektrode. Die Metallsilizidgebiete 82, 84, 88 und 90 besitzen ebenfalls einen geringen Widerstand. Die silizidbildenden Metalle optimieren den Grenzflächenwiderstand R1 und reduzieren damit diesen und auch den Widerstand des Silizids selbst, d. h. R2. Obwohl dies nicht dargestellt ist, kann die Reihenfolge, in der die Silizidgebiete hergestellt werden, vertauscht werden, so dass die Silizidgebiete 88 und 90 vor den Silizidgebieten 82 und 84 gebildet werden. In jedem Schritt können die silizidbildenden Metalle beispielsweise durch Sputter-Abscheidung mit einer Dicke von ungefähr 50 nm und vorzugsweise mit einer Dicke von ungefähr 10 nm aufgebracht werden.
  • Die Maskenschicht 86 wird entfernt und eine Schicht 92 aus dielektrischem Material, etwa eine Schicht aus Siliziumoxid, wird abgeschieden, wie in 6 gezeigt ist. Die obere Fläche 92 wird eingeebnet, beispielsweise durch chemisch-mechanische Einebnung (CMP) und es werden Öffnungen oder Kontaktlöcher 94 durch die Schicht geätzt, um Bereiche der Metallsilizidgebiete 82, 84, 88 und 90 freizulegen. Die Schicht 92 wird vorzugsweise mittels eines Prozesses mit geringer Temperatur aufgebracht und kann beispielsweise durch einen LPCVD-Prozess abgeschieden werden. Obwohl dies nicht dargestellt ist, kann die Schicht 92 Schichten aus mehr als einem dielektrischen Material aufweisen, und diese Schichten können beispielsweise eine Ätzstoppschicht enthalten, um das Ätzen der Kontaktlöcher zu verbessern. In dieser anschaulichen Ausführungsform sind Kontaktlöcher nicht gezeigt, die Bereiche des Metallsilizids auf den Gateelektroden 64 und 66 freilegen. Abhängig von der einzurichtenden Schaltung können Kontaktlöcher zu allen Gateelektroden hergestellt werden oder auch nicht.
  • Wie in 7 gezeigt ist, geht das Verfahren gemäß einer Ausführungsform der Erfindung weiter, indem eine Maskenschicht 96 abgeschieden und strukturiert wird. Die Maskenschicht 96, die beispielsweise eine Schicht aus aufgebrachten Niedrigtemperaturnitrid sein kann, wird strukturiert, um den p-Kanal-MOS-Transistor 54 freizulegen und den n-Kanal-MOS-Transistor 52 abzudecken. Die Maskenschicht wird von den Kontaktlöchern 94 auf dem p-Kanal-MOS-Transistor entfernt, um einen Teil der Metallsilizidgebiete 82 und 84 freizulegen. Eine Schicht aus Metall 98 wird über der Maskenschicht abgeschieden und diese erstreckt sich in die Kontaktlöcher 94, um einen Kontakt zu den Metallsilizidgebieten 82 und 84 herzustellen. Die Schicht aus Übergangsmetall, die mit p-dotiertem Silizium in Kontakt ist, besitzt vorzugsweise eine Barrierenhöhe in Bezug auf das Silizium, die größer oder gleich ungefähr 0,7 eV ist. Geeignete Metalle für die Übergangsmetallschicht 98 beinhalten beispielsweise Paladium und Platin, die Barrierenhöhen von 0,8 bzw. 0,9 eV besitzen und auch Legierungen dieser Metalle. Andere geeignete Metalle sind Gold, Silber und Aluminium und ihre Legierungen, wovon alle Barrierenhöhen zwischen 0,7 und 0,9 eV besitzen. Die Übergangsmetallschicht kann beispielsweise durch Atomlagenabscheidung (ALD) oder physikalische Dampfabscheidung (PVD), etwa durch Sputter-Abscheidung, aufgebracht werden. Die Schicht aus Übergangsmetall kann ungefähr 1 bis 5 nm dick sein. Es ist nur erforderlich, dass eine ausreichende Menge des Übergangsmetalls vorhanden ist, um eine Änderung der Austrittarbeit zwischen den Metallsiliziden in den Gebieten 82 und 84 und der darüber liegenden Metallisierung, die nachfolgend herzustellen ist, zu bewirken. Eine gewisse jedoch sehr geringe Menge des Übergangsmetalls scheidet sich auch an den Seitenwänden der Kontaktlöcher ab.
  • Die strukturierte Maskenschicht 96 und der Teil des Übergangsmetalls 98, der über der strukturierten Maskenschicht liegt, werden entfernt und es wird eine weitere Schicht aus Maskenmaterial 100 abgeschieden und strukturiert, wie in 8 gezeigt ist. Die Maskenschicht 100, die wiederum beispielsweise eine Schicht aus abgeschiedenem Niedrigtemperaturnitrid sein kann, wird so strukturiert, dass der n-Kanal-MOS-Transistor 52 frei liegt und der p-Kanal-MOS-Transistor 54 mit der Schicht 98 des Übergangsmetalls abgedeckt ist. Die Maskenschicht wird von den Kontaktlöchern 94 auf dem n-Kanal-MOS-Transistor entfernt, um einen Bereich der Metallsilizidgebiete 88 und 90 freizulegen. Eine Schicht eines weiteren Übergangsmetalls 102 wird über der Maskenschicht abgeschieden und erstreckt sich in die Kontaktlöcher 94, um einen Kontakt zu den Metallsilizidgebieten 88 und 90 herzustellen. Die Schicht aus Übergangsmetall, das mit n-dotiertem Silizium in Verbindung ist, besitzt vorzugsweise eine Barrierenhöhe in Bezug auf Silizium, die kleiner oder gleich als ungefähr 0,4 eV ist. Zu geeigneten Metallen für die Übergangsmetallschicht 102 gehören beispielsweise Scandium und Magnesium, die Barrierenhöhe von 0,35 bis 0,4 eV besitzen, sowie Legierungen dieser Metalle. Die Schicht aus Übergangsmetall 102 kann beispielsweise durch Atomlagenabscheidung (ALD) oder physikalische Dampfabscheidung (PVD), etwa Sputter-Abscheidung bis zu einer Dicke von ungefähr 1 bis 5 nm aufgebracht werden. Es ist nur notwendig, eine ausreichende Menge des Übergangsmetalls vorzusehen, um eine Änderung der Austrittsarbeit zwischen dem Metallsilizid in den Gebieten 88 und 90 und einer darüber liegenden Pfropfmetallisierung, die nachfolgend abgeschieden wird, zu bewirken.
  • Die Maskenschicht 100 und der Bereich der Übergangsmetallschicht 102, der über der Maskenschicht liegt, werden entfernt und es wird eine leitende Barrierenschicht 104 abgeschieden, die in Kontakt ist mit der Schicht aus Übergangsmetall 98 und der Schicht aus Übergangsmetall 102, wie dies in 9 gezeigt ist. Die leitende Barrierenschicht verhindert eine Oxidation der Übergangsmetallschichten, dient als eine Barriere für die Diffusion nachfolgend abgeschiedener Pfropfenmaterialien in die umgebende dielektrische Schicht 92 und verhindert sowohl die Diffusion von Pfropfenmaterial oder verhindert die Bildung von reaktionsfähigen Pfropfenmaterial und dessen Diffusion in das darunter liegende Silizium und das Diffundieren von Silizium in das Pfropfenmaterial. Zu geeigneten Materialien für die leitende Barrierenschicht gehören beispielsweise Titannitrid (TiN) und Tantalnitrid (TaN). Die leitende Barrierenschicht kann beispielsweise durch LPCVD, ALD oder PVD aufgebracht werden. TiN und TaN können auch durch Abscheiden und nachfolgendes Nitrieren von Titan oder Tantal hergestellt werden. Die Barrierenschicht besitzt vorzugsweise eine Dicke, wenn sie an der Oberseite der dielektrischen Schicht 92 gemessen wird, von ungefähr 2 bis 15 nm, und wenn sie an der Unterseite der Kontaktlöcher 94 gemessen wird, von ungefähr 1 bis 5 nm. Die Dicke wird vorzugsweise so eingestellt, dass der Widerstand R4 der Barrierenschicht minimiert wird, während eine ausreichende Dicke beibehalten wird, um die geeigneten Barriereneigenschaften zu erreichen. Wie ebenfalls in 9 gezeigt ist, können nach dem Abscheiden der Barrierenmetallschicht die Kontaktlöcher gefüllt werden, indem eine Schicht 110 aus Wolfram, Kupfer oder einem anderen leitenden Material aufgebracht wird, um einen leitenden Pfropfen bzw. Kontakt zu bilden. Vorzugsweise ist das leitende Pfropfenmaterial Kupfer, um den Widerstand R5 zu verringern. Das leitende Material kann beispielsweise durch PVD, ALD, CVD oder elektrochemische Verfahren aufgebracht werden.
  • Wie in 10 gezeigt ist, wird die leitende Pfropfenstruktur vervollständigt gemäß einer Ausführungsform der Erfindung, indem überschüssiges leitendes Pfropfenmaterial 110, die leitende Barrierenschicht 104 und die Übergangsmetallschichten 98 und 102, die auf der oberen Fläche der dielektrischen Schicht 92 vorhanden sind, entfernt werden. Das überschüssige Material kann beispielsweise durch CMP abgetragen werden. Die resultierende Struktur enthält leitende Pfropfen bzw. Kontakte 120, 122, 124, 126, 128 und 130, die mit Anschlüssen des PMOS-Transistors 54 und des NMOS-Transistors 52 in elektrischem Kontakt sind. Jeder der leitenden Pfropfen enthält das leitende Material 110 und die leitende Barrierenschicht 104. Die leitenden Pfropfen 120, 122 und 124 sind jeweils elektrisch mit einer Übergangsmetallschicht 98 in Kontakt, die wiederum elektrisch mit dem Metallsizid 82 verbunden ist, die mit p-dotierten Source- und Draingebieten 76 bzw. 78 in Verbindung stehen, oder diese sind mit dem Metallsilizid 84 in Kontakt, das wiederum die Gateelektrode des p-Kanal-MOS-Transistors kontaktiert. Die leitenden Pfropfen 126, 128 und 130 sind entsprechend mit einer Übergangsmetallschicht 102 in elektrischer Verbindung, die wiederum elektrisch mit dem Metallsilizid 88 in Verbindung steht, das die n-dotierten Source- und Drain-Gebiete 72 bzw. 74 kontaktiert, oder sind mit dem Metallsilizid 88 in Verbindung steht, das die n-dotierten Source- und Draingebiete 72 bzw. 74 kontaktiert, oder sind mit dem Metallsilizid 90 in Verbindung, das die Gateelektrode des n-Kanal-Transistors kontaktiert. In der resultierenden Struktur sind die Metallbarrierenhöhen der diversen leitenden Schichten geeignet so angepasst, dass der gesamte Kontaktwiderstand verringert wird.
  • Obwohl dies nicht in den Figuren dargestellt ist, geht die Herstellung der CMOS-Schaltung 50 weiter, indem Verbindungsleitungen hergestellt werden, die mit geeigneten leitenden Pfropfen nach Bedarf verbunden sind, um damit die n-Kanal-MOS-Transistoren und p-Kanal-Transistoren nach Bedarf zur Einrichtung der gewünschten Schaltungsfunktion miteinander zu verbinden. Wenn die Verbindungsleitungen aus Kupfer hergestellt sind, kann der Herstellungsprozess Schritte zum Abscheiden und Strukturieren dielektrischer Schichten (Zwischenschichtdielektrika oder ILD) zum Abscheiden leitender Barrierenschichten, etwa Schichten aus TaN, Abscheiden einer Schicht aus Kupfer und das Polieren der Kupferschicht durch CMP in einem Damaszener-Prozess beinhalten.
  • Obwohl zumindest eine beispielhafte Ausführungsform in der vorhergehenden detaillieren Beschreibung dargestellt ist, sollte beachtet werden, dass eine große Anzahl an Variationen besteht. Beispielsweise kann, wie zuvor erläutert ist, die Reihenfolgen der Herstellung von Siliziden auf dem n-Kanal-MOS-Transistor und dem p-Kanal-MOS-Transistor vertauscht werden. In ähnlicher Weise kann die Reihenfolge des Herstellens der Übergangsmetallschichten 98 und 102 vertauscht werden. Es kann ein einzelner Ausheizschritt angewendet werden, um das silizidbildende Metall mit dem freigelegten Silizium zur Reaktion zu bringen, anstatt dass die beiden beschriebenen Ausheizschritte verwendet werden. In einer alternativen Ausführungsform, die in den Figuren nicht gezeigt ist, wird anstelle des Abscheidens einer leitenden Barrierenschicht 104 nach dem Abscheiden beider Übergangsmetallschichten 98 und 102 eine leitende Barrierenschicht aufgebracht, nachdem jeweils die Übergangsmetallschichten abgeschieden sind. D. h., die Übergangsmetallschicht 98 kann abgeschieden werden und anschließend wird ohne Unterbrechung des Vakuums die leitende Barrierenschicht auf der Übergangsmetallschicht aufgebracht. Danach wird dann nach dem Abscheiden der Übergangsmetallschicht 102 eine leitende Barrierenschicht ohne Unterbrechung des Vakuums auf dieser Übergangsmetallschicht aufgebracht. Durch Abscheiden der leitenden Barrierenschicht unmittelbar nach dem Abscheiden der Übergangsmetallschicht ist diese besser vor einer Oxidation geschützt. Der Fachmann erkennt, dass viele Reinigungsschritte, zusätzliche Abscheideschritte und dergleichen ebenfalls in dem erfindungsgemäßen Verfahren eingesetzt werden können. Es sollte auch beachtet werden, dass die beispielhafte Ausführungsform oder beispielhaften Ausführungsformen lediglich Beispiele sind und nicht den Schutzbereich, die Anwendbarkeit oder die Struktur der Erfindung in irgendeiner Weise beschränken. Vielmehr soll die vorangehende detaillierte Beschreibung dem Fachmann eine geeignete Anleitung geben, um die beispielhafte Ausführungsform oder Ausführungsformen nachzuarbeiten. Es sollte beachtet werden, dass diverse Änderungen an der Funktion und dem Aufbau von Elementen durchgeführt werden können, ohne von dem Schutzbereich der Erfindung abzuweichen, wie sie in den angefügten Patentansprüchen und deren Äquivalenten angegeben ist.
  • Zusammenfassung
  • Es werden eine integrierte CMOS-Schaltung (50) mit geringem Kontaktwiderstand und ein Verfahren zu deren Herstellung bereitgestellt. Die integrierte CMOS-Schaltung (50) umfasst ein erstes Übergangsmetall (102), das elektrisch mit den n-dotierten Schaltungsgebieten (72, 74) verbunden ist, und ein zweites Übergangsmetall (98), das sich von dem ersten Übergangsmetall unterscheidet und elektrisch mit den p-dotierten Schaltungsgebieten (76, 78) elektrisch verbunden ist. Eine leitende Barrierenschicht (104) ist über jeweils dem ersten Übergangsmetall und dem zweiten Übergangsmetall ausgebildet und ein Kontaktmetall (110) ist über der leitenden Barrierenschicht angeordnet.

Claims (10)

  1. Integrierte CMOS-Schaltung (50) mit einem NMOS-Transistor (52) mit einem n-dotierten Sourcegebiet (72) und einem Draingebiet (74) und einem PMOS-Transistor (54) mit einem p-dotierten Sourcegebiet (76) und einem Draingebiet (78), wobei die integrierte CMOS-Schaltung umfasst: ein erstes Metallsilizid (88), das mit den n-dotierten Source- und Drain-Gebieten in Kontakt ist; ein zweites Metallsilizid (82), das sich von dem ersten Metallsilizid unterscheidet und mit den p-dotierten Source- und Draingebieten in Kontakt ist; ein erstes Übergangsmetall (102), das mit dem ersten Metallsilizid in Kontakt ist; ein zweites Übergangsmetall (98), das sich von dem ersten Übergangsmetall unterscheidet und mit dem zweiten Metallsilizid in Kontakt ist; einen ersten Metallpfropfen (110), der elektrisch mit dem ersten Übergangsmetall in Kontakt ist; und einen zweiten Metallpfropfen (110), der elektrisch mit dem zweiten Übergangsmetall in Kontakt ist.
  2. Integrierte CMOS-Schaltung nach Anspruch 1, wobei das erste Metallsilizid (88) ein Metallsilizid aufweist, das aus einem Metall mit einer Barrierenhöhe in Bezug zu Silizium von weniger als 0,4 eV gebildet ist.
  3. Integrierte CMOS-Schaltung nach Anspruch 1, wobei das zweite Metallsilizid (82) ein Metallsilizid aufweist, das aus einem Metall mit einer Barrierenhöhe in Bezug zu Silizium von größer als 0,7 eV gebildet ist.
  4. Integrierte CMOS-Schaltung nach Anspruch 1, wobei das erste Übergangsmetall (102) ein Metall aufweist mit einer Barrierenhöhe in Bezug zu Silizium von weniger oder gleich ungefähr 0,4 eV.
  5. Integrierte CMOS-Schaltung nach Anspruch 4, wobei das erste Übergangsmetall (102) ein Metall aus der Gruppe aufweist: Scandium, Magnesium und Legierungen davon.
  6. Integrierte CMOS-Schaltung nach Anspruch 4, wobei das zweite Übergangsmetall (98) ein Metall mit einer Barrierenhöhe in Bezug zu Silizium von größer oder gleich 0,7 eV aufweist.
  7. Integrierte CMOS-Schaltung nach Anspruch 6, wobei das zweite Übergangsmetall (98) ein Metall aus der Gruppe aufweist: Platin, Palladium, Gold, Silber, Aluminium, Legierungen davon.
  8. Integrierte CMOS-Schaltung (50) mit einem ersten n-dotierten Gebiet (72, 74) und einem zweiten p-dotierten Gebiet (76, 78) mit: einem ersten Übergangsmetall (102), das elektrisch mit dem ersten n-dotierten Gebiet verbunden ist; einem zweiten Übergangsmetall (98), das sich von dem ersten Übergangsmetall unterscheidet und elektrisch mit dem zweiten p-dotierten Gebiet in Verbindung steht; einer leitenden Barrierenschicht (104), die über jeweils dem ersten Übergangsmetall und dem zweiten Übergangsmetall ausgebildet ist; und einem Kontaktmetall (110), das über der leitenden Barrierenschicht angeordnet ist.
  9. Integrierte CMOS-Schaltung nach Anspruch 8, wobei das erste Übergangsmetall (102) ein Metall aufweist aus der Gruppe: Scandium, Magnesium, Legierungen davon, und wobei das zweite Übergangsmetall (98) ein Metall aufweist aus der Gruppe: Platin, Palladium, Gold, Silber, Aluminium, Legierungen davon.
  10. Integrierte CMOS-Schaltung nach Anspruch 8, wobei das erste Übergangsmetall (102) eine erste Barrierenhöhe in Bezug zu Silizium aufweist und wobei das zweite Übergangsmetall (98) eine zweite Barrierenhöhe in Bezug auf Silizium aufweist, die größer ist als die erste Barrierenhöhe.
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