JP2005277345A

JP2005277345A - 半導体装置および半導体装置の製造方法

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Publication number: JP2005277345A
Application number: JP2004092359A
Authority: JP
Inventors: Hiroshi Kanemoto; 啓金本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-26
Filing date: 2004-03-26
Publication date: 2005-10-06

Abstract

【課題】導電型の異なる半導体層のコンタクト抵抗を低減させる。
【解決手段】ｎ⁺型ソース層７ａ、ｎ⁺型ドレイン層８ａおよびレジストパターンＲ１上に金属層９を成膜し、金属層９が形成されたレジストパターンＲ１を除去することにより、ｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａの表面にのみ金属層９を残した後、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂおよびレジストパターンＲ２上に金属層１０を成膜し、金属層１０が形成されたレジストパターンＲ２を除去することにより、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂの表面にのみ金属層１０を残すようにする。
【選択図】図１

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ｎチャンネルＭＯＳトランジスタおよびｐチャンネルＭＯＳトランジスタの双方のソース／ドレイン層のコンタクト抵抗を低減する方法に適用して好適なものである。

ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）の微細化に伴う寄生抵抗の増大を抑制するために、例えば、特許文献１および非特許文献１には、サリサイド（ｓｅｌｆａｌｉｇｎｅｄｓｉｌｉｃｉｄｅ）技術を用いる方法が開示されている。
特開平５−７４７３５号公報Ｍ．Ａｌｐｅｒｉｎｅｔａｌ．，ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｆＥｌｅｃｔｒｏｎＤｅｉｃｅｓ，ｖｏｌ．ＥＤ−３２，Ｐ．１４１，１９８５

しかしながら、サリサイド技術では、ｎ⁺型ソース／ドレイン層とｐ⁺型ソース／ドレイン層とで同じ金属が用いられるため、ｎ⁺型ソース／ドレイン層およびｐ⁺型ソース／ドレイン層の双方のバリアハイトを十分に小さくすることができない。このため、ｎ⁺型ソース／ドレイン層およびｐ⁺型ソース／ドレイン層の双方のコンタクト抵抗を低減させることができず、ｎ⁺型ソース／ドレイン層およびｐ⁺型ソース／ドレイン層の双方の寄生抵抗を十分に小さくすることができないという問題があった。

そこで、本発明の目的は、導電型の異なる半導体層のコンタクト抵抗を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１導電型電界効果型トランジスタと第２導電型電界効果型トランジスタとが同一基板上に形成された半導体装置において、前記第１導電型電界効果型トランジスタのソース／ドレイン層の表面に形成された第１金属層と、前記第２導電型電界効果型トランジスタのソース／ドレイン層の表面に形成され、前記第１金属層と仕事関数の異なる第２金属層とを備えることを特徴とする。

これにより、ｎ⁺型ソース／ドレイン層およびｐ⁺型ソース／ドレイン層とで異なる金属を用いてコンタクトをとることが可能となり、コンタクトに用いられる金属層の仕事関数をｎ⁺型ソース／ドレイン層およびｐ⁺型ソース／ドレイン層の仕事関数にそれぞれ対応させることが可能となる。このため、ｎ⁺型ソース／ドレイン層およびｐ⁺型ソース／ドレイン層の双方のバリアハイトを十分に小さくすることが可能となり、ｎ⁺型ソース／ドレイン層およびｐ⁺型ソース／ドレイン層の双方のコンタクト抵抗を低減させることができる。

また、本発明の一態様に係る半導体装置によれば、前記第１金属層の仕事関数は、前記第２導電型電界効果型トランジスタのソース／ドレイン層の仕事関数よりも、前記第１導電型電界効果型トランジスタのソース／ドレイン層の仕事関数に近くなるように設定され、前記第２金属層の仕事関数は、前記第１導電型電界効果型トランジスタのソース／ドレイン層の仕事関数よりも、前記第２導電型電界効果型トランジスタのソース／ドレイン層の仕事関数に近くなるように設定されていることを特徴とする。

これにより、導電型の異なるソース／ドレイン層の表面に金属層を形成した場合においても、これらのソース／ドレイン層のバリアハイトを十分に小さくすることが可能となり、導電型の異なるソース／ドレイン層のコンタクト抵抗を低減させることができる。
また、本発明の一態様に係る半導体装置によれば、第１導電型電界効果型トランジスタと第２導電型電界効果型トランジスタとが同一基板上に形成された半導体装置において、前記第１導電型電界効果型トランジスタのソース／ドレイン層の表面に形成された第１金属層と、前記第２導電型電界効果型トランジスタのソース／ドレイン層の表面および前記第１金属層の表面に形成され、前記第１金属層と仕事関数の異なる第２金属層とを備えることを特徴とする。

これにより、ｎ⁺型ソース／ドレイン層およびｐ⁺型ソース／ドレイン層の表面に仕事関数の異なる金属層をそれぞれ接触させることが可能となるとともに、第１金属層の表面に形成された第２金属層を除去する必要がなくなる。このため、第１金属層および第２金属層のエッチングレートが近い場合においても、第１導電型電界効果型トランジスタのソース／ドレイン層の表面に形成された第１金属層を残したまま、第２導電型電界効果型トランジスタのソース／ドレイン層の表面に第２金属層を形成することが可能となる。このため、エッチングレートの制約を伴うことなく、金属材料を選択することが可能となり、金属材料の選択の幅を広げることを可能として、導電型の異なるソース／ドレイン層のコンタクト抵抗を低減させることができる。

また、本発明の一態様に係る半導体装置によれば、半導体層上に形成された第１および第２ゲート電極と、前記第１ゲート電極の両側の半導体層にそれぞれ形成された第１導電型ソース／ドレイン層と、前記第２ゲート電極の両側の半導体層にそれぞれ形成された第２導電型ソース／ドレイン層と、前記第１導電型ソース／ドレイン層の表面に形成された第１金属層と、前記第２導電型ソース／ドレイン層の表面に形成され、前記第１金属層と仕事関数の異なる第２金属層とを備えることを特徴とする。

これにより、仕事関数が互い異なる第１および第２金属層を第１および第２導電型ソース／ドレイン層の表面にそれぞれ形成することが可能となる。このため、第１および第２導電型ソース／ドレイン層にそれぞれ接触する金属層の仕事関数を別個に設定することが可能となり、第１金属層と第１導電型ソース／ドレイン層との界面のバリアハイトを十分に小さくすることを可能としつつ、第２金属層と第２導電型ソース／ドレイン層との界面のバリアハイトを十分に小さくすることができる。このため、第１および第２導電型ソース／ドレイン層の双方のコンタクト抵抗を低減させることが可能となり、ｎチャンネルＭＯＳトランジスタおよびｐチャンネルＭＯＳトランジスタの双方の寄生抵抗を低減させることができる。

また、本発明の一態様に係る半導体装置によれば、半導体層上に形成された第１および第２ゲート電極と、前記第１ゲート電極の両側の半導体層にそれぞれ形成された第１導電型ソース／ドレイン層と、前記第２ゲート電極の両側の半導体層にそれぞれ形成された第２導電型ソース／ドレイン層と、前記第１導電型ソース／ドレイン層の表面に形成された第１金属層と、前記第２導電型ソース／ドレイン層の表面および前記第１金属層の表面に形成され、前記第１金属層と仕事関数の異なる第２金属層とを備えることを特徴とする。

これにより、第１および第２導電型ソース／ドレイン層の表面に仕事関数の異なる金属層をそれぞれ接触させることが可能となるとともに、第１金属層の表面に形成された第２金属層を除去する必要がなくなる。このため、第１金属層および第２金属層のエッチングレートが近い場合においても、第１導電型電界効果型トランジスタのソース／ドレイン層の表面に形成された第１金属層を残したまま、第２導電型電界効果型トランジスタのソース／ドレイン層の表面に第２金属層を形成することが可能となる。このため、エッチングレートの制約を伴うことなく、金属材料を選択することが可能となり、金属材料の選択の幅を広げることを可能として、第１および第２導電型ソース／ドレイン層のコンタクト抵抗を低減させることができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、第１および第２ゲート電極を半導体層上に形成する工程と、前記第１ゲート電極の両側にそれぞれ配置された第１導電型ソース／ドレイン層を前記半導体層に形成する工程と、前記第２ゲート電極の両側にそれぞれ配置された第２導電型ソース／ドレイン層を前記半導体層に形成する工程と、前記第１導電型ソース／ドレイン層の表面を露出させる第１開口部が設けられた第１レジストパターンを前記半導体層上に形成する工程と、前記第１レジストパターンが形成された前記半導体層上に第１金属層を成膜する工程と、前記第１金属層が成膜された前記第１レジストパターンを除去する工程と、前記第２導電型ソース／ドレイン層の表面を露出させる第２開口部が設けられた第２レジストパターンを前記半導体層上に形成する工程と、前記第２レジストパターンが形成された前記半導体層上に前記第１金属層と仕事関数の異なる第２金属層を成膜する工程と、前記第２金属層が成膜された前記第２レジストパターンを除去する工程とを備えることを特徴とする。

これにより、第１導電型ソース／ドレイン層の表面以外に付着した第１金属層をリフトオフにより除去することが可能となるとともに、第２導電型ソース／ドレイン層の表面以外に付着した第２金属層をリフトオフにより除去することが可能となる。このため、第１および第２金属層のエッチング加工を行うことなく、第１および第２導電型ソース／ドレイン層の表面に第１および第２金属層をそれぞれ形成することが可能となり、半導体層へのダメージを抑制しつつ、仕事関数が互いに異なる金属層を第１および第２導電型ソース／ドレイン層の表面にそれぞれ形成することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、第１および第２ゲート電極を半導体層上に形成する工程と、前記第１ゲート電極の両側にそれぞれ配置された第１導電型ソース／ドレイン層を前記半導体層に形成する工程と、前記第２ゲート電極の両側にそれぞれ配置された第２導電型ソース／ドレイン層を前記半導体層に形成する工程と、前記第１および第２導電型ソース／ドレイン層が形成された半導体層上に第１金属層を成膜する工程と、前記第１導電型ソース／ドレイン層上の第１金属層を覆う第１レジストパターンを前記半導体層上に形成する工程と、前記第１レジストパターンをマスクとして前記第１金属層をエッチングすることにより、前記第１導電型ソース／ドレイン層の表面に第１金属層を形成する工程と、前記第１および第２導電型ソース／ドレイン層が形成された半導体層上に、前記第１金属層と仕事関数の異なる第２金属層を成膜する工程と、前記第２導電型ソース／ドレイン層上の第２金属層を覆う第２レジストパターンを前記半導体層上に形成する工程と、前記第２レジストパターンをマスクとして前記第２金属層をエッチングすることにより、前記第２導電型ソース／ドレイン層の表面に第２金属層を形成する工程とを備えることを特徴とする。

これにより、第１および第２導電型ソース／ドレイン層の表面に第１および第２金属層をそれぞれ形成することが可能となり、第１および第２導電型ソース／ドレイン層の表面にそれぞれ形成される金属層の仕事関数を互いに異ならせることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１および第２ゲート電極を半導体層上に形成する工程と、前記第１ゲート電極の両側にそれぞれ配置された第１導電型ソース／ドレイン層を前記半導体層に形成する工程と、前記第２ゲート電極の両側にそれぞれ配置された第２導電型ソース／ドレイン層を前記半導体層に形成する工程と、前記第１および第２導電型ソース／ドレイン層が形成された半導体層上に第１金属層を成膜する工程と、前記第１導電型ソース／ドレイン層上の第１金属層を覆う第１レジストパターンを前記半導体層上に形成する工程と、前記第１レジストパターンをマスクとして前記第１金属層をエッチングすることにより、前記第１導電型ソース／ドレイン層の表面に第１金属層を形成する工程と、前記第１および第２導電型ソース／ドレイン層が形成された半導体層上に、前記第１金属層と仕事関数の異なる第２金属層を成膜する工程と、前記第２導電型ソース／ドレイン層上の第２金属層および前記第１金属層を覆う第２レジストパターンを前記半導体層上に形成する工程と、前記第２レジストパターンをマスクとして前記第２金属層をエッチングすることにより、前記第２導電型ソース／ドレイン層の表面および前記第１金属層の表面に第２金属層を形成する工程とを備えることを特徴とする。

これにより、第１および第２導電型ソース／ドレイン層の表面に第１および第２金属層をそれぞれ形成することが可能となるとともに、第１金属層の表面に形成された第２金属層を除去する必要がなくなり、第１および第２導電型ソース／ドレイン層の表面にそれぞれ形成される金属層の仕事関数を互いに異ならせることができる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上にはＢＯＸ層２が形成され、ＢＯＸ層２上には、互いに素子分離された半導体層３ａ、３ｂが形成されている。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層３ａ、３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層２としては、例えば、ＳｉＯ₂、ＳＩＯＮまたはＳｉ₃Ｎ₄などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層３ａ、３ｂがＢＯＸ層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層３ａ、３ｂの代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。

そして、半導体層３ａ、３ｂの間には素子分離絶縁膜４が埋め込まれ、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造が形成されている。なお、素子分離絶縁膜４としては、例えば、シリコン酸化膜を用いることができる。そして、半導体層３ａ、３ｂ上には、ゲート絶縁膜５ａ、５ｂをそれぞれ介してゲート電極６ａ、６ｂがそれぞれ形成されている。そして、半導体層３ａには、ゲート電極６ａの両側にそれぞれ配置されたｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａが形成され、半導体層３ｂには、ゲート電極６ｂの両側にそれぞれ配置されたｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂが形成されている。

なお、ゲート電極６ａ、６ｂの材料としては、多結晶シリコンの他、Ｔａ／ＴａＮの積層構造を用いるようにしてもよい。ここで、Ｔａ／ＴａＮの仕事関数はＳｉのバンドギャップのほぼ中央にあるため（ｍｉｄ−ｇａｐ材料）、ゲート電極６ａ、６ｂの材料としてＴａ／ＴａＮを用いる場合、半導体層３ａ、３ｂとしては、例えば、ノンドープのイントリンシックＳｉを用いることが好ましい。

次に、図１（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、ｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａを露出させる開口部Ｈ１が設けられたレジストパターンＲ１を形成する。そして、スパッタリングなどの方法により、ｎ⁺型ソース層７ａ、ｎ⁺型ドレイン層８ａおよびレジストパターンＲ１上に金属層９を成膜する。そして、有機溶剤を用いてレジストパターンＲ１を溶かすことにより、レジストパターンＲ１を除去する。ここで、レジストパターンＲ１を除去することにより、レジストパターンＲ１上の金属層９も一緒に除去することができ、ｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａの表面にのみ金属層９を残すことができる。

なお、金属層９は必ずしも単一金属に限られることなく合金でもよい。また、ｎ⁺型ソース層７ａ、ｎ⁺型ドレイン層８ａおよびレジストパターンＲ１上に金属層９を成膜する前に希フッ酸処理を行うことにより、ｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａの表面の自然酸化膜を除去することが好ましい。
また、開口部Ｈ１を逆テーパ形状にするためのフォトリソグラフィー条件を用いるとともに、異方的スパッタリング条件にて金属層９を成膜することが好ましい。これにより、開口部Ｈ１の側壁に金属層９が付着し難くすることができ、金属層９のリフトオフを容易に行うことができる。

次に、図１（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂを露出させる開口部Ｈ２が設けられたレジストパターンＲ２を形成する。そして、スパッタリングなどの方法により、ｐ⁺型ソース層７ｂ、ｐ⁺型ドレイン層８ｂおよびレジストパターンＲ２上に金属層１０を成膜する。なお、金属層１０の仕事関数は金属層９の仕事関数と互いに異ならせることができ、金属層９の仕事関数は、ｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａの仕事関数に近くなるように設定し、金属層１０の仕事関数は、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂの仕事関数に近くなるように設定することが好ましい。

例えば、半導体層３ａ、３ｂがＳｉの場合、ｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａの仕事関数は、４．０５ｅＶ程度、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂの仕事関数は、５．１７ｅＶ程度となる。このため、金属層９の仕事関数は、４．０５ｅＶ程度、金属層１０の仕事関数は５４．１７ｅＶ程度とすることが好ましく、例えば、金属層９としてＴｉ、金属層１０としてＮｉを用いることができる。

そして、有機溶剤を用いてレジストパターンＲ２を溶かすことにより、レジストパターンＲ２を除去する。ここで、レジストパターンＲ２を除去することにより、レジストパターンＲ２上の金属層１０も一緒に除去することができ、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂの表面にのみ金属層１０を残すことができる。
なお、金属層１０は必ずしも単一金属に限られることなく合金でもよい。また、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂおよびレジストパターンＲ２上に金属層１０を成膜する前に希フッ酸処理を行うことにより、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂの表面の自然酸化膜を除去することが好ましい。また、開口部Ｈ２を逆テーパ形状にするためのフォトリソグラフィー条件を用いるとともに、異方的スパッタリング条件にて金属層１０を成膜することが好ましい。

ここで、リフトオフにて、ｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａの表面に金属層９を形成するとともに、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂの表面に金属層１０を形成することにより、金属層９、１０のエッチング加工を行う必要がなくなり、半導体層へのダメージを抑制することができる。
次に、図１（ｄ）に示すように、ＣＶＤなどの方法により、層間絶縁膜１１をゲート電極６ａ、６ｂ上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、ｎ⁺型ソース層７ａ、ｎ⁺型ドレイン層８ａ、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂの表面をそれぞれ露出させる開口部を層間絶縁膜１１に形成する。

そして、スパッタリングなどの方法により、Ａｌなどの金属層を層間絶縁膜１１上に形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属層をパターニングすることにより、ｎ⁺型ソース層７ａ、ｎ⁺型ドレイン層８ａ、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂにそれぞれ接続された配線層１２を層間絶縁膜１１上に形成する。

これにより、金属層９が形成されたｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａの表面のバリアハイトを十分に小さくすることを可能としつつ、金属層１０が形成されたｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂの表面のバリアハイトを十分に小さくすることができる。このため、ｎ⁺型ソース層７ａおよびｎ⁺型ドレイン層８ａのコンタクト抵抗だけでなく、ｐ⁺型ソース層７ｂおよびｐ⁺型ドレイン層８ｂのコンタクト抵抗も低減させることが可能となり、ｎチャンネルＭＯＳトランジスタおよびｐチャンネルＭＯＳトランジスタの双方の寄生抵抗を低減させることができる。

図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、支持基板２１上にはＢＯＸ層２２が形成され、ＢＯＸ層２２上には、互いに素子分離された半導体層２３ａ、２３ｂが形成されている。そして、半導体層２３ａ、２３ｂの間には素子分離絶縁膜２４が埋め込まれ、ＳＴＩ構造が形成されている。そして、半導体層２３ａ、２３ｂ上には、ゲート絶縁膜２５ａ、２５ｂをそれぞれ介してゲート電極２６ａ、２６ｂがそれぞれ形成されている。そして、半導体層２３ａには、ゲート電極２６ａの両側にそれぞれ配置されたｎ⁺型ソース層２７ａおよびｎ⁺型ドレイン層２８ａが形成され、半導体層２３ｂには、ゲート電極２６ｂの両側にそれぞれ配置されたｐ⁺型ソース層２７ｂおよびｐ⁺型ドレイン層２８ｂが形成されている。

次に、図２（ｂ）に示すように、スパッタリングなどの方法により、ｎ⁺型ソース層２７ａ、ｎ⁺型ドレイン層２８ａ、ｐ⁺型ソース層２７ｂおよびｐ⁺型ドレイン層２８ｂが形成された半導体層２３ａ、２３ｂ上に金属層２９を成膜する。そして、フォトリソグラフィー技術を用いることにより、金属層２９が成膜されたｎ⁺型ソース層２７ａおよびｎ⁺型ドレイン層２８ａを覆うレジストパターンＲ１１を形成する。そして、レジストパターンＲ１１をマスクとして金属層２９のエッチングを行うことにより、ｎ⁺型ソース層２７ａおよびｎ⁺型ドレイン層２８ａの表面以外の金属層２９を除去する。

次に、図２（ｃ）に示すように、レジストパターンＲ１１を除去する。そして、スパッタリングなどの方法により、ｎ⁺型ソース層２７ａ、ｎ⁺型ドレイン層２８ａ、ｐ⁺型ソース層２７ｂおよびｐ⁺型ドレイン層２８ｂが形成された半導体層２３ａ、２３ｂ上に金属層３０を成膜する。そして、フォトリソグラフィー技術を用いることにより、金属層３０が成膜されたｐ⁺型ソース層２７ｂおよびｐ⁺型ドレイン層２８ｂを覆うレジストパターンＲ１２を形成する。そして、レジストパターンＲ１２をマスクとして金属層３０のエッチングを行うことにより、ｐ⁺型ソース層２７ｂおよびｐ⁺型ドレイン層２８ｂの表面以外の金属層３０を除去する。なお、金属層３０の仕事関数は金属層２９の仕事関数と互いに異ならせることができ、例えば、半導体層２３ａ、２３ｂがＳｉの場合、金属層２９としてＴｉ、金属層３０としてＮｉを用いることができる。

次に、図２（ｄ）に示すように、レジストパターンＲ１２を除去する。そして、層間絶縁膜３１をゲート電極２６ａ、２６ｂ上に形成するとともに、ｎ⁺型ソース層２７ａ、ｎ⁺型ドレイン層２８ａ、ｐ⁺型ソース層２７ｂおよびｐ⁺型ドレイン層２８ｂにそれぞれ接続された配線層３２を層間絶縁膜３１上に形成する。
これにより、⁺型ソース層２７ａおよびｎ⁺型ドレイン層２８ａの表面に金属層２９を形成するとともに、ｐ⁺型ソース層２７ｂおよびｐ⁺型ドレイン層２８ｂの表面に金属層３０を形成することが可能となり、ｎ⁺型ソース層２７ａおよびｎ⁺型ドレイン層２８ａのコンタクト抵抗だけでなく、ｐ⁺型ソース層２７ｂおよびｐ⁺型ドレイン層２８ｂのコンタクト抵抗も低減させることが可能となる。

図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、支持基板４１上にはＢＯＸ層４２が形成され、ＢＯＸ層４２上には、互いに素子分離された半導体層４３ａ、４３ｂが形成されている。そして、半導体層４３ａ、４３ｂの間には素子分離絶縁膜４４が埋め込まれ、ＳＴＩ構造が形成されている。そして、半導体層４３ａ、４３ｂ上には、ゲート絶縁膜４５ａ、４５ｂをそれぞれ介してゲート電極４６ａ、４６ｂがそれぞれ形成されている。そして、半導体層４３ａには、ゲート電極４６ａの両側にそれぞれ配置されたｎ⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａが形成され、半導体層４３ｂには、ゲート電極４６ｂの両側にそれぞれ配置されたｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂが形成されている。

次に、図３（ｂ）に示すように、スパッタリングなどの方法により、ｎ⁺型ソース層４７ａ、ｎ⁺型ドレイン層４８ａ、ｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂが形成された半導体層４３ａ、４３ｂ上に金属層４９を成膜する。そして、フォトリソグラフィー技術を用いることにより、金属層４９が成膜されたｎ⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａを覆うレジストパターンＲ２１を形成する。そして、レジストパターンＲ２１をマスクとして金属層４９のエッチングを行うことにより、ｎ⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａの表面以外の金属層４９を除去する。

次に、図３（ｃ）に示すように、レジストパターンＲ２１を除去する。そして、スパッタリングなどの方法により、金属層４９がｎ⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａの表面に形成された半導体層４３ａ、４３ｂ上に金属層５０を成膜する。そして、フォトリソグラフィー技術を用いることにより、金属層４９を介して金属層５０が成膜されたｎ⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａを覆うとともに、金属層５０が成膜されたｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂを覆うレジストパターンＲ２２を形成する。そして、レジストパターンＲ２２をマスクとして金属層５０のエッチングを行うことにより、ｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂの表面並びに金属層４９の表面以外の金属層５０を除去する。

これにより、金属層４９を介して金属層５０をｎ⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａ上に形成することが可能となるとともに、金属層５０をｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂ上に形成することが可能となる。このため、ｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂの表面に形成された金属層５０と仕事関数の異なる金属層４９を、ｎ⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａの表面に形成することが可能となるとともに、金属層４９の表面に形成された金属層５０を除去する必要がなくなる。この結果、金属層４９、５０のエッチングレートが近い場合においても、ｎ⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａの表面に形成された金属層４９を残したまま、ｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂの表面に金属層５０を形成することが可能となる。従って、エッチングレートの制約を伴うことなく、金属層４９、５０を選択することが可能となり、金属層４９、５０の選択の幅を広げることを可能として、⁺型ソース層４７ａおよびｎ⁺型ドレイン層４８ａだけでなく、ｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂのコンタクト抵抗を低減させることができる。

次に、図３（ｄ）に示すように、レジストパターンＲ２２を除去する。そして、層間絶縁膜５１をゲート電極４６ａ、４６ｂ上に形成するとともに、ｎ⁺型ソース層４７ａ、ｎ⁺型ドレイン層４８ａ、ｐ⁺型ソース層４７ｂおよびｐ⁺型ドレイン層４８ｂにそれぞれ接続された配線層５２を層間絶縁膜５１上に形成する。
なお、上述した実施形態では、ＳＯＩ基板上に形成された電界効果型トランジスタを例にとって説明したが、ＳＯＩ基板上に形成された電界効果型トランジスタ以外にも、バルク半導体基板上に形成された電界効果型トランジスタに適用してもよい。また、例えば、ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）などに適用してもよい。

本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。

符号の説明

１、２１、４１支持基板、２、２２、４２ＢＯＸ層、３ａ、３ｂ、２３ａ、２３ｂ、４３ａ、４３ｂ半導体層、４、２４、４４素子分離絶縁膜、５ａ、５ｂ、２５ａ、２５ｂ、４５ａ、４５ｂゲート絶縁膜、６ａ、６ｂ、２６ａ、２６ｂ、４６ａ、４６ｂゲート電極、７ａ、２７ａ、４７ａｎ⁺型ソース層、７ｂ、２７ｂ、４７ｂｐ⁺型ソース層、８ａ、２８ａ、４８ａｎ⁺型ドレイン層、８ｂ、２８ｂ、４８ｂｐ⁺型ドレイン層、９、１０、２９、３０、４９、５０金属層、１１、３１、５１層間絶縁膜、１２、３２、５２配線層、Ｒ１、Ｒ１１、Ｒ２２レジストパターン、Ｈ１、Ｈ２開口部

Claims

第１導電型電界効果型トランジスタと第２導電型電界効果型トランジスタとが同一基板上に形成された半導体装置において、
前記第１導電型電界効果型トランジスタのソース／ドレイン層の表面に形成された第１金属層と、
前記第２導電型電界効果型トランジスタのソース／ドレイン層の表面に形成され、前記第１金属層と仕事関数の異なる第２金属層とを備えることを特徴とする半導体装置。
前記第１金属層の仕事関数は、前記第２導電型電界効果型トランジスタのソース／ドレイン層の仕事関数よりも、前記第１導電型電界効果型トランジスタのソース／ドレイン層の仕事関数に近くなるように設定され、
前記第２金属層の仕事関数は、前記第１導電型電界効果型トランジスタのソース／ドレイン層の仕事関数よりも、前記第２導電型電界効果型トランジスタのソース／ドレイン層の仕事関数に近くなるように設定されていることを特徴とする請求項１記載の半導体装置。
第１導電型電界効果型トランジスタと第２導電型電界効果型トランジスタとが同一基板上に形成された半導体装置において、
前記第１導電型電界効果型トランジスタのソース／ドレイン層の表面に形成された第１金属層と、
前記第２導電型電界効果型トランジスタのソース／ドレイン層の表面および前記第１金属層の表面に形成され、前記第１金属層と仕事関数の異なる第２金属層とを備えることを特徴とする半導体装置。
半導体層上に形成された第１および第２ゲート電極と、
前記第１ゲート電極の両側の半導体層にそれぞれ形成された第１導電型ソース／ドレイン層と、
前記第２ゲート電極の両側の半導体層にそれぞれ形成された第２導電型ソース／ドレイン層と、
前記第１導電型ソース／ドレイン層の表面に形成された第１金属層と、
前記第２導電型ソース／ドレイン層の表面に形成され、前記第１金属層と仕事関数の異なる第２金属層とを備えることを特徴とする半導体装置。
半導体層上に形成された第１および第２ゲート電極と、
前記第１ゲート電極の両側の半導体層にそれぞれ形成された第１導電型ソース／ドレイン層と、
前記第２ゲート電極の両側の半導体層にそれぞれ形成された第２導電型ソース／ドレイン層と、
前記第１導電型ソース／ドレイン層の表面に形成された第１金属層と、
前記第２導電型ソース／ドレイン層の表面および前記第１金属層の表面に形成され、前記第１金属層と仕事関数の異なる第２金属層とを備えることを特徴とする半導体装置。
第１および第２ゲート電極を半導体層上に形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置された第１導電型ソース／ドレイン層を前記半導体層に形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置された第２導電型ソース／ドレイン層を前記半導体層に形成する工程と、
前記第１導電型ソース／ドレイン層の表面を露出させる第１開口部が設けられた第１レジストパターンを前記半導体層上に形成する工程と、
前記第１レジストパターンが形成された前記半導体層上に第１金属層を成膜する工程と、
前記第１金属層が成膜された前記第１レジストパターンを除去する工程と、
前記第２導電型ソース／ドレイン層の表面を露出させる第２開口部が設けられた第２レジストパターンを前記半導体層上に形成する工程と、
前記第２レジストパターンが形成された前記半導体層上に前記第１金属層と仕事関数の異なる第２金属層を成膜する工程と、
前記第２金属層が成膜された前記第２レジストパターンを除去する工程とを備えることを特徴とする半導体装置の製造方法。
第１および第２ゲート電極を半導体層上に形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置された第１導電型ソース／ドレイン層を前記半導体層に形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置された第２導電型ソース／ドレイン層を前記半導体層に形成する工程と、
前記第１および第２導電型ソース／ドレイン層が形成された半導体層上に第１金属層を成膜する工程と、
前記第１導電型ソース／ドレイン層上の第１金属層を覆う第１レジストパターンを前記半導体層上に形成する工程と、
前記第１レジストパターンをマスクとして前記第１金属層をエッチングすることにより、前記第１導電型ソース／ドレイン層の表面に第１金属層を形成する工程と、
前記第１および第２導電型ソース／ドレイン層が形成された半導体層上に、前記第１金属層と仕事関数の異なる第２金属層を成膜する工程と、
前記第２導電型ソース／ドレイン層上の第２金属層を覆う第２レジストパターンを前記半導体層上に形成する工程と、
前記第２レジストパターンをマスクとして前記第２金属層をエッチングすることにより、前記第２導電型ソース／ドレイン層の表面に第２金属層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
第１および第２ゲート電極を半導体層上に形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置された第１導電型ソース／ドレイン層を前記半導体層に形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置された第２導電型ソース／ドレイン層を前記半導体層に形成する工程と、
前記第１および第２導電型ソース／ドレイン層が形成された半導体層上に第１金属層を成膜する工程と、
前記第１導電型ソース／ドレイン層上の第１金属層を覆う第１レジストパターンを前記半導体層上に形成する工程と、
前記第１レジストパターンをマスクとして前記第１金属層をエッチングすることにより、前記第１導電型ソース／ドレイン層の表面に第１金属層を形成する工程と、
前記第１および第２導電型ソース／ドレイン層が形成された半導体層上に、前記第１金属層と仕事関数の異なる第２金属層を成膜する工程と、
前記第２導電型ソース／ドレイン層上の第２金属層および前記第１金属層を覆う第２レジストパターンを前記半導体層上に形成する工程と、
前記第２レジストパターンをマスクとして前記第２金属層をエッチングすることにより、前記第２導電型ソース／ドレイン層の表面および前記第１金属層の表面に第２金属層を形成する工程とを備えることを特徴とする半導体装置の製造方法。