DE10208904A1 - Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement - Google Patents
Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem HalbleiterelementInfo
- Publication number
- DE10208904A1 DE10208904A1 DE10208904A DE10208904A DE10208904A1 DE 10208904 A1 DE10208904 A1 DE 10208904A1 DE 10208904 A DE10208904 A DE 10208904A DE 10208904 A DE10208904 A DE 10208904A DE 10208904 A1 DE10208904 A1 DE 10208904A1
- Authority
- DE
- Germany
- Prior art keywords
- silicon
- metal
- metal layer
- containing region
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 96
- 239000010703 silicon Substances 0.000 title claims abstract description 96
- 238000000034 method Methods 0.000 title claims abstract description 64
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 50
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 47
- 230000008569 process Effects 0.000 title claims description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 135
- 239000002184 metal Substances 0.000 claims abstract description 135
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 95
- 238000010438 heat treatment Methods 0.000 claims abstract description 15
- 229910000510 noble metal Inorganic materials 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 10
- 239000002923 metal particle Substances 0.000 claims description 10
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 229910017052 cobalt Inorganic materials 0.000 claims description 9
- 239000010941 cobalt Substances 0.000 claims description 9
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 229910052726 zirconium Inorganic materials 0.000 claims description 5
- 230000005684 electric field Effects 0.000 claims description 4
- 238000001465 metallisation Methods 0.000 claims 3
- 229910052715 tantalum Inorganic materials 0.000 claims 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 3
- 238000005019 vapor deposition process Methods 0.000 claims 2
- 230000000977 initiatory effect Effects 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 150000002739 metals Chemical class 0.000 abstract description 4
- 238000005530 etching Methods 0.000 description 8
- 230000000875 corresponding effect Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 150000003377 silicon compounds Chemical class 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013043 chemical agent Substances 0.000 description 1
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Ein Verfahren ist offenbart, in dem unterschiedliche Metallschichten nacheinander auf Silicium enthaltenden Gebieten abgeschieden werden, so dass die Art und die Dicke der Metallschichten an spezifische Eigenschaften der darunterliegenden Silicium enthaltenden Gebiete angepasst werden kann. Anschließend wird eine Wärmebehandlung durchgeführt, um die Metalle in Metallsilicide umzuwandeln, um die elektrische Leitfähigkeit der Silicium enthaltenden Gebiete zu verbessern. Auf diese Weise können Silicidbereiche gebildet werden, die individuell an spezifische Silicium enthaltende Gebiete angepasst sind, so dass die Bauteilleistungsfähigkeit einzelner Halbleiterelemente oder die Gesamtleistungsfähigkeit mehrerer Halbleiterelemente deutlich verbessert werden kann. Ferner ist ein Halbleiterelement offenbart mit zumindest zwei Silicium enthaltenden Gebieten mit darin ausgebildeten unterschiedlichen Silicidbereichen, wobei zumindest ein Silicidbereich ein Edelmetall aufweist.
Description
- Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der Herstellung integrierter Schaltungen und betrifft insbesondere Halbleiterelement mit Metallsilicidbereichen auf Halbleitergebieten, um den Schichtwiderstand der Halbleitergebiete zu verringern. Ferner betrifft die vorliegende Erfindung ein Verfahren zur Herstellung dieser Halbleiterelemente.
- BESCHREIBUNG DES STANDS DER TECHNIK
- In modernen integrierten Schaltungen mit äußerst hoher Packungsdichte werden die Elementstrukturen ständig verringert, um die Leistungsfähigkeit und Funktionalität zu verbessern. Das Verringern der Strukturgrößen zieht jedoch gewisse Probleme nach sich, die zum Teil die durch die verringerten Strukturgrößen erhaltenen Vorteile aufheben. Im Allgemeinen führt die Verringerung der Strukturgrößen beispielsweise eines Transistorelements zu einem verringerten Kanalwiderstand in dem Transistorelement und führt daher zu einem höheren Stromleitungsvermögen und einer verbesserten Schaltgeschwindigkeit des Transistors. Beim Verringern der Strukturgrößen dieser Transistorelemente wird jedoch der zunehmende elektrische Widerstand von Leitungen und Kontaktgebieten, d. h. von Gebieten, die einen elektrischen Kontakt zu der Umgebung des Transistorelements herstellen, zu einem bedeutenden Problem, da die Querschnittsfläche dieser Leitungen und Gebiete mit kleiner werdender Strukturgröße ebenso kleiner wird. Die Querschnittsfläche bestimmt jedoch in Kombination mit den Eigenschaften des die Leitungen und die Kontaktgebiete bildenden Materials den Widerstand der entsprechenden Leitung oder Kontaktgebiets.
- Die zuvor genannten Probleme können beispielhaft an einer typischen kritischen Strukturgröße in diesem Zusammenhang, die auch als kritische Dimension (CD) bezeichnet wird, etwa die Ausdehnung des Kanals eines Feldeffekttransistors, der sich unter einer Gate-Elektrode zwischen einem Source-Gebiet und einem Drain-Gebiet des Transistors bildet, dargestellt werden. Das Verkleinern dieser Ausdehnung des Kanals, die allgemein auch als Kanallänge bezeichnet wird, kann deutlich die Leistungsfähigkeit hinsichtlich der Abfall- und Anstiegszeiten des Transistorelements aufgrund der kleineren Kapazität zwischen der Gate-Elektrode und dem Kanal und aufgrund des verringerten Widerstands des kürzeren Kanals verbessern. Das Verkleinern der Kanallänge zieht jedoch ebenso die Verringerung der Größe von Leitungen, etwa der Gate-Elektrode des Feldeffekttransistors, die herkömmlicherweise aus Polysilicium hergestellt ist, und der Kontaktgebiete, die einen elektrischen Kontakt zu den Drain- und Source-Gebieten des Transistors ermöglichen, nach sich, so dass folglich der verfügbare Querschnitt für den Ladungsträgertransport verringert ist. Als Folge davon zeigen die Leitungen und die Kontaktgebiete einen höheren Widerstand, sofern der reduzierte Querschnitt nicht durch das Verbessern der elektrischen Eigenschaften des die Leitungen und die Kontaktgebiete, etwa die Gate-Elektrode, und die Drain- und Source-Kontaktgebiete, bildenden Materials kompensiert wird.
- Es ist daher äußerst wichtig, die Eigenschaften von leitenden Gebieten, die im Wesentlichen aus Halbleitermaterial wie etwa Silicium aufgebaut sind, zu verbessern. Beispielsweise sind in modernen integrierten Schaltungen die einzelnen Halbleiterelemente, etwa Feldeffekttransistoren, Kondensatoren und dergleichen im Wesentlichen aus Silicium aufgebaut, wobei die einzelnen Elemente durch Siliciumleitungen und Metallleitungen verbunden sind. Während der Widerstand der Metallleitungen verbessert werden kann, indem das herkömmlich verwendete Aluminium durch beispielsweise Kupfer ersetzt wird, ist es andererseits für Prozessingenieure eine Herausforderung, wenn eine Verbesserung der elektrischen Eigenschaften von Silicium enthaltenden Halbleiterleitungen und Halbleiterkontaktgebieten erforderlich ist.
- Mit Bezug zu Fig. 1a und 1b wird im Folgenden ein beispielhafter Prozess zum Herstellen einer integrierten Schaltung mit beispielsweise mehreren MOS-Transistoren beschrieben, um die bei der Verbesserung der elektrischen Eigenschaften von Silicium enthaltenden Halbleitergebieten beteiligten Probleme detaillierter darzustellen.
- In Fig. 1a umfasst eine Halbleiterstruktur 100 ein Substrat 101, beispielsweise ein Siliciumsubstrat, in der ein erstes Halbleiterelement 110 und ein zweites Halbleiterelement 130 gebildet sind. Das erste Halbleiterelement 110 kann, wie in Fig. 1a dargestellt ist, einen Feldeffekttransistor einer ersten Leitfähigkeitsart repräsentieren, etwa einen n- Kanaltransistor, und das zweite Halbleiterelement 130 kann einen Feldeffekttransistor einer zweiten Leitfähigkeitsart repräsentieren, etwa einen p-Kanaltransistor. Das erste Halbleiterelement 110 umfasst Flachgrabenisolationen (STI) 113, die aus einem isolierenden Material, etwa Siliciumdioxid, hergestellt sind und die ein aktives Gebiet 112 in dem Substrat 101 definieren. Über einer Gate-Isolierschicht 118 ist eine Gate-Elektrode 115 gebildet, die die Gate-Elektrode 115 von dem aktiven Gebiet 112 trennt. Abstandselemente 116, die beispielsweise aus Siliciumdioxid oder Siliciumnitrid hergestellt sind, sind an den Seitenwänden der Gate-Elektrode 115 vorgesehen. In dem aktiven Gebiet 112 sind Source- und Drain-Gebiete 114 gebildet und zeigen ein geeignetes Dotierprofil, das zum Anschluss an einen leitenden Kanal erforderlich ist, der sich zwischen dem Drain- und dem Source-Gebiet während des Betriebs des ersten Halbleiterelements 110 ausbildet.
- Das zweite Halbleiterelement 130 umfasst im Wesentlichen die gleichen Teile als das erste Halbleiterelement 110 und die entsprechenden Teile sind mit den gleichen Bezugszeichen belegt mit Ausnahme einer "führenden 13" anstelle einer "führenden 11". Wie zuvor erwähnt ist, kann sich das zweite Halbleiterelement 130 von dem ersten Halbleiterelement 110 beispielsweise in der Art der Leitfähigkeit, d. h. der Art und der Konzentration von Dotierstoffen, die in den aktiven Gebieten 112 und 132 vorgesehen sind, der seitlichen Ausdehnung der Gate-Elektrode, die auch als Gate-Länge bezeichnet wird, der Querschnittsfläche, und dergleichen unterscheiden. Ferner sollte angemerkt werden, dass obwohl die ersten und zweiten Halbleiterelemente 110 und 130 in den Fig. 1a und 1b als Transistorelemente dargestellt sind, die ersten und zweiten Halbleiterelemente 110 und 130 ein beliebiges Silicium enthaltendes Gebiet repräsentieren können, das für einen Ladungsträgertransport verwendet wird. Beispielsweise können relativ lange Polysiliciumleitungen Halbleiterelemente an verschiedenen Stellen einer einzelnen Chipfläche verbinden und diese Polysiliciumleitungen können als erste und zweite Halbleiterelemente 110, 130 aufgefasst werden, deren elektrische Eigenschaften zu verbessern sind, um eine verbesserte Bauteilleistungsfähigkeit hinsichtlich der Signalausbreitungsverzögerung zu erhalten.
- Wieder mit Bezug zu Fig. 1a bestimmt im Wesentlichen die Gate-Länge der ersten und zweiten Halbleiterelemente 110 und 130 die Kanallänge dieser Elemente und beeinflusst daher, wie zuvor dargelegt ist, deutlich die elektrischen Eigenschaften der ersten und zweiten Halbleiterelemente 110 und 130, wobei eine verringerte Gate-Länge einen erhöhten Widerstand der Gate-Elektroden 115, 135 aufgrund der Verringerung der Querschnittsfläche der Gate-Elektroden 115, 135 zur Folge hat.
- Ein typischer Prozessablauf zur Herstellung der Halbleiterstruktur 100 kann die folgenden Schritte aufweisen. Nach der Herstellung der Flachgrabenisolationen 113 und 133 durch gut bekannte fotolithografische Verfahren, werden Implantationsschritte ausgeführt, um eine erforderliche Dotierkonzentration in den aktiven Gebieten 112 und 132 zu erzeugen. Anschließend werden die Gate-Isolierschichten 118 und 138 entsprechend den Entwurfsanforderungen hergestellt. Anschließend werden die Gate-Elektroden 115 und 135 durch Strukturierung beispielsweise einer Polysiliciumschicht mittels vorgeschrittener Fotolithografie- und Ätztrimmverfahren gebildet. Danach wird ein weiterer Implantationsschritt zur Herstellung sogenannter Source- und Drain- Erweiterungsgebiete innerhalb der Source- und Drain-Gebiete 114 und 134 durchgeführt, und die Abstandselemente 116 und 126 werden durch Abscheiden und anisotrope Ätzverfahren gebildet. Die Abstandselemente 116 und 126 werden als Implantationsmaske für einen anschließenden Implantationsschritt verwendet, in der Dotierteilchen in die Source- und Drain-Gebiete 114 und 134 eingebracht werden, um die erforderlichen hohen Dotierkonzentrationen in diesen Gebieten zu erzeugen. Anzumerken ist, dass die Dotierkonzentration in Fig. 1a in horizontaler Richtung, d. h. in der Längsrichtung der Gate-Elektroden 115, 135 sowie in der vertikalen Richtung, die im Weiteren als Tiefenrichtung bezeichnet wird, variiert. Obwohl das Dotierprofil der Source- und Drain- Gebiete 114 und 134 als ein Gebiet dargestellt ist, das eine scharte Grenze aufweist, variieren in der Praxis die Dotierprofile kontinuierlich aufgrund der Natur des Implantationsprozesses und der nachfolgenden Ausheizschritte, die zur Aktivierung der implantierten Atome und zum Ausheilen der durch den Implantationsschritt verursachten Kristallschäden durchgeführt werden. Für gewöhnlich ist das Dotierprofil entsprechend zu anderen Parametern der ersten und zweiten Halbleiterelemente 110 und 130 auszuwählen. Beispielsweise erfordert eine geringe Gate-Länge und damit eine geringe Kanal- Länge ein "flaches" Dotierprofil, um den sogenannten "Kurzkanaleffekt" zu vermeiden. Folglich kann die Spitzenkonzentration in der Tiefenrichtung einige hundert Nanometer unterhalb der Oberfläche der Drain- und Source-Gebiete 114 und 134 liegen. Ferner können p-Kanaltransistoren ein anderes Dotierprofil als ein n-Kanaltransistorelement erfordern.
- Wie zuvor beschrieben ist, beeinflussen der Querschnitt der Gate-Elektroden 115 und 135, die als Polysiliciumleitungen betrachtet werden können, sowie der Kontaktbereich an der Oberseite der Source- und Drain-Gebiete 114 und 134 entscheidend die elektrischen Eigenschaften der ersten und zweiten Halbleiterelemente 110 und 130. Da diese Bauteilgebiete im Allgemeinen hauptsächlich ein Halbleitermaterial, etwa Silicium in kristalliner, polykristalliner und amorpher Form enthalten, zeigen diese Bereiche, obwohl diese für gewöhnlich Dotierstoffe enthalten, einen relativ hohen Widerstand im Vergleich zu beispielsweise einer Metallleitung. Folglich werden diese Bereiche behandelt, um die Leitfähigkeit dieser Gebiete zu verbessern und um damit die Gesamtleistungsfähigkeit der Bauteile zu erhöhen.
- Dazu wird gemäß Fig. 1a eine Metallschicht 140 über den ersten und zweiten Halbleiterelementen 110 und 130 abgeschieden. Typischerweise umfasst die Metallschicht 140 Titan, Kobalt oder andere hochschmelzende Metalle. Anschließend wird eine erste Wärmebehandlung beispielsweise ein rasches thermisches Ausheizen ausgeführt, um eine chemische Reaktion zwischen dem Silicium in den Source- und Drain-Gebieten 114, 134, den Gate-Elektroden 115, 135 und dem Metall, das in der Metallschicht 140 enthalten ist, zu bewirken. Wenn beispielsweise die Metallschicht 140 im Wesentlichen Kobalt enthält, kann eine durchschnittliche Temperatur der ersten Wärmebehandlung auf ungefähr 400°C festgelegt werden, um eine metastabile Kobalt-Silicium-Verbindung zu erzeugen, die einen relativ hohen Widerstand aufweist. Da das in den Abstandselementen 116, 136 und den Flachgrabenisolationen 113, 133 enthaltene Silicium chemisch in Form von Dioxid oder Nitrid gebunden ist, reagiert das Metall der Metallschicht 140 im Wesentlichen nicht mit dem Material des Abstandselements 116, 136 und den Flachgrabenisolationen 113, 133. Nach der ersten Wärmebehandlung wird das Material der Metallschicht 140, das nicht mit dem darunterliegenden Material reagiert hat, beispielsweise durch einen selektiven Nassätzvorgang entfernt. Danach wird eine zweite Wärmebehandlung durchgeführt, beispielsweise ein zweiter rascher Ausheizschritt mit einer höheren Temperatur als in dem ersten Ausheizschritt, um die metastabile Metallsiliciumverbindung in ein Metallsilicid umzuwandeln. In dem obigen Beispiel, wenn Kobalt verwendet wird, wird ein Kobaltdisilicid in dem zweiten Ausheizschritt gebildet. Das Metallsilicid zeigt einen deutlich geringeren Widerstand als die metastabile Metallsiliciumverbindung sowie einen deutlich geringeren Widerstand, etwa um den Faktor 5-10, als der Schichtwiderstand des dotierten Polysiliciums.
- Fig. 1b zeigt schematisch die schließlich erhaltenen ersten und zweiten Halbleiterelemente 110 und 130, die auf den entsprechenden Source- und Drain-Gebieten 114, 134 und den Gate-Elektroden 115, 135 ein Metallsilicidgebiet 141 gebildet haben.
- Obwohl die Metallsilicidgebiete 141 deutlich die elektrischen Eigenschaften der ersten und zweiten Halbleiterelemente 110 und 130 verbessern, gibt es dennoch ausreichend Raum für Verbesserungen, da in dem herkömmlichen Prozessablauf die Metallsilicidgebiete 141 so herzustellen sind, dass den Anforderungen des ersten Halbleiterelements 110 und des zweiten Halbleiterelements 130 Rechnung zu tragen ist, so dass ein Optimieren der Eigenschaften der Silicidgebiete 141 des ersten Halbleiterelements 110 die Wirkung der Silicidgebiete 141 des zweiten Halbleiterelements 130 beeinträchtigt, und umgekehrt.
- Es ist daher wünschenswert, einen Halbleiter und ein Verfahren zur Herstellung des Halbleiters bereitzustellen, in denen die Eigenschaften der leitenden Halbleitergebiete individuell für unterschiedliche Halbleiterelemente optimierbar sind.
- ÜBERBLICK ÜBER DIE ERFINDUNG
- Die vorliegende Erfindung richtet sich im Allgemeinen an ein Halbleiterelement und an ein Verfahren zur Herstellung des Halbleiterelements, in dem Silicium enthaltende Gebiete einen Metallsilicidbereich erhalten, um die elektrischen Eigenschaften dieser Gebiete zu verbessern, wobei die Art des Materials und/oder eine Dicke der Metallsilicidbereiche individuell in unterschiedlichen Gebieten eingestellt sind, um die elektrische Leitfähigkeit zu erhalten, die an diesen unterschiedlichen Halbleitergebieten erforderlich ist, um die Leistungsfähigkeit des Halbleiterelements verstärkt zu optimieren.
- Gemäß einer anschaulichen Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleiterelements das Bereitstellen eines Substrats mit einem darauf gebildeten ersten Silicium enthaltenden Gebiet und einem zweiten Silicium enthaltenden Gebiet.
- Das Verfahren umfasst ferner das selektive Bilden einer ersten Metallschicht auf dem ersten Silicium enthaltenden Gebiet und das selektive Bilder einer zweiten Metallschicht auf dem zweiten Silicium enthaltenden Gebiet. Ferner wird eine Wärmebehandlung mit dem Substrat durchgeführt, um zumindest teilweise die erste Metallschicht in ein erstes Metallsilicid und die zweite Metallschicht in ein zweites Metallsilicid umzuwandeln, wobei sich das erste und das zweite Metallsilicid voneinander in der Zusammensetzung und/oder deren Schichtdicke unterscheiden.
- Gemäß einer weiteren anschaulichen Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleiterelements das Bilden einer ersten Metallschicht auf einem ersten Silicium enthaltenden Gebiet und einem zweiten Silicium enthaltenden Gebiet, die auf einem Substrat bereitgestellt sind. Ferner wird die erste Metallschicht selektiv von dem zweiten Silicium enthaltenden Gebiet entfernt und es wird eine Fotolackmaske gebildet, um das erste Silicium enthaltende Gebiet zu bedecken und das zweite Silicium enthaltende Gebiet freizulegen. Des Weiteren umfasst das Verfahren das Abscheiden einer zweiten Metallschicht und das Entfernen der Fotolackmaske. Ferner wird eine chemische Reaktion zwischen den ersten und zweiten Metallschichten und dem Silicium, das in dem ersten und dem zweiten Gebiet enthalten ist, initiiert.
- Gemäß einer noch weiteren Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung eines Halbleiterelements das Bereitstellen eines Substrats mit einem darin gebildeten ersten und zweiten Silicium enthaltenden Gebiet, wobei sich das erste und das zweite Silicium enthaltende Gebiet voneinander durch die Kristallstruktur und/oder die Abmessung und/oder die Dotierkonzentration und/oder das Dotierprofil unterscheiden. Ferner umfasst das Verfahren das Abscheiden einer ersten Metallschicht auf dem ersten und zweiten Silicium enthaltenden Gebiet und das Ausbilden einer Fotolackmaske, um das erste Silicium enthaltende Gebiet freizulegen und das zweite Silicium enthaltende Gebiet abzudecken. Ferner wird die erste Metallschicht von dem ersten Silicium enthaltenden Gebiet entfernt und anschließend wird eine zweite Metallschicht auf dem Substrat abgeschieden. Des Weiteren umfasst das Verfahren das Entfernen der Fotolackmaske und das Wärmebehandeln des Substrats, um einen ersten Silicidbereich und einen zweiten Silicidbereich jeweils in dem ersten und dem zweiten Silicium enthaltenden Gebiet zu schaffen, wobei eine Materialart in den ersten und zweiten Metallschichten und Prozessparameter der Wärmebehandlung so gewählt sind, um eine Tiefe der ersten und zweiten Silicidbereiche einzustellen.
- Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen aus der folgenden detaillierten Beschreibung genauer hervor, wenn diese im Zusammenhang mit den begleitenden Zeichnungen studiert wird; es zeigen:
- Fig. 1a und 1b schematisch Querschnittsansichten eines herkömmlich hergestellten Halbleiterelements; und
- Fig. 2a bis 2f schematisch Querschnittsansichten eines Halbleiterelements während diverser Herstellungsstadien gemäß einer Ausführungsform der vorliegenden Erfindung.
- Es ist anzumerken, dass die Fig. 1a, 1b und 2a-2f lediglich anschaulicher Natur sind und die Abmessungen und Gebiete, die darin gezeigt sind, sind nicht maßstabsgetreu. Ferner sind die Grenzen zwischen benachbarten Materialschichten und Gebieten als scharfe Linien dargestellt, wohingegen in tatsächlichen Bauelementen diese Grenzen durch graduelle Übergänge gebildet sein können.
- Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, beschrieben ist, beabsichtigen die detaillierte Beschreibung sowie die Zeichnungen nicht, die vorliegende Erfindung auf die speziellen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
- Mit Bezug zu den Fig. 2a-2f werden nunmehr anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, wobei, wie zuvor angemerkt ist, zwei oder mehr unterschiedliche leitende Silicium enthaltende Gebiete einen Silicidbereich erhalten, dessen Materialart und/oder Dicke entsprechend so gestaltet sind, um die elektrische Leitfähigkeit dieser Gebiete zu verbessern. Wenn es beispielsweise notwendig ist, eine ähnliche Signalausbreitungsverzögerung für lange Siliciumleitungen zu erhalten, die zwei unterschiedliche Chipbereiche verbinden, wobei eine der Siliciumleitungen eine größere Querschnittsfläche als die andere aufweist, werden erfindungsgemäß unterschiedliche Silicidbereiche auf diesen Siliciumleitungen gebildet, um die Gesamteigenschaften zu verbessern und um im Wesentlichen die unterschiedlichen Querschnittsflächen zu kompensieren. Das gleiche gilt für unterschiedliche Arten von Transistorelementen, etwa n- Kanaltransistoren und p-Kanaltransistoren, die im Allgemeinen ein unterschiedliches Dotierprofil und ebenso eine unterschiedliche Barrierenhöhe aufweisen, die ein Ladungsträger an der Grenzfläche zwischen dem Siliciumbereich und dem dotierten Silicium enthaltenden Gebiet spürt. In diesem Falle erlaubt die vorliegende Erfindung ebenso ein geeignetes Herstellen entsprechender Silicidbereiche in den Bauelementen, um einzeln die Leistungsfähigkeit der Bauteile zu optimieren. In ähnlicher Weise erfordern Kurzkanalelemente eine andere Art von Silicidbereich als Elemente mit langem Kanal, da beispielsweise in Elemente mit langem Kanal die Spitzendotierkonzentration tiefer in den Drain- und Source-Gebieten lokalisiert ist als in Elementen mit kurzem Kanal, die relativ flache Übergänge erfordern. Die vorliegende Erfindung erlaubt es, die Überlappung des silicidierten Bereichs bei einer Tiefe individuell einzustellen, an der die Spitzendotierkonzentration liegt, um einen minimalen Übergangswiederstand für Ladungsträger zu erreichen, insbesondere wenn die Barrierenhöhe des Metallsilicids in Übereinstimmung mit der Art der Dotierstoffe gewählt ist, die in den aktiven Gebieten der Transistorelemente vorherrschen. Obwohl folglich daher in der folgenden detaillierten Beschreibung auf ein erstes und ein zweites Halbleiterelement, das ein komplementäres Transistorpaar repräsentiert, Bezug genommen wird, soll die vorliegende Erfindung alle Aspekte abdecken, in denen Silicium enthaltende Gebiete individuell angepasste Silicidbereiche erhalten sollen, um die Leistungsfähigkeit des einzelnen Halbleitergebiets oder die Gesamtleistungsfähigkeit des Halbleiterelements zu verbessern.
- In Fig. 2a umfasst eine Halbleiterstruktur 200 ein Substrat 201, beispielsweise ein Siliciumsubstrat oder ein anderes Substrat, das zur Herstellung von Halbleiterelementen geeignet ist. In dem Substrat 201 umfasst ein erstes Halbleiterelement 210 ein aktives Gebiet 212, das durch Flachgrabenisolationen 213 definiert ist. Eine Gate-Elektrode 215 ist von dem aktiven Gebiet 212 mittels einer Gate-Isolierschicht 218 getrennt. Abstandselemente 216 aus einem isolierenden Material, etwa Siliciumdioxid oder Siliciumnitrid sind benachbart zu den Seitenwänden der Gate-Elektrode 215 ausgebildet. In dem aktiven Gebiet 212 sind Source- und Drain-Gebiete 214 gebildet.
- Die Halbleiterstruktur 200 umfasst ferner ein zweites Halbleiterelement 230 mit im Wesentlichen den gleichen Komponenten wie das erste Halbleiterelement 210. Daher sind die entsprechenden Teile mit den gleichen Bezugszeichen mit Ausnahme einer führenden "23" anstelle einer führenden "21" bezeichnet. Es sollte jedoch in Erinnerung behalten werden, dass, obwohl die ersten und zweiten Halbleiterelemente 210 und 230 als relativ ähnlich dargestellt sind, diese doch in den oben beschriebenen Sinne unterschiedlich sein können. Das heißt, das erste und das zweite Halbleiterelement 210 und 230 können unterschiedliche Arten von Feldeffekttransistoren repräsentieren, die sich beispielsweise in der Art der Kanalleitfähigkeit, der Kanallänge, der Lage auf dem Substrat 201, und dergleichen unterscheiden. Ferner können das erste und das zweite Halbleiterelement 210 und 230 eine Siliciumleitung repräsentieren, etwa eine Polysiliciumleitung, die unterschiedliche Gebiete in dem Substrat 201 verbindet, oder mehrere Siliciumleitungen, die sich in der Art der Dotierstoffe, der Dotierkonzentration, den Abmessungen, d. h. der Länge oder dem Querschnitt, der Kristallstruktur, d. h. polykristallin, monokristallin, amorph und dergleichen, unterscheiden.
- Eine erste Metallschicht 240 wird auf den ersten und zweiten Halbleiterelementen 210 und 230 abgeschieden. Die erste Metallschicht 240 umfasst eine Materialart und wird mit einer Dicke abgeschieden, so dass in dem ersten Halbleiterelement 210 zu bildende Silicidbereiche im Wesentlichen die erforderlichen elektrischen Eigenschaften aufweisen. Beispielsweise kann in einer Ausführungsform die erste Metallschicht Kobalt und/oder Titan und/oder Zirconium und/oder Wolfram und/oder Nickel oder ein anderes hochschmelzendes Metall aufweisen, das mit Silicium reagiert, um ein Metallsilicid mit einem relativ geringen elektrischen Widerstand zu bilden. In einer weiteren Ausführungsform kann die erste Metallschicht eines oder mehrer Edelmetalle, etwa Platin, Palladium oder Gold und dergleichen aufweisen. In anderen Ausführungsformen kann die erste Metallschicht 240 als eine Verbindung unterschiedlicher Metalle vorgesehen sein oder als eine Zweifachschicht oder Mehrfachschicht vorgesehen sein.
- Ein typischer Prozessablauf zur Herstellung der Halbleiterstruktur 200 kann relativ ähnlich zu den Prozessen sein, wie sie zuvor mit Bezug zu den Fig. 1a und 1b beschrieben wurden, und daher wird eine Beschreibung dieser Prozessschritte weggelassen.
- Fig. 2b zeigt schematisch die Halbleiterstruktur 200 mit einer Fotolackmaske 250, die auf dem zweiten Halbleiterelement 230 vorgesehen ist. Die Fotolackmaske 250 kann mittels standardmäßiger fotografischer Verfahren hergestellt werden, wobei der Aspekt hinsichtlich der Überlagerung, d. h. der Positioniergenauigkeit der Fotolackmaske 250 auf dem zweiten Halbleiterelement 230, nicht von großer Bedeutung ist, da die genaue Position der Fotolackmaske 250 auf der Flachgrabenisolation 233 nicht kritisch ist.
- Fig. 2c zeigt schematisch die Halbleiterstruktur 200, nachdem die erste Metallschicht 240 von dem ersten Halbleiterelement 210 entfernt ist. Das Abtragen der ersten Metallschicht 240 an dem ersten Halbleiterelement 210 kann durch einen selektiven nasschemischen Ätzvorgang erreicht werden.
- Fig. 2d zeigt schematisch die Halbleiterstruktur 200, wobei eine zweite Metallschicht 242 auf der Halbleiterstruktur 200 abgeschieden ist. Die zweite Metallschicht 242 umfasst ein einzelnes Metall oder, in anderen Ausführungsformen kann die zweite Metallschicht 242 zwei oder mehr Metalle, etwa Kobalt, Titan, Zirconium, Wolfram, Nickel, Platin, Palladium, Gold und eine beliebige Kombination davon aufweisen, wobei die Art des Materials, das in der zweiten Metallschicht 242 enthalten ist, die Zusammensetzung dieser Materialien, d. h. ob die Materialien als eine Vielzahl unterschiedlicher Schichten oder als Verbindungen vorgesehen sind, und die Dicke von den entsprechenden Eigenschaften der ersten Metallschicht 240 abweichen kann, so dass ein auf dem ersten Halbleiterelement 210 zu bildender Silicidbereich im Wesentlichen elektrische Eigenschaften aufweist, wie sie durch die Entwurfsregeln gefordert werden.
- Das Abscheiden der zweiten Metallschicht 242 kann so ausgeführt werden, dass Seitenwandbereiche 252 der Fotolackmaske 250 im Wesentlichen unbedeckt durch das Material der zweiten Metallschicht 242 bleiben. Das heißt, es kann eine Abscheidetechnik angewendet werden, die eine minimale Stufenabdeckung zulässt. Beispielsweise kann eine physikalische Dampfabscheidetechnik (PVD), etwa Sputter-Abscheidung, angewendet werden, wobei Prozessparameter so eingestellt sind, dass Metallteilchen, die von einem Target abgespalten werden, die Halbleiterstruktur 200 im Wesentlichen senkrecht treffen. Folglich ist die Abscheiderate des Materials der zweiten Metallschicht 242 an den Seitenwandbereichen 252 minimal. Das Einstellen der Flugbahnen der Metallteilchen, die auf die Oberfläche der Halbleiterstruktur 200 gerichtet sind, derart, dass die Metallteilchen im Wesentlichen senkrecht in die Substratoberfläche eindringen, kann erreicht werden, indem ein Kollimator in der Nähe des Substrats 201 verwendet wird. Alternativ oder zusätzlich kann die erforderliche Richtungsgebung der herankommenden Metallteilchen auch erreicht werden, indem die magnetischen und elektrischen Felder während der Abscheidung der zweiten Metallschicht 241 so eingestellt werden, dass eine minimale Stufenabdeckung erreicht wird.
- Fig. 2e zeigt schematisch die Halbleiterstruktur 200, wobei die Fotolackmaske 250 und folglich die darauf gebildete zweite Metallschicht 242 von dem zweiten Halbleiterelement 230 entfernt ist. Somit umfasst die Halbleiterstruktur 200 die zweite Metallschicht 242 auf dem ersten Halbleiterelement 210 und die erste Metallschicht 240 auf dem zweiten Halbleiterelement 230, wobei wie zuvor angemerkt wurde, die ersten und zweiten Metallschichten 240 und 242 sich voneinander unterscheiden in der Art des Materials und/oder der Schichtdicke, so dass die gewünschten Eigenschaften für die entsprechenden Silicidbereiche, die auf den ersten und zweiten Halbleiterelementen 210 und 230 zu bilden sind, erzielt werden.
- Das Entfernen der Fotolackmaske 250 und der darauf abgeschiedenen zweiten Metallschicht 242 kann erreicht werden durch ein selektives Nassätzverfahren unter Verwendung eines chemischen Mittels mit einer deutlich höheren Ätzrate für die Fotolackmaske 250 als für die zweite Metallschicht 242. Abhängig von dem Grad der Bedeckung der Seitenwandbereiche 252 mit Metall der zweiten Metallschicht 242 kann die vordefinierte Dicke der anfänglich abgeschiedenen zweiten Metallschicht 242 entsprechend so gewählt werden, dass in dem nachfolgenden Ätzvorgang die Dicke der zweiten Metallschicht 242 über dem ersten Halbleiterelement 210 nicht unter eine erforderliche minimale Dicke absinkt. Beim Entfernen der Fotolackmaske 250 werden die Seitenwandbereiche 252 "unterätzt", so dass folglich die mechanische Unversehrtheit der zweiten Metallschicht 242 auf der Oberseite der Fotolackmaske 250 aufgebrochen wird und einzelne Teile, die sich von der zweiten Metallschicht 242 abspalten, werden während des Ätzvorgangs weggespült. Selbst wenn die Seitenwandbereiche 252 durch die zweite Metallschicht 242 bedeckt sind, kann die Fotolackmaske 250 dennoch zuverlässig entfernt werden - obwohl bei einer verlängerten Ätzzeit im Vergleich zu einem im Wesentlichen metallfreien Seitenwandbereich 252 -, da die Metallschichtdicke an den Seitenwandbereichen 252 deutlich kleiner als die Dicke der zweiten Metallschicht 242 an im Wesentlichen horizontalen Oberflächenbereichen des Substrats 201 ist. In einer anschaulichen Ausführungsform überschreitet die Schichtdicke der zweiten Metallschicht 242 an den Seitenwandbereichen 252 die Schichtdicke an horizontalen Oberflächenbereichen nicht um mehr als ungefähr 10%. In diesem Zusammenhang ist anzumerken, dass eine verschlechterte Stufenbedeckung an anderen Stellen des ersten Halbleiterelements 210, beispielsweise an den Abstandselementen 216 nicht von Bedeutung ist, da in diesem Gebiet keine Silicidbereiche gebildet werden.
- Fig. 2f zeigt schematisch die Halbleiterstruktur 200, wobei erste Silicidbereiche 241 in dem zweiten Halbleiterelement 230 und zweite Silicidbereiche 243 in dem ersten Halbleiterelement 210 gebildet sind. Obwohl dies in der Fig. 2f nicht dargestellt ist, unterscheiden sich die ersten und zweiten Silicidbereiche 241 und 243 voneinander in deren Tiefe oder Dicke, d. h. der Eindringtiefe in die Gebiete 214, 215 und 234, 235, und/oder in der Art des Materials und/oder der Zusammensetzung. Somit sind die ersten Silicidbereiche 241 so gestaltet, um die elektrische Leitung in den Gebieten 234 und 235 zu verbessern und sind so ausgebildet, um einen wesentlichen Überlapp mit der Spitzenkonzentration der Dotierstoffe zu erzeugen, die in den Gebieten 234, 235 vorgesehen sind, und/oder um eine minimale Barrierenhöhe zwischen dem Silicidbereich 241 und den Gebieten 234, 235 zu erzielen. Das gleiche gilt für die zweiten Silicidbereiche 243. Das heißt, die ersten und zweiten Silicidbereiche 241, 243 sind so gestaltet, um einen Schichtwiderstand für jeweils die ersten und zweiten Halbleiterelemente 210, 230 so zu erhalten, dass dieser innerhalb eines entsprechenden vordefinierten Bereichs liegt.
- Die ersten und zweiten Silicide 241, 243 können durch die folgenden Prozessschritte erhalten werden. Gemäß einer Ausführungsform wird eine Wärmebehandlung durchgeführt, beispielsweise ein rascher thermischer Ausheizschritt, um eine chemische Reaktion zwischen dem Metall in den ersten und zweiten Metallschichten 240, 242 und dem Silicium, das in den Gebieten 214, 234 und 215, 235 enthalten ist, zu bewirken. Nach dem raschen thermischen Ausheizschritt mit einer ersten Temperatur für eine erste Zeitdauer und einem anschießenden Entfernen von Überschussmetall von der Oberfläche der Halbleiterstruktur 200 mittels eines selektiven Ätzprozesses, kann ein zweiter rascher thermischen Ausheizschritt für eine zweite Zeitdauer mit einer zweiten Temperatur, die im Wesentlichen höher als die erste Temperatur ist, durchgeführt werden, um ein stabiles Metallsilicid mit einem relativ geringen elektrischen Widerstand zu erhalten. Beim Entfernen des Überschussmetalls der ersten und zweiten Metallschichten 240, 242 zwischen den ersten und zweiten raschen thermischen Ausheizschritten muss das Ätzmittel im Hinblick auf die ersten und zweiten Metallschichten 240, 242 nicht selektiv sein, so dass das Überschussmetall in einem gemeinsamen Ätzprozess entfernt werden kann.
- Während des ersten raschen thermischen Ausheizschritts findet eine Diffusion der Atome der Gebiete 214, 234, 215, 235 und der Atome der ersten und zweiten Metallschichten 240, 242 so statt, dass eine kontinuierliche Reaktion zwischen dem Silicium und dem Metall aufrecht erhalten wird. Der Grad der Diffusion und damit die Menge der während der Reaktion gebildeten Metallsiliciumverbindung hängt von der Art des Materials, der Temperatur und der Dauer des Ausheizschritts ab. Im Allgemeinen gilt, dass Metalle mit einer höheren Schmelztemperatur dazu neigen, eine geringere Diffusionsaktivität zu zeigen. Daher kann die Dicke der Metallsiliciumverbindung teilweise durch Steuern der ersten Durchschnittstemperatur und des ersten Zeitintervalls eingestellt werden. In dem zweiten raschen thermischen Ausheizschritt mit der zweiten Temperatur findet eine Reaktion statt, in der die Metallsiliciumverbindung in eine nieder-ohmige Phase umgewandelt wird. Typischerweise ist die zweite Durchschnittstemperatur höher als die erste Temperatur, um das stabile Metallsilicid mit einem relativ geringen elektrischen Widerstand zu erhalten. Die zweite Durchschnittstemperatur und das zweite Zeitintervall können so gesteuert werden, um den erforderlichen Schichtwiderstand in jedem der Gebiete 214, 215, 234, 235 zu erhalten.
- Anzumerken ist, dass obwohl die ersten und zweiten Metallschichten 240, 242 sich voneinander unterscheiden, der Schichtwiderstand in den ersten und zweiten Halbleiterelementen 210 und 230 dennoch einzeln in einer gemeinsamen Wärmebehandlung, beispielsweise in dem Zweischrittausheizverfahren, das zuvor beschrieben ist, einstellbar ist, da die Reaktionseigenschaften der Materialien, die die ersten und zweiten Metallschichten 240, 242 bilden, gut bekannt sind und so gewählt werden können, um den gewünschten Schichtwiderstand zu erreichen.
- Weitere Modifikationen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Folglich ist diese Beschreibung als lediglich illustrativ und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen aufzufassen.
Claims (32)
1. Verfahren zur Herstellung eines Halbleiterelements, mit:
Bereitstellen eines Substrats mit einem darin gebildeten ersten Silicium enthaltenden Gebiet und einem zweiten Silicium enthaltenden Gebiet;
selektives Bilden einer ersten Metallschicht auf dem ersten Silicium enthaltenden Gebiet;
selektives Bilden einer zweiten Metallschicht auf dem zweiten Silicium enthaltenden Gebiet; und
Wärmebehandeln des Substrats, um, zumindest teilweise, die erste Metallschicht in ein erstes Metallsilicid und die zweite Metallschicht in ein zweites Metallsilicid umzuwandeln, wobei die ersten und zweiten Metallsilicidbereiche sich voneinander durch die Zusammensetzung und/oder die Dicke unterscheiden.
Bereitstellen eines Substrats mit einem darin gebildeten ersten Silicium enthaltenden Gebiet und einem zweiten Silicium enthaltenden Gebiet;
selektives Bilden einer ersten Metallschicht auf dem ersten Silicium enthaltenden Gebiet;
selektives Bilden einer zweiten Metallschicht auf dem zweiten Silicium enthaltenden Gebiet; und
Wärmebehandeln des Substrats, um, zumindest teilweise, die erste Metallschicht in ein erstes Metallsilicid und die zweite Metallschicht in ein zweites Metallsilicid umzuwandeln, wobei die ersten und zweiten Metallsilicidbereiche sich voneinander durch die Zusammensetzung und/oder die Dicke unterscheiden.
2. Das Verfahren nach Anspruch 1, wobei das selektive Bilden der ersten
Metallschicht umfasst:
Abscheiden der ersten Metallschicht auf den ersten und zweiten Silicium enthaltenden Gebieten;
Bilden einer Fotolackmaske auf dem ersten Silicium enthaltenden Gebiet; und
Entfernen der ersten Metallschicht von dem zweiten Silicium enthaltenden Gebiet.
Abscheiden der ersten Metallschicht auf den ersten und zweiten Silicium enthaltenden Gebieten;
Bilden einer Fotolackmaske auf dem ersten Silicium enthaltenden Gebiet; und
Entfernen der ersten Metallschicht von dem zweiten Silicium enthaltenden Gebiet.
3. Das Verfahren nach Anspruch 2, wobei selektives Bilden der zweiten Metallschicht
auf dem zweiten Silicium enthaltenden Gebiet umfasst:
Abscheiden der zweiten Metallschicht auf dem zweiten Silicium enthaltenden Gebiet und der Fotolackmaske; und
Entfernen der Fotolackmaske.
Abscheiden der zweiten Metallschicht auf dem zweiten Silicium enthaltenden Gebiet und der Fotolackmaske; und
Entfernen der Fotolackmaske.
4. Das Verfahren nach Anspruch 3, wobei Abscheiden der zweiten Metallschicht
umfasst:
Steuern der Metallabscheidung so, dass eine Stufenbedeckung der Fotolackmaske minimal ist.
Steuern der Metallabscheidung so, dass eine Stufenbedeckung der Fotolackmaske minimal ist.
5. Das Verfahren nach Anspruch 4, wobei die Stufenbedeckung reduziert wird, indem
ein Dampfabscheideverfahren angewendet wird, in der Metallteilchen die
Substratoberfläche im Wesentlichen senkrecht treffen.
6. Das Verfahren nach Anspruch 4, wobei eine Richtung von Metallteilchen, die das
Substrat während der Abscheidung der zweiten Metallschicht treffen, gesteuert
wird durch Verwendung eines Kollimators und/oder Steuern der magnetischen und
elektrischen Felder, die während der Abscheidung der zweiten Metallschicht
angewendet werden.
7. Das Verfahren nach Anspruch 1, wobei die Art des Metalls und/oder die
Schichtdicke der ersten und zweiten Metallschichten und/oder die Temperatur und/oder die
Dauer der Wärmebehandlung so gewählt sind, um einen ersten und einen zweiten
Schichtwiderstand in den ersten und zweiten Silicidbereichen zu erreichen, derart,
dass die ersten und zweiten Schichtwiderstände innerhalb entsprechender
vordefinierter Bereiche liegen.
8. Das Verfahren nach Anspruch 1, wobei die erste und/oder die zweite Metallschicht
Kobalt und/oder Titan und/oder Tantal und/oder Zirconium und/oder Nickel
und/oder Wolfram und/oder ein Edelmetall und/oder eine Kombination davon
aufweist.
9. Das Verfahren nach Anspruch 1, wobei Wärmebehandeln des Substrats umfasst:
Ausheizen des Substrats mit einer ersten Durchschnittstemperatur für eine erste Zeitdauer;
Entfernen von Material der ersten und zweiten Metallschichten, das nicht mit dem darunterliegenden Material reagiert hat; und
Ausheizen des Substrats mit einer zweiten Durchschnittstemperatur für eine zweite Zeitdauer, wobei die ersten und zweiten Durchschnittstemperaturen und die ersten und zweiten Zeitdauern entsprechend zu den ersten und zweiten Metallschichten so gewählt sind, um einen Schichtwiderstand in einem vordefinierten Bereich in den ersten und zweiten Silicium enthaltenden Gebieten zu erhalten.
Ausheizen des Substrats mit einer ersten Durchschnittstemperatur für eine erste Zeitdauer;
Entfernen von Material der ersten und zweiten Metallschichten, das nicht mit dem darunterliegenden Material reagiert hat; und
Ausheizen des Substrats mit einer zweiten Durchschnittstemperatur für eine zweite Zeitdauer, wobei die ersten und zweiten Durchschnittstemperaturen und die ersten und zweiten Zeitdauern entsprechend zu den ersten und zweiten Metallschichten so gewählt sind, um einen Schichtwiderstand in einem vordefinierten Bereich in den ersten und zweiten Silicium enthaltenden Gebieten zu erhalten.
10. Das Verfahren nach Anspruch 1, wobei das erste Silicium enthaltende Gebiet
mindestens einen n-Kanalfeldeffekttransistor und das zweite Silicium enthaltende
Gebiet mindestens einen p-Kanalfeldeffekttransistor aufweist.
11. Das Verfahren nach Anspruch 1, wobei das erste Silicium enthaltende Gebiet eine
Siliciumleitung mit einer ersten Länge und einem ersten Querschnitt und das
zweite Silicium enthaltende Gebiet eine zweite Siliciumleitung mit einer zweiten Länge
und einem zweiten Querschnitt aufweist, wobei sich die erste Länge und/oder der
erste Querschnitt von der entsprechenden zweiten Länge und dem zweiten
Querschnitt unterscheiden.
12. Das Verfahren nach Anspruch 1, wobei das erste Silicium enthaltende Gebiet sich
von dem zweiten Silicium enthaltenden Gebiet in der Art der Dotierstoffe und/oder
dem Dotierprofil und/oder der Kristallstruktur und/oder der Zusammensetzung des
Materials in den ersten und zweiten Silicium enthaltenden Gebieten unterscheiden.
13. Verfahren zum Herstellen eines Halbleiterelements mit:
Bilden einer ersten Metallschicht auf einem ersten Silicium enthaltenden Gebiet und einem zweiten Silicium enthaltenden Gebiet, die auf einem Substrat bereitgestellt sind;
Bilden einer Fotolackmaske, um das erste Silicium enthaltende Gebiet abzudecken und um das zweite Silicium enthaltende Gebiet freizulegen;
Entfernen der ersten Metallschicht von dem zweiten Silicium enthaltenden Gebiet;
Abscheiden einer zweiten Metallschicht auf dem zweiten Silicium enthaltenden Gebiet und der Fotolackmaske;
Entfernen der Fotolackmaske; und
in Gang setzen einer chemischen Reaktion zwischen den ersten und zweiten Metallschichten und dem Silicium, das in den ersten und zweiten Gebieten enthalten ist, um erste und zweite Silicidbereiche in den ersten und zweiten Silicium enthaltenden Gebieten zu bilden.
Bilden einer ersten Metallschicht auf einem ersten Silicium enthaltenden Gebiet und einem zweiten Silicium enthaltenden Gebiet, die auf einem Substrat bereitgestellt sind;
Bilden einer Fotolackmaske, um das erste Silicium enthaltende Gebiet abzudecken und um das zweite Silicium enthaltende Gebiet freizulegen;
Entfernen der ersten Metallschicht von dem zweiten Silicium enthaltenden Gebiet;
Abscheiden einer zweiten Metallschicht auf dem zweiten Silicium enthaltenden Gebiet und der Fotolackmaske;
Entfernen der Fotolackmaske; und
in Gang setzen einer chemischen Reaktion zwischen den ersten und zweiten Metallschichten und dem Silicium, das in den ersten und zweiten Gebieten enthalten ist, um erste und zweite Silicidbereiche in den ersten und zweiten Silicium enthaltenden Gebieten zu bilden.
14. Das Verfahren nach Anspruch 13, wobei Abscheiden der zweiten Metallschicht
das Steuern der Metallabscheidung umfasst, derart, dass eine Stufenbedeckung
der Fotolackmaske minimal ist.
15. Das Verfahren nach Anspruch 14, wobei die Stufenbedeckung verringert wird,
indem eine Dampfabscheidetechnik verwendet wird, in der Metallteilchen das
Substrat im Wesentlichen senkrecht treffen.
16. Das Verfahren nach Anspruch 14, wobei eine Richtung von Metallteilchen, die das
Substrat während der Abscheidung der zweiten Metallschicht treffen, gesteuert
wird durch Verwendung eines Kollimators und/oder Steuern der magnetischen und
elektrischen Felder, die während der Abscheidung der zweiten Metallschicht
angewendet werden.
17. Das Verfahren nach Anspruch 12, wobei die Art des Metalls und/oder die
Schichtdicke der ersten und zweiten Metallschichten und/oder die Temperatur und/oder
die Dauer der Wärmebehandlung so gewählt sind, um einen ersten und einen
zweiten Schichtwiderstand in den ersten und zweiten Silicidbereichen zu
erreichen, derart, dass die ersten und zweiten Schichtwiderstände innerhalb
entsprechender vordefinierter Bereiche liegen.
18. Das Verfahren nach Anspruch 12, wobei die erste und/oder die zweite
Metallschicht Kobalt und/oder Titan und/oder Tantal und/oder Zirconium und/oder Nickel
und/oder Wolfram und/oder ein Edelmetall und/oder eine Kombination davon
aufweist.
19. Das Verfahren nach Anspruch 12, wobei in Gang setzen einer chemischen
Reaktion umfasst:
Ausheizen des Substrats mit einer ersten Durchschnittstemperatur für eine erste Zeitdauer;
Entfernen von Material der ersten und zweiten Metallschichten, das nicht mit dem darunterliegenden Material reagiert hat; und
Ausheizen des Substrats mit einer zweiten Durchschnittstemperatur für eine zweite Zeitdauer, wobei die ersten und zweiten Durchschnittstemperaturen und die ersten und zweiten Zeitdauern entsprechend zu den ersten und zweiten Metallschichten so gewählt sind, um einen Schichtwiderstand in einem vordefinierten Bereich in den ersten und zweiten Silicium enthaltenden Gebieten zu erhalten.
Ausheizen des Substrats mit einer ersten Durchschnittstemperatur für eine erste Zeitdauer;
Entfernen von Material der ersten und zweiten Metallschichten, das nicht mit dem darunterliegenden Material reagiert hat; und
Ausheizen des Substrats mit einer zweiten Durchschnittstemperatur für eine zweite Zeitdauer, wobei die ersten und zweiten Durchschnittstemperaturen und die ersten und zweiten Zeitdauern entsprechend zu den ersten und zweiten Metallschichten so gewählt sind, um einen Schichtwiderstand in einem vordefinierten Bereich in den ersten und zweiten Silicium enthaltenden Gebieten zu erhalten.
20. Das Verfahren nach Anspruch 12, wobei das erste Silicium enthaltende Gebiet
mindestens einen n-Kanalfeldeffekttransistor und das zweite Silicium enthaltende
Gebiet mindestens einen p-Kanalfeldeffekttransistor aufweist.
21. Das Verfahren nach Anspruch 12, wobei das erste Silicium enthaltende Gebiet
eine Siliciumleitung mit einer ersten Länge und einem ersten Querschnitt und das
zweite Silicium enthaltende Gebiet eine zweite Siliciumleitung mit einer zweiten
Länge und einem zweiten Querschnitt aufweist, wobei sich die erste Länge
und/oder der erste Querschnitt von der entsprechenden zweiten Länge und dem
zweiten Querschnitt unterscheiden.
22. Das Verfahren nach Anspruch 12, wobei das erste Silicium enthaltende Gebiet
sich von dem zweiten Silicium enthaltenden Gebiet in der Art der Dotierstoffe
und/oder dem Dotierprofil und/oder der Kristallstruktur und/oder der
Zusammensetzung des Materials in den ersten und zweiten Silicium enthaltenden Gebieten
unterscheiden.
23. Verfahren zur Herstellung eines Halbleiterelements, wobei das Verfahren umfasst:
Bereitstellen eines Substrats mit einem darin gebildeten ersten und zweiten Silicium enthaltenden Gebiet, wobei die ersten und zweiten Silicium enthaltenden Gebiete sich voneinander in der Kristallstruktur und/oder der Abmessung und/oder der Dotierkonzentration und/oder dem Dotierprofil unterscheiden;
Abscheiden einer ersten Metallschicht auf dem ersten und dem zweiten Silicium enthaltenden Gebiet;
Bilden einer Fotolackmaske, um das erste Silicium enthaltende Gebiet freizulegen und um das zweite Silicium enthaltende Gebiet zu bedecken;
Entfernen der ersten Metallschicht von dem ersten Silicium enthaltenden Gebiet;
Abscheiden einer zweiten Metallschicht auf dem ersten Silicium enthaltenden Gebiet und der Fotolackmaske;
Entfernen der Fotolackmaske; und
Wärmebehandeln des Substrats, um einen ersten Silicidbereich und einen zweiten Silicidbereich in dem ersten und dem zweiten Silicium enthaltenden Gebiet zu erhalten, wobei eine Materialart in den ersten und zweiten Metallschichten und Prozessparameter der Wärmebehandlung so gewählt sind, um eine Tiefe der ersten und zweiten Silicidbereiche einzustellen.
Bereitstellen eines Substrats mit einem darin gebildeten ersten und zweiten Silicium enthaltenden Gebiet, wobei die ersten und zweiten Silicium enthaltenden Gebiete sich voneinander in der Kristallstruktur und/oder der Abmessung und/oder der Dotierkonzentration und/oder dem Dotierprofil unterscheiden;
Abscheiden einer ersten Metallschicht auf dem ersten und dem zweiten Silicium enthaltenden Gebiet;
Bilden einer Fotolackmaske, um das erste Silicium enthaltende Gebiet freizulegen und um das zweite Silicium enthaltende Gebiet zu bedecken;
Entfernen der ersten Metallschicht von dem ersten Silicium enthaltenden Gebiet;
Abscheiden einer zweiten Metallschicht auf dem ersten Silicium enthaltenden Gebiet und der Fotolackmaske;
Entfernen der Fotolackmaske; und
Wärmebehandeln des Substrats, um einen ersten Silicidbereich und einen zweiten Silicidbereich in dem ersten und dem zweiten Silicium enthaltenden Gebiet zu erhalten, wobei eine Materialart in den ersten und zweiten Metallschichten und Prozessparameter der Wärmebehandlung so gewählt sind, um eine Tiefe der ersten und zweiten Silicidbereiche einzustellen.
24. Das Verfahren nach Anspruch 23, das ferner umfasst: Bilden zumindest eines
ersten Transistorelements in dem ersten Silicium enthaltenden Gebiet und Bilden
zumindest eines zweiten Transistorelements in dem zweiten Silicium enthaltenden
Gebiet.
25. Das Verfahren nach Anspruch 24, wobei das zumindest eine erste
Transistorelement und das zumindest eine zweite Transistorelement sich voneinander in der Art
der Kanalleitfähigkeit und/oder der Kanallänge und/oder der Dotierkonzentration
und/oder dem Dotierprofil unterscheiden.
26. Das Verfahren nach Anspruch 23, das ferner umfasst, Bilden zumindest einer
ersten Leitung in dem ersten Silicium enthaltenden Gebiet und Bilden zumindest einer
zweiten Leitung in dem zweiten Silicium enthaltenden Gebiet.
27. Das Verfahren nach Anspruch 26, wobei die zumindest eine erste Leitung und die
zumindest zweite Leitung sich in der Art der Dotierstoffe und/oder der
Leitungslänge und/oder des Leitungsquerschnitts und/oder der Dotierkonzentration und/oder
des Dotierprofils unterscheiden.
28. Das Verfahren nach Anspruch 23, wobei Abscheiden der zweiten Metallschicht
umfasst:
Steuern der Metallabscheidung so, dass eine Stufenbedeckung der Fotolackmaske minimal ist.
Steuern der Metallabscheidung so, dass eine Stufenbedeckung der Fotolackmaske minimal ist.
29. Das Verfahren nach Anspruch 28, wobei die Stufenbedeckung reduziert wird,
indem ein Dampfabscheideverfahren angewendet wird, in der Metallteilchen die
Substratoberfläche im Wesentlichen senkrecht treffen.
30. Das Verfahren nach Anspruch 28, wobei eine Richtung von Metallteilchen, die das
Substrat während der Abscheidung der zweiten Metallschicht treffen, gesteuert
wird durch Verwendung eines Kollimators und/oder Steuern der magnetischen und
elektrischen Felder, die während der Abscheidung der zweiten Metallschicht
angewendet werden.
31. Das Verfahren nach Anspruch 23, wobei die Art des Metalls und/oder die
Schichtdicke der ersten und zweiten Metallschichten und/oder die Temperatur und/oder
die Dauer der Wärmebehandlung so gewählt sind, um einen ersten und einen
zweiten Schichtwiderstand in den ersten und zweiten Silicidbereichen zu
erreichen, derart, dass die ersten und zweiten Schichtwiderstände innerhalb
entsprechender vordefinierter Bereiche liegen.
32. Das Verfahren nach Anspruch 23, wobei die erste und/oder die zweite
Metallschicht Kobalt und/oder Titan und/oder Tantal und/oder Zirconium und/oder Nickel
und/oder Wolfram und/oder ein Edelmetall und/oder eine Kombination davon
aufweist.
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10208904A DE10208904B4 (de) | 2002-02-28 | 2002-02-28 | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement |
US10/282,720 US7226859B2 (en) | 2002-02-28 | 2002-10-29 | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
KR1020047013489A KR100978647B1 (ko) | 2002-02-28 | 2002-12-20 | 반도체 장치의 상이한 실리콘 함유 영역 상에 상이한실리사이드 부분을 형성하는 방법 |
AU2002360826A AU2002360826A1 (en) | 2002-02-28 | 2002-12-20 | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
DE60237313T DE60237313D1 (de) | 2002-02-28 | 2002-12-20 | Verfahren zur herstellung verschiedener silizidstücke auf verschiedenen siliziumhältigen gebieten in einer halbleitervorrichtung |
JP2003573689A JP2005519468A (ja) | 2002-02-28 | 2002-12-20 | 半導体デバイス中の異なるシリコン含有領域上に、異なるシリサイド部分を形成する方法 |
CNB028283538A CN100367465C (zh) | 2002-02-28 | 2002-12-20 | 在半导体装置的不同含硅区域形成不同硅化物部分的方法 |
PCT/US2002/041660 WO2003075330A1 (en) | 2002-02-28 | 2002-12-20 | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
EP02796111A EP1479102B1 (de) | 2002-02-28 | 2002-12-20 | Verfahren zur herstellung verschiedener silizidstücke auf verschiedenen siliziumhältigen gebieten in einer halbleitervorrichtung |
TW092103986A TWI256088B (en) | 2002-02-28 | 2003-02-26 | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10208904A DE10208904B4 (de) | 2002-02-28 | 2002-02-28 | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10208904A1 true DE10208904A1 (de) | 2003-09-25 |
DE10208904B4 DE10208904B4 (de) | 2007-03-01 |
Family
ID=27740543
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10208904A Expired - Lifetime DE10208904B4 (de) | 2002-02-28 | 2002-02-28 | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement |
DE60237313T Expired - Lifetime DE60237313D1 (de) | 2002-02-28 | 2002-12-20 | Verfahren zur herstellung verschiedener silizidstücke auf verschiedenen siliziumhältigen gebieten in einer halbleitervorrichtung |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE60237313T Expired - Lifetime DE60237313D1 (de) | 2002-02-28 | 2002-12-20 | Verfahren zur herstellung verschiedener silizidstücke auf verschiedenen siliziumhältigen gebieten in einer halbleitervorrichtung |
Country Status (3)
Country | Link |
---|---|
US (1) | US7226859B2 (de) |
KR (1) | KR100978647B1 (de) |
DE (2) | DE10208904B4 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1842235A1 (de) * | 2005-01-27 | 2007-10-10 | International Business Machines Corporation | Doppel-silizid-prozess zur verbesserung der bauelementeleistungsfähigkeit |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3803631B2 (ja) * | 2002-11-07 | 2006-08-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
US20050156208A1 (en) * | 2003-09-30 | 2005-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device having multiple silicide types and a method for its fabrication |
KR20050041706A (ko) * | 2003-10-31 | 2005-05-04 | 삼성전자주식회사 | 반도체 테스트 장치 |
TWI267951B (en) * | 2004-09-30 | 2006-12-01 | Taiwan Semiconductor Mfg | A device having multiple silicide types and a method for its fabrication |
JP2006261635A (ja) * | 2005-02-21 | 2006-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US7118958B2 (en) * | 2005-03-03 | 2006-10-10 | Texas Instruments Incorporated | Method of manufacturing a metal-insulator-metal capacitor using an etchback process |
DE102005030583B4 (de) * | 2005-06-30 | 2010-09-30 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung von Kontaktisolationsschichten und Silizidgebieten mit unterschiedlichen Eigenschaften eines Halbleiterbauelements und Halbleiterbauelement |
WO2007057048A1 (en) * | 2005-11-21 | 2007-05-24 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device having a salicide layer |
US20070148940A1 (en) * | 2005-12-28 | 2007-06-28 | Dongbu Electronics Co., Ltd. | Method for manufacturing a semiconductor device |
US20070232043A1 (en) * | 2006-04-03 | 2007-10-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming thermal stable silicide using surface plasma treatment |
US8859356B2 (en) | 2011-07-12 | 2014-10-14 | Globalfoundries Inc. | Method of forming metal silicide regions on a semiconductor device |
CN104362096B (zh) * | 2014-11-05 | 2017-10-17 | 上海华力微电子有限公司 | SiGe源漏MOS器件制造方法 |
US20220051905A1 (en) * | 2020-08-12 | 2022-02-17 | Tokyo Electron Limited | Formation of low-temperature and high-temperature in-situ doped source and drain epitaxy using selective heating for wrap-around contact and vertically stacked device architectures |
Family Cites Families (71)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5766997A (en) | 1909-11-30 | 1998-06-16 | Nkk Corporation | Method of forming floating gate type non-volatile semiconductor memory device having silicided source and drain regions |
US3912559A (en) | 1971-11-25 | 1975-10-14 | Suwa Seikosha Kk | Complementary MIS-type semiconductor devices and methods for manufacturing same |
US4107838A (en) * | 1976-01-07 | 1978-08-22 | Western Electric Company, Incorporated | Arranging randomly positioned articles into preselected positions |
US4107835A (en) | 1977-02-11 | 1978-08-22 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductive devices |
US4599789A (en) * | 1984-06-15 | 1986-07-15 | Harris Corporation | Process of making twin well VLSI CMOS |
US4803539A (en) | 1985-03-29 | 1989-02-07 | International Business Machines Corporation | Dopant control of metal silicide formation |
JPS63157465A (ja) | 1986-12-22 | 1988-06-30 | Fuji Electric Co Ltd | シヨツトキ・バリア・ダイオ−ド |
US4897368A (en) | 1987-05-21 | 1990-01-30 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a polycidegate employing nitrogen/oxygen implantation |
US4824544A (en) * | 1987-10-29 | 1989-04-25 | International Business Machines Corporation | Large area cathode lift-off sputter deposition device |
US5248892A (en) | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
EP0417522B1 (de) | 1989-09-11 | 2000-01-19 | Texas Instruments Incorporated | Verfahren zum Herstellen einer Schutzsperre aus Silicidzonen |
US5034348A (en) | 1990-08-16 | 1991-07-23 | International Business Machines Corp. | Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit |
JPH04349660A (ja) * | 1991-05-28 | 1992-12-04 | Toshiba Corp | 半導体装置及び製造方法 |
JP3285934B2 (ja) | 1991-07-16 | 2002-05-27 | 株式会社東芝 | 半導体装置の製造方法 |
JPH0555251A (ja) | 1991-08-23 | 1993-03-05 | Nec Corp | Mosトランジスタ |
US5240880A (en) | 1992-05-05 | 1993-08-31 | Zilog, Inc. | Ti/TiN/Ti contact metallization |
US5352631A (en) | 1992-12-16 | 1994-10-04 | Motorola, Inc. | Method for forming a transistor having silicided regions |
US5365111A (en) | 1992-12-23 | 1994-11-15 | Advanced Micro Devices, Inc. | Stable local interconnect/active area silicide structure for VLSI applications |
JPH07135317A (ja) | 1993-04-22 | 1995-05-23 | Texas Instr Inc <Ti> | 自己整合型シリサイドゲート |
US5342798A (en) | 1993-11-23 | 1994-08-30 | Vlsi Technology, Inc. | Method for selective salicidation of source/drain regions of a transistor |
KR0153878B1 (ko) | 1994-06-07 | 1998-10-15 | 쿠미하시 요시유키 | 탄화규소반도체장치와 그 제조방법 |
JPH08107087A (ja) | 1994-10-06 | 1996-04-23 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
EP0736224B1 (de) | 1994-10-25 | 2001-12-12 | Advanced Micro Devices, Inc. | Verfahren zur herstellung eines thermisch stabilen silizids |
JPH08186085A (ja) | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置の製造方法 |
US5656519A (en) | 1995-02-14 | 1997-08-12 | Nec Corporation | Method for manufacturing salicide semiconductor device |
US5738917A (en) | 1995-02-24 | 1998-04-14 | Advanced Micro Devices, Inc. | Process for in-situ deposition of a Ti/TiN/Ti aluminum underlayer |
US6297135B1 (en) | 1997-01-29 | 2001-10-02 | Ultratech Stepper, Inc. | Method for forming silicide regions on an integrated device |
US5902129A (en) | 1997-04-07 | 1999-05-11 | Lsi Logic Corporation | Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers |
US5851891A (en) | 1997-04-21 | 1998-12-22 | Advanced Micro Devices, Inc. | IGFET method of forming with silicide contact on ultra-thin gate |
JP2980057B2 (ja) | 1997-04-30 | 1999-11-22 | 日本電気株式会社 | 半導体装置の製造方法 |
US5874342A (en) | 1997-07-09 | 1999-02-23 | Lsi Logic Corporation | Process for forming MOS device in integrated circuit structure using cobalt silicide contacts as implantation media |
JP3190858B2 (ja) | 1997-07-23 | 2001-07-23 | 山形日本電気株式会社 | 半導体装置およびその製造方法 |
US6156630A (en) | 1997-08-22 | 2000-12-05 | Micron Technology, Inc. | Titanium boride gate electrode and interconnect and methods regarding same |
JPH1168103A (ja) | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US6020242A (en) | 1997-09-04 | 2000-02-01 | Lsi Logic Corporation | Effective silicide blocking |
US5937325A (en) | 1997-11-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Formation of low resistivity titanium silicide gates in semiconductor integrated circuits |
DE19750340A1 (de) | 1997-11-13 | 1999-06-02 | Siemens Ag | CMOS-Schaltung und Verfahren zu ihrer Herstellung |
US5998252A (en) | 1997-12-29 | 1999-12-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of salicide and sac (self-aligned contact) integration |
KR100257075B1 (ko) | 1998-01-13 | 2000-05-15 | 김영환 | 반도체 소자 및 그의 제조방법 |
TW441817U (en) | 1998-01-26 | 2001-06-16 | Abera Systems Corp | Notetaking and recording apparatus and processing apparatus thereof |
US6072222A (en) | 1998-05-18 | 2000-06-06 | Advanced Micro Devices, Inc. | Silicon implantation into selective areas of a refractory metal to reduce consumption of silicon-based junctions during salicide formation |
US6100173A (en) | 1998-07-15 | 2000-08-08 | Advanced Micro Devices, Inc. | Forming a self-aligned silicide gate conductor to a greater thickness than junction silicide structures using a dual-salicidation process |
US6204103B1 (en) * | 1998-09-18 | 2001-03-20 | Intel Corporation | Process to make complementary silicide metal gates for CMOS technology |
US6136705A (en) | 1998-10-22 | 2000-10-24 | National Semiconductor Corporation | Self-aligned dual thickness cobalt silicide layer formation process |
US6133130A (en) | 1998-10-28 | 2000-10-17 | United Microelectronics Corp. | Method for fabricating an embedded dynamic random access memory using self-aligned silicide technology |
US6040606A (en) | 1998-11-04 | 2000-03-21 | National Semiconductor Corporation | Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture |
US6238986B1 (en) | 1998-11-06 | 2001-05-29 | Advanced Micro Devices, Inc. | Formation of junctions by diffusion from a doped film at silicidation |
US6759315B1 (en) | 1999-01-04 | 2004-07-06 | International Business Machines Corporation | Method for selective trimming of gate structures and apparatus formed thereby |
TW428231B (en) | 1999-01-16 | 2001-04-01 | United Microelectronics Corp | Manufacturing method of self-aligned silicide |
JP3235583B2 (ja) * | 1999-01-19 | 2001-12-04 | 日本電気株式会社 | 半導体装置の製造方法 |
US6187617B1 (en) | 1999-07-29 | 2001-02-13 | International Business Machines Corporation | Semiconductor structure having heterogeneous silicide regions and method for forming same |
US6383906B1 (en) | 1999-08-19 | 2002-05-07 | Advanced Micro Devices, Inc. | Method of forming junction-leakage free metal salicide in a semiconductor wafer with ultra-low silicon consumption |
DE19940758A1 (de) | 1999-08-27 | 2001-03-15 | Infineon Technologies Ag | Verfahren zur Herstellung eines HF-FET und HF-FET |
US6281067B1 (en) | 1999-11-12 | 2001-08-28 | United Microelectronics Corp. | Self-aligned silicide process for forming silicide layer over word lines in DRAM and transistors in logic circuit region |
KR20010066122A (ko) | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
US6268255B1 (en) | 2000-01-06 | 2001-07-31 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device with metal silicide regions |
TW497120B (en) * | 2000-03-06 | 2002-08-01 | Toshiba Corp | Transistor, semiconductor device and manufacturing method of semiconductor device |
US6451679B1 (en) | 2000-04-03 | 2002-09-17 | Taiwan Semiconductor Manufacturing Company | Ion mixing between two-step titanium deposition process for titanium salicide CMOS technology |
US6306698B1 (en) * | 2000-04-25 | 2001-10-23 | Advanced Micro Devices, Inc. | Semiconductor device having metal silicide regions of differing thicknesses above the gate electrode and the source/drain regions, and method of making same |
US6268257B1 (en) | 2000-04-25 | 2001-07-31 | Advanced Micro Devices, Inc. | Method of forming a transistor having a low-resistance gate electrode |
US6238984B1 (en) | 2000-05-05 | 2001-05-29 | United Microelectronics Corp. | Integrating high voltage and low voltage device with silicide block mask |
JP2002025940A (ja) | 2000-07-03 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
US6261898B1 (en) | 2000-09-01 | 2001-07-17 | United Microelectronics Corp. | Method for fabricating a salicide gate |
KR100360410B1 (ko) | 2000-11-14 | 2002-11-13 | 삼성전자 주식회사 | 자기 정렬된 컨택 구조를 갖는 디램 소자와 듀얼 게이트구조의 로직 소자가 복합된 mdl 반도체 소자의 제조 방법 |
US6403423B1 (en) | 2000-11-15 | 2002-06-11 | International Business Machines Corporation | Modified gate processing for optimized definition of array and logic devices on same chip |
WO2002065523A1 (en) | 2001-02-12 | 2002-08-22 | Advanced Micro Devices, Inc. | Gate electrode silicidation layer |
TW480663B (en) | 2001-02-15 | 2002-03-21 | Winbond Electronics Corp | Method for combining self-aligned contact processing and salicide processing |
US6528422B1 (en) | 2001-03-16 | 2003-03-04 | Taiwan Semiconductor Manufacturing Company | Method to modify 0.25μm 1T-RAM by extra resist protect oxide (RPO) blocking |
US6468904B1 (en) | 2001-06-18 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | RPO process for selective CoSix formation |
US6534402B1 (en) | 2001-11-01 | 2003-03-18 | Winbond Electronics Corp. | Method of fabricating self-aligned silicide |
US6589836B1 (en) * | 2002-10-03 | 2003-07-08 | Taiwan Semiconductor Manufacturing Company | One step dual salicide formation for ultra shallow junction applications |
-
2002
- 2002-02-28 DE DE10208904A patent/DE10208904B4/de not_active Expired - Lifetime
- 2002-10-29 US US10/282,720 patent/US7226859B2/en not_active Expired - Lifetime
- 2002-12-20 KR KR1020047013489A patent/KR100978647B1/ko active IP Right Grant
- 2002-12-20 DE DE60237313T patent/DE60237313D1/de not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1842235A1 (de) * | 2005-01-27 | 2007-10-10 | International Business Machines Corporation | Doppel-silizid-prozess zur verbesserung der bauelementeleistungsfähigkeit |
EP1842235A4 (de) * | 2005-01-27 | 2009-03-25 | Ibm | Doppel-silizid-prozess zur verbesserung der bauelementeleistungsfähigkeit |
Also Published As
Publication number | Publication date |
---|---|
US20030162389A1 (en) | 2003-08-28 |
DE60237313D1 (de) | 2010-09-23 |
KR20040088561A (ko) | 2004-10-16 |
DE10208904B4 (de) | 2007-03-01 |
KR100978647B1 (ko) | 2010-08-30 |
US7226859B2 (en) | 2007-06-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102009055392B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements | |
DE102006040764B4 (de) | Halbleiterbauelement mit einem lokal vorgesehenem Metallsilizidgebiet in Kontaktbereichen und Herstellung desselben | |
DE102005020133B4 (de) | Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz | |
DE69736460T2 (de) | Verfahren zur Herstellung von gerichtet abgeschiedenem Silizid über Transistorelektroden | |
DE102008049732B4 (de) | Halbleiterbauelement mit vergrabenem Polysiliziumwiderstand sowie Verfahren zu seiner Herstellung | |
DE102008054075B4 (de) | Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren | |
DE10335101B4 (de) | Verfahren zur Herstellung einer Polysiliziumleitung mit einem Metallsilizidgebiet, das eine Linienbreitenreduzierung ermöglicht | |
DE10234931A1 (de) | Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz | |
DE102004056022A1 (de) | Verfahren zur Bildung eines Nickelsalicids und Verfahren zur Herstellung eines Halbleiterbauelements unter Verwendung desselben | |
DE102010064288B4 (de) | Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten | |
DE102010029527A1 (de) | Selbstjustierender Transistor mit Mehrfachgate, der auf einem Vollsubstrat ausgebildet ist | |
DE112007001436T5 (de) | CMOS-Schaltungen mit geringem Kontaktwiderstand und Verfahren zu deren Herstellung | |
DE102012215988B4 (de) | CET und GATE-Leckstromverringerung in Metall-GATE-Elektrodenstrukturen mit grossem ε | |
DE10208904B4 (de) | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement | |
DE102008016512B4 (de) | Erhöhen der Verspannungsübertragungseffizienz in einem Transistor durch Verringern der Abstandshalterbreite während der Drain- und Source-Implantationssequenz | |
DE10208728B4 (de) | Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen | |
DE10345374B4 (de) | Halbleiterbauteil mit einem Nickel/Kobaltsilizidgebiet, das in einem Siliziumgebiet gebildet ist und Verfahren zu seiner Herstellung | |
DE10056866C2 (de) | Verfahren zur Bildung einer Ätzstoppschicht während der Herstellung eines Halbleiterbauteils | |
DE3931127C2 (de) | Verfahren zum Herstellen einer Halbleitereinrichtung | |
DE102011080438B3 (de) | Herstellverfahren für einen N-Kanaltransistor mit einer Metallgateelektrodenstruktur mit großem ε und einem reduzierten Reihenwiderstand durch epitaktisch hergestelltes Halbleitermaterial in den Drain- und Sourcebereichen und N-Kanaltransistor | |
DE102007015504A1 (de) | SOI-Transistor mit Drain- und Sourcegebieten mit reduzierter Länge und einem dazu benachbarten verspannten dielektrischen Material | |
DE4244115A1 (en) | Semiconductor device - comprises silicon@ layer, and foreign atom layer contg. boron ions | |
DE102010028458A1 (de) | Halbleiterbauelement mit Kontaktelementen und Metallsilizidgebieten, die in einer gemeinsamen Prozesssequenz hergestellt sind | |
DE3728849A1 (de) | Mis (metallisolatorhalbleiter)-halbleitervorrichtung und verfahren zur herstellung derselben | |
DE10214065B4 (de) | Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R071 | Expiry of right |