DE102014019523A1 - Kontaktstruktur und Verfahren zur Bildung - Google Patents

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c/o Taiwan Semiconductor Manufa Lin Yu-Hung
c/o Taiwan Semiconductor Manufa Fu Nei-Hui
c/o Taiwan Semiconductor Ma Lin Sheng-Hsuan
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Abstract

Kontaktstrukturen und Verfahren zur Bildung von Kontaktstrukturen werden durch diese Offenbarung vorgeschlagen. Eine Struktur schließt eine dielektrische Lage über einem Substrat, eine Adhäsionslage, ein Silizid, eine Barrierelage und ein leitfähiges Material ein. Die dielektrische Lage weist eine Öffnung zu einer Oberfläche des Substrats auf. Die Adhäsionslage liegt entlang von Seitenwänden der Öffnung vor. Das Silizid liegt auf der Oberfläche des Substrats vor. Die Barrierelage ist auf der Adhäsionslage und dem Silizid, und die Barrierelage grenzt direkt an das Silizid an. Das leitfähige Material liegt auf der Barrierelage in der Öffnung vor.

Description

  • PRIORITÄTSANSPRUCH UND KREUZ-REFERENZ
  • Diese Anmeldung nimmt die Rechte von U.S. Provisional Application Nr. 62/034,424, eingereicht am 7. August 2014 unter dem Titel ”Verfahren zur Bildung von Ti-Salizid mit geringem Widerstand und sich ergebende Struktur”, in Anspruch, wobei diese Anmeldung hiermit durch Bezugnahme vollständig aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie zum Beispiel in Personal Computern, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausstattung, als Beispielen. Halbleitervorrichtungen werden typischerweise durch die sequentielle Auftragung von isolierenden oder dielektrischen Lagen, leitfähigen Lagen und halbleitenden Lagen an Material über ein Halbleitersubstrat, und eine Musterbildung der verschiedenen Materiallagen unter Verwendung von Lithographie, um Schaltkreiskomponenten und -elemente darauf zu bilden, hergestellt.
  • Es ist allgemein für Halbleitervorrichtungen wünschenswert, mit einer hohen Geschwindigkeit zu arbeiten. Weiterhin ist es allgemein wünschenswert, die Größe von Halbleitervorrichtungen zu verringern, um die Dichte der Vorrichtung zu erhöhen und eine erhöhte Funktionalität der elektronischen Anwendungen zu ermöglichen. Diese zwei Merkmale können manchmal gegeneinanderstehen. Einige Merkmale einer Halbleitervorrichtung, wenn in der Größe verringert, können zu einer geringeren Geschwindigkeit führen. Lösungen, die sowohl schnelle Geschwindigkeiten als auch eine reduzierte Größe erreichen, sind wünschenswert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden genauen Beschreibung verstanden, wenn zusammen mit den beigefügten Figuren gelesen. Es wird angemerkt, dass in Übereinstimmung mit der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Dimensionen der verschiedenen Merkmale zur Klarheit der Diskussion arbiträr erhöht oder verringert sein.
  • 1 bis 6 sind Zwischenphasen der Bildung einer Kontaktstruktur in Übereinstimmung mit einigen Ausführungsformen.
  • 7 ist eine Beispielsanwendung der Kontaktstruktur und des Bildungsverfahrens der Kontaktstruktur in Übereinstimmung mit einigen Ausführungsformen.
  • GENAUE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen zur Verfügung, oder Beispiele, zur Implementierung von unterschiedlichen Merkmalen des zur Verfügung gestellten Gegenstands. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und nicht als beschränkend gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der darauf folgenden Beschreibung Ausführungsformen einschließen, in denen die ersten und zweiten Merkmale in direktem Kontakt gebildet werden, und kann auch Ausführungsformen einschließen, in denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet werden, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt vorliegen können. Zusätzlich kann die vorliegende Beschreibung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und bedingt selber keinen Bezug zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Weiterhin können räumlich relative Ausdrücke, wie zum Beispiel „unterhalb”, „unter”, „untere”, „oberhalb”, „obere” und ähnliches, hier zu einer Vereinfachung der Beschreibung des Bezugs von einem Element oder Merkmal zu einem anderen Element(e) oder Merkmal(en) wie in den Figuren dargestellt verwendet werden. Die räumlich relativen Ausdrücke sind als unterschiedliche Ausrichtungen der Vorrichtung während dessen Verwendung oder dem Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassend vorgesehen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die räumlich entsprechenden hier verwendeten beschreibenden Ausdrücke können übereinstimmend ähnlich ausgelegt werden.
  • Eine Kontaktstruktur und Verfahren zur Bildung derselben werden in Übereinstimmung mit verschiedenen Ausführungsformen zur Verfügung gestellt. Zwischenphasen der Bildung einer Kontaktstruktur werden verdeutlicht. Einige Variationen der Ausführungsformen werden diskutiert. Ein Fachmann im Stand der Technik wird leicht andere Modifikationen erkennen, die gemacht werden können, die innerhalb des Umfangs von anderen Ausführungsformen liegen. Obwohl Ausführungsformen des Verfahrens in einer bestimmten Reihenfolge diskutiert werden, können verschiedene andere Ausführungsformen des Verfahrens in jeder logischen Reihenfolge durchgeführt werden und können weniger oder mehr hier beschriebene Schritte einschließen.
  • 1 bis 6 verdeutlichen Zwischenphasen der Bildung einer Kontaktstruktur in Übereinstimmung mit einigen Ausführungsformen. 1 zeigt eine dielektrische Lage 22 über einem Substrat 20 und eine Öffnung 24, gebildet durch die dielektrische Lage 22 zu dem Substrat 20. Das Substrat 20 kann ein Bulk-Halbleitersubstrat, ein Halbleiter-auf-Isolierer-(SOI)Substrat, ein multi-lagiges oder Gradientensubstrat oder ähnliches sein und kann dotiert sein (z. B. mit einem p-Typ oder einem n-Typ Dotanden) oder nicht dotiert sein. Das Substrat 20 kann ein Wafer sein, wie zum Beispiel ein Siliziumwafer. Im Allgemeinen umfasst ein SOI Substrat eine Lage eines Halbleitermaterials, gebildet auf einer Isolatorlage. Die Isolatorlage kann zum Beispiel eine Einbettungsoxid(BOX)-Lage, eine Siliziumoxidlage oder ähnliches sein. Die Isolatorlage wird auf einem Substrat zur Verfügung gestellt, wie zum Beispiel einem Silizium- oder Glas-Substrat. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 20 ein Elementarhalbleitermaterial einschließen, wie zum Beispiel Silizium, Germanium, oder ähnliches; einen Verbundhalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder eine Kombination davon. Zusätzlich kann das Substrat 20 Epitaxieregionen umfassen, die zum Beispiel eine Trägermobilität durch eine Vorrichtung in das Substrat 20 erhöhen können. Zum Beispiel kann eine Source-/Drainregion eines Transistors eine Epitaxieregion einschließen, die aus einem anderen Material als das Material des Substrats 20 besteht. Die Epitaxieregion kann aus irgendeinem der vorstehend für das Substrat 20 aufgelisteten Materialien bestehen. Die Öffnung 24 kann zu einer Epitaxieregion gebildet sein.
  • Die dielektrische Lage 22 kann eine oder mehrere dielektrische Lagen umfassen. Zum Beispiel kann die dielektrische Lage 22 eine Ätzstopplage über dem Substrat 20 und eine dielektrische Zwischenschicht (ILD) über der Ätzstopplage umfassen. Im Allgemeinen stellt die Ätzstopplage einen Mechanismus zur Verfügung, um einen Ätzprozess zu stoppen, wenn die Öffnung 24 gebildet wird. Die Atzstopplage wird aus einem dielektrischen Material gebildet, die eine unterschiedliche Ätzselektivität zu angrenzenden Lagen aufweist, z. B. eine Ätzstopplage zwischen dem darunterliegenden Substrat 20 und der darüber liegenden ILD. In einer Ausführungsform kann die Ätzstopplage aus SiN, SiCN, SiCO, CN, einer Kombination davon oder ähnlichem gebildet sein, durch jedes geeignete Verfahren aufgebracht sein, wie zum Beispiel chemische Gasphasenabscheidung (CVD), Plasma-verstärkte CVD (PECVD), oder ähnlichem. Die ILD wird aus einem dielektrischen Material gebildet, wie zum Beispiel Phosphorsilikatglas (PSG), Borsilikatglass (BSG), Bor-dotiertem Phosphorsilikatglass (BPSG), nicht-dotiertem Silikatglas (USG), oder ähnlichem, und kann durch jedes geeignete Verfahren aufgebracht sein, wie zum Beispiel CVD, PECVD, oder ähnlichem. Die dielektrische Lage 22 kann zusätzliche Lagen umfassen, wie zum Beispiel eine Hartmaskenlage, eine chemisch-mechanisches Polieren (CMP) Stopplage, oder ähnliche, über der ILD.
  • Die Öffnung 24 wird durch die dielektrische Lage 22 unter der Verwendung von, zum Beispiel, eines akzeptablen Photolithographie- und Ätzverfahren gebildet. Die Ätzung kann jedes akzeptable Ätzverfahren sein, wie zum Beispiel reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), oder ähnliches, oder eine Kombination davon. Die Ätzung kann anisotrop sein. Die Ätzung kann eine Öffnung mit im Wesentlichen vertikalen Seitenwänden bilden, obwohl nicht-vertikale Seitenwänden in einigen Ausführungsformen vorgesehen sind.
  • Ein Reinigungsprozess kann durchgeführt werden, um jegliches unerwünschte Oxid zu entfernen, dass sich als ein Ergebnis der natürlichen Oxidation auf der exponierten Oberfläche des Substrats 20 in der Öffnung 24 gebildet haben kann. In einigen Ausführungsformen verwendet der Reinigungsprozess ein HF-basiertes Gas oder ein NF3-basiertes und/oder ein NH3-basiertes Gas. In anderen Ausführungsformen wird ein Hochtemperatur-Backen durchgeführt. Das Hochtemperatur-Backen kann mit oder ohne Anwesenheit von HCl-Gas durchgeführt werden. Die Backtemperatur kann in einem Bereich zwischen ungefähr 700°C und ungefähr 900°C liegen. Der Druck beim Backen kann in einem Bereich zwischen ungefähr 10 Torr und ungefähr 200 Torr liegen. Die Backdauer kann in einem Bereich zwischen ungefähr 30 Sekunden und ungefähr 4 Minuten liegen, zum Beispiel.
  • In 2 wird eine Adhäsionslage 26 entlang Oberflächen der Öffnung 24 gebildet. In einigen Ausführungsformen ist die Adhäsionslage 26 eine Metalllage, wie zum Beispiel bestehend aus Titan, Nickel, Wolfram, Kobalt, einer Metalllegierung, oder ähnlichem. Die Adhäsionslage 26 kann unter der Verwendung eines akzeptablen Auftragungsverfahrens gebildet werden, wie zum Beispiel physikalischer Gasphasenabscheidung (PVD), CVD, Atomlagenabscheidung (ALD), oder ähnlichem. In der dargestellten Ausführungsform ist die Adhäsionslage 26 Titan, aufgetragen mittels PVD. Ein erster Teil 26 1 der Adhäsionslage 26 wird auf einer Oberfläche des Substrats 20 gebildet, und zweite Teile 26 2 der Adhäsionslage 26 werden auf den Seitenwänden der Öffnung 24 gebildet. Als ein Ergebnis der PVD-Auftragung kann eine Dicke des ersten Teils 26 1 (z. B. in einer Richtung normal zur Oberfläche des Substrats 20) größer sein als eine Dicke der zweiten Teile 26 2 (z. B. in einer Richtung normal zur jeweiligen Oberfläche einer Seitenwand der dielektrischen Lage 22). Zum Beispiel, ist in einigen Ausführungsformen die Dicke des ersten Teils 26 1 von ungefähr 50 Å bis ungefähr 300 Å, und die Dicke der zweite Teile 26 2 ist von ungefähr 5 Å bis ungefähr 50 Å.
  • In 3 wird eine Barrierelage 28 auf der Adhäsionslage 26 gebildet. In einigen Ausführungsformen ist die Barrierelage 28 eine Metallnitridlage, wie zum Beispiel umfassend Titannitrid, Tantalnitrid, eine Kombination davon, oder ähnliches. Die Barrierelage 28 kann unter der Verwendung eines akzeptablen Auftragungsverfahrens gebildet werden, wie zum Beispiel CVD, ALD, oder ähnlichem. In der dargestellten Ausführungsform ist die Barrierelage 28 Titannitrid, aufgetragen mittels CVD. Die Barrierelage 28 kann konform mit einer im Wesentlichen gleichmäßigen Dicke aufgetragen werden, obwohl Ausführungsformen einige Variation in der Dicke vorsehen. Zum Beispiel ist in einigen Ausführungsformen die Dicke der Barrierelage 28 auf dem ersten Teil 26 1 von ungefähr 15 Å bis ungefähr 50 Å, und die Dicke der Barrierelage 28 auf den zweiten Teilen 26 2 ist von ungefähr 5 Å bis ungefähr 40 Å. Es sollte angemerkt werden, dass, obwohl die Adhäsionslage 26 und die Barrierelage 28 als solche diskutiert werden, jede einzeln unabhängig oder miteinander als eine Adhäsionslage und/oder eine Barrierelage funktionieren können.
  • In 4 wird eine Silizidregion 30 auf dem Substrat 20 gebildet. Die Silizidregion 30 schließt ein reagiertes Material, gebildet aus einer Reaktion zwischen dem ersten Teil 26 1 der Adhäsionslage 26 und einem Material des Substrats 20, ein. Die Silizidregion 30 kann unter der Verwendung eines Temperprozesses gebildet werden. In einigen Ausführungsformen kann ein Temperprozess ein Platzieren der Struktur von 3 in eine Umgebung bei einer Temperatur von ungefähr 400°C bis ungefähr 900°C für eine Dauer von ungefähr 20 Sekunden bis ungefähr 180 Sekunden einschließen. In einigen Ausführungsformen ist eine Dicke der Silizidregion 30 von ungefähr 40 Å bis ungefähr 250 Å. In einigen Ausführungsformen verursacht der Temperprozess eine Reaktion zwischen dem Substrat 20 und dem ersten Teil 26 1 der Adhäsionslage 26 so dass einiges oder die Gesamtheit des ersten Teils 26 1 durch die Reaktion verbraucht wird. Daher kann in einigen Ausführungsformen der untere Teil der Barrierelage 28 direkt an die Silizidregion 30 angrenzen, und in einigen Ausführungsformen wird keine Adhäsionslage 26 zwischen dem unteren Teil der Barrierelage 28 und der Silizidregion 30 angeordnet. Die Silizidregion 30 kann ein Material der Adhäsionslage 26 und ein Material des Substrats 20 umfassen. Zum Beispiel, unter der Annahme, dass die Adhäsionslage 26 Titan ist und das Substrat 20, das an die Adhäsionslage 26 angrenzt (z. B. vor der Reaktion) Silizium ist, kann die Silizidregion 30 TiSi sein. Weiter ist ein Material, z. B. Metall, der Adhäsionslage 26 auf den Seitenwänden der Öffnung 24 dasselbe Material, z. B. Metall, wie in der Silizidregion 30.
  • In 5 wird ein leitfähiges Material 32 in der Öffnung 24 gebildet. Das leitfähige Material 32 kann ein Metall sein, wie zum Beispiel Wolfram, Kupfer, Aluminium, Nickel, Gold, Silber, eine Metalllegierung oder ähnliches. Das leitfähige Material 32 kann unter der Verwendung eines akzeptablen Auftragungsprozesses gebildet werden, wie zum Beispiel CVD, PVD oder ähnlichem. In der dargestellten Ausführungsform ist das leitfähige Material 32 Wolfram, aufgetragen durch CVD. Wie dargestellt, füllt das leitfähige Material 32 den verbleibenden Teil der Öffnung 24 und wird über der dielektrischen Lage 22 gebildet.
  • In 6 wird ein Planarisierungsverfahren, wie zum Beispiel ein CMP, durchgeführt, um überschüssige Teile des leitfähigen Materials 32, der Barrierelage 28 und Adhäsionslage 26 zu entfernen. Das Planarisierungsverfahren bildet einen Kontakt 34 in der Öffnung 24 mit den oberen Oberflächen der dielektrischen Lage 22, Adhäsionslage 26, Barrierelage 28 und dem Kontakt 34, die co-planar sind.
  • 7 verdeutlicht eine Beispielsanwendung der Kontaktstruktur und des Verfahrens der Bildung der Kontaktstruktur wie diskutiert in 1 bis 6. 7 verdeutlicht eine Schaltkreiskomponente, wie zum Beispiel ein Feldeffekttransistor (FET), zu dem ein Kontakt gebildet wird. Die Schaltkreiskomponente kann ein p-Typ FET (pFET) oder ein n-Typ FET (nFET) sein. In dem verdeutlichten Beispiel ist die Schaltkreiskomponente ein planarer FET, obwohl andere Ausführungsformen einen dreidimensionalen fin FET (finFET) vorsehen. Andere Schaltkreiskomponenten sind durch verschiedene andere Ausführungsformen vorgesehen.
  • Die Schaltkreiskomponente in 7 schließt ein Substrat 20, Isolierregionen 50, Gate-Dielektrikum 52, Gateelektrode 54, Gate-Spacers 56, Source/Drain Epitaxieregionen 58, Ätzstopplage 60, ILD 62, Silizidregion 30, Adhäsionslage 26, Barrierelage 28, Kontakt 34, Ätzstopplage 64, Inter-Metalldielektrikum (IMD) 66, Lücke 68 und Leitung 70 ein. Die Schaltkreiskomponente kann wie im Folgenden beschrieben gebildet werden.
  • Ein Substrat 20 wird zur Verfügung gestellt. Das Substrat 20 kann jedes Substrat sein, wie zum Beispiel vorher unter Bezug auf 1 diskutiert. Isolierende Regionen 50 werden dann in dem Substrat 20 gebildet. Die isolierenden Regionen 50 können durch Ätzen von Vertiefungen und/oder Rinnen in das Substrat 20 und Füllen der Vertiefungen oder Rinnen mit einem isolierenden Material gebildet werden. Das Ätzen kann jedes akzeptable Ätzverfahren sein, wie zum Beispiel ein RIE, NBE, ähnliches, oder eine Kombination davon. Die Ätzung kann anisotrop sein. Das Isoliermaterial kann ein Oxid sein, wie zum Beispiel Siliziumoxid, ein Nitrid, ähnliches, oder eine Kombination davon, und kann durch eine Hochdichteplasmachemische Gasphasenabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z. B., eine CVD-basierte Materialablagerung in einem entfernten Plasmasystem und Nachhärtung, um es in ein anderes Material umzuwandeln, wie zum Beispiel ein Oxid), ähnliches, oder eine Kombination davon, gebildet werden. Andere isolierende Materialien, gebildet durch jedes akzeptable Verfahren, können verwendet werden. Ein Planarisierungsverfahren, wie zum Beispiel ein CMP, kann jedes überschüssige Isoliermaterial entfernen und obere Oberflächen der isolierenden Regionen 50 und die obere Oberfläche des Substrats 20 bilden, die co-planar sind. Die isolierenden Regionen 50 können aktive Bereiche in dem Substrat 20 definieren, wo eine Schaltkreiskomponente gebildet werden wird. Eine Wanne kann in dem aktiven Bereich gebildet werden. Zum Beispiel können Dotierstoffe bis zu einer Konzentration von gleich oder weniger als 1018 cm–3 implantiert werden, wie zum Beispiel zwischen ungefähr 1017 cm–3 und ungefähr 1018 cm–3, um die Wanne zu bilden. P-Typ Verunreinigungen, z. B. für eine Wanne einer n-Typ Schaltkreiskomponente schließen Bor, BF2 oder ähnliches ein und n-Typ Verunreinigungen, z. B. für eine Wanne einer p-Typ Schaltkreiskomponente schließen Phosphor, Arsen oder ähnliches ein. Ein Tempern kann verwendet werde, um die implantierten Verunreinigungen zu aktivieren.
  • Anschließend werden das Gate-Dielektrikum 52 und die Gate-Elektrode 54 auf dem Substrat 20 gebildet. Eine Lage an Gate-Dielektrikum-Material wird auf dem Substrat 20 aufgetragen. In einigen Ausführungsformen umfasst das Gate-Dielektrikum-Material Siliziumoxid, Siliziumnitrid, ein hoch-k dielektrisches Material, Multilagen davon oder ähnliches. Ein hoch-k dielektrisches Material kann einen k-Wert von größer als ungefähr 7,0 aufweisen und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon einschließen. Die Bildungsverfahren der Lage an Gate-Dielektrikum Material kann CVD, Molekularstrahlabscheidung (MBD), ALD, PECVD oder ähnliches einschließen. Eine Lage an Gate-Elektrodenmaterial wird auf der Lage des Gate-Dielektrikum-Materials aufgetragen. Das Gate-Elektrodenmaterial kann Polysilizium, dotiert oder un-dotiert; ein Metall-enthaltendes Material, wie zum Beispiel TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon, oder multi-Lagen davon; oder jedes andere geeignete Material sein. Die Bildungsverfahren der Lage an Gate-Elektrodenmaterial kann CVD, ALD, PECVD oder ähnliches einschließen. Eine Maskenlage kann auf der Lage an Gate-Elektrodenmaterial gebildet werden. Die Maskenlage kann Siliziumnitrid, Siliziumcarboxynitrid, CN oder ähnliches umfassen und kann durch CVD, PECVD oder ähnliches aufgetragen werden. Die Maskenlage, das Gate-Elektrodenmaterial und das Gate-Dielektrikum-Material können dann unter der Verwendung eines akzeptablen Photolithographie- und Ätzverfahren(s) einer Musterbildung unterzogen werden, um eine Maske (nicht dargestellt), die Gate-Elektrode 54 und das Gate-Dielektrikum 52 zu bilden. Die Ätzung kann jedes akzeptable Ätzverfahren sein, wie zum Beispiel ein RIE, NBE, ähnliches, oder eine Kombination davon. Die Ätzung kann anisotrop sein.
  • Dann können Implantate für leicht dotierte Source/Drain (LDD) Regionen (nicht dargestellt) durchgeführt werden. Die gemusterte Maske, die Gate-Elektrode 54 und/oder das Gate-Dielektrikum 52 können als eine selbst-angeordnete Maske für die Implantation dienen, um die leicht dotierten Source/Drainregionen in dem Substrat 20 zu bilden. P-Typ Verunreinigungen, z. B. für eine p-Typ Schaltkreiskomponente, schließen Bor, BF2 oder ähnliches ein, und n-Typ Verunreinigungen, z. B. für eine n-Typ Schaltkreiskomponente, schließen Phosphor, Arsen oder ähnliches ein. Die leicht dotierten Source/Drainregionen können eine Konzentration an Verunreinigungen von ungefähr 1015 cm–3 bis ungefähr 1016 cm–3 aufweisen. Ein Tempern kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren.
  • Gate-Spacer 56 werden dann entlang des Gate-Dielektrikums 52 und der Gate-Elektrode 54 gebildet. Eine Lage an Spacermaterial wird auf dem Substrat 20 geeignet aufgetragen. Das Spacermaterial kann Siliziumnitrid, SiCN, eine Kombination davon oder ähnliches sein und kann durch CVD, PECVD oder ähnliches aufgetragen sein. Eine anisotrope Ätzung wird durchgeführt, um die Muster der Gate-Spacer 56 zu bilden. Die anisotrope Ätzung kann horizontale Teile der Lage des Spacermaterials entfernen, so dass Teile der Lage des Spacermaterials auf Seitenwänden der Gate-Elektrode 54 und dem Gate-Dielektrikum 52 als die Gate-Spacer 56 verbleiben. Die Ätzung kann jedes akzeptable Ätzverfahren sein, wie zum Beispiel ein RIE, NBE, ähnliches, oder eine Kombination davon.
  • Dann werden Source/Drain Epitaxieregionen 58 gebildet. Aussparungen können in dem Substrat 20 gebildet werden. Die Bildung der Aussparungen kann eine Ätzung umfassen, die für ein Material des Substrats 20 selektiv ist, wo, zum Beispiel, die Gate-Spacer 56, die Maske der Gate-Elektrode 54 und die isolierenden Regionen 50 im allgemeinen nicht geätzt werden. Daher können die Aussparungen in dem aktiven Bereich des Substrats definiert werden, die nicht durch die Gate-Spacer 56 und das Gate-Dielektrikum 52 abgedeckt werden und außerhalb der isolierenden Regionen 50. Das Ätzverfahren kann jedes geeignete Ätzverfahren sein, wie zum Beispiel trocken oder nass, und isotrop oder anisotrop. Die Source/Drain Epitaxieregionen 58 werden epitaktisch in den Aussparungen gezüchtet, wie zum Beispiel durch Metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphaseepitaxie (LPE), Gasphaseepitaxie (VPE), selektives epitaktisches Wachstum (SEG), ähnlichem, oder einer Kombination davon. Die Source/Drain Epitaxieregionen 58 können jedes akzeptable Material umfassen. Beispielmaterial, das für eine n-Typ Schaltkreiskomponente geeignet sein kann, schließt Silizium, SiC, SiCP, SiP oder ähnliches ein. Beispielmaterial, das für eine p-Typ Schaltkreiskomponente geeignet sein kann, schließt SiGe, SiGeB oder ähnliches ein. Die Source/Drain Epitaxieregionen 58 können Oberflächen aufweisen, die von der oberen Oberfläche des Substrats 20 erhoben sind und können Facetten aufweisen.
  • Die Source/Drain Epitaxieregionen 58 können mit Dotanden implantiert werden, um Source/Drainregionen zu bilden, ähnlich zu dem vorher für die Bildung von leicht dotierten Source/Drainregionen diskutierten Verfahren, gefolgt von einem Tempern. P-Typ Verunreinigungen, z. B. für eine p-Typ Schaltkreiskomponente, schließen Bor, BF2 oder ähnliches, und n-Typ Verunreinigungen, z. B. für eine n-Typ Schaltkreiskomponente, schließen Phosphor, Arsen oder ähnliches ein. Die Source/Drain Regionen können eine Konzentration an Verunreinigungen von zwischen ungefähr 1019 cm–3 und ungefähr 1021 cm–3 aufweisen. In anderen Ausführungsformen können die Source/Drain Epitaxieregionen 58 während des Wachstuns in situ dotiert werden oder durch in situ Dotierung in Kombination mit zu implantierenden Dotierstoffen dotiert werden.
  • Die Maske über der Gate-Elektrode 54, falls vorhanden, und obere Teile der Gate-Spacer 56 können anschließend entfernt werden, wie zum Beispiel durch eine anisotrope Ätzung. Die Ätzung kann jedes akzeptable Ätzverfahren sein, wie zum Beispiel ein RIE, NBE, ähnliches oder eine Kombination davon. Nach der Ätzung können die Gate-Spacer 56, die Gate-Elektrode 54 und das Gate-Dielektrikum 52 wie in 7 verdeutlicht gebildet werden.
  • Die Ätzstopplage 60 wird geeignet über dem Substrat 20, isolierenden Regionen, Source/Drain Epitaxieregionen 58, Gate-Spacern 56 und der Gate-Elektrode 54 gebildet. In einer Ausführungsform kann die Ätzstopplage Lage 60 aus SiN, SiCN, SiCO, CN, einer Kombination davon, oder ähnlichem gebildet werden, aufgetragen durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder ähnliches. Die ILD 62 wird auf der Ätzstopplage 60 gebildet. Die ILD 62 kann durch ein dielektrisches Material, wie zum Beispiel PSG, BSG, BPSG, USG oder ähnliches gebildet werden, und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder ähnliches aufgetragen werden. Die ILD 62 kann planarisiert werden, wie zum Beispiel durch CMP, um eine planare obere Oberfläche aufzuweisen.
  • Dann werden Kontaktstrukturen, jede umfassend Adhäsionslage 26, Barrierelage 28, Silizidregion 30 und Kontakt 34 durch die ILD 62 und Ätzstopplage 60 zu einer jeweiligen Source/Drain Epitaxieregion 58 gebildet. In anderen Ausführungsformen, wo die Source/Drain Epitaxieregionen 58 nicht gebildet werden, werden die Kontaktstrukturen zu dem Substrat 20 gebildet. Die Kontaktstrukturen können wie vorher in Bezug auf 1 bis 6 diskutiert gebildet werden.
  • Die Ätzstopplage 64 wird auf der ILD 62 und den Kontaktstrukturen gebildet. In einer Ausführungsform kann die Ätzstopplage 64 aus SiN, SiCN, SiCO, CN, einer Kombination davon, oder ähnlichem gebildet werden, aufgetragen durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder ähnliches. Das IMD 66 wird auf der Ätzstopplage 64 gebildet. Das IMD 66 kann aus einem dielektrischen Material wie zum Beispiel PSG, BSG, BPSG, USG, oder ähnliches gebildet werden, und kann durch jedes geeignete Verfahren aufgetragen werden, wie zum Beispiel CVD, PECVD, oder ähnliches.
  • Verbundstrukturen, z. B. umfassend eine Leitung 70 und eine Lücke 68, werden in dem IMD 66 gebildet. Die Verbundstrukturen können unter der Verwendung von geeigneten Photolithographietechniken gebildet werden. Im Allgemeinen wird ein Photolithographie- und Ätzverfahren durchgeführt, um einen Teil des IMD 66 zu entfernen, der den Verbundstrukturen entspricht, um Aussparungen und/oder Öffnungen in dem IMD 66 zu definieren. Nach dem Ätzverfahren können die Aussparungen und/oder Öffnungen mit einem leitfähigen Material wie zum Beispiel einer oder mehrerer Lagen an Metallen, Elementarmetallen, Überleitungsmetallen, oder ähnlichem gefüllt werden. In einigen Ausführungsformen ist das leitfähige Material, das verwendet wird um die Aussparungen und/oder Öffnungen zu füllen Kupfer, aufgetragen durch elektrochemische Galvanisierung (ECP). Andere leitfähige Materialien und Verfahren können verwendet werden.
  • Es sollte angemerkt werden, dass die Verbundstrukturen eine Barriere-/Adhäsionslage umfassen können, gebildet aus einer oder mehreren Lagen an leitfähigen Materialien, wie zum Beispiel Titan, Titannitrid, Tantal, Tantalnitrid oder ähnliches. In einer Ausführungsform kann die Adhäsions-/Barrierelage eine dünne Lage an Tantalnitrid, gefolgt von einer dünnen Lage an Tantal, umfassen. Die Tantalnitrid- und Tantallagen können zum Beispiel durch CVD, PVD oder ähnliches gebildet werden. Ein Planarisierungsverfahren, wie zum Beispiel CMP, kann durchgeführt werden, um das überschüssige Barrierelagenmaterial und/oder leitfähige Material zu entfernen. Die gebildeten Verbundstrukturen werden daher an die Kontaktstrukturen gekoppelt. Zusätzliche IMD und Verbundstrukturen können gebildet werden.
  • Obwohl die Schaltkreiskomponente in 7 als durch was als ein Gate-zuerst Verfahren bezeichnet werden kann gebildet diskutiert wird, wird ein Fachmann leicht Modifikationen verstehen, so dass hier offenbarte Aspekte auf ein Gate-zuletzt oder Ersatz-Gateverfahren angewendet werden können. Ausführungsformen sehen Anwendungen auf solche Verfahren vor.
  • Ausführungsformen können Vorteile erzielen. Zuerst kann ein Verfahren zur Bildung einer Kontaktstruktur mit einer Silizidregion vereinfacht werden, da ein Schritt von Entfernen von nicht reagiertem Metall, das für die Silizidation verwendet wurde, ausgelassen werden kann. Weiter kann die Dicke einer Silizidregion leichter kontrolliert werden, da eine Menge des Metalls die Dicke der Silizidregion bestimmen kann, anders als eine Temperatur oder Dauer eines Temperns. Zusätzlich wird keine Adhäsionslage zwischen der Barrierelage und der Silizidregion angeordnet, so dass der Widerstand verringert werden kann. Durch Reduzieren des Widerstands kann eine Widerstands-Kapazitäts-(RC)Zeitkonstante verringert werden, was zu einem schnelleren Betrieb der Vorrichtung führen kann, auch bei verringerten Größen. Andere Vorteile können erreicht werden.
  • In Übereinstimmung mit einer Ausführungsform umfasst eine Struktur eine dielektrische Lage über einem Substrat, eine Adhäsionslage, ein Silizid, eine Barrierelage und ein leitfähiges Material. Die dielektrische Lage weist eine Öffnung zu einer Oberfläche des Substrats auf. Die Adhäsionslage liegt entlang von Seitenwänden der Öffnung vor. Das Silizid ist auf der Oberfläche des Substrats. Die Barrierelage liegt auf der Adhäsionslage und dem Silizid vor, und die Barrierelage grenzt direkt an das Silizid an. Das leitfähige Material ist auf der Barrierelage in der Öffnung.
  • In Übereinstimmung mit einer anderen Ausführungsform umfasst eine Struktur eine dielektrische Lage über einem Substrat, eine Titanlage, ein Titan-enthaltendes Silizid, eine Titannitridlage und ein leitfähiges Material. Eine Öffnung liegt durch die dielektrische Lage zu dem Substrat vor. Die Titanlage liegt auf dielektrischen Seitenwänden der Öffnung vor. Das Titan-enthaltende Silizid liegt auf dem Substrat vor. Die Titannitridlage liegt auf der Titanlage und auf dem Titan-enthaltenden Silizid vor, und kein Teil der Titanlage wird zwischen mindestens einem Teil der Titannitridlage und mindestens einem Teil des Titan-enthaltenden Silizids angeordnet. Das leitfähige Material ist auf der Titannitridlage in der Öffnung.
  • In Übereinstimmung mit einer weiteren Ausführungsform umfasst ein Verfahren das Bilden einer Öffnung durch eine dielektrische Lage zu einem Substrat, wobei eine untere Oberfläche der Öffnung eine Oberfläche eines Halbleitermaterials ist; Bilden einer Adhäsionslage entlang von Seitenwänden der Öffnung und auf der Oberfläche des Halbleitermaterials; Bilden einer Barrierelage auf der Adhäsionslage; nach Bilden der Barrierelage, Reagieren der Adhäsionslage mit dem Halbleitermaterial, um ein Silizid zu bilden; und Bilden eines leitfähigen Materials auf der Adhäsionslage in der Öffnung.
  • Das Voranstehende beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass er die vorliegende Offenbarung leicht als eine Basis zum Aufbau oder der Modifikation anderer Verfahren und Strukturen zur Durchführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Konzept und dem Bereich der vorliegenden Offenbarung abweichen, und dass er hier verschiedene Änderungen, Substitutionen und Alterationen vornehmen kann, ohne sich vom Konzept und dem Bereich der vorliegenden Offenbarung zu entfernen.

Claims (20)

  1. Struktur, umfassend: eine dielektrische Schicht über einem Substrat, wobei die dielektrische Schicht eine Öffnung zu einer Oberfläche des Substrats aufweist; eine Adhäsionsschicht entlang von Seitenwänden der Öffnung; ein Silizid auf der Oberfläche des Substrats; eine Barriereschicht auf der Adhäsionsschicht und dem Silizid, wobei die Barriereschicht direkt an das Silizid angrenzt; und ein leitfähiges Material auf der Barriereschicht in der Öffnung.
  2. Struktur nach Anspruch 1, wobei die Adhäsionsschicht Titan ist, die Barriereschicht Titannitrid ist, und das Silizid Titan umfasst.
  3. Struktur nach Anspruch 1, wobei eine Dicke der Adhäsionsschicht zwischen 5 Å und 50 Å ist.
  4. Struktur nach Anspruch 1, wobei eine Dicke des Silizids zwischen 40 Å und 250 Å ist.
  5. Struktur nach Anspruch 1, wobei eine Dicke der Barriereschicht zwischen 5 Å und 50 Å ist.
  6. Struktur nach Anspruch 1, wobei das leitfähige Material Wolfram ist.
  7. Struktur umfassend: eine dielektrische Schicht über einem Substrat, wobei Öffnung durch die dielektrische Schicht zu dem Substrat vorhanden ist; eine Titanschicht an dielektrischen Seitenwänden der Öffnung; ein Titan-enthaltendes Silizid auf dem Substrat; eine Titannitridschicht auf der Titanschicht und auf dem Titan-enthaltenden Silizid, wobei kein Teil der Titanschicht zwischen mindestens einem Teil der Titannitridschicht und mindestens einem Teil des Titan-enthaltenden Silizids angeordnet ist; und ein leitfähiges Material auf der Titannitridschicht in der Öffnung.
  8. Struktur nach Anspruch 7, wobei eine Dicke der Titanschicht zwischen 5 A und 50 Å ist.
  9. Struktur nach Anspruch 7, wobei eine Dicke des Titan-enthaltenden Silizids zwischen 40 Å und 250 Å ist.
  10. Struktur nach Anspruch 7, wobei eine Dicke der Titannitridschicht zwischen 5 Å und 50 Å ist.
  11. Struktur nach Anspruch 7, wobei das leitfähige Material Wolfram ist.
  12. Struktur nach Anspruch 7, wobei die Titannitridschicht direkt an das Titan-enthaltende Silizid angrenzt.
  13. Verfahren umfassend: Bilden einer Öffnung durch eine dielektrische Schicht zu einem Substrat, wobei eine Bodenoberfläche der Öffnung eine Oberfläche eines Halbleitermaterials ist; Bilden einer Adhäsionsschicht entlang von Seitenwänden der Öffnung und auf der Oberfläche des Halbleitermaterials; Bilden einer Barriereschicht auf der Adhäsionsschicht; nach dem Bilden der Barriereschicht, Reagieren der Adhäsionsschicht mit dem Halbleitermaterial um ein Silizid zu bilden; und Bilden eines leitfähigen Materials auf der Adhäsionsschicht in der Öffnung.
  14. Verfahren nach Anspruch 13, wobei das Reagieren ein Tempern umfasst.
  15. Verfahren nach Anspruch 13, wobei nach dem Reagieren die Barriereschicht direkt an das Silizid angrenzt.
  16. Verfahren nach Anspruch 13, wobei eine Dicke der auf der Oberfläche des Halbleitermaterials gebildeten Adhäsionsschicht zwischen 50 Å und 300 Å ist.
  17. Verfahren nach Anspruch 13, wobei eine Dicke des Silizids zwischen 40 Å und 250 Å ist.
  18. Verfahren nach Anspruch 13, wobei eine Dicke der Barriereschicht zwischen 5 Å und 50 Å ist.
  19. Verfahren nach Anspruch 13, wobei das leitfähige Material Wolfram ist.
  20. Verfahren nach Anspruch 13, wobei die Adhäsionsschicht Titan ist, die Barriereschicht Titannitrid ist und das Silizid Titan umfasst.
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