DE102013111020A1 - Halbleitervorrichtung und Herstellungsverfahren davon - Google Patents

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Abstract

Eine Halbleitervorrichtung weist in entsprechenden Regionen auf einem Substrat ausgebildete Gate-All-Around-Vorrichtungen auf. Die Gate-All-Around-Vorrichtungen weisen Nanodrähte bei unterschiedlichen Niveaus auf. Die Schwellenspannung einer Gate-All-Around-Vorrichtung in der ersten Region basiert auf einer Dicke einer aktiven Schicht in einer angrenzenden zweiten Region. Die aktive Schicht in der zweiten Region kann im Wesentlichen bei einem gleichen Niveau wie der Nanodraht in der ersten Region sein. Somit kann der Nanodraht in der ersten Region eine Dicke basierend auf der Dicke der aktiven Schicht in der zweiten Region aufweisen oder die Dicke kann unterschiedlich sein. Wenn mehr als eine aktive Schicht enthalten ist, können Nanodrähte in unterschiedlichen Regionen bei unterschiedlichen Höhen angeordnet sein und/oder können unterschiedliche Dicken aufweisen.

Description

  • Querverweis auf verwandte Anmeldungen
  • Die am 10. Oktober 2012 eingereichte koreanische Patentanmeldung Nr. 10-2012-0112510 mit dem Titel „Halbleitervorrichtung und Herstellungsverfahren davon” wird in ihrer Gesamtheit durch Bezugnahme hierin mit offenbart.
  • Hintergrund
  • 1. Technisches Gebiet
  • Eine oder mehrere hier beschriebene Ausführungsformen betreffen eine Halbleitervorrichtung.
  • 2. Beschreibung des Standes der Technik
  • Es wurden Versuche durchgeführt, um die Dichte einer Halbleitervorrichtung mit Skaliertechniken zu erhöhen. Eine Skaliertechnik enthält Ausbilden einer Gate-All-Around-Struktur in der ein Gate ausgebildet ist, um einen Nanodraht auf einem Substrat zu umgeben. Da Gate-All-Around-Strukturen einen dreidimensionalen Kanal verwenden, kann das Skalieren auf einfache Art und Weise ausgeführt werden und eine Stromsteuerung kann ohne Zunahme der Länge des Gates verbessert werden. Ferner kann ein Kurzkanaleffekt bzw. Short-Channel-Effekt (SCE), in dem ein Potential einer Kanalregion durch eine Drainspannung beeinträchtigt wird, wirksam unterdrückt werden.
  • Kurzfassung der Erfindung
  • Ausführungsformen werden auf eine Halbleitervorrichtung mit unterschiedlichen Schwellspannungen, reduzierter Parasitärkapazität und/oder Spannungsstrukturen und auf ein Verfahren zum Herstellen dergleichen gerichtet.
  • Gemäß einer Ausführungsform enthält eine Halbleitervorrichtung ein Substrat, das eine erste Region und eine zweite Region enthält, die voneinander getrennt sind, eine Struktur auf dem Substrat, wobei die Struktur wenigstens eine Opferschicht und wenigstens eine aktive Schicht enthält, eine erste Gate-All-Around-Vorrichtung, die einen ersten Nanodraht in der ersten Region enthält, und eine zweite Gate-All-Around-Vorrichtung, die einen zweiten Nanodraht in der zweiten Region enthält. Der erste Nanodraht kann im Wesentlichen auf einem gleichen Niveau wie eine aktive Schicht in der zweiten Region sein, und der zweite Nanodraht kann auf einem Niveau sein, das unterschiedlich zu dem Niveau des ersten Nanodrahts ist. Eine Schwellspannung der ersten Gate-All-Around-Vorrichtung kann auf einer Dicke der aktiven Schicht der zweiten Region basieren. Zudem kann die erste Schwellspannung der ersten Gate-All-Around-Vorrichtung unterschiedlich zu einer zweiten Schwellspannung der zweiten Gate-All-Around-Vorrichtung sein und der zweite Nanodraht kann auf der aktiven Schicht in der zweiten Region sein.
  • Zudem kann der erste Nanodraht auf der aktiven Schicht in der ersten Region sein, der zweite Nanodraht kann auf der aktiven Schicht der zweiten Region sein und die aktive Schicht in der zweiten Region kann höher als die aktive Schicht in der ersten Region sein.
  • Die zweite Region kann keinen Nanodraht auf einem Niveau einer aktiven Schicht in der ersten Region enthalten.
  • Außerdem kann eine Dicke der aktiven Schicht in der ersten Region unterschiedlich zu einer Dicke der aktiven Schicht in der zweiten Region sein. Eine Dicke des ersten Nanodrahts kann im Wesentlichen gleich zu einer Dicke der aktiven Schicht in der zweiten Region sein und/oder eine Dicke des ersten Nanodrahts ist unterschiedlich zu einer Dicke des zweiten Nanodrahts.
  • Zudem sind das erste Gate der ersten Gate-All-Around-Vorrichtung und ein zweites Gate der zweiten Gate-All-Around-Vorrichtung voneinander getrennt. Source-/Drain-Bereiche der ersten Gate-All-Around-Vorrichtung können Source-/Drain-Bereiche erhöhen oder einbetten. Die aktive Schicht kann S1 enthalten und die Opferschicht enthält SiGe.
  • Zudem kann das Substrat eine dritte Region enthalten, wobei eine dritte Gate-All-Around-Vorrichtung, die einen Nanodraht enthält, in der dritten Region sein kann, und der dritte Nanodraht kann auf einer aktiven Schicht in der dritten Region sein, die bei einem unterschiedlichen Niveau zu der aktiven Schicht in der zweiten Region ist. Aktive Schichten in den ersten, zweiten und dritten aktiven Regionen können unterschiedliche Breiten aufweisen und können auf dem Substrat gestapelt sein. Wenigstens eine aktive Schicht in einer von der ersten, zweiten oder dritten Regionen kann nicht in einer anderen der ersten, zweiten oder dritten Regionen enthalten sein.
  • Zudem kann die zweite Region einen anderen Nanodraht, der den zweiten Nanodraht enthält, aufweisen und ein Gate der zweiten Gate-All-Around-Vorrichtung kann ein gleiches Signal an den zweiten Nanodraht und an den anderen Nanodraht in der zweiten Region anlegen. Außerdem kann eine Spannungsschicht an der ersten Gate-All-Around-Vorrichtung enthalten sein.
  • Gemäß einer weiteren Ausführungsform enthält eine Halbleitervorrichtung eine Struktur mit einer ersten Opferschicht, einer aktiven Schicht, einer zweiten Opferschicht und einer zweiten aktiven Schicht, die der Reihe nach auf einem Substrat ausgebildet sind. Eine erste Breite der ersten aktiven Schicht kann größer als eine zweite Breite der zweiten aktiven Schicht sein, so dass die erste aktive Schicht in der Richtung einer Seite relativ zu der zweiten aktiven Schicht hervorsteht. Eine erste Gate-All-Around-Vorrichtung kann auf dem hervorstehenden Teil der ersten aktiven Schicht sein und kann einen ersten Nanodraht enthalten. Eine Dicke des ersten Nanodrahts kann im Wesentlichen gleich zu einer Dicke der zweiten aktiven Schicht sein.
  • Zudem kann eine zweite Gate-All-Around-Vorrichtung auf der zweiten aktiven Schicht positioniert sein und kann einen zweiten Nanodraht enthalten. Eine erste Schwellspannung der ersten Gate-All-Around-Vorrichtung kann unterschiedlich zu einer zweiten Schwellspannung der zweiten Gate-All-Around-Vorrichtung sein. Eine erste Dicke des ersten Nanodrahts kann unterschiedlich zu einer zweiten Dicke des zweiten Nanodrahts sein.
  • Ferner ist ein erstes Gate der ersten Gate-All-Around-Vorrichtung von einem zweiten Gate der Gate-All-Around-Vorrichtung getrennt. Die aktive Schicht kann Si enthalten und die Opferschicht enthält SiGe. Zudem können Source-/Drain-Bereiche der ersten Gate-All-Around-Vorrichtung erhöhte Source-/Drain-Bereiche sein.
  • Gemäß einer anderen Ausführungsform enthält eine Halbleitervorrichtung eine Struktur auf einem Substrat, wobei die Struktur eine Mehrzahl von Opferschichten und eine Mehrzahl von aktiven Schichten, die abwechselnd auf der anderen gestapelt sind, enthalten, wobei Opferschichten unterschiedliche Breiten aufweisen und die aktiven Schichten weisen unterschiedliche Breiten auf, um mehrere gestufte Schichten auf dem Substrat auszubilden; und eine Mehrzahl von Gate-All-Around-Vorrichtungen auf dem Substrat, wobei die Mehrzahl von Gate-All-Around-Vorrichtungen auf entsprechenden der mehreren gestuften Schichten angeordnet ist. Die Mehrzahl der Gate-All-Around-Vorrichtungen können eine Mehrzahl von Nanodrähten von verschiedenen Dicken aufweisen und jede der Mehrzahl von Gate-All-Around-Vorrichtungen kann eine unterschiedliche Schwellspannung aufweisen.
  • Gemäß einer weiteren Ausführungsform enthält eine Halbleitervorrichtung eine Opferschicht auf einem Substrat; eine aktive Schicht auf der Opferschicht; eine Isolierschicht auf der aktiven Schicht; einen Nanodraht auf der Isolierschicht; und ein Gate auf der Isolierschicht, um den Nanodraht zu umgeben, wobei der Nanodraht und die aktive Schicht unterschiedliche Breiten und unterschiedliche Dicken aufweisen.
  • Kurze Beschreibung der Figuren
  • Merkmale werden einem Fachmann durch die ausführliche Beschreibung der beispielhaften Ausführungsformen mit Bezug auf die beigefügten Figuren ersichtlich, in denen zeigt:
  • 1 eine erste Ausführungsform einer Halbleitervorrichtung;
  • 2 eine Querschnittsansicht entlang der Linien A-A und B-B von 1;
  • 3 eine zweite Ausführungsform einer Halbleitervorrichtung;
  • 4 Querschnittsansichten entlang der Linien A-A, B-B und C-C von 3;
  • 5 eine dritte Ausführungsform einer Halbleitervorrichtung;
  • 6 eine vierte Ausführungsform einer Halbleitervorrichtung;
  • 7 eine fünfte Ausführungsform einer Halbleitervorrichtung;
  • 8 eine sechste Ausführungsform einer Halbleitervorrichtung;
  • 9 eine siebte Ausführungsform einer Halbleitervorrichtung;
  • 10 eine achte Ausführungsform einer Halbleitervorrichtung;
  • 11 eine neunte Ausführungsform einer Halbleitervorrichtung;
  • 12 bis 16 Arbeitsabläufe in einer Ausführungsform eines Verfahrens zur Herstellung der zweiten Ausführungsform der Halbleitervorrichtung;
  • 17A bis 17D Arbeitsabläufe in einer Ausführungsform eines Verfahrens zur Herstellung der zweiten Ausführungsform der Halbleitervorrichtung;
  • 18 eine Ausführungsform eines elektronischen Systems, das eine oder mehrere der vorstehend erwähnten Ausführungsformen der Halbleitervorrichtungen enthält; und
  • 19A und 19B Ausführungsformen von Halbleitervorrichtungen, die eine oder mehrere der vorstehend erwähnten Ausführungsformen der Halbleitervorrichtungen enthält oder auf andere Weise verwendet.
  • Detaillierte Beschreibung
  • Beispielhafte Ausführungen werden im Folgenden unter Bezugnahme auf die beiliegenden Figuren ausführlicher beschrieben; allerdings können sie in verschiedenen Ausbildungen verkörpert sein und sollen nicht auf die hier dargelegten Ausführungsformen beschränkt ausgelegt werden. Vielmehr sind diese Ausführungsformen derart vorgesehen, dass diese Offenbarung genau und vollständig ist und die beispielhaften Ausführungen den Fachleuten vollständig vermittelt werden. Somit wurden in manchen Ausführungsformen bekannte Verfahren, Prozeduren und Komponenten und Schaltkreise nicht ausführlich beschrieben, um unnötige unklare Aspekte der vorliegenden Beschreibung zu vermeiden.
  • Bei den Zeichnungen können die Dimensionen der Schichten und der Regionen zur Klarheit der Darstellung übertrieben dargestellt sein. Es soll auch verstanden werden, dass, wenn eine Schicht oder ein Element als „auf” einer anderen Schicht oder Substrat bezeichnet wird, sie/es direkt auf der anderen Schicht oder dem Substrat ist, oder dazwischen liegende Schichten können auch vorhanden sein. Ferner wird verstanden werden, dass, wenn eine Schicht als „unter” einer anderen Schicht bezeichnet wird, kann sie direkt darunter sein, und eine oder mehrere dazwischen liegenden Schichten können auch vorhanden sein. Zudem wird auch verstanden werden, dass, wenn eine Schicht als „zwischen” zwei Schichten bezeichnet wird, kann lediglich eine Schicht zwischen den zwei Schichten sein, oder eine oder mehrere dazwischen liegende Schichten können auch vorhanden sein. Gleiche Bezugszeichen beziehen sich durchgängig auf gleiche Elemente.
  • Es wird verstanden werden, dass, obwohl die Begriffe erstens, zweitens usw. hier verwendet werden können, um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten, Regionen, Schichten und/oder Sektionen sollen nicht auf diese Begriffe beschränkt werden. Diese Begriffe werden lediglich verwendet, um ein Element, Komponente, Region, Schicht oder Sektion von einem anderen Element, Komponente, Region, Schicht oder Sektion zu unterscheiden. Folgerichtig könnte ein erstes Element, Komponente, Region, Schicht, Sektion, die nachstehend diskutiert werden, als ein zweites Element, Komponente, Region, Schicht oder Sektion bezeichnet werden ohne von der Lehre der vorliegenden Ausführungsform abzuweichen.
  • Die nachfolgende Terminologie dient nur dem Zwecke der Beschreibung von besonderen beispielhaften Ausführungsformen und ist nicht dazu gedacht, die vorliegende Erfindung zu beschränken. Die hier verwendeten Singularformen „eine/einer/eines” und „der/die/das” sind dazu gedacht auch die Pluralformen zu umfassen, soweit der Zusammenhang nichts anderes klar anzeigt. Es wird ferner verstanden werden, dass die Begriffe „aufweisen”, „aufweisend”, „enthalten” und/oder „umfassen”, wenn sie in diesen Unterlagen verwendet werden, das Vorhandensein von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elemente und/oder Komponente, aber nicht das Vorhandensein oder Hinzufügen eines oder mehreren weiteren Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen davon.
  • Sofern nichts anderes definiert ist, haben alle verwendeten Begriffe (einschließlich technische und wissenschaftliche Begriffe) die gleiche Bedeutung wie sie von einem gewöhnlichen Fachmann in dem Bereich zu dem die Erfindung gehört, verstanden werden. Es wird weiter verstanden werden, dass hier verwendete Begriffe so interpretiert werden sollen, dass ihre Bedeutung übereinstimmend mit ihrer Bedeutung in dem Kontext dieser Beschreibung und der verwandten Technik ist, und nicht in einer idealisierten oder überformalen Art und Weise ausgelegt werden, außer, wenn es ausdrücklich so definiert ist.
  • Gemäß einer oder mehrerer Ausführungsformen implementiert eine Halbleitervorrichtung mehrere Schwellspannungs (mehrere Vt) Optionen, welche Operationen verwendet werden können, beispielsweise zur Leistungssteuerung und/oder zum Erreichen anderer Leistungszwecke.
  • 1 zeigt eine erste Ausführungsform einer Halbleitervorrichtung und 2 zeigt Querschnittsansichten der Vorrichtung bei Betrachtung entlang der Linien A-A und B-B. Wie in diesen Figuren gezeigt, enthält die Halbleitervorrichtung 1 ein Substrat 100, eine Struktur 215, eine erste Gate-All-Around-Vorrichtung 101 und eine zweite Gate-All-Around-Vorrichtung 102.
  • Das Substrat 100 kann eine erste Region I und eine zweite Region II enthalten, die getrennt voneinander sind. Das Substrat 100 kann beispielsweise aus einem oder mehreren Halbleitermaterialien bestehen, gewählt aus der Gruppe bestehend aus Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs und InP. Zudem kann das Substrat 100 Bulk-Silizium oder Silikon auf einem Isolator (SOI) sein. Alternativ kann das Substrat 100 ein Substrat mit einer auf einem Basissubstrat ausgebildeten epitaktischen Schicht sein.
  • Die erste Region I und die zweiten Region II können horizontal getrennt voneinander sein, d. h. die erste Region I und die zweite Region II sind nicht vertikal voneinander getrennt (z. B. nicht übereinander gestapelt).
  • Die Struktur 215 ist auf dem Substrat 100 ausgebildet und kann eine oder mehrere Opferschichten 211 und eine oder mehrere aktive Schichten 212 enthalten, die abwechselnd übereinander gestapelt sind. Das bedeutet, dass die eine oder mehrere Opferschichten 211 und die eine oder mehrere aktive Schichten 212 in einer dritten Richtung Z1 gestapelt werden können. In 1 ist eine einzelne Opferschicht und eine einzelne Schicht 212 zu Darstellungszwecken gezeigt. Allerdings kann eine Mehrzahl von abwechselnden Opfer- und aktiven Schichten auf dem Substrat enthalten sein. Gemäß einer Ausführungsform kann die Struktur 215 verwendet werden, um Nanodrähte der Gate-All-Around-Vorrichtungen 101 und 102 auszubilden.
  • Gemäß einer Ausführungsform kann die Struktur 215 eine gestufte Form aufweisen. Eine erste Schicht der Struktur 215 kann in der ersten Region I ausgebildet sein, und eine zweite Schicht der Struktur 215 kann in der zweiten Region II ausgebildet sein. Die gestufte Form kann einen Stapel enthalten, in den die Opferschicht 212 und die aktive Schicht 212 abwechselnd gestapelt sind.
  • Die aktive Schicht 212 kann beispielsweise aus einem oder mehreren Halbleitermaterialien bestehen, gewählt aus der Gruppe bestehend aus Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs und InP. Zudem kann die Opferschicht 211 aus einem unterschiedlichen Material zu der aktiven Schicht 212 sein. Außerdem kann die Opferschicht 211 eine höhere Ätzselektivität als die aktive Schicht 212 aufweisen. Beispielsweise kann die aktive Schicht 212 Si enthalten und die Opferschicht 212 kann SiGe enthalten, allerdings sind Aspekte der vorliegenden Ausführungsformen nicht darauf beschränkt.
  • Die aktive Schicht 212/Opferschicht 211 können beispielsweise wenigstens eines aus der Gruppe gewählt sein, bestehend aus Ge/GeAs, Ge/InGaAs, Ge/GeSn, GeSn/III-V, AlGaAs/GaAs, AlGaAs/InGaP, GaN/InN und AlN/InN. Außerdem kann, wenn die aktive Schicht 212 durch ein Epitaxial-Lateral-Quercross(ELO)-Verfahren ausgebildet ist, die Opferschicht 211 eine Isolierschicht bestehend beispielsweise aus SiO2, SiON oder SiN sein.
  • Eine Isolierschicht 113 kann auf der ersten Region I ausgebildet sein und eine Isolierschicht 213 kann auf der zweiten Region II ausgebildet sein. Die Isolierschichten 113 und 213 können aus wenigstens einem von Oxide, Nitride, Oxinitride und ein Hoch-K-Material bestehen. Beispielsweise kann das Hoch-K-Material HfO2, ZrO2 und Ta2O5 enthalten.
  • Die erste Gate-All-Around-Vorrichtung 101 kann auf der ersten Region 101 ausgebildet sein. Die erste Gate-All-Around-Vorrichtung 101 kann erste Source-/Drain-Bereiche 161, einen ersten Nanodraht 119, der zwischen den ersten Source-/Drain-Bereichen 161 verbunden ist, eine erste Gate-Isolierschicht 145, die ausgebildet ist, um den Nanodraht 119 zu umgeben, und ein erstes Gate 147 enthalten. Der erste Nanodraht 119 kann beispielsweise ausgebildet sein, um sich in eine zweite Richtung Y1 zu erstrecken und das erste Gate 147 kann ausgebildet sein, um sich in eine erste Richtung X1 zu erstrecken. Außerdem weist, wie gezeigt, der erste Nanodraht 119 eine kreisförmige Querschnittsform auf, allerdings kann der Nanodraht 119 eine unterschiedliche Form in den Ausführungsformen aufweisen. Beispielsweise kann der Nanodraht 119 eine ovale, rechteckige oder quadratische Querschnittsform aufweisen.
  • Die zweite Gate-All-Around-Vorrichtung 102 kann auf der zweiten Region II ausgebildet sein und auf der Struktur 215 gestapelt sein. Die zweite Gate-All-Around-Vorrichtung 102 enthält zweite Source-/Drain-Bereiche 261, einen zweiten Nanodraht 219, der den zweiten Source-/Drain-Bereichen 261 verbindet, eine zweite Gate-Isolierschicht 245, die ausgebildet ist, um den zweiten Nanodraht 219 zu umgeben, und ein zweites Gate 247. Der zweite Nanodraht 219 kann ausgebildet sein, um sich beispielsweise in die zweite Richtung Y2 zu erstrecken und das zweite Gate 247 kann ausgebildet sein, um sich in die erste Richtung X1 zu erstrecken. Der zweite Nanodraht 219 kann die gleiche Form wie der erste Nanodraht 219 oder eine unterschiedliche Form aufweisen. Beispielsweise kann der Nanodraht 219 eine kreisförmige, ovale, rechteckige oder quadratische Querschnittsform aufweisen.
  • Die erste Gate-All-Around-Vorrichtung 101 und die zweite Gate-All-Around-Vorrichtung 102 können verschiedene Formen aufweisen und/oder können verschiedene Typen von Vorrichtungen ausbilden. In einer Ausführungsform können die erste und die zweite Gate-All-Around-Vorrichtung 101 und 102 der gleiche Typ von Vorrichtung ausbilden, während bei weiteren Ausführungsformen die Vorrichtungen 101 und 102 unterschiedliche Typen von Vorrichtungen ausbilden können. Beispielsweise kann die erste Gate-All-Around-Vorrichtung 101 und die zweite Gate-All-Around-Vorrichtung 102 ein MOSFETs, Junction-Less MOSFETs, Tunnel FETs oder Feldeffektstransistoren sein, oder einen unterschiedlichen Typ einer Transistorstruktur aufweisen.
  • Gemäß der ersten Ausführungsform kann die zweite Gate-All-Around-Vorrichtung 102 bei einem unterschiedlichen Niveau zu der ersten Gate-All-Around-Vorrichtung 101 sein. Beispielsweise kann, wie gezeigt, die zweite Gate-All-Around-Vorrichtung 102 höher als die erste Gate-All-Around-Vorrichtung 101 positioniert sein. Dadurch können der erste Nanodraht 219 und der zweite Nanodraht 219 bei unterschiedlichen Niveaus ausgebildet sein. In weiteren Ausführungsformen ist eher das Gegenteil der Fall, d. h. die zweite Gate-All-Around-Vorrichtung 102 kann niedriger als die erste Gate-All-Around-Vorrichtung positioniert sein.
  • In wenigstens einer Ausführungsform kann der erste Nanodraht 119 im Wesentlichen bei dem gleichen Niveau zu der aktiven Schicht 212 sein. Wie nachstehend ausführlicher beschrieben, kann der erste Nanodraht 119 durch Strukturieren bzw. Muster der aktiven Schicht 212 ausgebildet sein. Dadurch kann eine Dicke T1 des ersten Nanodrahts 119 im Wesentlichen die gleiche wie eine Dicke TS1 der aktiven Schicht 212 sein. Falls der erste Nanodraht 119 eine kreisförmige Querschnittsform aufweist, kann die Dicke T1 des ersten Nanodrahts 119 einem Durchmesser eines Kreises entsprechen. Zudem kann der zweite Nanodraht 219 im Wesentlichen bei einem gleichen Niveau wie eine andere aktive Schicht entweder in der Region I oder in der Region II, oder einer anderen angrenzenden Region, nicht hier gezeigt, ausbilden.
  • Die Dicke T1 des ersten Nanodrahts 119 kann die gleiche oder eine unterschiedliche zu einer Dicke T2 des zweiten Nanodrahts 219 sein. Beispielweise kann, wie in 2 gezeigt, die Dicke T1 des Nanodrahts 119 größer als die Dicke T2 des zweiten Nanodrahts 219 sein. Zudem kann die Dicke T2 des zweiten Nanodrahts 219 die gleiche oder unterschiedlich zu der Dicke TS1 der aktiven Schicht 212 sein. Zudem kann eine erste Schwellspannung der ersten Gate-All-Around-Vorrichtung 101 die gleiche oder eine unterschiedliche zu einer zweiten Schwellspannung der zweiten Gate-All-Around-Vorrichtung 102 sein. Beispielsweise kann die erste Gate-All-Around-Vorrichtung 102 ein NiederSchwellspannung (Nieder Vt) Transistor sein, und die zweite Gate-All-Around-Vorrichtung 102 kann ein normaler Schwellspannungs (normaler Vt) Transistor sein. Allerdings kann in weiteren Ausführungsformen das Gegenteil der Fall sein. Zudem können die Schwellspannungen der Vorrichtungen 101 und 102 unterschiedlich sein, insbesondere in dem Fall, bei dem der zweite Nanodraht 219 unterschiedlich zu der Dicke TS1 der aktiven Schicht 212 ist.
  • Wie nachstehend ausführlicher beschrieben wird, kann bei dem Fall, bei dem der erste Nanodraht 219 mit der aktiven Schicht 212 ausgebildet ist, die Dicke T1 des Nanodrahts 119 durch Einstellen der Dicke T1 der aktiven Schicht 212 eingestellt werden. Das bedeutet, dass die erste Schwellspannung der ersten Gate-All-Around-Vorrichtung 101 durch Einstellen der Dicke TS1 der aktiven Schicht 212 eingestellt werden kann.
  • Die Form der zweiten Gate-All-Around-Vorrichtung 102, die auf der zweiten Region II ausgebildet ist, wird nunmehr erläutert. Die zweite Gate-All-Around-Vorrichtung 102 enthält die Opferschicht 211, die aktive Schicht 212, die Isolierschicht 213, den zweite Nanodraht 219, der auf der Isolierschicht 213 ausgebildet ist, und das zweite Gate 247, das auf der Isolierschicht 213 ausgebildet ist, um den zweiten Nanodraht 219 zu umgeben, die der Reihe nach auf dem Substrat ausgebildet ist. Eine Breite der aktiven Schicht 212 kann größer als eine Breite des zweiten Nanodrahts 219, wie in 2 gezeigt, sein. In diesem Fall sind die Dicke TS1 der aktiven Schicht 212 und die Dicke TS2 des zweiten Nanodrahts 219 unterschiedlich zueinander. In anderen Ausführungsformen können T2 und TS1 gleich sein. Außerdem kann die Breite der aktiven Schicht 212 die gleiche oder weniger als die Breite des zweiten Nanodrahts 219 in manchen Ausführungsformen sein.
  • Falls ein Nanodraht auf der zweiten Region II bei dem gleichen Niveau wie der erste Nanodraht 119 ausgebildet ist, kann eine unnötige Parasitärkapazität zwischen dem zweiten Nanodraht 219 und einem weiteren Nanodraht ausgebildet sein. Um die Parasitärkapazität vom Ausbilden zu Verhindern, ist gemäß wenigstens einer Ausführungsform ein Nanodraht nicht in der zweiten Region II bei dem gleichen Niveau wie der erste Nanodraht 119 ausgebildet. In anderen Worten, die Opferschicht 211 und die aktive Schicht 212 können auf der zweiten Region II gestapelt sein, um unter dem zweiten Nanodraht 219 positioniert zu sein. Dadurch kann die zweite Halbleitervorrichtung 1 gemäß der ersten Ausführungsform dadurch die Bildung der unnötigen Parasitärkapazitäten reduzieren oder minimieren.
  • Daneben kann das erste Gate 147 der ersten Gate-All-Around-Vorrichtung 101 und das zweite Gate 247 der zweiten Gate-All-Around-Vorrichtung 102 physikalisch und elektrisch getrennt voneinander in wenigstens einer Ausführungsform sein.
  • Zudem kann in wenigstens einer Ausführungsform die ersten Source-/Drain-Bereiche 161 oder die zweiten Source-/Drain-Bereiche 261 ausgebildet sein, um Source-/Drain-Bereiche zu erhöhen. Beim Herstellen der ersten Gate-All-Around-Vorrichtung 101 und der zweiten Gate-All-Around-Vorrichtung 102 können darunter bzw. tiefer liegende Schichten der ersten Gate-All-Around-Vorrichtung 102 und der zweiten Gate-All-Around-Vorrichtung 102 vollständig entfernt werden, wodurch erhöhte Source-/Drain-Bereiche mit beispielsweise einem Epitaxialverfahren ausgebildet werden. In anderen Ausführungsformen können die Source-/Drain-Bereiche 161 eingebettete Source-/Drain-Bereiche, z. B. in einer oder mehreren Isolierschichten eingebettet, sein.
  • 3 zeigt eine zweite Ausführungsform einer Halbleitervorrichtung und 4 zeigt Querschnittsansichten bei Betrachtung der Linien A-A, B-B und C-C von 3. Der einfachen Erläuterung halber wird die nachfolgende Beschreibung sich auf Unterschiede zwischen der aktuellen Ausführungsform und der in 1 und 2 gezeigten vorherigen Ausführungsform fokussieren.
  • Bezugnehmend auf 3 und 4 kann bei der Halbleitervorrichtung 2 der zweiten Ausführungsform ein Substrat 100 eine erste Region I, eine zweite Region II und eine dritte Region III enthalten. Eine erste Gate-All-Around-Vorrichtung 101 ist in der ersten Region I ausgebildet, eine zweite Gate-All-Around-Vorrichtung 102 ist in der zweiten Region II ausgebildet und eine dritte Gate-All-Around-Vorrichtung 103 ist in der dritten Region III ausgebildet.
  • Wie in der vorherigen Ausführungsform können die Strukturen 215 und 315 derart konfiguriert sein, dass eine oder mehrere Opferschichten 211 und 311 und eine oder mehrere aktive Schichten 212 und 312 abwechselnd übereinander gestapelt sind. Die Strukturen 212 und 315 weisen eine gestufte Form auf. Eine erste Schicht jeder der Strukturen 212 und 315 kann in der ersten Region I ausgebildet sein, eine zweite Schicht jeder der Strukturen 212 und 315 kann in der zweiten Region II ausgebildet sein, und eine dritte Schicht von jeder der Strukturen 212 und 315 kann in der dritten Region III ausgebildet sein.
  • Mit anderen Worten, die Strukturen 212 und 315 enthalten eine Opferschicht 211 und eine aktive Schicht 212, die der Reihe nach übereinander gestapelt sind, und jeweils eine Opferschicht 311 und eine aktive Schicht 312, die der Reihe nach übereinander gestapelt sind. Eine Breite der aktiven Schicht 212 kann größer als eine Breite der aktiven Schicht 312 sein, so dass die aktive Schicht 212 in Richtung einer Seite relativ zu der aktiven Schicht 312 hervorsteht. Das bedeutet, dass die aktive Schicht 312, die nur in der dritten Region III ausgebildet sein kann, und die aktive Schicht 212 kann in der zweiten Region II und der dritten Region III ausgebildet sein.
  • Die dritte Gate-All-Around-Vorrichtung 103 ist in der dritten Region III ausgebildet. Die dritte Gate-All-Around-Vorrichtung 103 enthält dritte Source-/Drain-Bereiche 361, einen dritten Nanodraht 319, der zwischen den dritten Source-/Drain-Bereichen 361 verbunden ist, eine dritte Gate-Isolierschicht 345, die ausgebildet ist, um den dritten Nanodraht 319 zu umgeben und ein dritten Gate 347. Der dritte Nanodraht 319 kann beispielsweise ausgebildet sein, um sich in eine zweite Richtung Y1 zu erstrecken, das erste Gate 147 kann ausgebildet sein, um sich in eine zweite Richtung Y3 zu erstrecken und das dritte Gate 347 kann ausgebildet sein, um sich in eine erste Richtung X3 zu erstrecken. In der dargestellten Ausführungsform weist der dritte Nanodraht 219 eine kreisförmige Querschnittsform auf. Allerdings kann in weiteren Ausführungsformen der dritte Nanodraht 319 eine andere Form aufweisen, wie z. B. eine ovale, rechteckige oder quadratische Querschnittsform. Zudem können die ersten, zweiten und dritten Nanodrähte die gleichen oder unterschiedliche Formen aufweisen.
  • Bei der Halbleitervorrichtung 2 gemäß der zweiten Ausführungsform können die ersten bis dritten Gate-All-Around-Vorrichtungen 101 bis 103 bei dem gleichen oder unterschiedlichen Niveaus ausgebildet sein. In der gezeigten Ausführungsform ist die dritte Gate-All-Around-Vorrichtung 103 höher als die zweite Gate-All-Around-Vorrichtung 102 und die zweite Gate-All-Around-Vorrichtung 102 kann höher als die erste Gate-All-Around-Vorrichtung 101 positioniert sein. Genauer können die ersten bis dritten Nanodrähte 119 bis 319 bei unterschiedlichen Niveaus ausgebildet sein. In weiteren Ausführungsformen kann der dritte Nanodraht 319 bei einem niedrigen Niveau als der zweite Nanodraht 219 und/oder der erste Nanodraht 219 ausgebildet sein.
  • Daneben kann der erste Nanodraht 319 bei dem gleichen Niveau zu der aktiven Schicht 212 ausgebildet sein und der zweite Nanodraht 219 kann bei dem gleichen Niveau zu der aktiven Schicht 312 ausgebildet sein und der dritte Nanodraht 319 kann bei dem gleichen Niveau zu einer anderen aktiven Schicht, die nicht hierin gezeigt ist, ausgebildet sein. Der erste Nanodraht 119 kann durch Strukturieren der aktiven Schicht 212 ausgebildet sein, der zweite Nanodraht 219 kann durch Strukturieren der aktiven Schicht 312 ausgebildet sein. In diesem Fall kann eine Dicke T1 des ersten Nanodrahts 119 im Wesentlichen gleich zu einer Dicke T1 der aktiven Schicht 212 aufweisen und eine Dicke T2 des zweiten Nanodrahts 219 kann im Wesentlichen die gleiche wie eine Dicke TS2 der aktiven Schicht 312 sein. In anderen Ausführungsformen kann T1 unterschiedlich zu TS1 und/oder T2 kann unterschiedlich zu TS2 sein.
  • Außerdem können die Dicke T1 des Nanodrahts 119, die Dicke T2 des zweiten Nanodrahts 219 und die Dicke T3 des Nanodrahts 319 die gleiche oder unterschiedlich voneinander aufweisen. Bei der gezeigten Ausführungsform ist die Dicke T1 des ersten Nanodrahts 119 größer als die Dicke T2 des zweiten Nanodrahts 219, und die Dicke T2 des zweiten Nanodrahts 219 ist größer als die Dicke T3 des dritten Nanodrahts 319.
  • In dieser Anordnung können eine erste Schwellspannung der ersten Gate-All-Around-Vorrichtung 101, eine zweite Schwellspannung der zweiten Gate-All-Around-Vorrichtung 102, und eine dritte Schwellspannung der dritten Gate-All-Around-Vorrichtung 103 unterschiedliche zueinander sein. Beispielsweise kann die erste Gate-All-Around-Vorrichtung 101 einen niedrigen Schwellspannung (nieder Vt) Transistor aufweisen, die zweite Gate-All-Around-Vorrichtung 102 kann einen normalen Schwellspannung (normalen Vt) Transistor sein, und die dritte Gate-All-Around-Vorrichtung 103 kann ein hoher Schwellspannungs (hoher Vt) Transistor sein. In anderen Ausführungsformen können irgendwelche zwei oder alle der ersten, zweiten und dritten Schwellspannungen die gleichen sein.
  • Ein Beispiel der Form der in der dritten Region III ausgebildeten Gate-All-Around-Vorrichtung 103 wird nunmehr beschrieben. In diesem Beispiel enthält die dritte Gate-All-Around-Vorrichtung 103 die Opferschicht 211, die aktive Schicht 212, die Opferschicht 311, die aktive Schicht 312, die Isolierschicht 313, den Nanodraht 319, der auf der Isolierschicht 313 ausgebildet ist, und das dritte Gate 347, das auf der Isolierschicht 313 ausgebildet ist, um den dritten Nanodraht 319 zu umgeben, die der Reihe nach auf dem Substrat ausgebildet sind. Da eine Breite der aktiven Schicht 312 größer als eine Breite des dritten Nanodrahts 319 ist, sind die Dicke TS2 der aktiven Schicht 312 und die Dicke T3 des dritten Nanodrahts 319 unterschiedlich zueinander.
  • 5 zeigt eine erste Ausführungsform einer Halbleitervorrichtung. Der einfachen Erläuterung halber wird sich die nachstehende Beschreibung auf Unterschiede zwischen der aktuellen Ausführungsform und der in 3 und 4 gezeigten vorherigen Ausführungsform fokussieren.
  • Bezugnehmend auf 5 kann in der Halbleitervorrichtung 3 gemäß der dritten Ausführungsform eine Dicke T1 eines ersten Nanodrahts 119, eine Dicke T2 eines zweiten Nanodrahts 219 und eine Dicke T3 eines dritten Nanodrahts 319 unterschiedlich zueinander sein. Wie gezeigt, kann die Dicke T3 des dritten Nanodrahts 319 größer als die Dicke T2 des zweiten Nanodrahts 219 sein und die Dicke T2 des zweiten Nanodrahts 219 kann größer als die Dicke T1 des ersten Nanodrahts 119 sein.
  • Dementsprechend können eine erste Schwellspannung der ersten Gate-All-Around-Vorrichtung 101, eine zweite Schwellspannung der zweiten Gate-All-Around-Vorrichtung 102 und eine dritten Schwellspannung der dritten Gate-All-Around-Vorrichtung 103 unterschiedlich zueinander sein. Beispielsweise kann die dritte Gate-All-Around-Vorrichtung 103 ein NiederSchwellspannungs (nieder Vt) Transistors sein, die zweite Gate-All-Around-Vorrichtung 102 kann ein normaler Schwellspannungs (normaler Vt) Transistor sein und die erste Gate-All-Around-Vorrichtung 101 kann ein hoher Schwellspannungs (hoher Vt) Transistor sein, allerdings sind Aspekte der vorliegenden Ausführungsform nicht darauf beschränkt.
  • 6 zeigt eine vierte Ausführungsform einer Halbleitervorrichtung. Der einfachen Erläuterung halber wird sich die nachstehende Beschreibung auf Unterschiede der aktuellen Ausführungsform und der in 3 bis 5 gezeigten vorherigen Ausführungsformen fokussieren.
  • Bezugnehmend auf die 6 kann bei der Halbleitervorrichtung 4 gemäß der vierten Ausführungsform eine dritte Gate-All-Around-Vorrichtung 103 eine Mehrzahl von dritten Nanodrähten 319a und 319b aufweisen, die übereinander gestapelt sind. Die Mehrzahl der dritten Gate-Isolierschichten 345a und 345b können ausgebildet sein, um jeweils dritte Nanodrähte 319a und 319b zu umgeben. Das dritte Gate 347 kann ausgebildet sein, um die gestapelte Mehrzahl der dritten Nanodrähte 319a und 319b zu umgeben und kann das gleiche Signal an die Mehrzahl der dritten Nanodrähte 319a und 319b anlegen.
  • Wie vorstehend beschrieben, da die dritte Gate-All-Around-Vorrichtung 103 an einer gestapelten Mehrzahl der dritten Nanodrähte 319a und 319b angewandt wird, kann eine Stromansteuerfähigkeit erhöht werden. Die gestapelte Mehrzahl von dritten Nanodrähten 319a und 319b können die gleiche oder eine unterschiedliche Dicke T3 aufweisen. Daneben kann, während zwei Nanodrähte, wie in Region III gezeigt, drei oder mehr dritte Nanodrähte 319a und 319b in der Region III in anderen Ausführungsformen gestapelt sein.
  • Zudem kann in wenigstens einer Ausführungsform die erste Gate-All-Around-Vorrichtung 101 mehrere erste Nanodrähte enthalten, die übereinander gestapelt sind, und/oder die zweite Gate-All-Around-Vorrichtung 102 kann zweite Nanodrähte enthalten, die übereinander gestapelt sind.
  • 7 zeigt eine fünfte Ausführungsform einer Halbleitervorrichtung. Der einfachen Erläuterung halber wird sich die nachfolgende Erläuterung auf Unterschiede der aktuellen Ausführungsform und der in 6 gezeigten vorherigen Ausführungsform fokussieren.
  • Bezugnehmend auf 7 weist in der Halbleitervorrichtung 5 gemäß der fünften Ausführungsform die ersten, zweiten und dritten Gate-All-Around-Vorrichtungen 101, 102 und 103 eine Mehrzahl von ersten Nanodrähten auf, z. B. Vorrichtung 101 weist Nanodrähte 119a und 119b auf, die übereinander gestapelt sind, Vorrichtung 102 weist Nanodrähte 219a und 219b auf, die übereinander gestapelt sind, und Vorrichtung 103 weist Nanodrähte 319a und 319b auf, die übereinander gestapelt sind.
  • In dieser Anordnung kann das erste Gate 147 ausgebildet sein, um die gestapelte Mehrzahl der ersten Nanodrähte 119a und 119b zu umgeben und kann die gleichen Signale an die Mehrzahl der ersten Nanodrähte 119a und 119b anlegen. Zudem kann ein zweites Gate 247 ausgebildet sein, um die gestapelte Mehrzahl der zweiten Nanodrähte 219a und 219b zu umgeben und kann das gleiche Signal an die zweiten Nanodrähte 219a und 219b anlegen.
  • Da die erste Gate-All-Around-Vorrichtung 101 und die zweite Gate-All-Around-Vorrichtung 102 gestapelte Mehrzahlen der ersten Nanodrähte 119a und 119b und 219a und 219b verwendet, kann die Stromansteuerfähigkeit erhöht werden.
  • Die gestapelten ersten Nanodrähte 119a und 119b und die gestapelten zweiten Nanodrähte 219a und 219b können unter Verwendung der Struktur 215 ausgebildet sein, in denen die Opferschichten 211a, 211b und 311a und 311b und die aktiven Schichten 212a, 212b, 312a und 312b abwechselnd gestapelt sind. Wie gezeigt, können die Anzahl der gestapelten Opferschichten 211a, 211b, 311a und 311b und die gestapelten aktiven Schichten 212a, 212b, 312a und 312b entsprechend der Anzahl der gestapelten ersten Nanodrähte 119a und 119b und der zweiten Nanodrähte 219a und 219b erhöht werden.
  • Bei der gezeigten Ausführungsform kann eine Dicke T1 jeder der ersten Nanodrähte 319a und 319b im Wesentlichen die gleiche wie eine Dicke TS1 von jeder der aktiven Schichten 212a und 212b sein. Eine Dicke T2 jeder der zweiten Nanodrähte 219a und 219b kann im Wesentlichen die gleiche zu einer Dicke TS2 von jeder der aktiven Schichten 312a und 312b sein.
  • Daneben kann die gestapelte Mehrzahl der ersten Nanodrähte 119a und 119b die gleichen oder unterschiedlichen Dicken T1 aufweisen. Zusätzlich kann die gestapelte Mehrzahl der zweiten Nanodrähte 219a und 219b die gleiche oder unterschiedlichen Dicken T2 aufweisen. Beispielsweise kann die erste Gate-All-Around-Vorrichtung 101 n-gestapelte Nanodrähte 119a und 119b enthalten, wobei n eine natürliche Zahl ist, und die zweite Gate-All-Around-Vorrichtung 102 kann m-gestapelte zweite Nanodrähte 219a und 219b enthalten, wobei m eine natürliche Anzahl ist. Die n erste Nanodrähte 119a und 119b können bei dem gleichen oder unterschiedlichen Niveaus mit den n-aktiven Schichten 212a und 212b ausgebildet sein, und die m zweite Nanodrähte 219a und 219b können bei dem gleichen oder unterschiedlichen Niveaus mit den m-aktiven Schichten 312a und 312b sein. Hier können die n-aktiven Schichten 212a und 212b und die m-aktiven Schichten 312a und 312b unterschiedlich zueinander sein. Eine der n-aktiven Schichten 212a und 212b und der m-aktiven Schichten 312a und 312b können miteinander überlappen.
  • 8 zeigt eine sechste Ausführungsform einer Halbleitervorrichtung. Der einfachen Erläuterung halber wird sich die nachfolgende Erläuterung auf die Unterschiede zwischen der aktuellen Ausführungsform und der in 7 gezeigten vorherigen Ausführungsform fokussieren.
  • Bezugnehmend auf 8 kann bei der Halbleitervorrichtung 6 gemäß der sechsten Ausführungsform eine erste Gate-All-Around-Vorrichtung 101 horizontal angebrachte erste Nanodrähte 119a und 119b enthalten, eine zweite Gate-All-Around-Vorrichtung 102 kann horizontal angebrachte zweite Nanodrähte 219a und 219b enthalten und eine dritte Gate-All-Around-Vorrichtung 103 kann horizontal angebrachte dritte Nanodrähte 319a und 319b enthalten.
  • Da die erste Gate-All-Around-Vorrichtung 101, die zweite Gate-All-Around-Vorrichtung 102 und die dritte Gate-All-Around-Vorrichtung 103 eine Mehrzahl von ersten Nanodrähten 119a und 119b, eine Mehrzahl von zweiten Nanodrähten 219a und 219b und eine Mehrzahl von dritten Nanodrähten 319a und 319b verwenden, kann eine Stromansteuerfähigkeit erhöht werden. Da die horizontal angeordnete Mehrzahl der Nanodrähte 119a, 119b, 219a, 219b, 319a und 319b vorgesehen sind, kann die Halbleitervorrichtung 6 eine zunehmende Größe aufweisen.
  • 9 zeigt eine siebte Ausführungsform einer Halbleitervorrichtung. Der einfachen Erläuterung halber wird sich die nachstehende Erläuterung auf Unterschiede zwischen der aktuellen Ausführungsform und der in 1 und 2 gezeigten Ausführungsform fokussieren.
  • Bezugnehmend auf 9 kann in der Halbleitervorrichtung 7 gemäß der siebten Ausführungsform eine Oberseite eines ersten Gates 147 der ersten Gate-All-Around-Vorrichtung 101 im Wesentlichen parallel zu einer Oberseite eines zweiten Gates 247 der zweiten Gate-All-Around-Vorrichtung 102 sein. Eine leitende Schicht ist ausgebildet, um ausreichend eine erste Region I und eine zweite Region II abzudecken, planarisiert und strukturiert, wodurch ein erstes Gate 247 und ein zweites Gate 247 ausgebildet sind. In diesem Fall kann die Oberseite des ersten Gates 147 und die Oberseite des zweiten Gates 247 im Wesentlichen parallel zueinander sein.
  • 10 zeigt eine achte Ausführungsform einer Halbleitervorrichtung. Der Einfachheit halber wird sich die nachstehende Beschreibung auf die Unterschiede der aktuellen Ausführungsform und der in 1 und 2 gezeigten vorherigen Ausführungsform fokussieren.
  • Bezugnehmend auf 10 können in der Halbleitervorrichtung 8 gemäß der achten Ausführungsform Spannungsschichten 169 und 269 jeweils auf einer ersten Gate-All-Around-Vorrichtung 101 und einer zweiten Gate-All-Around-Vorrichtung 102 ausgebildet sein. Die Spannungsschichten 169 und 269 können beispielsweise SiN-Schichten sein. Die Spannungsschichten 169 und 269 können Zugspannungen oder Druckspannungen beispielsweise basierend auf einem Verbindungs- bzw. Bondingverhältnis aufbringen. Beispielsweise können, falls die Spannungsschichten SiN-Schichten sind, diese Schichten Zug- oder Druckspannung basierend auf den N-H bis Si-H-Verbindungsverhältnis in den SiN-Schichten vorsehen. In einer Ausführungsform ist, falls das N-H-Verbindungs-/SiH-Verbindungsverhältnis in einem Bereich von 1 bis 5 ist, zweigt jede SiN-Schicht Zugspannung und, falls das N-H-Verbindung-Si-H-Verbindungsverhältnis in einem Bereich von 5 bis 20 ist, zeigt jede SiN-Schicht Druckspannung. Strommengen der ersten Gate-All-Around-Vorrichtung 101 und der zweiten Gate-All-Around-Vorrichtung 102 können durch Einstellen der Spannung mit den Spannungsschichten 169 und 269 eingestellt werden.
  • Dadurch können in der Halbleitervorrichtung 8 gemäß der achten Ausführungsform mehrere Schwellspannungen durch Einstellen der Dicken der Nanodrähte 119 und 219 realisiert werden. Zusätzlich kann, da die Gate-All-Around-Vorrichtung 101 und 102 mit den mehreren Schwellspannungen horizontal getrennt voneinander sind, anstatt gestapelt zu sein, die die Spannungstechnik auf einfache Weise implementiert werden.
  • 11 zeigt eine neunte Ausführungsform einer Halbleitervorrichtung. Der einfachen Erläuterung halber wird sich die nachstehende Erläuterung auf die Unterschiede zwischen der aktuellen Ausführungsform und der in 1 und 2 gezeigten vorherigen Ausführungsform fokussieren.
  • Bezugnehmend auf 11 enthält ferner in der Halbleitervorrichtung 9 gemäß der neunten Ausführungsform ein Substrat 100 eine vierte Region IV. Hier kann eine Halbleitervorrichtung mit einer anderen Struktur als der Gate-All-Around-Struktur I auf der vierten Region IV ausgebildet sein. Beispielsweise ist in 11 ein planarer Transistor auf der vierten Region IV ausgebildet. Der planarer Transistor kann ein Gate 410 und einen Abstandshalter 415 enthalten.
  • In der Halbleitervorrichtung 9 gemäß der neunten Ausführungsform ist ein Bulk-Wafer unter einer Struktur 215 positioniert. Dadurch kann ein allgemeiner Vorrichtungsherstellungsprozess auf einfache Weise auf andere Regionen als eine ersten Region I oder einer zweiten Region II mit der Struktur 215 angewandt werden.
  • 12 bis 16 zeigen Operationen, die eine Ausführungsform eines Verfahrens zum Ausführen einer Halbleitervorrichtung gemäß der vorstehend diskutierten zweiten Ausführungsform enthält. Bezugnehmend auf 12 enthält das Verfahren ein Definieren der ersten bis dritten Region I bis III auf einem Substrat 100, wobei die ersten bis dritten Regionen I bis III voneinander getrennt sind. Als Nächstes sind eine Mehrzahl von Opferschichten 2211, 2312 und 2411 und eine Mehrzahl von aktiven Schichten 2212, 2312 und 2412 abwechselnd auf dem Substrat 100 gestapelt.
  • Die aktiven Schichten 2212, 2312 und 2412 können beispielsweise aus einem oder mehreren Halbleitermaterialien bestehen, gewählt aus der Gruppe bestehend aus Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs und InP. Die Opferschichten 2211, 2311 und 2411 können aus unterschiedlichen Materialien zu den aktiven Schichten 2212, 2312 und 2412 bestehen.
  • Zusätzlich können die Opferschichten 2211, 2311 und 2411 eine höhere Ätzselektivität als die aktiven Schichten 2212, 2312 und 2412 aufweisen. Beispielsweise können die aktiven Schichten 2212, 2312 und 2412 Si enthalten, und die Opferschichten 2211, 2311 und 2411 können SiGe enthalten. Zudem kann die aktive Schicht 2212/Opferschicht 211 beispielsweise wenigstens ein ausgewähltes aus der Gruppe sein, bestehend aus Ge/GaAs, Ge/InGaAs, Ge/GeSn, GeSn/III-V, AlGaAs/GaAs, AlGaAs/InGaP, GaN/InN und AlN/InN. Außerdem kann, wenn die aktive Schicht 212 durch ein Epitaxial-Lateral-Overgrowth (ELO) Verfahren ausgebildet ist, die Opferschicht 211 eine Isolierschicht beispielsweise aus SiO2, SiON oder SiN bestehen.
  • Als Nächstes können die Mehrzahl der Opferschichten 2211, 2311 und 2411 und die Mehrzahl der aktiven Schichten 2212, 2312 und 2412 konfiguriert sein, um eine gestufte Form durch Strukturieren der Mehrzahl der Opferschichten 2211, 2311 und 2411 und der Mehrzahl der aktiven Schichten 2212, 2312 und 2412 aufzuweisen. Die Opferschicht 2211 und die aktive Schicht 2212 können auf der ersten Region I angeordnet sein, die Opferschichten 2211 und 2311 und die aktiven Schichten 2212 und 2312 können auf der zweiten Region II angeordnet sein, und die Opferschichten 2211, 2311 und 2411 und die aktiven Schichten 2212, 2312 und 2412 können auf der dritten Region III angeordnet sein.
  • Bezugnehmend auf 13 werden einige der einen oder mehreren Opferschichten 2211, 2311 und 2411 selektiv entfernt. Dadurch sind entfernte Regionen 2502, 2503 und 2504 jeweils auf der ersten Region I, der zweiten Region II und der dritten Region III ausgebildet. Selektives Entfernen von einigen von der einen oder mehreren Opferschichten 2211, 2311 und 2411 kann mit einem chemischen Trockenätzverfahren (W) ausgeführt werden. Beispielsweise können, wenn die aktiven Schichten 2212, 2312 und 2412 aus Si bestehen und die Opferschichten 2211, 2311 und 2411 aus SiGe bestehen, die Prozessbedingungen 350 mTorr in Druck, Raumtemperatur in Temperatur 700 W in Mikrowellenleistung und 80 sccm von CF4-Gas, 12 sccm von O2-Gas, und 12 sccm von N2-Gas als Prozessgas, usw. enthalten. Unter der vorstehend genannten Prozessbedingung kann, wenn die aktiven Schichten 2212, 2312 und 2412 bei einer Rate von 5 Angström pro Sekunde geätzt werden, die Opferschichten 2211, 2311 und 2411 bei einer Rate von 200 Angström pro Sekunde geätzt werden.
  • Bezugnehmend auf 14 werden eine Mehrzahl von Isolierschichten 2512, 2513 und 2514 jeweils in den entfernten Regionen 2502, 2503 und 2504 ausgebildet. Die Isolierschicht 2512, 2513 und 2514 können aus wenigstens einem der Oxide, Nitride, Oxinitride oder Hoch-K-Material bestehen.
  • Bezugnehmend auf 15 werden einige der einen oder mehreren aktiven Schichten 2212, 2312 und 2412 sind mit der Mehrzahl der Isolierschichten 2512, 2513 und 2514 strukturiert. Dadurch können die aktiven Strukturen 1119, 1219 und 1319 auf der Mehrzahl der Isolierschichten 2512, 2513 und 2514 ausgebildet sein.
  • Bezugnehmend auf 16 werden die Isolierschichten 2512, 2513 und 2514 um der einen oder mehreren aktiven Strukturen 1119, 1219 und 1319 entfernt. Beispielsweise wird das in 15 gezeigte resultierende Produkt getrimmt. Das Beschneiden bzw. Zurechtschneiden kann beispielweise durch Nassätzen oder Reinigen durchgeführt werden. Da die tiefen Strukturen 1119, 1219 und 1319 schmale Breiten aufweisen, kann eine Ätzlösung oder eine Reinigungslösung in niedrigere Abschnitte der aktiven Strukturen 1119, 1219 und 1319 eindringen. Dadurch können die Isolierschichten 2512, 2513 und 2514, die bei den niedrigeren Positionen der aktiven Strukturen 1119, 1219 und 1319 positioniert sind, entfernt werden. Zusätzlich können die aktiven Strukturen 1119, 1219 und 1319 teilweise durch die Ätzlösung oder durch die Reinigungslösung geätzt werden, um sich in Nanodrähte 119, 219 und 319 zu verwandeln.
  • Erneute Bezugnahme auf 3 und 4, Gate-Isolierschichten 145, 245 und 345 und die Gates 147, 247 und 347 werden ausgebildet, um die Nanodrähte 119, 219 und 319 zu umgeben. Dadurch sind die erste Gate-All-Around-Vorrichtung 101, die zweite Gate-All-Around-Vorrichtung 102 und die dritte Gate-All-Around-Vorrichtung 103 abgeschlossen.
  • 17A bis 17D zeigen Operationen, die eine weitere Ausführungsform eines Verfahrens zur Durchführung der Halbleitervorrichtung gemäß der vorstehend diskutierten zweiten Ausführungsform enthält.
  • Bezugnehmend auf 17A weist das Substrat 100 darauf definierte erste bis dritte Regionen I bis III auf, wobei die ersten bis dritten Regionen I bis III voneinander getrennt sind. Als Nächstes sind eine Mehrzahl von Isolierschichten 2612, 2613 und 2614 und eine Mehrzahl von Tiefenschichten 2212, 2312 und 2412 abwechselnd auf dem Substrat 100 gestapelt. Die aktiven Schichten 2212, 2312 und 2412 können beispielsweise aus einem oder mehreren Halbleitermaterialien bestehen, gewählt aus der Gruppe bestehend aus Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs und InP. Die Mehrzahl der Isolierschichten 2612, 2613 und 2614 können beispielsweise aus SiO2, SiON oder SiN bestehen.
  • Das Ausbilden der aktiven Schichten 2212, 2312 und 2412 auf den Isolierschichten 2612, 2613 und 2614 kann beispielsweise mit einem Epitaxial-Lateral-Overgrowth (ELO) Verfahren ausgeführt werden.
  • Als Nächstes sind die Mehrzahl der aktiven Schichten 2212, 2312 und 2412 auf verschiedene Tiefen auf den ersten bis dritten Regionen I bis III geätzt, wodurch die ersten bis dritten aktiven Strukturen 1119 bis 1319 auf den ersten bis dritten Regionen I bis III ausgebildet sind. Insbesondere ist mit Bezugnahme auf 17B die aktive Struktur 1319 auf der dritten Region III durch Strukturieren der oberen aktiven Schicht 2412 ausgebildet. Mit Bezug auf 17C ist die aktive Struktur 1219 auf der zweiten Region II durch Strukturieren der nächsten oberen aktiven Schicht 2312 ausgebildet. Bezugnehmend auf 17D ist die aktive Struktur 1119 auf der ersten Region I durch Strukturieren der unteren aktiven Schicht 2212 ausgebildet.
  • Bezugnehmend auf 16 wird das in 15 gezeigte resultierende Produkt getrimmt. Das Zurechtschneiden kann beispielsweise durch Nassätzen oder Reinigen erfolgen. Die aktiven Strukturen 1119, 1219 und 1319 können durch eine Ätzlösung oder eine Reinigungslösung teilweise geätzt werden, um sich in Nanodrähte 119, 219 und 319 zu verwandeln.
  • Wie vorstehend beschrieben, sind die Mehrzahl der Isolierschichten 2612, 2613 und 2614 und die Mehrzahl der aktiven Schichten 2212, 2312 und 2412 abwechselnd gestapelt. Anschließend sind, um eine Schwellspannung (Vt) je nach Bedarf zu erreichen, die aktiven Schichten 2212, 2312 und 2412 geeignet geätzt, wodurch die Nanodrähte 119, 219 und 319 ausgebildet werden.
  • 18 zeigt eine Ausführungsform eines elektronischen Systems, das die Halbleitervorrichtungen gemäß einer oder mehrerer der hier beschriebenen Ausführungsformen enthält. Bezugnehmend auf 18 enthält das elektronische System 1100 einen Controller 1110, eine Eingabe-/Ausgabe-Vorrichtung (I/O) 1120, einen Speicher 1130, eine Schnittstelle 1140 und einen Bus 1150. Der Controller 1110, die I/O 1120, der Speicher 1130 und/oder die Schnittstelle 1140 können miteinander über dem Bus 1150 verbunden sein. Der Bus 1150 entspricht einem Pfad, durch den sich Daten bewegen.
  • Der Controller 1110 kann wenigstens einen Mikroprozessor, einen digitalen Signalprozessor, einen Mikrocontroller und logische Vorrichtungen enthalten, die in der Lage sind, ähnliche Funktionen zu jenen auszuführen, die durch diese Vorrichtungen ausgeführt werden. Die I/O 1120 kann beispielsweise eine Tastatur, ein Keyboard und/oder eine Anzeigevorrichtung enthalten. Der Speicher 1130 kann Daten und/oder Anweisungen speichern. Die Schnittstelle 1140 kann Daten zu/von einem Kommunikationsnetzwerk übertragen/empfangen. Die Schnittstelle 1140 kann verdrahtet oder drahtlos sein. Beispielsweise kann die Schnittstelle 1140 eine Antenne oder einen verdrahteten/drahtlosen Empfänger enthalten.
  • Obwohl nicht gezeigt, kann das elektronische System 1100 ferner einen Hochgeschwindigkeits-DRAM und/oder SRAM als Operationsspeicher zum Verbessern der Operation des Controllers 1110 enthalten. FIN-Feldeffekttransistorvorrichtungen gemäß Ausführungsformen des vorliegenden erfinderischen Konzepts können in dem Speicher 1130 integriert sein oder können als Teil des Controllers 1110 oder der I/O 1120 vorgesehen sein.
  • Das elektronische System 1100 kann an einen Personal-Digital-Assistant (PDA), einen tragbaren Computer, einem Web-Tablet, einem drahtlosen Telefon, einem Mobiltelefon, einem digitalen Musikplayer, einer Speicherkarte oder irgendeinen Typen von elektrischer Vorrichtung angewandt werden, die in der Lage ist, Informationen in einer drahtlosen Umgebung zu übertragen und/oder zu empfangen.
  • 19A und 19B zeigen weitere Halbleitervorrichtungen, die Halbleitervorrichtungen gemäß der hierin beschriebenen Ausführungsformen enthalten. In 19A ist das System ein Tablet-PC und in 19B ist das System ein Notebook-Computer. Beispiele von weiteren System enthalten einen Personal-Digital-Assistance, eine Pad- oder Pod-artige Vorrichtung, ein Smartphone, eine Navigationsvorrichtung und einen tragbaren Mediaplayer sowie weitere Typen von Informations- oder elektronischen Terminals.
  • Bei den vorstehenden Ausführungsformen wurden Gate-All-Around-Vorrichtungen als mit den Nanodrähten gekoppelt beschrieben. Allerdings können sich diese Gate-All-Around-Vorrichtungen vollständig rund entsprechend eines der Nanodrähte erstrecken, oder in manchen Ausführungsformen eine oder mehrere Gate-All-Around-Vorrichtungen können nicht vollständig die Nanodrähte einschränken bzw. begrenzen.
  • Im Wege der Zusammenfassung und Durchsicht kann eine Halbleitervorrichtung ausgebildet sein, um eine Mehrzahl von Gate-All-Around-Vorrichtungen, die in einer entsprechenden Anzahl von Regionen auf einem Substrat positioniert sind, aufweisen. Jede Region kann eine oder mehrere Nanodrähte bei einem Niveau aufweisen, das einer aktiven Schicht in einer angrenzenden Region entspricht. Dadurch können die Nanodrähte bei unterschiedlichen Niveaus angeordnet sein. Zudem kann die Gate-All-Around-Vorrichtung in irgendeiner Region eine unterschiedliche Gate-Schwellspannung von der Gate-All-Around-Vorrichtung in einer angrenzenden Region beispielsweise basierend auf Unterschiede der Dicke der aktiven Schichten und/oder Nanodrähte in jenen Regionen aufweisen. Zudem kann, da die Nanodrähte in einer Region bei einem unterschiedlichen Niveau als ein Nanodraht in einer anderen Region ist, eine Reduktion der Parasitärkapazität realisiert werden, während gleichzeitig eine verbesserte Stromsteuerung erreicht wird.
  • Beispielhafte Ausführungsformen werden hierin beschrieben, und obwohl spezifische Begriffe angewandt werden, werden sie lediglich verwendet und interpretiert in einem und allgemeinen und beschreibenden Sinne und nicht zum Zwecke der Beschränkung. In manchen Fällen, was dem Fachmann zum Stand der Einreichung der vorliegenden Anmeldung ersichtlich offenkundig wäre, Merkmale, Eigenschaften und/oder Elemente, die beschrieben sind, in Verbindung mit einer besonderen Ausführungsform können einzeln oder in Kombination mit den beschriebenen Merkmalen, Eigenschaften und/oder Elementen in Verbindung mit anderen Ausführungsformen verwendet werden, soweit nichts spezifisches angegeben ist. Dementsprechend wird durch den Fachmann verstanden werden, dass verschiedene Veränderungen in der Form und in den Einzelheiten durchgeführt werden kann, ohne vom Gedanken und Schutzumfang der vorliegenden Erfindung abzuweichen, wie in den nachfolgenden Ansprüche dargelegt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2012-0112510 [0001]

Claims (27)

  1. Halbleitervorrichtung, aufweisend: ein Substrat (100), das eine erste Region (I) und eine zweite Region (II), die voneinander getrennt sind, enthält; eine Struktur (215; 315) auf dem Substrat (100), wobei die Struktur (215; 315) wenigstens eine Opferschicht (211; 311) und wenigstens eine aktive Schicht (212; 312) bei einem ersten Niveau in der zweiten Region (II) aufweist; eine erste Gate-All-Around-Vorrichtung (101), die einen ersten Nanodraht (119) in der ersten Region (I) enthält; und eine zweite Gate-All-Around-Vorrichtung (102), die einen zweiten Nanodraht (219) in der zweiten Region (II) enthält, wobei der erste Nanodraht (119) im Wesentlichen auf dem ersten Niveau liegt, und wobei der zweite Nanodraht (219) auf einem zweiten Niveau liegt, das unterschiedlich zu dem ersten Niveau des ersten Nanodrahts (119) ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine erste Schwellspannung der ersten Gate-All-Around-Vorrichtung (101) unterschiedlich zu einer zweiten Schwellspannung der zweiten Gate-All-Around-Vorrichtung (102) ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der zweite Nanodraht (219) auf der aktiven Schicht (212; 312) in der zweiten Region (II) liegt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei: der erste Nanodraht (119) auf einer aktiven Schicht (212; 312) in der ersten Region (I) angeordnet ist, der zweite Nanodraht (219) auf der aktiven Schicht (212; 312) in der zweiten Region (II) angeordnet ist, und die aktive Schicht (212; 312) in der zweiten Region (II) ist höher als die aktive Schicht (212; 312) in der ersten Region (I).
  5. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Region (II) keinen Nanodraht bei einem Niveau einer aktiven Schicht (212; 312) in der ersten Region (I) enthält.
  6. Halbleitervorrichtung nach Anspruch 1, wobei eine Dicke der aktiven Schicht (212; 312) in der ersten Region (I) unterschiedlich zu einer Dicke der aktiven Schicht (212; 312) in der zweiten Region (II) ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei eine Dicke des ersten Nanodrahts (119) im Wesentlichen gleich der Dicke der aktiven Schicht (212; 312) der zweiten Region (II) ist.
  8. Halbleitervorrichtung nach Anspruch 1, wobei eine Dicke des ersten Nanodrahts (119) unterschiedlich zu einer Dicke des zweiten Nanodrahts (219) ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei ein erstes Gate (147) der ersten Gate-All-Around-Vorrichtung (101) und ein zweites Gate (247) der zweiten Gate-All-Around-Vorrichtung (102) voneinander getrennt sind.
  10. Halbleitervorrichtung nach Anspruch 1, wobei Source-/Drain-Bereiche (161) der ersten Gate-All-Around-Vorrichtung (101) erhöhte Source-/Drain-Bereiche sind.
  11. Halbleitervorrichtung nach Anspruch 1, wobei die aktive Schicht (212; 312) Si enthält und die Opferschicht (211; 311) SiGe enthält.
  12. Halbleitervorrichtung nach Anspruch 1, wobei: das Substrat (100) eine dritte Region (III) enthält, eine einen dritten Nanodraht (319) enthaltende dritte Gate-All-Around-Vorrichtung (103) in der dritten Region (III) enthalten ist, und der dritte Nanodraht (319) ist auf einer aktiven Schicht (212; 312) in der dritten Region (III) angeordnet, die auf einem unterschiedlichen Niveau zu der aktiven Schicht (212; 312) in der zweiten Region (II) liegt.
  13. Halbleitervorrichtung nach Anspruch 12, wobei aktive Schichten (212; 312) in den ersten, zweiten und dritten aktiven Regionen (I, II, III) unterschiedliche Breiten aufweisen und auf dem Substrat (100) gestapelt sind, und wobei wenigstens eine aktive Schicht (212; 312) in einer von der ersten, zweiten oder dritten Regionen (I, II, III) nicht in einer anderen von der ersten, zweiten oder dritten Regionen (I, II, III) enthalten ist.
  14. Halbleitervorrichtung nach Anspruch 1, wobei: die erste Region (I) einen anderen Nanodraht aufweist, der an den zweiten Nanodraht (219) angrenzt, und ein Gate (247) der zweiten Gate-All-Around-Vorrichtung (102) legt ein gleiches Signal an den zweiten Nanodraht (219) und an den anderen Nanodraht in der zweiten Region (II) an.
  15. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine Spannungsschicht (169, 269) auf der ersten Gate-All-Around-Vorrichtung (101).
  16. Halbleitervorrichtung nach Anspruch 1, wobei eine Schwellspannung der ersten Gate-All-Around-Vorrichtung (101) auf einer Dicke der aktiven Schicht (212; 312) in der zweiten Region (II) basiert.
  17. Halbleitervorrichtung, aufweisend: eine Struktur (215; 315) mit einer ersten Opferschicht (211, 311), einer ersten aktiven Schicht (212, 312), einer zweiten Opferschicht (311, 211) und einer zweiten aktiven Schicht (312, 212), die der Reihe nach auf einem Substrat (100) ausgebildet sind, wobei eine erste Breite der ersten aktiven Schicht (212, 312) größer als eine zweite Breite der zweiten aktiven Schicht (312, 212) ist, so dass die erste aktive Schicht (212, 312) in Richtung einer Seite relativ zu der zweiten aktiven Schicht (312, 212) hervorsteht; und eine erste Gate-All-Around-Vorrichtung (101), die auf dem hervorstehenden Teil der ersten aktiven Schicht (212, 312) ist und einen ersten Nanodraht (119) enthält, wobei eine Dicke des ersten Nanodrahts (119) im Wesentlichen gleich zu einer Dicke der zweiten aktiven Schicht (312, 212) ist.
  18. Halbleitervorrichtung nach Anspruch 17, ferner aufweisend: eine zweite Gate-All-Around-Vorrichtung (102), die auf der zweiten aktiven Schicht (312, 212) ist und einen zweiten Nanodraht (219) enthält.
  19. Halbleitervorrichtung nach Anspruch 18, wobei eine erste Schwellspannung der ersten Gate-All-Around-Vorrichtung (101) unterschiedlich zu einer zweiten Schwellspannung der zweiten Gate-All-Around-Vorrichtung (102) ist.
  20. Halbleitervorrichtung nach Anspruch 18, wobei eine erste Dicke des ersten Nanodrahts (119) unterschiedlich zu einer zweiten Dicke des zweiten Nanodrahts (219) ist.
  21. Halbleitervorrichtung nach Anspruch 18, wobei ein erstes Gate (147) der ersten Gate-All-Around-Vorrichtung (101) getrennt von einem zweiten Gate (247) der zweiten Gate-All-Around-Vorrichtung (102) ist.
  22. Halbleitervorrichtung nach Anspruch 17, wobei die aktive Schicht (212, 312) Si enthält und die Opferschicht (211, 311) SiGe enthält.
  23. Halbleitervorrichtung nach Anspruch 17, wobei Source-/Drain-Bereiche (161) der ersten Gate-All-Around-Vorrichtung (101) erhöhte Source-/Drain-Bereiche sind.
  24. Halbleitervorrichtung, aufweisend: eine Struktur (215; 315) auf einem Substrat (100), wobei die Struktur (215; 315) eine Mehrzahl von Opferschichten (2211, 2311, 2411) und eine Mehrzahl von aktiven Schichten (2212, 2312, 2412) enthält, die abwechselnd aneinander gestapelt sind, wobei die Opferschichten (2211, 2311, 2411) unterschiedliche Breiten aufweisen und die aktiven Schichten (2212, 2312, 2412) weisen unterschiedliche Breiten auf, um mehrere gestufte Schichten auf dem Substrat (100) auszubilden; und eine Mehrzahl von Gate-All-Around-Vorrichtungen (101, 102, 103) auf der Struktur (215; 315), wobei die Mehrzahl der Gate-All-Around-Vorrichtungen (101, 102, 103) auf einer entsprechenden der mehrfach gestuften Schichten angeordnet ist.
  25. Halbleitervorrichtung nach Anspruch 24, wobei die Mehrzahl der Gate-All-Around-Vorrichtungen (101, 102, 103) eine Mehrzahl von Nanodrähten (119, 219, 319) von verschiedenen Dicken aufweist.
  26. Halbleitervorrichtung nach Anspruch 24, wobei jede der Mehrzahl von Gate-All-Around-Vorrichtungen (101, 102, 103) eine unterschiedliche Schwellspannung aufweist.
  27. Halbleitervorrichtung, aufweisend: eine Opferschicht (211) auf einem Substrat (100); eine aktive Schicht (212) auf der Opferschicht (211); eine Isolierschicht (213) auf der aktiven Schicht (212); einen Nanodraht (219) auf der Isolierschicht (213); und ein Gate (247) auf der Isolierschicht (213), um den Nanodraht (219) zu umgeben, wobei der Nanodraht (219) und die aktive Schicht (212) unterschiedliche Breiten und unterschiedliche Dicken aufweisen.
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