KR20220015154A - 반도체 장치 및 그 제조 방법 - Google Patents

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김성민
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는. 서로 분리된 제1 영역 및 제2 영역을 포함하는 기판, 기판 상에, 적어도 하나의 희생층 및 적어도 하나의 활성층이 교대로 적층된 적층 구조체, 제1 영역 상의 적층 구조체 상에 배치된 제1 분리 절연층, 제2 영역 상의 적층 구조체 상에 배치되고 제1 분리 절연층과 실질적으로 동일한 두께를 갖는 제2 분리 절연층, 제1 분리 절연층으로부터 이격된 제1 상부 활성 패턴, 제1 상부 활성 패턴의 적어도 일부를 감싸는 제1 게이트 전극, 제2 분리 절연층으로부터 이격된 제2 상부 활성 패턴, 및 제2 상부 활성 패턴의 적어도 일부를 감싸는 제2 게이트 전극을 포함하되, 제1 분리 절연층의 상면과 제2 분리 절연층의 상면은 서로 다른 높이에 배치된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 서로 분리된 제1 영역 및 제2 영역을 포함하는 기판, 기판 상에, 적어도 하나의 희생층 및 적어도 하나의 활성층이 교대로 적층된 적층 구조체, 제1 영역 상의 적층 구조체 상에 배치된 제1 분리 절연층, 제2 영역 상의 적층 구조체 상에 배치되고 제1 분리 절연층과 실질적으로 동일한 두께를 갖는 제2 분리 절연층, 제1 분리 절연층으로부터 이격된 제1 상부 활성 패턴, 제1 상부 활성 패턴의 적어도 일부를 감싸는 제1 게이트 전극, 제2 분리 절연층으로부터 이격된 제2 상부 활성 패턴, 및 제2 상부 활성 패턴의 적어도 일부를 감싸는 제2 게이트 전극을 포함하되, 제1 분리 절연층의 상면과 제2 분리 절연층의 상면은 서로 다른 높이에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 서로 다른 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역 상에 배치되는 제1 분리 절연층, 제1 분리 절연층 상에 배치되는 제1 활성 패턴, 제1 활성 패턴의 적어도 일부를 감싸는 제1 게이트 전극, 제2 영역 상에 배치되는 제2 분리 절연층, 제2 분리 절연층 상에 배치되는 제2 활성 패턴, 및 제2 활성 패턴의 적어도 일부를 감싸는 제2 게이트 전극을 포함하고, 제1 분리 절연층과 제2 분리 절연층은 서로 다른 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 서로 분리된 제1 영역 및 제2 영역을 포함하는 기판 상에, 희생층 및 활성층이 교대로 적층된 적층 구조체를 형성하고, 제1 영역 상의 적층 구조체를 식각하여 희생층 중 제1 희생층으로부터 돌출된 제1 스택 구조체를 형성하고, 제1 희생층을 제거하고 제1 희생층이 제거된 공간에 제1 분리 절연층을 형성하고, 제2 영역 상의 적층 구조체를 식각하여 희생층 중 제2 희생층으로부터 돌출된 제2 스택 구조체를 형성하고, 제2 희생층을 제거하고 제2 희생층이 제거된 공간에 제2 분리 절연층을 형성하고, 제1 스택 구조체 및 제2 스택 구조체에 포함된 희생층을 제거하고, 희생층이 제거된 공간에 게이트 전극을 형성하여 게이트 구조체를 형성하는 것을 포함하되, 제1 분리 절연층은 제2 분리 절연층과 다른 높이에 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A-A'선을 따라서 절단한 단면도이다.
도 3은 도 1의 B-B'선을 따라서 절단한 단면도이다.
도 4는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 5는 도 1의 B-B'선을 따라 절단한 단면도이다.
도 6은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 7은 도 1의 B-B'선을 따라 절단한 단면도이다.
도 8은 몇몇 다른 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 9는 도 8의 C-C'선 및 D-D'선을 따라서 절단한 단면도이다.
도 10은 채널에 가해지는 수직 스트레스에 따른 전자 및 홀의 이동도를 나타내는 그래프이다.
도 11은 몇몇 다른 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 12는 도 11의 E-E'선, F-F'선, G-G'선 및 H-H'선을 따라서 절단한 단면도이다.
도 13은 도 11의 E-E'선, F-F'선, G-G'선 및 H-H'선을 따라서 절단한 단면도이다.
도 14 내지 도 32는 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 33 내지 도 36은 몇몇 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 37 내지 도 40은 몇몇 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 41 및 도 42는 몇몇 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A-A'선을 따라서 절단한 단면도이다. 도 3은 도 1의 B-B'선을 따라서 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 기판(100), 제1 분리 절연층(110), 제1 활성 패턴(122, 123), 제1 게이트 유전막(130), 제1 게이트 전극(140), 제1 게이트 스페이서(150), 제1 소오스/드레인 영역(160) 및 층간 절연막(190)을 포함할 수 있다.
몇몇 실시예들에서 기판(100)은 벌크 실리콘 기판일 수 있다.
제1 분리 절연층(110)은 기판(100) 상에 배치될 수 있다. 제1 분리 절연층(110)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 활성 패턴(122, 123)은 제1 분리 절연층(110) 상에 배치될 수 있다. 제1 활성 패턴(122, 123)은 제1 분리 절연층(110) 상에 배치된 제1 하부 활성 패턴(122)과, 제1 하부 활성 패턴(122) 상에 배치된 제1 상부 활성 패턴(122)을 포함할 수 있다. 제1 활성 패턴(122, 123)은 예를 들어, 제1 방향(X)으로 연장될 수 있다.
제1 하부 활성 패턴(122)은 제1 분리 절연층(110)과 접할 수 있다. 제1 하부 활성 패턴(122)은 제1 게이트 전극(140)을 관통하는 제1 활성 패턴(122, 123) 중 최하부에 배치된 활성 패턴일 수 있다.
제1 상부 활성 패턴(122)은 제1 하부 활성 패턴(122) 상에 배치될 수 있다. 제1 상부 활성 패턴(122)은 기판(100)의 두께 방향으로 차례로 배치된 복수의 서브 활성 패턴(124, 126, 128)을 포함할 수 있다. 예를 들어, 제1 서브 활성 패턴(124)은 제1 하부 활성 패턴(122) 상에 배치될 수 있고, 제2 서브 활성 패턴(126)은 제1 서브 활성 패턴(124) 상에 배치될 수 있고, 제3 서브 활성 패턴(128)은 제2 서브 활성 패턴(126) 상에 배치될 수 있다. 제1 서브 활성 패턴(124), 제2 서브 활성 패턴(126) 및 제 서브 활성 패턴(128)은 제3 방향(DR3)에서 서로 중첩될 수 있다.
제1 상부 활성 패턴(122)은 제1 하부 활성 패턴(122)과 제3 방향(Z)으로 이격될 수 있다. 제1 서브 활성 패턴(124), 제2 서브 활성 패턴(126) 및 제3 서브 활성 패턴(128)은 제3 방향(DR3)으로 서로 이격될 수 있다. 예를 들어, 제1 서브 활성 패턴(124)은 제1 하부 활성 패턴(122)과 이격될 수 있고, 제2 서브 활성 패턴(126)은 제1 서브 활성 패턴(124)과 이격될 수 있고, 제3 서브 활성 패턴(128)은 제2 서브 활성 패턴(126)과 이격될 수 있다.
몇몇 실시예들에서 제1 활성 패턴(122, 123)은 원소 반도체 물질인 실리콘(Si)을 포함할 수 있다.
제1 활성 패턴(122, 123)은 각각 제1 게이트 전극(140)을 포함하는 트랜지스터의 채널 영역으로 이용될 수 있다. 도 2 및 도 3에서, 제1 상부 활성 패턴(122)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예들에 따른 반도체 장치는 2개 이하의 활성 패턴 또는 4개 이상의 활성 패턴을 포함할 수 있음은 물론이다.
제1 게이트 전극(140)은 제1 분리 절연층(110) 상에 배치될 수 있다. 제1 게이트 전극(140)은 제1 활성 패턴(122, 123)과 교차할 수 있다. 예를 들어, 제1 게이트 전극(140)은 기판(100)의 상면과 평행하며 제2 방향(Y)으로 길게 연장될 수 있다.
제1 활성 패턴(122, 123)은 제1 방향(X)으로 연장되어, 제1 게이트 전극(140)을 관통할 수 있다. 이에 따라, 제1 게이트 전극(140)은 제1 상부 활성 패턴(122)의 둘레를 감싸도록 형성될 수 있다. 또한 제1 게이트 전극(140)은 제1 분리 절연층(110)과 접하지 않는 제1 하부 활성 패턴(122)의 둘레를 감싸도록 형성될 수 있다.
제1 게이트 전극(140)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(140)은 TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 게이트 전극(140)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(140)은 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 제1 게이트 전극(140)은 복수의 도전성 물질이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 제1 게이트 전극(140)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
제1 게이트 유전막(130)은 제1 활성 패턴(122, 123)과 제1 게이트 전극(140) 사이에 개재될 수 있다. 예를 들어, 제1 게이트 유전막(130)은 제1 상부 활성 패턴(122)의 둘레를 감싸도록 형성될 수 있다. 제1 게이트 유전막(130)은 제1 분리 절연층(110)과 접하지 않는 제1 하부 활성 패턴(122)의 둘레를 감싸도록 형성될 수 있다. 제1 게이트 유전막(130)은 제1 분리 절연층(110)의 상면을 따라 연장될 수 있다.
제1 게이트 유전막(130)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 알루미늄 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도시되지 않았으나, 제1 활성 패턴(122, 123)과 제1 게이트 유전막(130) 사이에 계면막이 형성될 수도 있다. 상기 계면막은 제1 상부 활성 패턴(122)의 둘레를 감싸고, 제1 분리 절연층(110)과 접하지 않는 제1 하부 활성 패턴(122)의 둘레를 감싸도록 형성될 수 있으며, 제1 분리 절연층(110)의 상면을 따라 연장될 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스/드레인 영역(160)은 제1 분리 절연층(110) 상에 형성될 수 있다. 또한, 제1 소오스/드레인 영역(160)은 제1 게이트 전극(140)의 측면 상에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 제1 게이트 전극(140)의 양측면 상에 배치될 수 있다.
제1 소오스/드레인 영역(160)은 후술되는 제1 게이트 스페이서(150)에 의해 제1 게이트 전극(140)으로부터 이격될 수 있다. 또한, 제1 소오스/드레인 영역(160)은 제1 활성 패턴(122, 123)과 접속될 수 있다. 예를 들어, 제1 활성 패턴(122, 123)은 제1 게이트 스페이서(150)를 관통하여 제1 소오스/드레인 영역(160)과 접속될 수 있다. 제1 소오스/드레인 영역(160)은 제1 게이트 전극(140)을 포함하는 트랜지스터의 소오스/드레인 영역으로 이용될 수 있다.
제1 소오스/드레인 영역(160)은 기판(100) 상에 형성된 에피택셜층을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 제1 소오스/드레인 영역(160)은 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 제1 소오스/드레인 영역(160)은 복수의 에피택셜층이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 제1 소오스/드레인 영역(160)은 분리 절연층(110) 상에 순차적으로 적층되며 서로 다른 불순물 농도를 갖는 복수의 에피택셜층들을 포함할 수 있다.
몇몇 실시예들에서, 제1 소오스/드레인 영역(160)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인 영역일 수 있다. 제1 소오스/드레인 영역(160)은 제1 게이트 전극(140)을 관통하는 제1 활성 패턴(122, 123) 중 최상부에 배치된 활성 패턴(128)의 상면보다 돌출될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)의 상면은 제3 서브 활성 패턴(128)의 상면보다 위로 돌출될 수 있다.
몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 소오스/드레인 영역(160)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 P, Sb, As 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 제1 소오스/드레인 영역(160)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(122, 123)이 실리콘(Si)인 경우에, 제1 소오스/드레인 영역(160)은 실리콘(Si)에 비해 격자 상수가 작은 물질, 예를 들어 SiC를 포함할 수 있다. 인장 스트레스 물질은 제1 활성 패턴(122, 123)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 소오스/드레인 영역(160)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 B, C, In, Ga, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 소오스/드레인 영역(160)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(122, 123)이 실리콘(Si)인 경우에, 제1 소오스/드레인 영역(160)은 실리콘(Si)에 비해 격자 상수가 큰 물질을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 SiGe을 포함할 수 있다. 압축 스트레스 물질은 제1 활성 패턴(122, 123)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 게이트 스페이서(150)는 분리 절연층(110) 상에 배치될 수 있다. 제1 게이트 스페이서(150)는 제1 게이트 전극(140)의 측면을 따라 연장될 수 있다. 제1 게이트 스페이서(150)는 제1 게이트 전극(140)과 제1 소오스/드레인 영역(160)을 전기적으로 절연시킬 수 있다.
제1 활성 패턴(122, 123)은 제1 방향(X1)으로 연장되어 제1 게이트 스페이서(150)를 관통할 수 있다. 제1 게이트 스페이서(150)는 제1 활성 패턴(122, 123)의 종단에 배치될 수 있다. 이에 따라, 제1 활성 패턴(122, 123)는 제1 활성 패턴(122, 123)의 종단의 둘레를 감싸도록 형성될 수 있다.
제1 게이트 스페이서(150)는 제1 내측 스페이서(151)와 제1 외측 스페이서(152)를 포함할 수 있다. 제1 내측 스페이서(151)는 하부 활성 패턴(122)과 제1 서브 상부 활성 패턴(124) 사이, 제1 서브 상부 활성 패턴(124)과 제2 서브 상부 활성 패턴(126) 사이 및 제2 서브 상부 활성 패턴(126)과 제3 서브 상부 활성 패턴(128) 사이에 배치될 수 있다.
제1 내측 스페이서(151)는 제1 활성 패턴(122, 123)과 수직으로 중첩되는 위치에 배치될 수 있다. 제1 활성 패턴(122, 123) 중 최상부에 배치된 제3 서브 상부 활성 패턴(128) 상에는 제1 외측 스페이서(152)가 배치될 수 있다.
제1 내측 스페이서(151)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 외측 스페이서(152)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내측 스페이서(151)와 제1 외측 스페이서(152)는 서로 다른 물질을 포함할 수 있고, 또는 서로 동일한 물질을 포함할 수 있다.
몇몇 실시예들에서, 제1 하부 활성 패턴(122)과 제1 서브 활성 패턴(124), 제1 서브 활성 패턴(124)과 제2 서브 활성 패턴(126), 및 제2 서브 활성 패턴(126) 및 제3 서브 활성 패턴(128)은 서로 제1 거리(D1)만큼 이격될 수 있다. 제1 분리 절연층(110)의 두께(T1)는 제1 하부 활성 패턴(122)과 제1 서브 활성 패턴(124)이 이격된 거리(D1)와 실질적으로 동일할 수 있다.
층간 절연막(190)은 분리 절연층(110) 및 제1 소오스/드레인 영역(160) 상에 배치될 수 있다. 층간 절연막(190)은 제1 게이트 스페이서(150)의 측벽을 감쌀 수 있다. 층간 절연막(190)은 제1 게이트 전극(140)의 측면 상의 공간을 채우도록 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 유전 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 유전 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
벌크 실리콘 기판을 이용하여 활성 패턴을 포함하는 반도체 장치를 제조하는 경우, 기판 상에 핀이 형성되게 된다. 이에 따라 펀치 스루(punch through)가 발생할 수 있다. 펀치 스루를 감소 또는 방지하기 위해서 핀 상에 펀치 스루 정지층(punch through stopper)를 형성할 수 있다. 하지만, 펀치 스루가 감소될 수 있으나, 펀치 스루 정지층에 의해 핀이 활성 패턴들에 비해 높은 문턱 전압을 갖게 된다. 따라서 반도체 장치의 성능이 악화될 수 있다.
이에 반해, 몇몇 실시예들에 따른 반도체 장치는 SOI기판을 이용하지 않으나, 기판(100) 상에 배치된 제1 분리 절연층(110)에 의해 활성 패턴의 하부가 절연될 수 있다. 또한 제1 분리 절연층(110) 상에 활성 패턴이 형성되며 핀을 포함하지 않는다. 이에 따라 제1 분리 절연층(110)은 활성 패턴에 스트레스를 가할 수 있고, 이에 따라 펀치 스루가 감소 또는 방지될 수 있다. 또한 반도체 장치의 성능이 개선 또는 향상될 수 있다.
도 4 및 도 5는 몇몇 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 4는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 5는 도 1의 B-B'선을 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4 및 도 5를 참조하면, 몇몇 다른 실시예들에 따른 반도체 장치는 제1 활성 패턴(122)을 포함할 수 있다.
제1 활성 패턴(123)은 제1 분리 절연층(110)으로부터 이격된 제1 상부 활성 패턴(124, 126, 128)을 포함할 수 있다. 예를 들어, 제1 서브 활성 패턴(124)은 제1 분리 절연층(110)과 이격될 수 있고, 제2 서브 활성 패턴(126)은 제1 서브 활성 패턴(124)과 이격될 수 있고, 제3 서브 활성 패턴(128)은 제2 서브 활성 패턴(126)과 이격될 수 있다. 즉, 제1 활성 패턴(123)은 도 1 내지 도 3과 달리 제1 하부 활성 패턴(도 2 및 도 3의 121)을 포함하지 않을 수 있다.
몇몇 실시예들에서 제1 활성 패턴(123)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
몇몇 실시예들에서, 제1 활성 패턴(123)은 서로 동일한 두께(TA1)를 가질 수 있다. 제1 분리 절연층(110)의 두께(T1)는 제1 활성 패턴(123)의 두께(TA1)와 실질적으로 동일할 수 있다.
도 6 및 도 7은 몇몇 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 1의 A-A'선을 따라 절단한 단면도이다. 도 7은 도 1의 B-B'선을 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 및 도 7을 참조하면, 몇몇 다른 실시예들에 따른 반도체 장치에서 제1 활성 패턴(122)은 실리콘(Si)을 포함할 수 있다. 제1 활성 패턴(121. 122)은 제1 분리 절연층(110) 상에 배치된 제1 하부 활성 패턴(122)과 제1 하부 활성 패턴(122)으로부터 이격된 제1 상부 활성 패턴(122)을 포함할 수 있다.
제1 활성 패턴(122)이 실리콘 게르마늄(SiGe)을 포함하는 경우, 도면에 도시된 바와 달리, 제1 하부 활성 패턴(122)이 생략될 수 있다.
제1 분리 절연층(110)의 두께(T1')는 제1 활성 패턴(122, 123)의 두께(TA1) 및 제1 활성 패턴(122, 123)이 서로 이격된 거리(D1)보다 클 수 있다.
도 8은 몇몇 다른 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 9는 도 8의 C-C'선 및 D-D'선을 따라서 절단한 단면도이다. 도 10은 채널에 가해지는 수직 스트레스에 따른 전자 및 홀의 이동도를 나타내는 그래프이다. 설명의 편의를 위해 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 내지 도 10을 참조하면, 몇몇 다른 실시예들에 따른 반도체 장치에서 기판(100)은 서로 다른 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 기판(100)의 제1 영역(I)과 제2 영역(II)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 기판(100)의 제1 영역(I) 및 제2 영역(II)은 예를 들어, 수평으로 분리된 영역일 수 있다.
기판(100)의 제1 영역(I)과 제2 영역(II)에는 서로 다른 유형의 트랜지스터가 형성될 수 있다. 몇몇 실시예들에서, 기판(100)의 제1 영역(I)에 NMOS 트랜지스터가 형성되는 경우, 기판(100)의 제2 영역(II)에는 PMOS 트랜지스터가 형성될 수 있다.
제1 분리 절연층(110)은 기판(100)의 제1 영역(I) 상에 배치될 수 있다. 제1 활성 패턴(122, 123)은 제1 분리 절연층(110) 상에 배치될 수 있다. 제1 하부 활성 패턴(122)은 제1 분리 절연층(110)에 접할 수 있고, 제1 상부 활성 패턴(123)은 제1 분리 절연층(110)으로부터 이격될 수 있다.
제1 게이트 전극(140)은 제1 분리 절연층(110) 상에 배치될 수 있다. 제1 게이트 전극(140)은 제1 활성 패턴(122, 123)이 둘레를 감싸도록 형성될 수 있다. 제1 게이트 유전막(130)은 제1 활성 패턴(122, 123)과 제1 게이트 전극(140) 사이에 개재될 수 있다.
제2 분리 절연층(210)은 기판(100)의 제2 영역(II) 상에 배치될 수 있다. 제2 활성 패턴(222, 223)은 제2 분리 절연층(210) 상에 배치될 수 있다. 제2 하부 활성 패턴(222)은 제2 분리 절연층(210)에 접할 수 있고, 제2 상부 활성 패턴(223)은 제2 분리 절연층(210)으로부터 이격될 수 있다.
제2 게이트 전극(240)은 제2 분리 절연층(210) 상에 배치될 수 있다. 제2 게이트 전극(240)은 제2 활성 패턴(222, 223)이 둘레를 감싸도록 형성될 수 있다. 제2 게이트 유전막(230)은 제2 활성 패턴(222, 223)과 제2 게이트 전극(240) 사이에 개재될 수 있다.
제2 게이트 스페이서(250)는 제2 분리 절연층(210) 상에 배치될 수 있다. 제2 게이트 스페이서(250)는 제2 게이트 전극(240)의 측면을 따라 연장될 수 있다. 제2 게이트 스페이서(250)는 제2 게이트 전극(240)과 제2 소오스/드레인 영역(260)을 전기적으로 절연시킬 수 있다.
몇몇 실시예들에서, 제1 분리 절연층(110)의 두께(T1_1)는 제2 분리 절연층(210)의 두께(T1_2)와 실질적으로 동일할 수 있다. 제1 분리 절연층(110)은 제2 분리 절연층(210)과 서로 다른 물질을 포함할 수 있다. 이에 따라 제1 분리 절연층(110)이 제1 활성 패턴(122, 123)에 가하는 스트레스와 제2 분리 절연층(210)이 제2 활성 패턴(222, 223)에 가하는 스트레스의 방향이 다를 수 있다.
구제적으로, 제1 분리 절연층(110)은 제1 하부 활성 패턴(122)에 압축 수직 스트레스(a)를 가할 수 있다. 즉, 제1 분리 절연층(110)은 제1 분리 절연층(110)으로부터 제1 하부 활성 패턴(122)을 향해 스트레스를 가할 수 있다.
제2 분리 절연층(210)은 제2 하부 활성 패턴(222)에 인장 수직 스트레스(b)를 가할 수 있다. 즉, 제2 분리 절연층(210)은 제2 하부 활성 패턴(222)으로부터 제2 분리 절연층(210)을 향해 스트레스를 가할 수 있다.
도 10(a)는 실리콘을 포함하는 채널에 가해지는 수직 스트레스(vertical stress)에 따른 전자의 이동도를 나타낸 그래프이다. 도 10(b)는 실리콘에 가해지는 수직 스트레스에 따른 홀의 이동도를 나타낸 그래프이다. 음의 값을 갖는 수직 스트레스는 압축(compressive) 스트레스를 의미하고 양의 값을 갖는 수직 스트레스는 인장(tensile) 스트레스를 의미한다.
도 10(a)를 참조하면, 채널에 압축 수직 스트레스가 가해질수록 전자의 이동도는 증가한다. 도 10(b)를 참조하면, 채널에 인장 수직 스트레스가 가해질수록 홀의 이동도는 증가한다.
따라서, 몇몇 실시예들에 따른 반도체 장치에서, 제1 영역(I)에는 NMOS 트랜지스터가 형성되고 제1 분리 절연층(110)은 제1 활성 패턴(122, 123)에 압축 수직 스트레스(a)를 가하기 때문에, 제1 활성 패턴(122, 123) 내의 전자의 이동도가 증가될 수 있다. 또한 제2 영역(II)에는 PMOS 트랜지스터가 형성되고 제2 분리 절연층(210)은 제2 활성 패턴(222, 223)에 인장 수직 스트레스를 가하기 때문에, 제2 활성 패턴(222, 223) 내의 홀의 이동도는 증가될 수 있다.
이에 따라, 반도체 장치는 수평 방향(예를 들어, 제1 방향(X1, X2))뿐만 아니라 수직 방향(예를 들어, 제3 방향(Z1, Z2))으로 제1 활성 패턴(122, 123) 및 제2 활성 패턴(222, 223)에 스트레스를 가할 수 있다. 구체적으로, 제1 소오스/드레인 영역(160)에 포함된 물질에 따라 제1 활성 패턴(122, 123)에 수평 방향(예를 들어, 제1 방향(X1))으로 스트레스를 가할 뿐만 아니라, 제1 분리 절연층(110)에 포함된 물질에 따라 제1 활성 패턴(122, 123)에 수직 방향(예를 들어, 제3 방향(Z1))으로 스트레스를 가할 수 있다. 또한, 제2 소오스/드레인 영역(260)에 포함된 물질에 따라 제2 활성 패턴(222, 223)에 수평 방향(예를 들어, 제1 방향(X2))으로 스트레스를 가할 뿐만 아니라, 제2 분리 절연층(210)에 포함된 물질에 따라 제2 활성 패턴(222, 223)에 수직 방향(예를 들어, 제3 방향(Z2))으로 스트레스를 가할 수 있다. 이에 따라 몇몇 다른 실시예들에 따른 반도체 장치는 SOI 기판에 형성되고 활성 패턴을 포함하는 반도체 장치에 비해 활성 패턴에 보다 효과적으로 스트레스를 가할 수 있다. 따라서 몇몇 다른 실시예들에 따른 반도체 장치의 성능은 개선 또는 향상될 수 있다.
도 11은 몇몇 다른 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 12는 도 11의 E-E'선, F-F'선, G-G'선 및 H-H'선을 따라서 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 3을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 다른 실시예들에 따른 반도체 장치에서 기판(100)은 서로 다른 제1 영역(I), 제2 영역(II), 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)을 포함할 수 있다. 제1 영역(I), 제2 영역(II), 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)은 예를 들어, 수평으로 분리된 영역일 수 있다. 도 11 및 도 12에서. 기판(100)은 4개의 영역을 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예들에 따른 반도체 장치는 5개 이상의 영역을 포함할 수 있음은 물론이다.
기판(100) 상에는 적어도 하나의 희생층(201, 301, 303, 401, 403, 405)과 적어도 하나의 활성층(202, 302, 304, 402, 404, 406)이 교대로 적층될 수 있다. 적어도 하나의 희생층(201, 301, 303, 401, 403, 405)과 적어도 하나의 활성층(202, 302, 304, 402, 404, 406)은 제3 방향(Z1, Z2, Z3, Z4)으로 적층될 수 있다. 여기서 Z1, Z2, Z3, Z4는 기판(100)의 두께 방향일 수 있으며, 동일한 방향일 수 있다. 예를 들어, 기판(100) 상에 제1 희생층(201, 301, 401), 제1 활성층(202, 302, 402), 제2 희생층(303, 403) 및 제2 활성층(304, 404), 제3 희생층(405) 및 제3 활성층(406)이 순차적으로 적층될 수 있다.
각 영역(Ⅰ, Ⅱ, Ⅲ, Ⅵ)의 희생층(201, 301, 303, 401, 403)은 서로 동일한 레벨의 희생층일 수 있다. 예를 들어, 제2 영역(Ⅱ)의 제1 희생층(201)은 제3 영역(Ⅲ)의 제1 희생층(301) 및 제4 영역(Ⅵ)의 제1 희생층(401)과 동일한 레벨의 희생층일 수 있다. 제3 영역(Ⅲ)의 제2 희생층(303)은 제4 영역(Ⅵ)의 제2 희생층(403)과 동일한 레벨의 희생층일 수 있다.
각 영역(Ⅰ, Ⅱ, Ⅲ, Ⅵ)의 활성층(202, 302, 304, 402, 404)은 서로 동일한 레벨의 활성층일 수 있다. 예를 들어, 제2 영역(Ⅱ)의 제1 활성층(202)은 제3 영역(Ⅲ)의 제1 활성층(302) 및 제4 영역(Ⅵ)의 제1 활성층(402)과 동일한 레벨의 활성층일 수 있다. 제3 영역(Ⅲ)의 제2 활성층(304)은 제4 영역(Ⅵ)의 제2 활성층(404)과 동일한 레벨의 활성층일 수 있다.
여기서, 동일한 레벨이란, 동일한 제조 공정에 의해 형성되는 것을 의미할 수 있다.
다르게 설명하면, 희생층(201, 301, 303, 401, 403, 405) 및 활성층(202, 302, 304, 402, 404, 406)은 계단 형상일 수 있다. 제2 영역(Ⅱ)에는 제1 희생층(201)과 제1 활성층(202)이 형성되고 제3 영역(Ⅲ)에는 제2 영역(Ⅱ)에 비해 제2 희생층(303)과 제2 활성층(304)이 더 형성되고, 제4 영역(Ⅵ)에는 제3 영역(Ⅲ)에 비해 제3 희생층(403)과 제3 활성층(404)이 더 형성될 수 있다.
희생층(201, 301, 303, 401, 403, 405)과 활성층(202, 302, 304, 402, 404, 406)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 희생층(201, 301, 303, 401, 403, 405)은 실리콘을 포함할 수 있고, 활성층(202, 302, 304, 402, 404, 406)은 실리콘 게르마늄을 포함할 수 있다.
제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅵ)은 각각 제1 내지 제4 분리 절연층(110, 210, 310, 410)을 포함할 수 있다. 제1 내지 제4 분리 절연층(110, 210, 310, 410)은 서로 다른 위치에 배치될 수 있다. 제1 내지 제4 분리 절연층(110, 210, 310, 410)은 예를 들어, 제3 방향(Z1, Z2, Z3, Z4)으로 서로 다른 위치에 배치될 수 있다. 여기서 Z1, Z2, Z3, Z4은 서로 동일한 방향일 수 있다.
제1 내지 제4 분리 절연층(110, 210, 310, 410)은 수평 방향(예를 들어, 제2 방향(Y1, Y2, Y3, Y4))으로 서로 중첩되지 않을 수 있다. 여기서 Y1, Y2, Y3, Y4은 서로 동일한 방향일 수 있다. 예를 들어, 제2 분리 절연층(210)은 제1 분리 절연층(110)보다 상측에 배치될 수 있고, 제3 분리 절연층(310)은 제2 분리 절연층(210)보다 상측에 배치될 수 있고, 제4 분리 절연층(410)은 제3 분리 절연층(310)보다 상측에 배치될 수 있다. 다르게 설명하면, 제1 분리 절연층(110)의 상면, 제2 분리 절연층(210)의 상면, 제3 분리 절연층(310)의 상면 및 제4 분리 절연층(410)의 상면은 서로 다른 높이에 배치될 수 있다.
제1 내지 제4 분리 절연층(110, 210, 310, 410)의 하부에 배치된 각각의 희생층(201, 301, 303, 401, 403, 405) 및 활성층(202, 302, 304, 402, 404, 406)의 수는 다를 수 있다. 제1 분리 절연층(110)의 하부에는 n개(n은 자연수)의 희생층 및 n개의 활성층이 배치될 수 있고, 제2 분리 절연층(210)의 하부에는 m개(m은 자연수)의 희생층 및 m개의 활성층이 배치될 수 있다. 이 때, n과 m은 서로 다를 수 있다. 즉, 제1 분리 절연층(110)의 하부에 배치된 희생층의 수와 활성층의 수는 동일하나, 제1 분리 절연층(110)의 하부에 배치된 희생층 및 활성층의 수는 제2 분리 절연층(210)의 하부에 배치된 희생층 및 활성층의 수와 다를 수 있다.
예를 들어, 제2 분리 절연층(210)은 하부에는 제1 희생층(201) 및 제1 활성층(202)이 차례로 적층될 수 있다. 제3 분리 절연층(310)의 하부에는 제1 희생층(301), 제1 활성층(302), 제2 희생층(303) 및 제2 활성층(304)이 차례로 적층될 수 있다. 제4 분리 절연층(410)의 하부에는 제1 희생층(401), 제1 활성층(402), 제2 희생층(403), 제2 활성층(404), 제3 희생층(405) 및 제3 활성층(406)이 차례로 적층될 수 있다.
제1 분리 절연층(110)은 제2 영역(Ⅱ)의 제1 희생층(201)과 동일한 레벨의 제1 영역(Ⅰ)의 희생층이 제거된 공간에 형성될 수 있다. 따라서 제1 분리 절연층(110)의 두께(T1)는 제2 영역(Ⅱ)의 제1 희생층(201)의 두께(TS21)와 실질적으로 동일할 수 있다.
제2 분리 절연층(210)은 제3 영역(Ⅲ)의 제2 희생층(303)과 동일한 레벨의 제2 영역(Ⅱ)의 희생층이 제거된 공간에 형성될 수 있다. 따라서 제2 분리 절연층(210)의 두께(T2)는 제3 영역(Ⅲ)의 제2 희생층(303)의 두께(TS31)와 실질적으로 동일할 수 있다.
제3 분리 절연층(310)은 제4 영역(Ⅵ)의 제3 희생층(405)과 동일한 레벨의 제3 영역(Ⅲ)의 희생층이 제거된 공간에 형성될 수 있다. 따라서 제3 분리 절연층(310)의 두께(T3)는 제4 영역(Ⅵ)의 제3 희생층(405)의 두께(TS41)와 실질적으로 동일할 수 있다.
제1 하부 활성 패턴(122)은 제2 영역(Ⅱ)의 제1 활성층(202)과 동일한 레벨의 제1 영역(Ⅰ)이 활성층을 패터닝하여 형성될 수 있다. 따라서 제1 하부 활성 패턴(122)은 제2 영역(Ⅱ)의 제1 활성층(202)과 동일한 레벨에 형성될 수 있다. 제1 하부 활성 패턴(122)의 두께(TA1)는 제2 영역(Ⅱ)의 제1 활성층(202)의 두께(TS22)와 실질적으로 동일할 수 있다.
제2 하부 활성 패턴(222)은 제3 영역(Ⅲ)의 제2 활성층(304)과 동일한 레벨의 제2 영역(Ⅱ)의 활성층을 패터닝하여 형성될 수 있다. 따라서 제2 하부 활성 패턴(222)은 제3 영역(Ⅲ)의 제2 활성층(304)과 동일한 레벨에 형성될 수 있다. 제2 하부 활성 패턴(222)의 두께(TA2)는 제3 영역(Ⅲ)의 제2 활성층(304)의 두께(TS32)와 실질적으로 동일할 수 있다.
제3 하부 활성 패턴(322)은 제4 영역(Ⅵ)의 제3 활성층(406)과 동일한 레벨의 제3 영역(Ⅲ)의 활성층을 패터닝하여 형성될 수 있다. 따라서 제3 하부 활성 패턴(322)은 제4 영역(Ⅵ)의 제3 활성층(406)과 동일한 레벨에 형성될 수 있다. 제3 하부 활성 패턴(322)의 두께(TA3)는 제4 영역(Ⅵ)의 제3 활성층(406)의 두께(TS42)와 실질적으로 동일할 수 있다.
한편, 제1 게이트 전극(140)은 제1 활성 패턴(122, 123)을 감쌀 수 있고, 제2 게이트 전극(240)은 제2 활성 패턴(222, 223)을 감쌀 수 있고, 제3 게이트 전극(340)은 제3 활성 패턴(322, 333)을 감쌀 수 있고, 제4 게이트 전극(440)은 제4 활성 패턴(422)을 감쌀 수 있다.
제1 영역(Ⅰ) 상에 배치된 제1 활성 패턴(122, 123)의 수, 제2 영역(Ⅱ) 상에 배치된 제2 활성 패턴(222, 223)의 수, 제3 영역(Ⅲ) 상에 배치된 제3 활성 패턴(322, 323)의 수 및 제4 영역(Ⅵ) 상에 배치된 제4 활성 패턴(422)의 수는 서로 다를 수 있다. 즉, 제1 게이트 전극(140)에 의해 감싸지는 제1 활성 패턴(122, 123)의 면적, 제2 게이트 전극(240)에 의해 감싸지는 제2 활성 패턴(222, 223)의 면적, 제3 게이트 전극(340)에 의해 감싸지는 제3 활성 패턴(322, 323)의 면적 및 제4 게이트 전극(440)에 의해 감싸지는 제4 활성 패턴(422)의 면적은 서로 다를 수 있다. 이에 따라 몇몇 실시예들에 따른 반도체 장치에서 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅵ)에 형성된 소자의 구동 능력은 서로 다를 수 있다. 도 11 및 도 12에서, 제1 영역(Ⅰ) 상에 배치된 제1 활성 패턴(122, 123)의 수는 4개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들어, 제1 영역(Ⅰ) 상에 배치된 제1 활성 패턴(122, 123)의 수는 5개 이상일 수 있으며, 이에 따라 제2 내지 제4 영역(Ⅱ, Ⅲ, Ⅵ) 상에 배치된 활성 패턴의 수도 증가할 수 있음은 물론이다.
게이트 전극과 활성 패턴의 접촉 면적에 따라 반도체 장치의 구동 능력은 달라질 수 있다. 이 때, 게이트 전극과 활성 패턴의 접촉 면적을 증가시키기 위해서 반도체 장치의 크기가 증가할 수 있다.
하지만 몇몇 실시예들에 따른 반도체 장치는, 활성 패턴이 형성되는 위치를 조절하여, 게이트 전극과 활성 패턴의 접촉 면적을 증가시키거나 감소시킬 수 있다. 즉, 반도체 장치의 면적의 증가 없이 게이트 전극과 활성 패턴의 접촉 면적을 증가시킬 수 있다.
도 13은 도 11의 E-E'선, F-F'선, G-G'선 및 H-H'선을 따라서 절단한 단면도이다. 설명의 편의를 위해 도 11 및 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 13을 참조하면, 몇몇 다른 실시예들에 따른 반도체 장치에서 제1 내지 제4 분리 절연층(110, 210, 310, 410)은 예를 들어, 제3 방향(Z1, Z2, Z3, Z4)으로 서로 다른 위치에 배치될 수 있다. 여기서 Z1, Z2, Z3, Z4은 서로 동일한 방향일 수 있다.
제1 내지 제4 분리 절연층(110, 210, 310, 410)은 수평 방향(예를 들어, 제2 방향(Y1, Y2, Y3, Y4))으로 적어도 일부 서로 중첩될 수 있다. 여기서 Y1, Y2, Y3, Y4은 서로 동일한 방향일 수 있다. 예를 들어, 제2 분리 절연층(210)의 적어도 일부는 제1 분리 절연층(110)과 중첩될 수 있고, 제3 분리 절연층(310)의 적어도 일부는 제2 분리 절연층(210)과 중첩될 수 있고, 제4 분리 절연층(410)의 적어도 일부는 제3 분리 절연층(310)과 중첩될 수 있다.
제1 분리 절연층(110)은 제2 영역(Ⅱ)의 제1 희생층(201), 제2 영역(Ⅱ)의 제1 활성층(202) 및 제3 영역(Ⅲ)의 제2 희생층(303)과 동일한 레벨의 희생층 및 활성층이 제거된 공간에 형성될 수 있다. 따라서 제1 분리 절연층(110)의 두께(T1')는 제2 영역(Ⅱ)의 제1 희생층(201)의 두께(TS21) 및 제2 영역(Ⅱ)의 제1 활성층(202)의 두께(TS22)보다 클 수 있다. 또한 제1 분리 절연층(110)의 두께(T1')는 제2 영역(Ⅱ)의 제1 희생층(201)의 두께(TS21), 제2 영역(Ⅱ)의 제1 활성층(202)의 두께(TS22) 및 제3 영역(Ⅲ)의 제2 희생층(303)의 두께(TS31)의 합과 실질적으로 동일할 수 있다.
제2 분리 절연층(210)은 제3 영역(Ⅲ)의 제2 희생층(303), 제3 영역(Ⅲ)의 제2 활성층(304) 및 제4 영역(Ⅵ)의 제3 희생층(405)과 동일한 레벨의 제2 영역(Ⅱ)의 희생층 및 활성층이 제거된 공간에 형성될 수 있다. 따라서 제2 분리 절연층(210)의 두께(T2')는 제3 영역(Ⅲ)의 제2 희생층(303)의 두께(TS31) 및 제3 영역(Ⅲ)의 제2 활성층(304)의 두께(TS32)보다 클 수 있다. 또한 제2 분리 절연층(210)의 두께(T2')는 제3 영역(Ⅲ)의 제2 희생층(303)의 두께(TS31), 제3 영역(Ⅲ)의 제2 활성층(304)의 두께(TS32) 및 제4 영역(Ⅵ)의 제3 희생층(405)의 두께(TS41)의 합과 실질적으로 동일할 수 있다.
제3 분리 절연층(310)의 두께(T3') 또한 제4 영역(Ⅵ)의 제3 희생층(405)의 두께(TS41) 및 제4 영역(Ⅵ)의 제3 활성층(406)의 두께(TS42)보다 클 수 있다.
도 14 내지 도 32는 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27, 도 29 및 도 31은 도 14의 A-A'선을 따라 절단한 단면도이다. 도 16, 도 18, 도 20, 도 22, 도 24, 도 26 , 도 30 및 도 32는 도 14의 B-B'선을 따라 절단한 단면도이다.
도 14 내지 도 16을 참조하면, 기판(100) 상에 희생층(1001, 1002 1003, 1004)과 활성층(1011, 1012, 1013, 1014)이 교대로 적층된 적층 구조체(ST1)가 형성될 수 있다.
활성층(1011, 1012, 1013, 1014)은 희생층(1001, 1002 1003, 1004)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 희생층(1001, 1002 1003, 1004)과 활성층(1011, 1012, 1013, 1014) 예를 들어, 에피택셜 성장 방법에 의해 형성될 수 있다.
예를 들어, 희생층(1001, 1002 1003, 1004)은 실리콘 게르마늄을 포함할 수 있고, 활성층(1011, 1012, 1013, 1014)은 실리콘을 포함할 수 있다.
도 14 내지 도 16에서, 활성층(1011, 1012, 1013, 1014) 및 희생층(1001, 1002 1003, 1004)은 각각 4게인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한 활성층(1014)이 적층 구조체(ST1)의 최상부에 배치되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들어, 희생층이 적층 구조체(ST1)의 최상부에 배치될 수 있다.
이어서, 적층 구조체(ST1) 상에 버퍼층(1500)이 형성될 수 있다. 버퍼층(1500)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
이어서, 버퍼층(1500) 상에 제1 마스크 패턴(1600)이 형성될 수 있다. 제1 마스크 패턴(1600)은 제1 방향(X1)으로 길게 연장될 수 있다.
도 17 및 도 18을 참조하면, 제1 마스크 패턴(1600)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다. 적층 구조체(ST1)가 식각되어, 스택 구조체(S1)가 형성될 수 있다.
이 때, 식각 공정은 적층 구조체(ST1)의 상면으로부터 최하부에 배치된 제1 희생층(1001)의 적어도 일부까지 수행될 수 있다. 즉, 식각 공정에 의해 제1 희생층(1001)의 상면의 적어도 일부가 노출될 수 있다. 또한 제1 내지 제4 활성층(1011, 1012, 1013, 1014)이 식각되어 제1 방향(X1)으로 연장되는 제1 내지 제4 활성 패턴(122, 124, 126, 128)이 형성될 수 있다.
이에 따라, 제1 희생층(1001)으로부터 제3 방향(Z1)으로 돌출된 스택 구조체(S1)가 형성될 수 있다. 스택 구조체(S1)는 제1 희생층(1001)의 일부, 제1 내지 제4 희생층(1001, 1002, 1003, 1004) 및 제1 내지 제4 활성 패턴(122, 124, 126, 128)을 포함할 수 있다.
도 19 및 도 20을 참조하면, 라이너층(1700)이 형성될 수 있다. 라이너층(1700)은 제1 마스크 패턴(1600)의 상면과 측면, 스택 구조체(S1)의 측면 및 노출된 제1 희생층(1001)의 상면 상에 컨포멀하게 형성될 수 있다. 이어서, 스택 구조체(S1)에 의해 노출된 제1 희생층(1001)의 상면에 형성된 라이너층(1700)의 일부가 등방성 식각에 의해 제거될 수 있다. 이에 따라 라이너층(1700)은 제1 마스크 패턴(1600)의 상면과 측면 및 스택 구조체(S1)의 측면을 감쌀 수 있다.
라이너층(1700)은 예를 들어, 제1 마스크 패턴(1600)과 동일한 물질을 포함할 수 있다. 라이너층(1700)은 예를 들어, 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 21 및 도 22를 참조하면, 라이너층(1700)에 의해 노출된 제1 희생층(1001)이 제거될 수 있다.
도 23 및 도 24를 참조하면, 프리 분리 절연층(110P)이 형성될 수 있다. 이에 따라 제1 희생층(1001)이 제거된 공간이 채워질 수 있다.
도 25 및 도 26을 참조하면, 제1 마스크 패턴(1600)의 상면 상에 배치된 라이너층(1700)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다. 이에 따라 활성 패턴(122, 124, 126, 128)의 측면 및 희생층(1002, 1003, 1004)의 측면이 노출될 수 있다. 또한, 제1 희생층(1001)이 제거된 공간에 분리 절연층(110)이 형성될 수 있다.
도 27 및 도 28을 참조하면, 라이너층(1700), 제1 마스크 패턴(1600) 및 버퍼층(1500)이 제거될 수 있다.
이어서, 제4 활성 패턴(128) 상에 제2 방향(Y1)으로 연장되는 더미 게이트 전극(140P)이 형성될 수 있다.
더미 게이트 전극(140P)은 제2 마스크 패턴(1800)을 식각 마스크로 이용하여 형성될 수 있다. 도시되지는 않았으나, 더미 게이트 전극(140P) 및 제4 활성 패턴(128) 사이에, 더미 게이트 유전막 또는 보호막이 더 형성될 수도 있다.
또한, 더미 게이트 전극(140P)의 측벽 상에, 프리 게이트 스페이서(150P)가 형성될 수 있다.
도 29 및 도 30을 참조하면, 더미 게이트 전극(140P)의 양측에 제1 소오스/드레인 영역(160)이 형성될 수 있다. 몇몇 실시 예에서, 제1 소오스/드레인 영역(160)을 형성하기 위해, 희생층(1002, 1003, 1004) 및 활성 패턴(122, 124, 126, 128)의 일부가 제거될 수 있다.
희생층(1002, 1003, 1004) 및 활성 패턴(122, 124, 126, 128)의 일부가 제거된 뒤에, 프리 게이트 스페이서(150P)와 중첩되는 희생층(1002, 1003, 1004) 의 적어도 일부가 추가적으로 제거될 수 있다. 추가적으로 제거된 희생층(1002, 1003, 1004)의 자리에, 제1 내측 스페이서(151)가 형성될 수 있다.
이어서, 더미 게이트 전극(140P)의 양측에 제1 소오스/드레인 영역(160)이 형성될 수 있다.
이어서, 제1 소오스/드레인 영역(160)을 덮는 층간 절연막(180)이 분리 절연층(110) 상에 형성될 수 있다.
층간 절연막(180)에 의해, 더미 게이트 전극(140P)이 노출될 수 있다.
층간 절연막(180)이 형성되는 동안, 제2 마스크 패턴(1800)은 제거될 수 있다. 또한, 층간 절연막(180)이 형성되는 동안, 제1 내측 스페이서(151) 상에 제1 외측 스페이서(152)가 형성될 수 있다.
이를 통해, 내측 스페이서(151) 및 외측 스페이서(152)를 포함하는 게이트 스페이서(150)가 형성될 수 있다.
도 31 및 도 32를 참조하면, 더미 게이트 전극(140P) 및 희생층(1002, 1003, 1004)이 제거될 수 있다. 이에 따라, 제2 방향(Y1)으로 길게 연장되는 트렌치(140T)가 형성될 수 있다. 또한, 제1 활성 패턴(122, 124, 126, 128)이 노출될 수 있다.
제1 하부 활성 패턴(122)은 분리 절연층(110) 상에 형성될 수 있고, 제1 서브 활성 패턴(124)은 제1 하부 활성 패턴(122)과 이격될 수 있고, 제2 서브 활성 패턴(126)은 제1 서브 활성 패턴(124)과 이격될 수 있고, 제3 서브 활성 패턴(128)은 제2 서브 활성 패턴(126)과 이격될 수 있다.
이어서, 도 2 및 도 3을 참조하면, 트렌치(140T) 내에 제1 게이트 유전막(130) 및 제1 게이트 전극(140)이 형성될 수 있다.
제1 게이트 전극(140)은 단일막인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(140)은 다중막일 수도 있다. 예를 들어, 제1 게이트 전극(140)은 일함수 조절을 하는 일함수 도전막과, 일함수 도전막에 의해 형성된 공간을 채우는 필링(filling) 도전막을 포함할 수도 있다.
즉, 몇몇 실시예들에 따른 반도체 장치는 SOI 기판이 아닌 벌크 실리콘 기판을 이용하여 기판(100) 상에 제1 분리 절연층(110)을 포함하는 반도체 장치를 형성할 수 있다.
도 33 내지 도 36은 몇몇 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 33 및 도 35은 도 14의 A-A'선을 따라 절단한 단면도이다. 도 34 및 도 36은 도 14의 B-B'선을 따라 절단한 단면도이다. 도 33은 도 27 이후의 도면이고, 도 34는 도 28 이후의 도면이다.
도 33 및 도 34를 참조하면, 더미 게이트 전극(140P)의 양측에 제1 소오스/드레인 영역(160)이 형성될 수 있다. 몇몇 실시 예에서, 제1 소오스/드레인 영역(160)을 형성하기 위해, 희생층(1002, 1003, 1004) 및 활성 패턴(122, 124, 126, 128)의 일부가 제거될 수 있다.
희생층(1002, 1003, 1004) 및 활성 패턴(122, 124, 126, 128)의 일부가 제거된 뒤에, 프리 게이트 스페이서(150P)와 중첩되는 희생층(1002, 1003, 1004) 의 적어도 일부가 추가적으로 제거될 수 있다. 추가적으로 제거된 활성 패턴(122, 124, 126, 128)의 자리에, 제1 내측 스페이서(151)가 형성될 수 있다.
이어서, 더미 게이트 전극(140P)의 양측에 제1 소오스/드레인 영역(160)이 형성될 수 있다.
이어서, 제1 소오스/드레인 영역(160)을 덮는 층간 절연막(180)이 분리 절연층(110) 상에 형성될 수 있다.
층간 절연막(180)에 의해, 더미 게이트 전극(140P)이 노출될 수 있다.
층간 절연막(180)이 형성되는 동안, 제2 마스크 패턴(1800)은 제거될 수 있다. 또한, 층간 절연막(180)이 형성되는 동안, 제1 내측 스페이서(151) 상에 제1 외측 스페이서(152)가 형성될 수 있다.
이를 통해, 내측 스페이서(151) 및 외측 스페이서(152)를 포함하는 게이트 스페이서(150)가 형성될 수 있다. 또한 내측 스페이서(151) 상에 외측 스페이서(152)가 형성될 수 있다.
도 35 및 도 36을 참조하면, 더미 게이트 전극(140P) 및 활성 패턴(122, 124, 126, 128)이 제거될 수 있다. 이에 따라, 제2 방향(Y1)으로 길게 연장되는 트렌치(140T)가 형성될 수 있다. 또한, 희생층(1002, 1003, 1004)이 노출될 수 있다. 제2 내지 제4 희생층(1002, 1003, 1004)는 서로 이격될 수 있다. 즉, 제2 내지 제4 희생층(1002, 1003, 1004)이 활성 패턴으로 이용될 수 있다.
이어서, 도 4 및 도 5를 참조하면, 제2 내지 제4 희생층(1002, 1003, 1004)은 도 4 및 도 5의 제1 활성 패턴(124, 126, 128)에 대응될 수 있다. 트렌치(140T) 내에 제1 게이트 유전막(130) 및 제1 게이트 전극(140)이 형성될 수 있다.
도 37 내지 도 40은 몇몇 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 37 내지 도 40은 도 14의 B-B'선을 따라 절단한 단면도이다. 도 37은 16 이후의 도면이다.
도 37을 참조하면, 제1 마스크 패턴(1600)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다.
이 때, 식각 공정은 적층 구조체의 상면으로부터 최하부에 배치된 제1 활성층(1011)의 적어도 일부까지 수행될 수 있다. 즉, 식각 공정에 의해 제1 활성층(1011)의 상면의 적어도 일부가 노출될 수 있다. 또한 제2 내지 제4 활성층(1012, 1013, 1014)이 식각되어 제1 방향(X1)으로 연장되는 제2 내지 제4 활성 패턴(124, 126, 128)이 형성될 수 있다.
이에 따라, 제1 활성 패턴(122)으로부터 제3 방향(Z1)으로 돌출된 스택 구조체가 형성될 수 있다. 스택 구조체는 제1 희생층(1001) 상에 형성될 수 있고, 제1 내지 제4 활성 패턴(122, 124, 126, 128) 및 제2 내지 제4 희생층(1002, 1003, 1004)를 포함할 수 있다.
즉, 몇몇 다른 실시예들에 따른 반도체 장치의 제조 방법은 식각 물질 및/또는 식각 시간 등을 고려하여 식각 공정의 정지층의 위치를 설정할 수 있다. 이에 따라, 원하는 위치의 희생층 또는 활성층을 식각 공정의 정지층으로 설정하여 그 상면을 노출시킬 수 있다. 따라서 반도체 장치에 포함되는 활성 패턴의 수를 조절할 수 있다.
도 38을 참조하면, 라이너층(1700)이 형성될 수 있다. 라이너층(1700)은 제1 마스크 패턴(1600)의 상면과 측면, 스택 구조체의 측면 및 노출된 제1 활성 패턴(122)의 상면 상에 컨포멀하게 형성될 수 있다. 이어서, 스택 구조체에 의해 노출된 제1 활성 패턴(122)의 상면에 형성된 라이너층(1700)의 일부가 등방성 식각에 의해 제거될 수 있다. 이에 따라 라이너층(1700)은 제1 마스크 패턴(1600)의 상면과 측면 및 스택 구조체의 측면을 감쌀 수 있다.
도 39를 참조하면, 라이너층(1700)에 의해 노출된 제1 활성 패턴(122)이 제거될 수 있다.
도 40을 참조하면, 제1 활성 패턴(122)의 제거로 인해 노출된 제1 희생층(1001) 및 제2 희생층(1002)이 제거될 수 있다.
이어서, 제1 희생층(1001), 제1 활성 패턴(122) 및 제2 희생층(1002)이 제거된 공간에 제1 분리 절연층(110)이 형성될 수 있다.
이어서, 도 23 내지 도 31 및 도 6 내지 도 7을 참조하면, 제1 게이트 유전막(130) 및 제1 게이트 전극(140)이 형성될 수 있다.
몇몇 다른 실시예들에 따른 반도체 장치의 제조 방법은 제1 활성 패턴(122), 제1 희생층(1001) 및 제2 희생층(1002)를 제거하여 제1 분리 절연층(110)을 형성할 수 있다.
도 41 및 도 42는 몇몇 다른 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 41 및 도 42는 도 8의 C-C'선 및 D-D'선을 따라 절단한 단면도이다. 도 37은 도 22 이후의 도면이다.
도 41을 참조하면, 제1 영역(Ⅰ) 상에 제1 라이너층(1700)이 형성될 수 있고, 제2 영역(Ⅱ) 상에 제2 라이너층(2700)이 형성될 수 있다. 제1 영역(Ⅰ) 상의 희생층과 제2 영역(Ⅱ) 상의 희생층이 제거될 수 있다.
이어서, 제1 영역(Ⅰ) 상에 제3 마스크 패턴(미도시)이 형성될 수 있다. 제3 마스크 패턴에 의해 노출된 제2 영역(Ⅱ) 상에 제2 프리 분리 절연층(210P)이 형성될 수 있다. 이에 따라 제2 영역(Ⅱ) 상의 희생층이 제거된 공간이 채워질 수 있다.
도 42를 참조하면, 제2 영역(Ⅱ)의 제2 마스크 패턴(2600)의 상면 상에 배치된 제2 라이너층(2700)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다. 이에 따라 제2 활성 패턴(222, 224, 226, 228)의 측면 및 제2 희생층(2002, 2003, 2004)의 측면이 노출될 수 있다. 또한 제2 분리 절연층(210)이 형성될 수 있다.
이어서, 제2 영역(Ⅱ) 상에 제4 마스크 패턴(미도시)이 형성되고 제1 영역(Ⅰ) 상의 제3 마스크 패턴이 제거될 수 있다. 제4 마스크 패턴에 의해 노출된 제2 영역(Ⅱ) 상에 제1 프리 분리 절연층이 형성될 수 있다. 이에 따라 제1 영역(Ⅰ) 상의 희생층이 제거된 공간이 채워질 수 있다.
이어서, 제1 영역(Ⅰ)의 제1 마스크 패턴(1700)의 상면 상에 배치된 제1 라이너층(1700)을 식각 마스크로 이용하여 식각 공정이 수행될 수 있다. 이에 따라 제1 활성 패턴(122, 124, 126, 128)의 측면 및 제1 희생층(1002, 1003, 1004)의 측면이 노출될 수 있다. 또한 제1 분리 절연층(210)이 형성될 수 있다.
이어서, 도 27 내지 도 31 및 도 8 및 도 9를 참조하면, 제1 영역(Ⅰ)은 제1 분리 절연층(110) 및 제1 분리 절연층(110) 상에 형성된 제1 게이트 전극(140)을 포함할 수 있고, 제2 영역(Ⅱ)은 제1 분리 절연층(110)과 다른 물질을 포함하는 제2 분리 절연층(210) 및 제2 분리 절연층(210) 상에 형성된 제2 게이트 전극(240)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 210: 제1 및 제2 분리 절연층
122, 123: 제1 활성 패턴 222, 223: 제2 활성 패턴
130, 230: 제1 및 제2 게이트 유전막
140, 240: 제1 및 제2 게이트 전극
150, 250: 제1 및 제2 게이트 스페이서
160, 260: 제1 소오스/드레인 영역
190: 층간 절연막

Claims (10)

  1. 서로 분리된 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상에, 적어도 하나의 희생층 및 적어도 하나의 활성층이 교대로 적층된 적층 구조체;
    상기 제1 영역 상의 상기 적층 구조체 상에 배치된 제1 분리 절연층;
    상기 제2 영역 상의 상기 적층 구조체 상에 배치되고 상기 제1 분리 절연층과 실질적으로 동일한 두께를 갖는 제2 분리 절연층;
    상기 제1 분리 절연층으로부터 이격된 제1 상부 활성 패턴;
    상기 제1 상부 활성 패턴의 적어도 일부를 감싸는 제1 게이트 전극;
    상기 제2 분리 절연층으로부터 이격된 제2 상부 활성 패턴; 및
    상기 제2 상부 활성 패턴의 적어도 일부를 감싸는 제2 게이트 전극을 포함하되,
    상기 제1 분리 절연층의 상면과 상기 제2 분리 절연층의 상면은 서로 다른 높이에 배치되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 적층 구조체의 최상부에는 상기 적어도 하나의 활성층 중 제1 활성층이 배치되고,
    상기 제1 분리 절연층 및 상기 제2 분리 절연층은 상기 제1 활성층 상에 배치되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 상부 활성 패턴은 서로 이격된 복수의 제1 서브 활성 패턴을 포함하고,
    상기 제2 상부 활성 패턴은 서로 이격된 복수의 제2 서브 활성 패턴을 포함하고,
    상기 복수의 제1 서브 활성 패턴의 수는 상기 복수의 제2 서브 활성 패턴의 수와 다른 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 상부 활성 패턴 및 상기 제2 상부 활성 패턴은 제1 방향으로 연장되고,
    상기 제1 분리 절연층은 상기 적어도 하나의 희생층 중 제1 희생층과 상기 제1 방향과 교차하는 제2 방향으로 중첩되고,
    상기 제2 분리 절연층은 상기 적어도 하나의 희생층 중 상기 제1 희생층과 다른 제2 희생층과 상기 제2 방향으로 중첩되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 상부 활성 패턴 및 상기 제2 상부 활성 패턴은 제1 방향으로 연장되고,
    상기 제1 분리 절연층은 상기 적어도 하나의 희생층 중 제1 희생층과 상기 제1 방향과 교차하는 제2 방향으로 중첩되고,
    상기 제1 분리 절연층의 두께는 상기 제1 희생층의 두께보다 두껍고,
    상기 제2 분리 절연층의 두께는 상기 제2 희생층의 두께보다 두꺼운 반도체 장치.
  6. 서로 다른 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 배치되는 제1 분리 절연층;
    상기 제1 분리 절연층 상에 배치되는 제1 활성 패턴;
    상기 제1 활성 패턴의 적어도 일부를 감싸는 제1 게이트 전극;
    제2 영역 상에 배치되는 제2 분리 절연층;
    상기 제2 분리 절연층 상에 배치되는 제2 활성 패턴; 및
    상기 제2 활성 패턴의 적어도 일부를 감싸는 제2 게이트 전극을 포함하고,
    상기 제1 분리 절연층과 상기 제2 분리 절연층은 서로 다른 물질을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 분리 절연층이 상기 제1 활성 패턴에 가하는 스트레스의 방향은, 상기 제2 분리 절연층이 상기 제2 활성 패턴에 가하는 스트레스와 다른 방향인 반도체 장치.
  8. 서로 분리된 제1 영역 및 제2 영역을 포함하는 기판 상에, 희생층 및 활성층이 교대로 적층된 적층 구조체를 형성하고,
    상기 제1 영역 상의 상기 적층 구조체를 식각하여 상기 희생층 중 제1 희생층으로부터 돌출된 제1 스택 구조체를 형성하고,
    상기 제1 희생층을 제거하고 상기 제1 희생층이 제거된 공간에 제1 분리 절연층을 형성하고,
    상기 제2 영역 상의 상기 적층 구조체를 식각하여 상기 희생층 중 제2 희생층으로부터 돌출된 제2 스택 구조체를 형성하고,
    상기 제2 희생층을 제거하고 상기 제2 희생층이 제거된 공간에 제2 분리 절연층을 형성하고,
    상기 제1 스택 구조체 및 상기 제2 스택 구조체에 포함된 상기 희생층을 제거하고,
    상기 희생층이 제거된 공간에 게이트 전극을 형성하여 게이트 구조체를 형성하는 것을 포함하되,
    상기 제1 분리 절연층은 상기 제2 분리 절연층과 다른 높이에 형성되는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 기판은, 상기 제1 영역 및 상기 제2 영역과 분리된 제3 영역을 더 포함하고,
    상기 제3 영역 상의 상기 적층 구조체를 식각하여 상기 희생층 중 제3 희생층으로부터 돌출된 제3 스택 구조체를 형성하는 것과,
    상기 제3 희생층을 제거하고 상기 제3 희생층이 제거된 공간에 제3 분리 절연층을 형성하는 것을 더 포함하고,
    상기 제3 분리 절연층은 상기 제2 분리 절연층과 서로 다른 높이에 배치되는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 제1 희생층을 제거한 후, 상기 제1 영역 상의 상기 적층 구조체의 상기 활성층 중 상기 제1 희생층과 서로 이웃하는 제1 활성층 및 제2 활성층을 제거하는 것과,
    상기 제1 활성층 및 상기 제2 활성층이 제거된 공간에 상기 제1 분리 절연층을 형성하는 것과,
    상기 제2 희생층을 제거한 후, 상기 제2 영역 상의 상기 적층 구조체의 상기 활성층 중 상기 제2 희생층과 서로 이웃하는 제3 활성층 및 제4 활성층을 제거하는 것과,
    상기 제3 활성층 및 상기 제4 활성층이 제거된 공간에 상기 제2 분리 절연층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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