KR20140046258A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 서로 분리된 제1 영역과 제2 영역을 포함하는 기판; 상기 기판 상에 형성되고, 적어도 하나의 희생층과 적어도 하나의 액티브층이 서로 교대로 적층된 구조체; 상기 제1 영역에 형성되고, 제1 나노와이어(nanowire)를 포함하는 제1 게이트 올 어라운드(Gate All Around) 소자; 및 상기 제2 영역에 형성되고, 제2 나노와이어를 포함하는 제2 게이트 올 어라운드 소자를 포함하고, 상기 제1 나노와이어는 상기 적어도 하나의 액티브층 중 제1 액티브층과 동일 레벨에 형성되고, 상기 제2 나노와이어는 상기 적어도 하나의 액티브층 중 제2 액티브층과 동일 레벨에 형성되고, 상기 제1 액티브층과 상기 제2 액티브층은 서로 다르다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricated method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 게이트 올 어라운드(gate all around) 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 게이트 올 어라운드 구조가 제안되었다.
이러한 게이트 올 어라운드 구조는 3차원의 채널을 이용하기 때문에, 스케일링이 용이하다. 또한, 게이트의 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 다양한 문턱전압을 구현할 수 있고, 기생 커패시터를 줄일 수 있으며, 스트레스 기술(stress technology)을 적용하기 용이한 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 다양한 문턱전압을 구현할 수 있고, 기생 커패시터를 줄일 수 있으며, 스트레스 기술을 적용하기 용이한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 서로 분리된 제1 영역과 제2 영역을 포함하는 기판; 상기 기판 상에 형성되고, 적어도 하나의 희생층과 적어도 하나의 액티브층이 서로 교대로 적층된 구조체; 상기 제1 영역에 형성되고, 제1 나노와이어(nanowire)를 포함하는 제1 게이트 올 어라운드(Gate All Around) 소자; 및 상기 제2 영역에 형성되고, 제2 나노와이어를 포함하는 제2 게이트 올 어라운드 소자를 포함하고, 상기 제1 나노와이어는 상기 적어도 하나의 액티브층 중 제1 액티브층과 동일 레벨에 형성되고, 상기 제2 나노와이어는 상기 적어도 하나의 액티브층 중 제2 액티브층과 동일 레벨에 형성되고, 상기 제1 액티브층과 상기 제2 액티브층은 서로 다르다.
상기 제1 게이트 올 어라운드 소자의 제1 문턱전압과, 상기 제2 게이트 올 어라운드 소자의 제2 문턱전압은 서로 다를 수 있다.
상기 제2 액티브층은 상기 제1 액티브층보다 위에 배치되고, 상기 제2 영역에서, 상기 제2 나노와이어는 상기 제1 액티브층 위에 형성될 수 있다.
상기 제2 영역에서, 상기 제1 액티브층과 동일 레벨에는 나노와이어가 형성되지 않을 수 있다.
상기 제1 액티브층의 두께와, 상기 제2 액티브층의 두께는 서로 다를 수 있다.
상기 제1 나노와이어의 두께와 상기 제1 액티브층의 두께는 서로 동일하고, 상기 제2 나노와이어의 두께와 상기 제2 액티브층의 두께는 서로 동일할 수 있다.
상기 제1 나노와이어의 두께와, 상기 제2 나노와이어의 두께는 서로 다를 수 있다.
상기 제1 게이트 올 어라운드 소자의 제1 게이트와, 상기 제2 게이트 올 어라운드 소자의 제2 게이트는 서로 분리될 수 있다.
상기 제1 게이트 올 어라운드 소자의 소오스/드레인은 돌출된(raised) 소오스/드레인일 수 있다.
상기 액티브층은 Si를 포함하고, 상기 희생층은 SiGe를 포함할 수 있다.
상기 기판은 제3 영역을 더 포함하고, 상기 제3 영역에 형성되고, 제3 나노와이어를 포함하는 제3 게이트 올 어라운드 소자를 더 포함하고, 상기 제3 나노와이어는 상기 적어도 하나의 액티브층 중 제3 액티브층과 동일 레벨에 형성될 수 있다.
상기 기판 상에 상기 제1 액티브층, 상기 제2 액티브층, 상기 제3 액티브층 순서대로 적층되고, 상기 제3 영역에서, 상기 제3 나노와이어는 상기 제2 액티브층 위에 형성될 수 있다.
상기 제2 영역에 형성되고, 상기 제2 나노와이어 상에 적층된 제4 나노와이어를 더 포함하고, 상기 제2 게이트 올 어라운드 소자의 제2 게이트는, 상기 제2 나노와이어와 상기 제4 나노와이어에 동일한 신호를 인가할 수 있다.
상기 제1 게이트 올 어라운드 소자 상에 형성된 스트레스막을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 기판 상에 순차적으로 형성된 제1 희생층, 제1 액티브층, 제2 희생층 및 제2 액티브층을 포함하는 구조체로서, 상기 제1 액티브층의 제1 폭은 상기 제2 액티브층의 제2 폭보다 커서 상기 제1 액티브층이 상기 제2 액티브층보다 일측으로 돌출된 구조체; 및 상기 제1 액티브층의 상기 돌출된 부분 상에 형성되고, 제1 나노와이어를 포함하는 제1 게이트 올 어라운드 소자를 포함하되, 상기 제1 나노와이어의 두께는, 상기 제2 액티브층의 두께와 동일할 수 있다.
상기 제2 액티브층 상에 형성되고, 제2 나노와이어를 포함하는 제2 게이트 올 어라운드 소자를 포함할 수 있다.
상기 제1 게이트 올 어라운드 소자의 제1 문턱전압과, 상기 제2 게이트 올 어라운드 소자의 제2 문턱전압은 서로 다를 수 있다.
상기 제1 나노와이어의 제1 두께와, 상기 제2 나노와이어의 제2 두께는 서로 다를 수 있다.
상기 제1 게이트 올 어라운드 소자의 제1 게이트와, 상기 제2 게이트 올 어라운드 소자의 제2 게이트는 서로 분리될 수 있다.
상기 액티브층은 Si를 포함하고, 상기 희생층은 SiGe를 포함할 수 있다.
상기 제1 게이트 올 어라운드 소자의 소오스/드레인은 돌출된(raised) 소오스/드레인일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 기판 상에 형성되고, 희생층과 액티브층이 교대로 적층되고, 다층의 계단 형상의 구조체; 및 상기 구조체 상에 형성된 다수의 게이트 올 어라운드 소자로서, 상기 각 게이트 올 어라운드 소자는 상기 계단 형상의 각 층마다 배치될 수 있다.
상기 각 층의 게이트 올 어라운드 소자의 나노와이어는 서로 다른 두께를 가질 수 있다.
상기 각 층의 게이트 올 어라운드 소자의 문턱전압은 서로 다를 수 있다.
상기 각 층의 액티브층은 서로 다른 두께를 가질 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 기판 상에 형성된 희생층; 상기 희생층 상에 형성된 액티브층; 상기 액티브층 상에 형성된 절연층; 상기 절연층 상에 형성된 나노와이어; 및 상기 절연층 상에 상기 나노와이어를 둘러싸도록 형성된 게이트를 포함하고, 상기 나노와이어의 폭보다 상기 액티브층의 폭이 더 크고, 상기 액티브층의 두께와 상기 나노와이어의 두께는 서로 다를 수 있다.
상기 나노와이어와 전기적으로 연결된 소오스/드레인은, 돌출된(raised) 소오스/드레인일 수 있다.
상기 액티브층은 Si를 포함하고, 상기 희생층은 SiGe를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 서로 분리된 제1 영역과 제2 영역을 포함하는 기판; 상기 기판 상에 형성되고, 적어도 하나의 희생층과 적어도 하나의 액티브층이 서로 교대로 적층된 구조체; 상기 제1 영역에 형성되고, 적층된 n(단, n은 자연수)개의 제1 나노와이어를 포함하는 제1 게이트 올 어라운드 소자; 및 상기 제2 영역에 형성되고, 적층된 m(단, m은 자연수)개의 제2 나노와이어를 포함하는 제2 게이트 올 어라운드 소자를 포함하고, 상기 n개의 제1 나노와이어는 적어도 하나의 액티브층 중 n개의 액티브층과 동일 레벨에 형성되고, 상기 m개의 제2 나노와이어는 적어도 하나의 액티브층 중 m개의 액티브층과 동일 레벨에 형성되고, 상기 n개의 액티브층과 상기 m개의 액티브층은 서로 다를 수 있다.
상기 제1 게이트 올 어라운드 소자의 제1 게이트는 상기 n개의 제1 나노와이어에 동일한 제1 신호를 인가하고, 상기 제2 게이트 올 어라운드 소자의 제2 게이트는 상기 m개의 제2 나노와이어에 동일한 제2 신호를 인가할 수 있다.
상기 제1 게이트 올 어라운드 소자의 제1 게이트와, 상기 제2 게이트 올 어라운드 소자의 제2 게이트는 서로 분리될 수 있다.
상기 n개의 액티브층은 서로 동일한 두께를 갖고, 상기 m개의 액티브층은 서로 동일한 두께를 가질 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면(aspect)은 서로 분리된 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 기판 상에, 희생층과 액티브층이 교대로 적층되고, 다층의 계단 형상의 구조체를 형성하고, 상기 구조체 상에 다수의 게이트 올 어라운드 소자를 형성하되, 상기 각 게이트 올 어라운드 소자는 상기 계단 형상의 각 층마다 배치될 수 있다.
상기 계단 형상의 구조체를 형성하는 것은, 적어도 하나의 희생층과 적어도 하나의 액티브층을 서로 교대로 적층하고, 상기 적어도 하나의 희생층의 일부를 선택적으로 제거하고, 상기 제거된 영역에 다수의 절연층을 형성하고, 상기 다수의 절연층을 이용하여, 상기 적어도 하나의 액티브층의 일부를 패터닝하는 것을 포함할 수 있다.
상기 희생층의 일부를 선택적으로 제거하는 것은, CF4 가스, O2 가스 및 N2 가스를 이용할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면은 서로 분리된 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 기판 상에, 다수의 절연층과 다수의 액티브층을 교대로 적층하고, 상기 다수의 액티브층을 상기 제1 영역과 상기 제2 영역에 따라 서로 다른 깊이로 식각하여, 제1 영역에 제1 액티브 패턴을 형성하고 제2 영역에 제2 액티브 패턴을 형성하고, 상기 제1 액티브 패턴과 상기 제2 액티브 패턴을 트리밍하여 제1 및 제2 나노와이어를 형성하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A, B-B를 따라 절단한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 4는 도 3의 A-A, B-B, C-C를 따라 절단한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12 내지 도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 일 예를 설명하기 위한 중간단계도면들이다.
도 17a 내지 도 17d은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 다른 예를 설명하기 위한 중간단계도면들이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19a 및 도 19b은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 저전력 설계에서 멀티 문턱전압(multi Vt) 옵션을 구현할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A-A, B-B를 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 기판(100), 구조체(215), 제1 게이트 올 어라운드 소자(Gate All Around Device)(101), 제2 게이트 올 어라운드 소자(102) 등을 포함할 수 있다.
기판(100)은 서로 분리된 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
여기서 제1 영역(I)과 제2 영역(II)은 수평적으로 분리된 것일 수 있다. 즉, 제1 영역(I)과 제2 영역(II)은 수직적으로 배치된 것이 아니다(즉, 적층된 형태가 아니다).
구조체(215)는 기판(100) 상에 형성되고, 적어도 하나의 희생층(211)과, 적어도 하나의 액티브층(212)이 서로 교대로 적층된 형태일 수 있다. 즉, 적어도 하나의 희생층(211)과 적어도 하나의 액티브층(212)이 제3 방향(Z1)으로 적층된 형태일 수 있다. 도 1에서는 예시적으로 1개의 희생층(211)과 1개의 액티브층(212)을 도시하였으나, 이에 한정되는 것은 아니다. 이러한 구조체(215)는 게이트 올 어라운드 소자(101, 102)의 나노와이어를 형성하기 위해 사용될 수 있다.
다르게 설명하면, 구조체(215)는 계단 형상일 수 있다. 제1 영역(I)에는 구조체(215)의 1층이 형성되어 있고, 제2 영역(II)에는 구조체(215)의 2층이 형성될 수 있다. 계단 형상은 희생층(211)과 액티브층(212)이 교대로 적층된 것을 포함할 수 있다.
액티브층(212)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 희생층(211)은 액티브층(212)과 다른 물질일 수 있다. 또한, 희생층(211)은 액티브층(212)에 비해서 식각 선택비가 높을 수 있다. 예를 들어, 액티브층(212)은 Si를 포함하고, 희생층(211)은 SiGe를 포함할 수 있으나, 이에 한정되는 것은 아니다. 액티브층(212)/희생층(211)으로, 예를 들어, Ge/GaAs, Ge/InGaAs, Ge/GeSn, GeSn/III-V, AlGaAs/GaAs, AlGaAs/InGaP, GaN/InN, AlN/InN을 포함하는 그룹에서 선택된 적어도 하나도 가능할 수 있다. 또한, 액티브층(212)을 ELO(Epitaxial Lateral Overgrowth) 방식으로 만들 경우에는, 희생층(211)은 절연막(예를 들어 SiO2, SiON, SiN 등)일 수도 있다.
제1 영역(I) 상에 절연층(113)이 형성되고, 제2 영역(II) 상에 절연층(213)이 형성될 수 있다. 절연층(113, 213)은 예를 들어, 산화막, 질화막, 산질화막, 고유전체 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 고유전체 물질은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제1 게이트 올 어라운드 소자(101)는 제1 영역(I)에 형성된다. 제1 게이트 올 어라운드 소자(101)는 제1 소오스/드레인(161), 제1 소오스/드레인(161) 사이에 연결된 제1 나노와이어(119), 제1 나노와이어(119)를 둘러싸도록 형성된 제1 게이트 절연막(145), 제1 게이트(147)를 포함한다. 제1 나노와이어(119)는 제2 방향(Y1)으로 연장되도록 형성되고, 제1 게이트(147)는 제1 방향(X1)으로 연장되도록 형성될 수 있으나, 이에 한정되지 않는다. 제1 나노와이어(119)의 단면을 원형으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 나노와이어(119)의 단면이 타원형, 직사각형, 정사각형 등의 형태일 수도 있다.
제2 게이트 올 어라운드 소자(102)는 제2 영역(II)에, 구조체(215) 상에 형성된다. 제2 게이트 올 어라운드 소자(102)는 제2 소오스/드레인(261), 제2 소오스/드레인(261) 사이에 연결된 제2 나노와이어(219), 제2 나노와이어(219)를 둘러싸도록 형성된 제2 게이트 절연막(245), 제2 게이트(247)를 포함한다. 제2 나노와이어(219)는 제2 방향(Y2)으로 연장되도록 형성되고, 제2 게이트(247)는 제1 방향(X2)으로 연장되도록 형성될 수 있으나, 이에 한정되지 않는다. 제2 나노와이어(219)의 단면을 원형으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 나노와이어(219)의 단면이 타원형, 직사각형, 정사각형 등의 형태일 수도 있다.
한편, 제1 게이트 올 어라운드 소자(101), 제2 게이트 올 어라운드 소자(102)는 다양한 형태의 소자일 수 있다. 예를 들어, 제1 게이트 올 어라운드 소자(101), 제2 게이트 올 어라운드 소자(102)는 MOSFET, 정션리스(junction-less) MOSFET, 터널(tunnel) FET, 필드이펙트(field effect) 트랜지스터 등일 수 있으나, 이에 한정되지 않는다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제2 게이트 올 어라운드 소자(102)는 제1 게이트 올 어라운드 소자(101)와 다른 레벨에 형성될 수 있다. 도시된 것과 같이, 제2 게이트 올 어라운드 소자(102)는 제1 게이트 올 어라운드 소자(101)보다 높은 위치에 형성될 수 있다. 구체적으로, 제1 나노와이어(119)와 제2 나노와이어(219)는 서로 다른 레벨에 형성될 수 있다.
제1 나노와이어(119)는 액티브층(212)과 동일 레벨에 형성될 수 있다. 후술하겠으나, 제1 나노와이어(119)는 액티브층(212)을 패터닝하여 형성할 수 있다. 따라서, 제1 나노와이어(119)의 두께(T1)는, 액티브층(212)의 두께(TS1)과 실질적으로 동일할 수 있다. 제1 나노와이어(119)의 단면이 원형일 경우, 제1 나노와이어(119)의 두께(T1)는 원형의 지름에 해당할 수 있다. 또한, 제2 나노와이어(219)는 도시되지 않은 다른 액티브층과 동일 레벨에 형성될 수 있다.
제1 나노와이어(119)의 두께(T1)는, 제2 나노와이어(219)의 두께(T2)와 서로 다를 수 있다. 도시된 것과 같이, 제1 나노와이어(119)의 두께(T1)는, 제2 나노와이어(219)의 두께(T2)보다 두꺼울 수 있다. 제2 나노와이어(219)의 두께(T2)와 액티브층(212)의 두께(TS1)과 다를 수 있다. 이에 따라, 제1 게이트 올 어라운드 소자(101)의 제1 문턱전압과 제2 게이트 올 어라운드 소자(102)의 제2 문턱전압은 서로 다르게 된다. 예를 들어, 제1 게이트 올 어라운드 소자(101)는 낮은문턱전압(Low Vt) 트랜지스터이고, 제2 게이트 올 어라운드 소자(102)는 보통문턱전압(Regular Vt) 트랜지스터일 수 있으나, 이에 한정되지 않는다. 후술하겠으나, 액티브층(212)을 이용하여 제1 나노와이어(119)를 형성하기 때문에, 액티브층(212)의 두께(TS1)을 조절함으로써 제1 나노와이어(T1)의 두께를 조절할 수 있다. 즉, 액티브층(212)의 두께(TS1)를 조절함으로서, 제1 게이트 올 어라운드 소자(101)의 제1 문턱전압을 용이하게 조절할 수 있다.
여기서, 제2 영역(II)에 형성되어 있는 제2 게이트 올 어라운드 소자(102)의 형상을 정리하면 다음과 같다. 제2 게이트 올 어라운드 소자(102)는 기판(100) 상에 순차적으로 형성된 희생층(211), 액티브층(212), 절연층(213), 절연층(213) 상에 형성된 제2 나노와이어(219), 절연층(213) 상에 제2 나노와이어(219)를 둘러싸도록 형성된 제2 게이트(247)을 포함한다. 여기서, 제2 나노와이어(219)의 폭보다 액티브층(212)의 폭이 더 크고, 액티브층(212)의 두께(TS1)와 제2 나노와이어(219)의 두께(T2)는 서로 다르다.
한편, 제2 영역(II)에, 제1 나노와이어(119)와 동일 레벨에, 다른 나노와이어가 형성되어 있다면, 제2 나노와이어(219)와 상기 다른 나노와이어 사이의 불필요한 기생 커패시터(parasitic capacitor)가 형성될 수 있다. 하지만, 제2 영역(II)에서, 제1 나노와이어(119)와 동일 레벨에는, 다른 나노와이어가 형성되어 있지 않다. 다르게 설명하면, 제2 영역(II)에서, 제2 나노와이어(219) 하부에, 희생층(211)과 액티브층(212)이 적층되어 있다. 따라서, 본 발명의 제1 실시예에 따른 반도체 장치(2)는 불필요한 기생 커패시터를 최소화할 수 있다.
또한, 제1 게이트 올 어라운드 소자(101)의 제1 게이트(147)와, 제2 게이트 올 어라운드 소자(102)의 제2 게이트(247)는 서로 분리되어 있다.
또한, 도시하지 않았으나, 제1 소오스/드레인(161), 제2 소오스/드레인(261)은 돌출된(raised) 소오스/드레인일 수 있다. 제1 게이트 올 어라운드 소자(101), 제2 게이트 올 어라운드 소자(102)를 제조할 때, 위쪽에 있는 상부층들을 완전히 제거하고 제조하기 때문에, 에피택셜 방식의 돌출된 소오스/드레인을 형성할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 4는 도 3의 A-A, B-B, C-C를 따라 절단한 단면도이다. 설명의 편의를 위해서, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3 및 도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 기판(100)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다.
제1 영역(I)에는 제1 게이트 올 어라운드 소자(101)가 형성되고, 제2 영역(II)에는 제2 게이트 올 어라운드 소자(102)가 형성되고, 제3 영역(III)에는 제3 게이트 올 어라운드 소자(103)가 형성된다.
전술한 것과 같이, 구조체(315)는 적어도 하나의 희생층(211, 311)과, 적어도 하나의 액티브층(212, 312)이 서로 교대로 적층된 형태일 수 있다. 구조체(215, 315)는 계단 형상일 수 있다. 제1 영역(I)에는 구조체(215, 315)의 1층이 형성되어 있고, 제2 영역(II)에는 구조체(215, 315)의 2층이 형성될 수 있고, 제3 영역(III)에는 구조체(215, 315)의 3층이 형성될 수 있다.
다르게 설명하면, 구조체(215, 315)는 순차적으로 적층된 희생층(211), 액티브층(212), 희생층(311) 및 액티브층(312)을 포함한다. 액티브층(212)의 폭은 액티브층(312)의 폭보다 커서 액티브층(212)이 액티브층(312)보다 일측으로 돌출되도록 형성된다. 즉, 액티브층(312)은 제3 영역(III)에만 형성되고, 액티브층(212)은 제2 영역(II) 및 제3 영역(III)에 형성될 수 있다.
제3 게이트 올 어라운드 소자(103)는 제3 영역(III)에 형성된다. 제3 게이트 올 어라운드 소자(103)는 제3 소오스/드레인(361), 제3 소오스/드레인(361) 사이에 연결된 제3 나노와이어(319), 제3 나노와이어(319)를 둘러싸도록 형성된 제3 게이트 절연막(345), 제3 게이트(347)를 포함한다. 제3 나노와이어(319)는 제2 방향(Y3)으로 연장되도록 형성되고, 제3 게이트(347)는 제1 방향(X3)으로 연장되도록 형성될 수 있으나, 이에 한정되지 않는다. 제3 나노와이어(319)의 단면을 원형으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제3 나노와이어(319)의 단면이 타원형, 직사각형, 정사각형 등의 형태일 수도 있다.
본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 게이트 올 어라운드 소자(101) 내지 제3 게이트 올 어라운드 소자(103)는 서로 다른 레벨에 형성될 수 있다. 도시된 것과 같이, 제3 게이트 올 어라운드 소자(103)는 제2 게이트 올 어라운드 소자(102)보다 높은 위치에 형성되고, 제2 게이트 올 어라운드 소자(102)는 제1 게이트 올 어라운드 소자(101)보다 높은 위치에 형성될 수 있다. 구체적으로, 제1 나노와이어(119) 내지 제3 나노와이어(319)는 서로 다른 레벨에 형성될 수 있다.
제1 나노와이어(119)는 액티브층(212)과 동일 레벨에 형성될 수 있고, 제2 나노와이어(219)는 액티브층(312)과 동일 레벨에 형성될 수 있고, 제3 나노와이어(319)는 도시되지 않은 다른 액티브층과 동일 레벨에 형성될 수 있다. 제1 나노와이어(119)는 액티브층(212)을 패터닝하여 형성할 수 있고, 제2 나노와이어(219)는 액티브층(312)을 패터닝하여 형성할 수 있다.
따라서, 제1 나노와이어(119)의 두께(T1)는, 액티브층(212)의 두께(TS1)과 실질적으로 동일하고, 제2 나노와이어(219)의 두께(T2)는, 액티브층(312)의 두께(TS2)과 실질적으로 동일할 수 있다.
제1 나노와이어(119)의 두께(T1) 내지 제3 나노와이어(319)의 두께(T3)는, 서로 다를 수 있다. 도시된 것과 같이, 제1 나노와이어(119)의 두께(T1)는 제2 나노와이어(219)의 두께(T2)보다 두껍고, 제2 나노와이어(219)의 두께(T2)는 제3 나노와이어(319)의 두께(T3)보다 두꺼울 수 있다. 이에 따라, 제1 게이트 올 어라운드 소자(101)의 제1 문턱전압 내지 제3 게이트 올 어라운드 소자(103)의 제3 문턱전압은 서로 다르게 된다. 예를 들어, 제1 게이트 올 어라운드 소자(101)는 낮은문턱전압(Low Vt) 트랜지스터이고, 제2 게이트 올 어라운드 소자(102)는 보통문턱전압(Regular Vt) 트랜지스터이고, 제3 게이트 올 어라운드 소자(103)는 높은문턱전압(High Vt) 트랜지스터일 수 있으나, 이에 한정되지 않는다.
제3 영역(III)에 형성되어 있는 제3 게이트 올 어라운드 소자(103)의 형상을 정리하면 다음과 같다. 제3 게이트 올 어라운드 소자(103)는 기판(100) 상에 순차적으로 형성된 희생층(211), 액티브층(212), 희생층(311), 액티브층(312), 절연층(313), 절연층(313) 상에 형성된 제3 나노와이어(319), 절연층(313) 상에 제3 나노와이어(319)를 둘러싸도록 형성된 제3 게이트(347)을 포함한다. 여기서, 제3 나노와이어(319)의 폭보다 액티브층(312)의 폭이 더 크고, 액티브층(312)의 두께(TS2)와 제3 나노와이어(319)의 두께(T3)는 서로 다를 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 도 3 및 도 4를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 나노와이어(119)의 두께(T1) 내지 제3 나노와이어(319)의 두께(T3)는, 서로 다를 수 있다. 도시된 것과 같이, 제3 나노와이어(319)의 두께(T3)는 제2 나노와이어(219)의 두께(T2)보다 두껍고, 제2 나노와이어(219)의 두께(T2)는 제1 나노와이어(119)의 두께(T1)보다 두꺼울 수 있다. 이에 따라, 제1 게이트 올 어라운드 소자(101)의 제1 문턱전압 내지 제3 게이트 올 어라운드 소자(103)의 제3 문턱전압은 서로 다르게 된다. 예를 들어, 제3 게이트 올 어라운드 소자(103)는 낮은문턱전압(Low Vt) 트랜지스터이고, 제2 게이트 올 어라운드 소자(102)는 보통문턱전압(Regular Vt) 트랜지스터이고, 제1 게이트 올 어라운드 소자(101)는 높은문턱전압(High Vt) 트랜지스터일 수 있으나, 이에 한정되지 않는다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 도 3 내지 도 5를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제3 게이트 올 어라운드 소자(103)는 적층된 다수의 제3 나노와이어(319a, 319b)를 포함할 수 있다. 다수의 제3 게이트 절연막(345a, 345b) 각각은 제3 나노와이어(319a, 319b) 각각을 둘러싸도록 형성될 수 있다. 제3 게이트(347)은 적층된 다수의 제3 나노와이어(319a, 319b)를 둘러싸도록 형성되고, 다수의 제3 나노와이어(319a, 319b)에 동일한 신호를 인가할 수 있다.
제3 게이트 올 어라운드 소자(103)는 이와 같이 적층된 다수의 제3 나노와이어(319a, 319b)를 사용함으로써, 전류 구동 능력을 증가시킬 수 있다.
한편, 적층된 다수의 제3 나노와이어(319a, 319b)는 서로 동일한 두께(T3)일 수 있으나, 이에 한정되는 것은 아니다.
한편, 예시적으로 2개의 제3 나노와이어(319a, 319b)가 적층된 것을 도시하였으나, 이에 한정되는 것은 아니다. 즉, 3개 이상의 제3 나노와이어(319a, 319b)가 적층될 수도 있다.
또한, 예시적으로, 제3 게이트 올 어라운드 소자(103)가 적층된 다수의 제3 나노와이어(319a, 319b)를 포함하는 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제1 게이트 올 어라운드 소자(101)가 적층된 제1 나노와이어를 포함할 수도 있고, 제2 게이트 올 어라운드 소자(102)가 적층된 제2 나노와이어를 포함할 수도 있다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 제3 게이트 올 어라운드 소자(103)뿐만 아니라, 제1 게이트 올 어라운드 소자(101)도 적층된 다수의 제1 나노와이어(119a, 119b)를 포함하고, 제2 게이트 올 어라운드 소자(102)도 적층된 다수의 제2 나노와이어(219a, 219b)를 포함할 수 있다. 제1 게이트(147)은 적층된 다수의 제1 나노와이어(119a, 119b)를 둘러싸도록 형성되고, 다수의 제1 나노와이어(119a, 119b)에 동일한 신호를 인가할 수 있다. 제2 게이트(247)은 적층된 다수의 제2 나노와이어(219a, 219b)를 둘러싸도록 형성되고, 다수의 제2 나노와이어(219a, 219b)에 동일한 신호를 인가할 수 있다.
제1 게이트 올 어라운드 소자(101)와 제2 게이트 올 어라운드 소자(102)는 이와 같이 적층된 다수의 제1 나노와이어(119a, 119b), 제2 나노와이어(219a, 219b)를 사용함으로써, 전류 구동 능력을 증가시킬 수 있다.
이와 같이 적층된 제1 나노와이어(119a, 119b), 제2 나노와이어(219a, 219b)는, 희생층(211a, 211b, 311a, 311b)과 액티브층(212a, 212b, 312a, 312b)이 교대로 적층된 구조체(215, 315)를 이용하여 형성할 수 있다. 도시된 것과 같이, 적층되는 제1 나노와이어(119a, 119b), 제2 나노와이어(219a, 219b)의 개수에 따라서, 적층되는 희생층(211a, 211b, 311a, 311b) 및 액티브층(212a, 212b, 312a, 312b)의 개수도 증가한다.
도시된 것과 같이, 제1 나노와이어(119a, 119b)의 두께(T1)는, 액티브층(212a, 212b)의 두께(TS1)과 실질적으로 동일할 수 있다. 제2 나노와이어(219a, 219b)의 두께(T2)는, 액티브층(312a, 312b)의 두께(TS2)과 실질적으로 동일할 수 있다.
한편, 적층된 다수의 제1 나노와이어(119a, 119b)는 서로 동일한 두께(T1)일 수 있으나, 이에 한정되는 것은 아니다. 적층된 다수의 제2 나노와이어(219a, 219b)는 서로 동일한 두께(T2)일 수 있으나, 이에 한정되는 것은 아니다.
정리하면, 예를 들어, 제1 게이트 올 어라운드 소자(101)는 적층된 n(단, n은 자연수)개의 제1 나노와이어(119a, 119b)를 포함할 수 있고, 제2 게이트 올 어라운드 소자(102)는 적층된 m(단, m은 자연수)개의 제2 나노와이어(219a, 219b)를 포함할 수 있다.
n개의 제1 나노와이어(119a, 119b)는 n개의 액티브층(212a, 212b)과 동일 레벨에 형성되고, m개의 제2 나노와이어(219a, 219b)는 m개의 액티브층(312a, 312b)과 동일 레벨에 형성될 수 있다. 여기서, n개의 액티브층(212a, 212b)과 m개의 액티브층(312a, 312b)은 서로 다르다. n개의 액티브층(212a, 212b)과 m개의 액티브층(312a, 312b)는 서로 겹치는 층이 없다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 게이트 올 어라운드 소자(101)은 수평으로 배치된 제1 나노와이어(119a, 119b)를 포함하고, 제2 게이트 올 어라운드 소자(102)은 수형으로 배치된 제2 나노와이어(219a, 219b)를 포함하고, 제3 게이트 올 어라운드 소자(103)은 수형으로 배치된 제3 나노와이어(319a, 319b)를 포함할 수 있다.
제1 게이트 올 어라운드 소자(101) 내지 제3 게이트 올 어라운드 소자(103)는, 다수의 제1 나노와이어(119a, 119b), 제2 나노와이어(219a, 219b), 제3 나노와이어(319a, 319b)를 사용함으로써, 전류 구동 능력을 증가시킬 수 있다. 수평으로 배치된 다수의 나노와이어(119a, 119b, 219a, 219b, 319a, 319b)를 포함하고 있기 때문에, 반도체 장치(6)의 싸이즈가 증가할 수 있다.
도 9은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 도 1 및 도 2을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제1 게이트 올 어라운드 소자(101)의 제1 게이트(147)의 상면과, 제2 게이트 올 어라운드 소자(102)의 제2 게이트(247)의 상면은 실질적으로 평행할 수 있다.
제1 영역(I) 및 제2 영역(II)을 충분히 덮도록 도전막을 형성하고, 도전막을 평탄화하고, 패터닝하여 제1 게이트(147)와 제2 게이트(247)를 형성할 수 있다. 이와 같이 할 경우, 제1 게이트(147)의 상면과 제2 게이트(247)의 상면은 실질적으로 평행할 수 있다.
도 10은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 도 1 및 도 2을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 제1 게이트 올 어라운드 소자(101) 및 제2 게이트 올 어라운드 소자(102) 상에 스트레스막(169, 269)이 형성될 수 있다.
여기서, 스트레스막(169, 269)는 예를 들어, SiN막일 수 있다. SiN막이 인장 스트레스를 주게 되는지, 압축 스트레스를 주게 되는지는, SiN막 내의 N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 결정된다. 예를 들어, N-H본딩/Si-H본딩의 비율이 약 1~5이면 인장 스트레스를 주게 되고, 약 5~20이면 압축 스트레스를 줄 수 있다. 스트레스막(169, 269)을 이용하여 스트레스를 조절함으로써, 제1 게이트 올 어라운드 소자(101) 및 제2 게이트 올 어라운드 소자(102)의 전류량을 조절할 수 있다.
결과적으로, 본 발명의 제8 실시예에 따른 반도체 장치(8)에 따르면, 나노와이어(119, 219)의 두께를 조절함으로써 다수의 문턱전압을 용이하게 구현할 수 있다. 뿐만 아니라, 다수의 문턱전압을 갖는 게이트 올 어라운드 소자(101, 102)가 서로 적층되지 않고 수평으로 분리되어 있으므로, 스트레스 기술(stress technology)을 용이하게 적용할 수 있다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해서, 도 1 및 도 2을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 기판(100)은 제4 영역(IV)을 더 포함할 수 있다. 여기서, 제4 영역(IV)에는 게이트 올 어라운드 구조가 아닌 다른 구조의 반도체 소자가 형성될 수 있다. 도면에서는, 예시적으로, 제4 영역(IV)에 플래나(planar) 형태의 트랜지스터가 형성된 것을 도시하였으나, 이에 한정되는 것은 아니다. 플래나 형태의 트랜지스터는 게이트(410)와 스페이서(415)를 포함할 수 있다.
본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 구조체(215) 아래에는 벌크 웨이퍼(bulk wafer)가 위치하고 있다. 따라서, 구조체(215)가 형성되어 있는 제1 영역(I), 제2 영역(II) 이외의 영역에, 통상적인 소자 제조 공정을 쉽게 적용할 수 있다.
이하에서, 도 12 내지 도 16, 도 3 및 도 4를 이용하여 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 12 내지 도 16은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 일 예를 설명하기 위한 중간단계도면들이다.
우선 도 12를 참조하면, 기판(100)은 서로 분리된 제1 영역(I) 내지 제3 영역(III)이 정의되어 있다.
이어서, 기판(100) 상에 다수의 희생층(2211, 2311, 2411)과 다수의 액티브층(2212, 2312, 2412)이 교대로 적층한다.
액티브층(2212, 2312, 2412)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 희생층(2211, 2311, 2411)은 액티브층(2212, 2312, 2412)과 다른 물질일 수 있다. 또한, 희생층(2211, 2311, 2411)은 액티브층(2212, 2312, 2412)에 비해서 식각선택비가 높을 수 있다. 예를 들어, 액티브층(2212, 2312, 2412)은 Si를 포함하고, 희생층(2211, 2311, 2411)은 SiGe를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또는, 액티브층(212)/희생층(211)으로, 예를 들어, Ge/GaAs, Ge/InGaAs, Ge/GeSn, GeSn/III-V, AlGaAs/GaAs, AlGaAs/InGaP, GaN/InN, AlN/InN을 포함하는 그룹에서 선택된 적어도 하나도 가능할 수 있다. 또한, 액티브층(212)을 ELO(Epitaxial Lateral Overgrowth) 방식으로 만들 경우에는, 희생층(211)은 절연막(예를 들어 SiO2, SiON, SiN 등)일 수도 있다.
이어서, 다수의 희생층(2211, 2311, 2411)과 다수의 액티브층(2212, 2312, 2412)을 패터닝하여, 다수의 희생층(2211, 2311, 2411)과 다수의 액티브층(2212, 2312, 2412)이 계단 형상이 되도록 한다. 제1 영역(I)에는 희생층(2211), 액티브층(2212)가 배치되고, 제2 영역(II)에는 희생층(2211, 2311), 액티브층(2212, 2312)가 배치되고, 제3 영역(III)에는 희생층(2211, 2311, 2411), 액티브층(2212, 2312, 2412)가 배치될 수 있다.
도 13을 참조하면, 적어도 하나의 희생층(2211, 2311, 2411)의 일부를 선택적으로 제거한다. 그 결과, 제1 영역(I), 제2 영역(II), 및 제3 영역(III)에는 각각 제거된 영역(2502, 2503, 2504)이 형성된다.
구체적으로, 적어도 하나의 희생층(2211, 2311, 2411)의 일부를 선택적으로 제거하는 것은, 화학적 건식 식각(chemical dry etch)(W)을 이용할 수 있다.
액티브층(2212, 2312, 2412)가 Si이고, 희생층(2211, 2311, 2411)이 SiGe일 경우의 공정 조건을 예로 들면, 압력은 350mTorr, 온도는 상온, 마이크로웨이브 파워는 700W, 공정가스는 CF4가스 80sccm, O2가스 12sccm, N2 가스 12sccm 정도일 수 있다. 이와 같은 공정 조건일 경우, 액티브층(2212, 2312, 2412)이 5Å/s로 식각될 때, 희생층(2211, 2311, 2411)은 200Å/s로 식각될 수 있다.
도 14를 참조하면, 제거된 영역(2502, 2503, 2504)에 다수의 절연층(2512, 2513, 2514)을 형성한다. 절연층(2512, 2513, 2514)은 산화막, 질화막, 산질화막, 고유전체 물질 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
도 15를 참조하면, 다수의 절연층(2512, 2513, 2514)을 이용하여, 적어도 하나의 액티브층(2212, 2312, 2412)의 일부를 패터닝한다. 그 결과, 다수의 절연층(2512, 2513, 2514) 상에는, 액티브 패턴(1119, 1219, 1319)가 형성될 수 있다.
도 16을 참조하면, 적어도 하나의 액티브 패턴(1119, 1219, 1319) 주변의 절연층(2512, 2513, 2514)을 제거한다. 예를 들어, 도 15의 결과물을 트리밍한다. 트리밍 방식은 예를 들어, 습식 식각, 세정일 수 있다. 액티브 패턴(1119, 1219, 1319)의 폭이 좁기 때문에, 식각액 또는 세정액은 액티브 패턴(1119, 1219, 1319) 하부까지 침투할 수 있다. 그 결과, 액티브 패턴(1119, 1219, 1319) 하부에 위치하는 절연층(2512, 2513, 2514)이 제거될 수 있다. 또한, 액티브 패턴(1119, 1219, 1319)는 식각액 또는 세정액에 의해 일부 식각되어, 나노와이어(119, 219, 319)가 될 수 있다.
다시 도 3 및 도 4를 참조하면, 나노와이어(119, 219, 319)를 둘러싸도록 게이트 절연막(145, 245, 345) 및 게이트(147, 247, 347)를 형성한다. 그 결과, 제1 게이트 올 어라운드 소자(101) 내지 제3 게이트 올 어라운드 소자(103)이 완성된다.
도 17a 내지 도 17d은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 다른 예를 설명하기 위한 중간단계도면들이다.
도 17a를 참조하면, 기판(100)은 서로 분리된 제1 영역(I) 내지 제3 영역(III)이 정의되어 있다.
이어서, 기판(100) 상에 다수의 절연층(2612, 2613, 2614)과 다수의 액티브층(2212, 2312, 2412)이 교대로 적층한다.
액티브층(2212, 2312, 2412)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 다수의 절연층(2612, 2613, 2614)은 SiO2, SiON, SiN 등일 수 있다.
절연층(2612, 2613, 2614) 상에 액티브층(2212, 2312, 2412)을 형성하는 것은, ELO(Epitaxial Lateral Overgrowth) 방식을 이용할 수 있다.
이어서, 상기 다수의 액티브층(2212, 2312, 2412)을, 제1 영역(I) 내지 제3 영역(III)에 따라, 서로 다른 깊이로 식각하여, 제1 영역(I) 내지 제3 영역(III)에 각각 제1 액티브 패턴(1119) 내지 제3 액티브 패턴(1319)을 형성한다.
구체적으로, 도 17b를 참조하면, 가장 위에 위치한 액티브층(2412)를 패터닝하여, 제3 영역(III) 상에 액티브 패턴(1319)를 형성한다. 도 17c를 참조하면, 2번째로 위에 위치한 액티브층(2312)를 패터닝하여, 제2 영역(III) 상에 액티브 패턴(1219)를 형성한다. 도 17d를 참조하면, 가장 아래에 위치한 액티브층(2212)를 패터닝하여, 제1 영역(III) 상에 액티브 패턴(1119)를 형성한다.
여기서, 도 16을 참조하면, 도 17d의 결과물을 트리밍한다. 트리밍 방식은 예를 들어, 습식 식각 또는 세정일 수 있다. 액티브 패턴(1119, 1219, 1319)는 식각액 또는 세정액에 의해 일부 식각되어, 나노와이어(119, 219, 319)가 될 수 있다.
정리하면, 다수의 절연층(2612, 2613, 2614)과 다수의 액티브층(2212, 2312, 2412)이 교대로 적층한 후, 필요한 문턱전압(Vt)을 구현하기 위해, 적절한 액티브층(2212, 2312, 2412)까지 식각하여 나노와이어(119, 219, 319)를 형성할 수 있다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19a 및 도 19b은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 19a은 태블릿 PC이고, 도 19b은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~9) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 제1 게이트 올 어라운드 소자
102: 제2 게이트 올 어라운드 소자
103: 제3 게이트 올 어라운드 소자
119: 제1 나노와이어 219: 제2 나노와이어
319: 제3 나노와이어 211, 311: 희생층
212, 312: 액티브층 215: 구조체

Claims (20)

  1. 서로 분리된 제1 영역과 제2 영역을 포함하는 기판;
    상기 기판 상에 형성되고, 적어도 하나의 희생층과 적어도 하나의 액티브층이 서로 교대로 적층된 구조체;
    상기 제1 영역에 형성되고, 제1 나노와이어(nanowire)를 포함하는 제1 게이트 올 어라운드(Gate All Around) 소자; 및
    상기 제2 영역에 형성되고, 제2 나노와이어를 포함하는 제2 게이트 올 어라운드 소자를 포함하고,
    상기 제1 나노와이어는 상기 적어도 하나의 액티브층 중 제1 액티브층과 동일 레벨에 형성되고, 상기 제2 나노와이어는 상기 적어도 하나의 액티브층 중 제2 액티브층과 동일 레벨에 형성되고, 상기 제1 액티브층과 상기 제2 액티브층은 서로 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 게이트 올 어라운드 소자의 제1 문턱전압과, 상기 제2 게이트 올 어라운드 소자의 제2 문턱전압은 서로 다른 반도체 장치.
  3. 제 1항에 있어서,
    상기 제2 액티브층은 상기 제1 액티브층보다 위에 배치되고,
    상기 제2 영역에서, 상기 제2 나노와이어는 상기 제1 액티브층 위에 형성되는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제2 영역에서, 상기 제1 액티브층과 동일 레벨에는 나노와이어가 형성되지 않은 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 액티브층의 두께와, 상기 제2 액티브층의 두께는 서로 다른 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 나노와이어의 두께와 상기 제1 액티브층의 두께는 서로 동일하고,
    상기 제2 나노와이어의 두께와 상기 제2 액티브층의 두께는 서로 동일한 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 나노와이어의 두께와, 상기 제2 나노와이어의 두께는 서로 다른 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 게이트 올 어라운드 소자의 제1 게이트와, 상기 제2 게이트 올 어라운드 소자의 제2 게이트는 서로 분리된 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 게이트 올 어라운드 소자의 소오스/드레인은 돌출된(raised) 소오스/드레인인 반도체 장치.
  10. 제 1항에 있어서,
    상기 액티브층은 Si를 포함하고, 상기 희생층은 SiGe를 포함하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 기판은 제3 영역을 더 포함하고,
    상기 제3 영역에 형성되고, 제3 나노와이어를 포함하는 제3 게이트 올 어라운드 소자를 더 포함하고,
    상기 제3 나노와이어는 상기 적어도 하나의 액티브층 중 제3 액티브층과 동일 레벨에 형성되는 반도체 장치.
  12. 제 11항에 있어서,
    상기 기판 상에 상기 제1 액티브층, 상기 제2 액티브층, 상기 제3 액티브층 순서대로 적층되고,
    상기 제3 영역에서, 상기 제3 나노와이어는 상기 제2 액티브층 위에 형성되는 반도체 장치.
  13. 제 1항에 있어서,
    상기 제2 영역에 형성되고, 상기 제2 나노와이어 상에 적층된 제4 나노와이어를 더 포함하고,
    상기 제2 게이트 올 어라운드 소자의 제2 게이트는, 상기 제2 나노와이어와 상기 제4 나노와이어에 동일한 신호를 인가하는 반도체 장치.
  14. 제 1항에 있어서,
    상기 제1 게이트 올 어라운드 소자 상에 형성된 스트레스막을 더 포함하는 반도체 장치.
  15. 기판 상에 순차적으로 형성된 제1 희생층, 제1 액티브층, 제2 희생층 및 제2 액티브층을 포함하는 구조체로서, 상기 제1 액티브층의 제1 폭은 상기 제2 액티브층의 제2 폭보다 커서 상기 제1 액티브층이 상기 제2 액티브층보다 일측으로 돌출된 구조체; 및
    상기 제1 액티브층의 상기 돌출된 부분 상에 형성되고, 제1 나노와이어를 포함하는 제1 게이트 올 어라운드 소자를 포함하되,
    상기 제1 나노와이어의 두께는, 상기 제2 액티브층의 두께와 동일한 반도체 장치.
  16. 기판 상에 형성되고, 희생층과 액티브층이 교대로 적층되고, 다층의 계단 형상의 구조체; 및
    상기 구조체 상에 형성된 다수의 게이트 올 어라운드 소자로서, 상기 각 게이트 올 어라운드 소자는 상기 계단 형상의 각 층마다 배치되는 반도체 장치.
  17. 기판 상에 형성된 희생층;
    상기 희생층 상에 형성된 액티브층;
    상기 액티브층 상에 형성된 절연층;
    상기 절연층 상에 형성된 나노와이어; 및
    상기 절연층 상에 상기 나노와이어를 둘러싸도록 형성된 게이트를 포함하고,
    상기 나노와이어의 폭보다 상기 액티브층의 폭이 서로 다르고, 상기 액티브층의 두께와 상기 나노와이어의 두께는 서로 다른 반도체 장치.
  18. 서로 분리된 제1 영역과 제2 영역을 포함하는 기판;
    상기 기판 상에 형성되고, 적어도 하나의 희생층과 적어도 하나의 액티브층이 서로 교대로 적층된 구조체;
    상기 제1 영역에 형성되고, 적층된 n(단, n은 자연수)개의 제1 나노와이어를 포함하는 제1 게이트 올 어라운드 소자; 및
    상기 제2 영역에 형성되고, 적층된 m(단, m은 자연수)개의 제2 나노와이어를 포함하는 제2 게이트 올 어라운드 소자를 포함하고,
    상기 n개의 제1 나노와이어는 적어도 하나의 액티브층 중 n개의 액티브층과 동일 레벨에 형성되고, 상기 m개의 제2 나노와이어는 적어도 하나의 액티브층 중 m개의 액티브층과 동일 레벨에 형성되고, 상기 n개의 액티브층과 상기 m개의 액티브층은 서로 다른 반도체 장치.
  19. 서로 분리된 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
    상기 기판 상에, 희생층과 액티브층이 교대로 적층되고, 다층의 계단 형상의 구조체를 형성하고,
    상기 구조체 상에 다수의 게이트 올 어라운드 소자를 형성하되, 상기 각 게이트 올 어라운드 소자는 상기 계단 형상의 각 층마다 배치되는 반도체 장치의 제조 방법.
  20. 서로 분리된 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
    상기 기판 상에, 다수의 절연층과 다수의 액티브층을 교대로 적층하고,
    상기 다수의 액티브층을 상기 제1 영역과 상기 제2 영역에 따라 서로 다른 깊이로 식각하여, 제1 영역에 제1 액티브 패턴을 형성하고 제2 영역에 제2 액티브 패턴을 형성하고,
    상기 제1 액티브 패턴과 상기 제2 액티브 패턴을 트리밍하여 제1 및 제2 나노와이어를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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