DE102013104397B4 - Halbleiterpackage und Verfahren zur Herstellung desselben - Google Patents

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Abstract

Halbleiterpackage, das aufweist:einen Chip (10A, 10B), der aufweist:ein Halbleitersubstrat (14);eine dielektrische Schicht (16), die über dem Halbleitersubstrat (14) liegt,eine Passivierungsschicht (20, 22), die über der dielektrischen Schicht (16) liegt; undeinen Höcker (26), der über der Passivierungsschicht (20, 22) liegt; undeine Formmassenschicht (30), die über der Passivierungsschicht (20, 22) liegt und einen unteren Abschnitt (26L) des Höckers (26) bedeckt,wobei eine Seitenwand (S22) der Passivierungsschicht (20, 22) von der Formmassenschicht (30) bedeckt ist,wobei das Halbleitersubstrat (14) eine obere Seitenwand (S1) angrenzend an die Seitenwand (S22) der Passivierungsschicht (20, 22), eine untere Seitenwand (S2) angrenzend an die Rückseite (14B) des Halbleitersubstrates (14) sowie einen Oberflächenbereich (S3) aufweist, welcher sich von der oberen Seitenwand (S1) zu der unteren Seitenwand (S2) erstreckt, wobei die obere Seitenwand (S1) und der Oberflächenbereich (S3) einen vertieften Bereich in dem Halbleitersubstrat (14) ausbilden, und wobei die Formmassenschicht (30) die obere Seitenwand (S1), die untere Seitenwand (S2) und den Oberflächenbereich (S3) des Halbleitersubstrates (14) bedeckt.

Description

  • Technisches Gebiet
  • Die Offenbarung betrifft ein Halbleiterpackage und insbesondere Verfahren zur Herstellung von Halbleiterpackages.
  • Hintergrund
  • Die US 2006/0079025 A1 beschreibt ein Halbleiterpackage, der einen Chip aufweist, der aufweist:
    • ein Halbleitersubstrat;
    • eine dielektrische Schicht, die über dem Halbleitersubstrat liegt,
    • eine Passivierungsschicht, die über der dielektrischen Schicht liegt;
    • einen Höcker, der über der Passivierungsschicht liegt; und
    • eine Formmassenschicht, die über der Passivierungsschicht liegt und einen unteren

    Abschnitt des Höckers bedeckt, wobei eine Seitenwand der Passivierungsschicht von der Formmassenschicht bedeckt ist. Ähnliche Vorrichtungen sind auch aus der US 6 338 980 B1 , der US 6 107 164 A , der US 6 607 970 B1 , der US 2009/0243097 A1 und aus der US 2009/0011543 A1 bekannt.
  • Moderne integrierte Schaltkreise bestehen buchstäblich aus Millionen aktiver Bauteile wie Transistoren und Kondensatoren. Diese Bauteile werden anfänglich voneinander isoliert, später jedoch wieder miteinander verbunden, um funktionale Schaltkreise auszubilden. Typische Verbindungsstrukturen umfassen seitliche Verbindungen, etwa Metallleitungen (Verdrahtungen), sowie vertikale Verbindungen, etwa Durchkontaktierungen und Kontakte. Diese Verbindungen sind mehr und mehr für die Begrenzung der Leistungsfähigkeit und der Dichte moderner integrierter Schaltkreise verantwortlich. Auf den Verbindungsstrukturen werden Bond Pads ausgebildet und auf der Oberfläche des entsprechenden Chips freigelegt. Elektrische Verbindungen werden durch die Bond Pads hindurch ausgebildet, um den Chip mit einem Packagesubstrat oder einem anderen Chip zu verbinden. Die Bond Pads können für die Verbindung von Drähten oder für das Flip-Chip-Bonding verwendet werden. Das Flip-Chip-Packaging verwendet Höcker, um einen elektrischen Kontakt zwischen dem Eingangs-/Ausgangs (IO)-Pad des Chips und dem Substrat oder der Leiterplatte des Package herzustellen. Strukturell betrifft eine Höckerstruktur grundsätzlich einen Höcker sowie eine Under-Bump-Metallurgie „UBM“, welche zwischen dem Höcker und einem IO-Pad angeordnet ist. Wafer-Level-Chip-Scale-Packaging (WLCSP) wird derzeit weitläufig aufgrund seiner niedrigen Kosten und der relativ einfachen Prozesse verwendet, wobei „Ball Placement“ oder ein „Ball Drop“-Prozess für die WLCSP-Technologie verwendet wird.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung liefert ein Halbleiterpackage gemäß dem unabhängigen Anspruch 1. Der nebengeordnete Anspruch 4 beschreibt ein entsprechendes Herstellungsverfahren. Die abhängigen Ansprüche betreffen jeweils vorteilhafte Ausführungsformen der Erfindung.
  • Figurenliste
    • Die 1A - 6 sind schematische Diagramme, welche ein Verfahren für die Herstellung eines Halbleiterpackages veranschaulichen;
    • die 7 - 12 sind schematische Diagramme, welche ein Verfahren für die Herstellung eines Halbleiterpackages gemäß einer Ausführungsform veranschaulichen; und
    • die 13 - 15 sind schematische Diagramme, welche ein Verfahren für die Herstellung eines Halbleiterpackages veranschaulichen.
  • Genaue Beschreibung
  • Die Herstellung und die Verwendung der Ausführungsformen der Offenbarung werden nachstehend im Detail beschrieben. Es sollte jedoch anerkannt werden, dass die Ausführungsformen viele anwendbare, erfindungsgemäße Konzepte bereitstellen, welche auf einem breiten Gebiet einer Vielfalt spezifischer Anwendungsbereiche umgesetzt werden können. Die nachstehend beschriebenen Ausführungsformen betreffen Höcker für die Verwendung in Halbleiterbauteilen. Wie nachstehend diskutiert werden wird, werden Ausführungsformen offenbart, welche einen Höcker für die Verbindung eines Substrates an einem anderen Substrat verwenden, wobei jedes Substrat ein Chip, ein Wafer, ein Interposersubstrat, eine Leiterplatine, ein Packagingsubstrat oder dergleichen sein kann, wodurch Verbindungen wie Chip-zu-Chip, Wafer-zu-Chip, Wafer-zu-Wafer, Chip oder Wafer-zu-Interposersubstrat oder Leiterplatine oder Packagingsubstrat oder dergleichen ermöglicht werden. Über den Anmeldetext und die veranschaulichenden Ausführungsformen hinweg werden dieselben Bezugszeichen für die Bezeichnung derselben Elemente verwendet.
  • Nunmehr wird im Detail Bezug auf die beispielhaften Ausführungsformen genommen, welche in den begleitenden Zeichnungen veranschaulicht sind. Wo immer möglich, werden dieselben Bezugszeichen in den Zeichnungen und in der Beschreibung dazu verwendet, um auf dieselben oder ähnliche Teile zu verweisen. In den Zeichnungen können die Form und die Dicke zum Zwecke der Klarheit und zum Zwecke des Verständnisses willkürlich vergrößert sein. Diese Beschreibung richtet sich insbesondere auf Elemente, welche Teil einer Vorrichtung gemäß der vorliegenden Offenbarung sind oder mit dieser zusammenwirken. Es sollte verstanden werden, dass diejenigen Elemente, welche nicht besonders dargestellt oder erwähnt sind, verschiedene dem Fachmann bekannte Formen annehmen können. Darüber hinaus kann in dem Fall, dass eine Schicht als auf einer anderen Schicht oder „auf“ einem Substrat angeordnet bezeichnet wird, diese unmittelbar auf der anderen Schicht oder auf dem Substrat angeordnet sein, wobei jedoch auch Zwischenschichten vorliegen können. Wenn in der vorliegenden Beschreibung auf „eine Ausführungsform“ bezogen wird, bedeutet dies, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, welche in Verbindung mit dieser Ausführungsform beschrieben wird, in zumindest einer Ausführungsform umfasst ist. Dementsprechend bezieht sich die Wendung „bei einer Ausführungsform“ an verschiedenen Stellen in der Beschreibung nicht notwendigerweise stets auf dieselbe Ausführungsform. Vielmehr können die jeweiligen Elemente, Strukturen oder Eigenschaften in irgendeiner geeigneten Weise mit einer anderen oder mehreren anderen Ausführungsform kombiniert werden. Es sollte anerkannt werden, dass die nachstehenden Figuren nicht maßstabsgetreu gezeichnet sind; vielmehr dienen die Figuren lediglich der Veranschaulichung.
  • Die 1 - 6 sind schematische Diagramme, welche ein Verfahren für die Herstellung eines Halbleiterpackages veranschaulichen.
  • Mit Bezug auf die 1A und 1B wird ein Halbleiterwafer 100, der eine Mehrzahl Chips 10A und 10B mit elektrischer Verschaltung sowie darauf ausgebildeten Höckern aufweist, bereitgestellt. Die 1A ist eine Draufsicht des Halbleiterwafers 100 mit den Chips 10A und 10B gemäß einer Ausführungsform, und die 1B ist eine Querschnittsansicht entlang der Linie A-A, welche in 1A gezeigt ist. Der Halbleiterwafer 100 weist eine Anordnung von Chips auf, welche über zwei Sätze sich überschneidender Schreibleitungsbereiche 12 voneinander getrennt sind. Ein Satz der Schreibleitungsbereiche 12 erstreckt sich entlang einer ersten Richtung und ein zweiter Satz der Schreibleitungsbereiche 12 erstreckt sich entlang einer zweiten Richtung. Gemäß einer Ausführungsform weisen der Chip 10A und der Chip 10B eine im Wesentlichen identische Struktur auf. Die Querschnittsansicht veranschaulicht einen ersten Chip 10A, welcher auf einem ersten Chip-Bereich I ausgebildet ist, sowie einen zweiten Chip 10B, der auf einem zweiten Chip-Bereich II ausgebildet ist, wobei die Chip-Bereiche I und II über den Schreibleitungsbereich 12 voneinander getrennt sind. Die Strukturen der Chips 10A und 10B, welche in den Chip-Bereichen I und II ausgebildet sind, werden nachstehend beschrieben.
  • Bei der Herstellung der Chips 10A und 10B werden Halbleiterprozesse auf ein Halbleitersubstrat 10 angewendet, um eine elektrische Verschaltung, eine dielektrische Schicht 16, Kontaktpads 18, eine erste Passivierungsschicht 20, eine zweite Passivierungsschicht 22, Under-Bump-Metallisierungs (UBM)-Schichten 24 und Höcker 26 auszubilden. Bei zumindest einer Ausführungsform werden die Schichten 16, 20 und 22 ebenso derart ausgebildet, dass sie sich auf den Schreibleitungsbereich 12 erstrecken. Das Halbleitersubstrat 14 kann beispielsweise massives Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Nichtleiter (SOI)-Substrates aufweisen. Andere Substrate, etwa ein mehrschichtiges oder ein Gradientensubstrat, können ebenso verwendet werden. Die elektrische Verschaltung (nicht dargestellt), welche in dem Halbleitersubstrat 14 ausgebildet ist, kann jede denkbare Art von Verschaltung sein, welche für eine bestimmte Anwendung geeignet ist. Bei manchen Ausführungsformen umfasst die elektrische Verschaltung elektrische Bauteile, welche eine oder mehrere dielektrische Schichten aufweisen, welche über den elektrischen Bauteilen liegen. Metallschichten können zwischen dielektrischen Schichten ausgebildet sein, um elektrische Signale zwischen den elektrischen Bauteilen zu übertragen. Elektrische Bauteile können ebenso in einer oder in mehreren dielektrischen Schichten ausgebildet sein. Beispielsweise kann die elektrische Verschaltung verschiedener N-Typ-Metalloxidhalbleiter (NMOS)- und/oder P-Typ-Metalloxidhalbleiter (PMOS)-Bauteile, etwa Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und dergleichen, aufweisen, welche miteinander verbunden sind, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Leistungsverteilung, eine Eingabe-/Ausgabe-Verschaltung oder dergleichen umfassen. Andere Verschaltungen können ebenso verwendet werden, soweit diese für eine bestimmte Anwendung geeignet sind.
  • Die dielektrische Schicht 16 kann beispielsweise aus einem dielektrischen Material mit niedriger dielektrischer Konstante (kleiner k-Wert) ausgebildet sein, etwa aus Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), aus fluoriertem Silikatglas (FSG), SiOxCy, Spin-on-Glas, Spin-on-Polymeren, aus einem Silizium-Kohlenstoff-Material, Verbindungen dieser, Verbundmaterialien dieser, Kombinationen dieser oder dergleichen, mit Hilfe eines geeigneten Verfahrens, etwa mittels Spinning, chemischer Dampfabscheidung (CVD) und/oder Plasma-verstärkter CVD (PECVD). Bei manchen Ausführungsformen kann die dielektrische Schicht 16 eine Vielzahl Schichten dielektrischen Materials aufweisen. Metallleitungen und/oder Durchkontaktierungen (nicht dargestellt) können innerhalb der dielektrischen Schicht 16 ausgebildet sein, um eine elektrische Verbindung mit der elektrischen Verschaltung, welche in dem Halbleitersubstrat 14 ausgebildet ist, herzustellen. Bei manchen Ausführungsformen ist die zuoberst gelegene dielektrische Schicht aus einem dielektrischen Material ausgebildet, etwa aus Siliziumnitrid, Siliziumoxid, undotiertem Siliziumglas und dergleichen.
  • Die Kontaktpads 18 werden auf der dielektrischen Schicht 16 ausgebildet, um die Metallleitungen oder Durchkontaktierungen innerhalb der dielektrischen Schicht 16 zu kontaktieren. Bei manchen Ausführungsformen können die Kontaktpads 18 aus Aluminium, Aluminium-Kupfer, Aluminiumlegierungen, Kupfer, Kupferlegierungen oder dergleichen ausgebildet sein. Eine oder mehrere Passivierungsschichten, etwa die erste Passivierungsschicht 20 und die zweite Passivierungsschicht 22 werden über der dielektrischen Schicht 16 ausgebildet und strukturiert, um Anteile der jeweiligen Kontaktpads 18 freizulegen. Bei manchen Ausführungsformen wird die erste Passivierungsschicht 20 aus einem dielektrischen Material ausgebildet, etwa aus undotiertem Silikatglas (USG), Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid oder einem nichtporösem Material mit Hilfe irgendeines geeigneten Verfahrens, etwa mit Hilfe von CVD, PVD oder dergleichen. Bei einer Ausführungsform wird die erste Passivierungsschicht 20 ausgebildet, um einen Randbereich jedes Kontaktpads 18 zu bedecken und um einen zentralen Bereich jedes Kontaktpads 18 durch Öffnungen in der ersten Passivierungsschicht 20 hindurch freizulegen. Die erste Passivierungsschicht 20 kann eine einzige Schicht oder eine laminierte Schicht sein. Die zweite Passivierungsschicht 22 wird über der ersten Passivierungsschicht 20 ausgebildet und derart strukturiert, dass sie Anteile der jeweiligen Kontaktpads 18 freilegt. Bei manchen Ausführungsformen kann die zweite Passivierungsschicht 22 beispielsweise eine Polymerschicht sein, welche strukturiert ist, um Öffnungen auszubilden, durch welche die Kontaktpads 18 freigelegt werden. Bei manchen Ausführungsformen wird die Polymerschicht aus einem Polymermaterial wie einem Epoxid, einem Polyimid, aus Benzocyclobuten (BCB), aus Polybenzoxazol (PBO) oder dergleichen ausgebildet, obwohl auch andere relativ weiche, häufig organische dielektrische Materialien verwendet werden können. Die Ausbildungsverfahren umfassen Spin-Coating oder andere Verfahren.
  • Die UBM-Schichten 24 werden auf den freigelegten Anteilen der entsprechenden Kontaktpads 18 ausgebildet. Bei manchen Ausführungsformen erstreckt sich die UBM-Schicht 24 bis zu einer Oberfläche der zweiten Passivierungsschicht 22, welche an das Kontaktpad 18 angrenzt. Die Ausbildungsverfahren der UBM-Schicht 24 umfassen das Beschichten mit einem Fotolack, Lithografie, Nass- oder Trockenätzen und/oder dergleichen. Bei einer Ausführungsform umfasst die UBM-Schicht 24 zumindest eine Metallisierungsschicht, welche Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Kupfer (Cu), Kupferlegierungen, Nickel (Ni), Zinn (Sn), Gold (Au) oder Kombinationen dieser aufweist. Bei manchen Ausführungsformen umfasst die UBM-Schicht 24 zumindest eine Ti-enthaltende Schicht und zumindest eine Cu-enthaltende Schicht.
  • Die Höcker 26 werden auf den entsprechenden UBM-Schichten 24 ausgebildet. Der Höcker 26 kann ein sphärischer Höcker oder ein säulenförmiger Höcker sein, welcher auf einem leitfähigen Material ausgebildet ist, einschließlich zumindest einem von Lot, Cu, Ni oder Au. Bei einer Ausführungsform ist der Höcker 26 ein Lothöcker, welcher durch Verbinden einer Lotkugel mit der UBM-Schicht 24 und anschließendes thermisches Aufschmelzen des Lotmaterials ausgebildet ist. Bei einer Ausführungsform ist der Lothöcker durch Plattieren einer Lotschicht unter Verwendung von Fotolithografie gefolgt durch einen Aufschmelzprozess ausgebildet. Bei einer Ausführungsform weist der Lothöcker einen Durchmesser von mehr als ungefähr 200 µm auf. Bei manchen Ausführungsformen umfasst der Löthöcker eine bleifreie Vorlötschicht, SnAG, oder ein Lotmaterial umfassend Legierungen von Zinn, Blei, Silber, Kupfer, Nickel, Bismuth oder Kombinationen dieser.
  • Mit Bezug auf die 2A und 2B wird ein Einkerbprozess auf dem Wafer 100 durchgeführt, um Furchen 28 auf den Schreibleitungsbereichen 12 auszubilden. Die 2A ist eine Draufsicht des Halbleiterwafers 100 mit den Furchen 28 gemäß einer Ausführungsform und 2B ist eine Querschnittsansicht entlang der Linie B-B, die in 2A gezeigt ist. Der Einkerbprozess entfernt Anteile der zweiten Passivierungsschicht 22, der ersten Passivierungsschicht 20, der dielektrischen Schicht 16 sowie des Halbleitersubstrates 14 innerhalb der Schreibleitungsbereiche 12. Bei einer Ausführungsform werden die Furchen 28 durch Bestrahlen der Schreibleitungsbereiche 12 mit einem Laserstrahl ausgebildet. Die Furchen 28 auf dem Wafer 100 können gemäß einer Ausführungsform auf den Schreibleitungsbereichen 12 in kontinuierlicher Weise ausgebildet werden, derart, dass die planare Gestalt der Furche 28 im Wesentlichen derjenigen der sich überschneidenden Schreibleitungsbereiche 12 ähnelt. Beispielsweise erstrecken sich erste Sätze von Furchen 28 entlang der ersten Richtung und zweite Sätze von Furchen entlang der zweiten Richtung. Bei manchen Ausführungsformen können die Furchen 28 auf dem Wafer 100 in unterbrochener Weise in den Schreibleitungsbereichen 12 und voneinander um einen Abstand beabstandet ausgebildet sein. Daraus ergibt sich, dass zumindest eine Furche 28 auf dem Schreibleitungsbereich 12 zwischen zwei aneinandergrenzenden Chip-Bereichen I und II ausgebildet ist. Bei einer Ausführungsform durchdringt die Furche 28 mit einer Breite W1 die Schichten 22, 20 und 16 und erstreckt sich bis zu einer Tiefe D1 des Halbleitersubstrates 14. Die Tiefe D1 ist weniger als eine Dicke T1 des Halbleitersubstrates 14, und die Breite W1 ist geringer als eine Breite W2 des Schreibleitungsbereiches 12. Bei einer Ausführungsform ist die Tiefe D1 größer oder gleich ungefähr 10 µm.
  • Als nächstes wird, wie in 3 gezeigt ist, eine Formmassenschicht 30 auf das in 2B gezeigte Substrat aufgetragen, um die zweite Passivierungsschicht 22 abzudecken und den Graben 28 zu füllen, wobei jeder Höcker 26 teilweise in der Formmassenschicht 30 verborgen wird. Bei einer Ausführungsform stehen der den unteren Abschnitt 26L und den oberen Abschnitt 26U aufweisende Höcker 26 und die Formmassenschicht 30 in körperlichem Kontakt mit einem unteren Abschnitt 26L des Höckers 26, während der obere Abschnitt 26U des Höckers 26 freigelegt ist und von einer Oberfläche 30A der Formmassenschicht 30 emporragt.
  • Bei manchen Ausführungsformen kann die Formmassenschicht 30 in körperlichem Kontakt mit der zweiten Passivierungsschicht 22 und/oder den UBM-Schichten 24 stehen. Bei manchen Ausführungsformen beträgt die Dicke (T2) der Formmassenschicht 30 zwischen ungefähr ¼ bis ¾ der Höhe (H) des Höckers 26. Bei einer Ausführungsform wird die Formmassenschicht 30 durch Auftragen einer flüssigen Formmasse und Durchführen eines Härtprozesses zum Härten und Verdichten der flüssigen Formmasse ausgebildet. Bei manchen Ausführungsformen kann eine Trennschicht oder ein weiches Material auf die flüssige Formmasse aufgetragen werden. Es wird ein Druck auf die Trennschicht auf der flüssigen Formmasse angewendet, so dass ein Anteil des Höckers 26 in die Trennschicht hineingedrückt wird. Darüber hinaus kann der auf die Trennschicht angewendete Druck die flüssige Formmasse teilweise nach unten drücken. Während der Druck auf die Trennschicht ausgeübt wird und dieser gegen den Höcker und die flüssige Formmasse drückt, kann ein Härtprozess durchgeführt werden, um die flüssige Formmasse zu härten und zu verdichten. Daraufhin wird die Trennschicht von der Formmassenschicht 30 abgeschält.
  • Daraufhin wird, wie in 4 gezeigt ist, der Wafer 100 umgedreht angeordnet und mit einem Band 32 verbunden, woraufhin ein Schleifprozess 34 auf die Rückseite des Halbleitersubstrates 14 angewendet wird, so dass die Dicke des Halbleitersubstrates 14 verdünnt wird. Bei einer Ausführungsform weist das verdünnte Substrat 14" eine Dicke T3 auf, welche geringer als die Dicke T1, jedoch größer als die Tiefe D1 der Furche 28 ist.
  • Nach dem Entfernen des Bandes 32, wie in 5 gezeigt, wird ein Vereinzelungsprozess auf die Schreibleitungsbereiche 12 angewendet, um die einzelnen Chips 10 des Wafers 100 voneinander zu trennen. Wie in 5 gezeigt ist, veranschaulicht die Strichlinie 36 den auf den Schreibleitungsbereich 12 angewendeten Vereinzelungsprozess, welcher sich durch die Formmassenschicht 30 innerhalb des Grabens 28 und durch das Halbleitersubstrat 14, welches unter der Furche 28 liegt, hindurch erstreckt. Nach dem Vereinzelungsprozess wird in 6 ein beispielhafter einzelner Chip 10 veranschaulicht. Die Formmassenschicht 30 überdeckt den unteren Abschnitt 26L des Höckers 26, die Oberfläche der zweiten Passivierungsschicht 22 sowie die Seitenwände S22, S20 und S16 der Schichten 22, 20 und 16. Darüber hinaus umfasst in dem einzelnen Chip 10 das verdünnte Substrat 14" eine obere Seitenwand S1 angrenzend an die Seitenwand S16 der dielektrischen Schicht 16, eine untere Seitenwand S2 angrenzend an die Rückseite 14B des verdünnten Substrates 14" sowie einen Oberflächenbereich S3, welcher sich von der oberen Seitenwand S1 zu der unteren Seitenwand S2 erstreckt. Die obere Seitenwand S1 und der Oberflächenbereich S3 sind Teile der Furche 28, welche durch den Einkerbprozess ausgebildet worden ist, woraus sich ein Einkerbbereich 14R an der Kante des verdünnten Substrates 14 ergibt. Die untere Seitenwand S2 wird mit Hilfe des Vereinzelungsprozesses ausgebildet.
  • Bei einer Ausführungsform fluchtet die obere Seitenwand S1 im Wesentlichen mit zumindest einer der Seitenwände S16, S20 und S22 der Schichten 16, 20 und 22, wobei die untere Seitenwand S2 im Wesentlichen mit der Seitenwand S30 der Formmassenschicht 30 fluchtet. Bei einer Ausführungsform weist die untere Seitenwand S1 eine Tiefe auf, welche im Wesentlichen dieselbe wie die Tiefe D1 ist. Bei einer Ausführungsform überdeckt die Formmassenschicht 30 die obere Seitenwand S1 und den Oberflächenbereich S3 des verdünnten Substrates 14". Bei einer Ausführungsform füllt die Formmassenschicht 30 den Einkerbbereich 14R des verdünnten Substrates 14". Bei einer Ausführungsform füllt die Formmassenschicht 30 den Furchenbereich 14R des verdünnten Substrates 14". Der einzelne Chip 10 kann in vielen unterschiedlichen Situationen verwendet werden. Beispielsweise kann der einzelne Chip 10 in einer Chip-zu-Chip-Verbindungskonfiguration, in einer Chip-zu-Wafer-Verbindungskonfiguration, bei einem Chip-Level-Packaging oder dergleichen verwendet werden. Bei manchen Ausführungsformen wird der einzelne Chip 10 mit seiner Unterseite nach oben ausgerichtet und mit einem anderen Substrat verbunden, beispielsweise mit einem Chip, einem Interposer, einer gedruckten Leiterplatte (PCB), oder mit irgendwelchen anderen Packagesubstraten.
  • Gemäß den in 6 gezeigten Beispielen überdeckt die Formmassenschicht 30 vollständig die obere Seitenwand S1 und den Oberflächenbereich S2 des Halbleitersubstrates 14 angrenzend an die Chipkante, um den Höcker 26 mit einer hohen Anziehungskraft bereitzustellen, um ein Zerbrechen des Chips während des Vereinzelungsprozesses zu vermeiden. Darüber hinaus überdeckt die Formmassenschicht 30 den unteren Abschnitt 26L des Höckers 26, wodurch eine beständige Verpackungsstruktur für das Verbinden mit einem anderen Substrat bereitgestellt werden kann. Darüber hinaus kann die Verwendung eines Lasereinkerbprozesses vor dem Chip-Vereinzelungsprozess die anfänglichen Bruchstellen in der dielektrischen Schicht 16, den Passivierungsschichten 20 und 22 sowie in der Kante des Chips 10 eliminieren oder verringern, so dass die Bauteilzuverlässigkeit verbessert wird.
  • Die 7 - 12 sind schematische Diagramme, welche ein Verfahren für die Herstellung eines Halbleiterpackages gemäß einer Ausführungsform veranschaulichen. Soweit nichts anderes angegeben ist, beziehen sich die Bezugszeichen bei diesen Ausführungsformen auf dieselben Elemente wie in den Ausführungsformen, welche in den 1 - 6 veranschaulicht sind.
  • Mit Bezug auf die 7 wird ein erster Einkerbungsprozess auf den Wafer 100 angewendet, um eine erste Furche 28a auf dem Schreibleitungsbereich 12 auszubilden. Der erste Einkerbprozess entfernt Anteile der zweiten Passivierungsschicht 22, der ersten Passivierungsschicht 20, der dielektrischen Schicht 16 sowie des Halbleitersubstrates 14 innerhalb der Schreibleitungsbereiche 12. Bei einer Ausführungsform durchdringt die erste Furche 28a mit einer Breite W1 die Schichten 22, 20 und 16 und erstreckt sich bis zu einer Tiefe D1 des Halbleitersubstrates 14. Die Tiefe D1 ist kleiner als die Dicke T1 des Halbleitersubstrates 14 und die Breite W1 ist kleiner als die Breite W2 des Schreibleitungsbereiches 12. Bei einer Ausführungsform ist die Dicke T1 größer oder gleich ungefähr 10 µm.
  • Als nächstes wird, wie in 8 gezeigt ist, ein zweiter Einkerbprozess auf den Wafer 100 angewendet, um eine zweite Furche 28b innerhalb der ersten Furche 28a auf dem Schreibleitungsbereich 12 auszubilden. Der erste Einkerbprozess entfernt Anteile des Halbleitersubstrates 14, welche unterhalb der ersten Furche 28a liegen. Bei einer Ausführungsform durchdringt die zweite Furche 28b mit einer Breite W3 das Halbleitersubstrat 14 und erstreckt sich bis zu einer Tiefe D2 des Halbleitersubstrates 14. Bei manchen Ausführungsformen erfüllt die Tiefe D2 die Formel: D1<D2<T1, und die Breite W3 erfüllt die Formel: W3<W1<W2.
  • Als nächstes wird, wie in 9 gezeigt ist, eine Formmassenschicht 30 auf die sich ergebende, in 8 gezeigte Struktur aufgetragen, um die zweite Passivierungsschicht 22 zu bedecken und die Furchen 28a und 28b zu füllen, wobei jeder Höcker 26 teilweise in der Formmassenschicht 30 begraben wird. Bei einer Ausführungsform steht die Formmassenschicht 30 in körperlichem Kontakt mit einem unteren Anteil 26L des Höckers 26, während der obere Anteil 26U des Höckers 26 freigelegt ist und sich von einer Oberfläche 30A der Formmassenschicht 30 empor erstreckt. Bei manchen Ausführungsformen kann die Formmassenschicht 30 in körperlichem Kontakt mit der zweiten Passivierungsschicht 22 und/oder mit den UBM-Schichten 24 stehen.
  • Daraufhin wird, wie in 10 gezeigt ist, der Wafer 100 mit der Unterseite nach oben angeordnet und mit einem Band 32 verbunden, gefolgt von dem Durchführen eines Schleifprozesses 34 auf die Rückseite des Halbleitersubstrates 14, um die Dicke des Halbleitersubstrates 14 zu verdünnen. Das verdünnte Substrat 14" weist eine Dicke T3 auf, welche kleiner als die Dicke T1 ist. Bei einer Ausführungsform ist die Dicke T3 im Wesentlichen gleich der Dicke D3 der zweiten Furche 28b, so dass die Formmassenschicht 30 auf der Rückseite des verdünnten Substrates 14" freigelegt ist. Bei manchen Ausführungsformen ist die Dicke T3 größer als die Dicke D3 der zweiten Furche 28b. Nach dem Entfernen des Bandes 32 wird ein Vereinzelungsprozess auf die Schreibleitungsbereiche 12 angewendet, um die einzelnen Chips des Wafers 100 voneinander zu trennen. Wie in 11 gezeigt ist, veranschaulicht die Strichlinie 36 den Vereinzelungsprozess, welcher auf den Schreibleitungsbereich 12 angewendet wird, und welcher sich durch die Formmassenschicht 30 innerhalb der Furchen 28a und 28b und durch das Halbleitersubstrat 14, welches unterhalb der Furche 28b liegt, hindurch erstreckt.
  • Der sich nach dem Vereinzelungsprozess ergebende Einzelchip 10 ist in 12 gezeigt. Die Formmassenschicht 30 bedeckt den unteren Abschnitt 26L des Höckers 26, die Oberfläche der zweiten Passivierungsschicht 22 sowie die Seitenwände S22, S20 und S16 der Schichten 22, 20 und 16. Darüber hinaus umfasst bei dem Einzelchip 10 das verdünnte Substrat 14" eine obere Seitenwand S1 angrenzend an die Seitenwand S16 der dielektrischen Schicht 16, eine untere Seitenwand S2 angrenzend an die Rückseite 14B des verdünnten Substrates 14" sowie einen Oberflächenbereich S3, welcher sich von der oberen Seitenwand S1 zu der unteren Seitenwand S2 erstreckt. Die obere Seitenwand S1 und der Oberflächenbereich S3 sind Teile der ersten Furche 28a, welche mit Hilfe des ersten Einkerbprozesses erzeugt worden ist, woraus sich ein Einkerbbereich 14R an der Kante des verdünnten Substrates 14" ergibt. Die untere Seitenwand S2 ist Teil der zweiten Furche 28b, welche mit Hilfe des zweiten Einkerbprozesses erzeugt worden ist. Erfindungsgemäß überdeckt die Formmassenschicht 30 die obere Seitenwand S1, den Oberflächenbereich S3 sowie die untere Seitenwand S2 des verdünnten Substrates 14". Bei einer Ausführungsform überdeckt und füllt die Formmassenschicht 30 den Einkerbbereich 14R des verdünnten Substrates 14".
  • Die 13 - 15 sind schematische Diagramme, welche ein Verfahren für die Herstellung eines Halbleiterpackages veranschaulichen. Soweit es nicht anderweitig angegeben ist, beziehen sich bei diesen Ausführungsformen die Bezugszeichen auf dieselben Elemente wie bei den in den 1 bis 6 veranschaulichten Ausführungsformen.
  • Mit Bezug auf die 13 wird ein Einkerbprozess auf dem Wafer 100 durchgeführt, um eine Furche 28c auf dem Schreibleitungsbereich 12 auszubilden. Der Einkerbprozess entfernt Anteile der zweiten Passivierungsschicht 22, der ersten Passivierungsschicht 20 sowie der dielektrischen Schicht 16 innerhalb der Schreibleitungsbereiche 12, wobei die Oberfläche des Halbleitersubstrates 14 freigelegt wird. Bei einer Ausführungsform durchdringt die Furche 28c mit einer Breite W1 die Schichten 22, 20 und 16. Die Breite W1 ist kleiner als die Breite W2 des Schreibleitungsbereichs 12.
  • Als nächstes wird, wie in 14 gezeigt ist, eine Formmassenschicht 30 auf die sich ergebende Struktur aufgetragen, um die zweite Passivierungsschicht 22 zu bedecken und die Furche 28c zu füllen, wobei jeder Höcker 26 teilweise in der Formmassenschicht 30 begraben wird. Bei einer Ausführungsform steht die Formmassenschicht 30 in körperlichem Kontakt mit einem unteren Abschnitt 26L des Höckers 26, während der obere Abschnitt 26U des Höckers 26 freigelegt ist und sich von einer Oberfläche 30A der Formmassenschicht 30 empor erstreckt. Bei manchen Ausführungsformen kann die Formmassenschicht 30 in körperlichem Kontakt mit der zweiten Passivierungsschicht 22 und/oder mit den UBM-Schichten 24 stehen.
  • Der sich nach dem Verdünnungs- und dem Vereinzelungsprozess ergebende einzelne Chip 10 ist in 15 gezeigt. Die Formmassenschicht 30 überdeckt den unteren Abschnitt 26L des Höckers 26, die Oberfläche der zweiten Passivierungsschicht 22 sowie die Seitenwände S22, S20 und S16 der Schichten 22, 20 und 16. Darüber hinaus fluchtet bei dem einzelnen Chip 10 die Seitenwand S2 des verdünnten Substrates 14" im Wesentlichen mit der Seitenwand S30 der Formmassenschicht 30.
  • Gemäß den Ausführungsformen umfasst ein Halbleiterpackage eine Passivierungsschicht, welche über einem Halbleitersubstrat liegt, wobei ein Höcker über der Passivierungsschicht liegt, und wobei eine Formmassenschicht über der Passivierungsschicht liegt und einen unteren Abschnitt des Höckers überdeckt. Eine Seitenwand der Passivierungsschicht wird von der Formmassenschicht bedeckt.
  • Gemäß manchen Ausführungsformen umfasst ein Verfahren für die Ausbildung eines Halbleiterpackages das Ausbilden einer Passivierungsschicht, welche ein Halbleitersubstrat überdeckt, das einen ersten Chip-Bereich, einen zweiten Chip-Bereich und einen Schreibleitungsbereich aufweist, welcher zwischen dem ersten Chip-Bereich und dem zweiten Chip-Bereich angeordnet ist. Daraufhin wird ein Höcker ausgebildet, welcher über der Passivierungsschicht auf zumindest einem von dem ersten und dem zweiten Chip-Bereich liegt. Als nächstes wird eine Furche ausgebildet, um sich durch die Passivierungsschicht auf dem Schreibleitungsbereich hindurch zu erstrecken. Daraufhin wird eine Formmassenschicht ausgebildet, um die Passivierungsschicht und einen unteren Abschnitt des Höckers zu bedecken sowie die Furche zu füllen. Nach dem Durchführen eines Vereinzelungsprozesses auf den Schreibleitungsbereich wird der erste Chip-Bereich von dem zweiten Chip-Bereich getrennt.
  • Gemäß manchen Ausführungsformen umfasst ein Halbleiterpackage eine dielektrische Schicht, welche über einem Substrat liegt, ein Kontaktpad, welches über der dielektrischen Schicht liegt, eine Passivierungsschicht, welche über dem Kontaktpad liegt, einen Höcker, welcher über der Passivierungsschicht liegt, sowie eine Formmassenschicht, welche über der Passivierungsschicht liegt und einen unteren Abschnitt des Höckers bedeckt. Die Seitenwände der Passivierungsschicht und der dielektrischen Schicht werden von der Formmassenschicht bedeckt.
  • Während die vorliegende Offenbarung insbesondere mit Bezug auf beispielhafte Ausführungsformen dargestellt und beschrieben worden ist, wird der Fachmann anerkennen, dass es viele Ausführungsformen mit Abwandlungen dieser Offenbarung geben kann. Obwohl die Ausführungsformen und ihre Elemente im Detail beschrieben worden sind, sollte verstanden werden, dass verschiedene Änderungen, Ersetzungen und Abwandlungen hiervon erfolgen können, ohne dadurch aus dem Umfang der Ausführungsformen herauszutreten.
  • Die zuvor beschriebenen Verfahrensausführungsformen zeigen beispielhafte Schritte, es ist jedoch nicht zwingend notwendig, diese in der angegebenen Reihenfolge durchzuführen. Im Sinne der offenbarten Ausführungsformen können Schritte hinzugefügt, ersetzt, in ihrer Reihenfolge geändert und/oder ausgelassen werden, wo immer dies geeignet ist. Ausführungsformen, welche verschiedene Ansprüche und/oder verschiedene Ausführungsformen miteinander kombinieren, liegen innerhalb des Umfangs der Offenbarung und werden sich dem Fachmann beim Studium der Offenbarung ohne weiteres ergeben.

Claims (7)

  1. Halbleiterpackage, das aufweist: einen Chip (10A, 10B), der aufweist: ein Halbleitersubstrat (14); eine dielektrische Schicht (16), die über dem Halbleitersubstrat (14) liegt, eine Passivierungsschicht (20, 22), die über der dielektrischen Schicht (16) liegt; und einen Höcker (26), der über der Passivierungsschicht (20, 22) liegt; und eine Formmassenschicht (30), die über der Passivierungsschicht (20, 22) liegt und einen unteren Abschnitt (26L) des Höckers (26) bedeckt, wobei eine Seitenwand (S22) der Passivierungsschicht (20, 22) von der Formmassenschicht (30) bedeckt ist, wobei das Halbleitersubstrat (14) eine obere Seitenwand (S1) angrenzend an die Seitenwand (S22) der Passivierungsschicht (20, 22), eine untere Seitenwand (S2) angrenzend an die Rückseite (14B) des Halbleitersubstrates (14) sowie einen Oberflächenbereich (S3) aufweist, welcher sich von der oberen Seitenwand (S1) zu der unteren Seitenwand (S2) erstreckt, wobei die obere Seitenwand (S1) und der Oberflächenbereich (S3) einen vertieften Bereich in dem Halbleitersubstrat (14) ausbilden, und wobei die Formmassenschicht (30) die obere Seitenwand (S1), die untere Seitenwand (S2) und den Oberflächenbereich (S3) des Halbleitersubstrates (14) bedeckt.
  2. Halbleiterpackage nach Anspruch 1, welches zumindest eines der folgenden Merkmale aufweist: - der vertiefte Bereich ist mit der Formmassenschicht (30) gefüllt; und - die obere Seitenwand (S1) des Halbleitersubstrates (14) fluchtet mit der Seitenwand (S22) der Passivierungsschicht (20, 22).
  3. Halbleiterpackage nach einem der vorangegangenen Ansprüche, bei dem ein oberer Abschnitt (26U) des Höckers (26) von einer Oberfläche der Formmassenschicht (30) emporragt.
  4. Verfahren für die Ausbildung eines Halbleiterpackage, das aufweist: Ausbilden einer Passivierungsschicht (20, 22), die über einem Halbleitersubstrat (14) liegt, wobei das Halbleitersubstrat (14) einen ersten Chip-Bereich (I), einen zweiten Chip-Bereich (II) und einen Schreibleitungsbereich (12) aufweist, welcher zwischen dem ersten und dem zweiten Chip-Bereich (I, II) angeordnet ist; Ausbilden eines Höckers (26), welcher über der Passivierungsschicht (20, 22) auf zumindest einem von dem ersten Chip-Bereich (I) und dem zweiten Chip-Bereich (II) liegt; Ausbilden einer Furche (28a), welche sich durch die Passivierungsschicht (20, 22) auf dem Schreibleitungsbereich (12) hindurch und zu einem Abschnitt des Halbleitersubstrates (14) auf dem Schreibleitungsbereich (12) erstreckt, wobei die Ausbildung der Furche (28a) aufweist: Durchführen eines ersten Einkerbprozesses, um die Furche (28a) auszubilden, welche sich durch die Passivierungsschicht (20, 22) hindurch bis auf eine erste Tiefe (D1) des Halbleitersubstrates (14) auf dem Schreibleitungsbereich (12) erstreckt, wobei das Verfahren weiterhin aufweist: Durchführen eines zweiten Einkerbprozesses, um eine weitere Furche (28b) auszubilden, die unterhalb der Furche (28a) liegt und sich bis auf eine zweite Tiefe (D2) des Halbleitersubstrates (14) auf dem Schreibleitungsbereich (12) erstreckt; Ausbilden einer Formmassenschicht (30), um die Passivierungsschicht (20, 22) und einen unteren Abschnitt (26L) des Höckers (26) zu bedecken, um die Furche (28a, 28b) zu füllen, wobei das Halbleitersubstrat (14) eine obere Seitenwand (S1) angrenzend an eine Seitenwand (S22) der Passivierungsschicht (20, 22), eine untere Seitenwand (S2) angrenzend an eine Rückseite (14B) des Halbleitersubstrates (14) sowie einen Oberflächenbereich (S3) aufweist, welcher sich von der oberen Seitenwand (S1) zu der unteren Seitenwand (S2) erstreckt, wobei die obere Seitenwand (S1) und der Oberflächenbereich (S3) Teile der Furche (28a) sind und einen vertieften Bereich in dem Halbleitersubstrat (14) ausbilden, wobei die Formmassenschicht (30) die obere Seitenwand (S1), die untere Seitenwand (S2) und den Oberflächenbereich (S3) des Halbleitersubstrates (14) bedeckt; und Durchführen eines Vereinzelungsprozesses auf dem Schreibleitungsbereich (12), um den ersten Chip-Bereich (I) von dem zweiten Chip-Bereich (II) zu trennen.
  5. Verfahren nach Anspruch 4, bei dem die Furche (28a) eine erste Breite (W1) aufweist, wobei eine weitere Furche eine zweite Breite (W3) aufweist und wobei die erste Breite (W1) größer als die zweite Breite (W3) ist.
  6. Verfahren nach Anspruch 4 oder 5, bei dem das Ausbilden der Formmassenschicht (30) das Auftragen einer flüssigen Formmasse auf das Halbleitersubstrat (14) umfasst.
  7. Verfahren nach einem der Ansprüche 4 bis 6, das weiterhin das Verdünnen des Halbleitersubstrates (14) vor dem Durchführen des Vereinzelungsprozesses umfasst.
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