DE102013103015A1 - Gitter-Gehäuse auf Wafer-Ebene vom Fan-Out-Typ und Verfahren zum Herstellen eines Gitter-Gehäuses auf Wafer-Ebene vom Fan-Out-Typ - Google Patents

Gitter-Gehäuse auf Wafer-Ebene vom Fan-Out-Typ und Verfahren zum Herstellen eines Gitter-Gehäuses auf Wafer-Ebene vom Fan-Out-Typ Download PDF

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Abstract

In verschiedenen Aspekten der Offenbarung kann eine Chipgehäuse-Anordnung bereitgestellt werden. Die Chipgehäuse-Anordnung kann aufweisen eine dielektrische Schicht (115) mit mindestens einem Die (401) angrenzend an die dielektrische Schicht (115), mindestens eine Bondierungsfläche auf dem Die (401), die Bondierungsfläche freiliegend durch die dielektrische Schicht (115), ein erstes Material, aufweisend einen ersten thermischen Ausdehnungskoeffizienten, im Wesentlichen umgebend den Die (401) und angrenzend an die dielektrische Schicht (115), ein zweites Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten, im Wesentlichen umgebend den Die (401) und das erste Material; und mindestens eine leitfähige Leiterbahn (320) elektrisch verbunden mit dem Die (401).

Description

  • Verschiedene Erscheinungsformen der Offenbarung betreffen allgemein Gitter-Gehäuse auf Wafer-Ebene vom Fan-Out-Typ und Verfahren zum Herstellen eines Gitter-eWLB-Gehäuses (z. B. eines Gitter-Gehäuses vom Design einer eingebetteten Kugelgitteranordnung auf Wafer-Ebene, embedded Wafer Level Ball Grid Array, eWLB).
  • Heutzutage weist die Herstellung (Fertigung, Produktion) von integrierten Schaltkreis-Bauelement-Einrichtungen normalerweise das Verhäusen des integrierten Schaltkreises oder des Halbleiterbauelementes auf. In der Herstellung von Die-Gehäusen (Chipgehäusen) wie zum Beispiel eines Laminat-Gehäuses oder eines Gehäuses auf Wafer-Ebene vom Fan-Out-Typ wie z. B. einer eingebetteten Kugelgitteranordnung auf Wafer-Ebene (eWLB) (embedded Wafer Level Ball Grid Array, eWLB), kann es erforderlich sein ein thermisches Ausdehnungskoeffizienten-Gitter (coefficient of thermal expansion, CTE), umgebend die Halbleiterbauelemente, zu berücksichtigen, welches auf die Verbindungspartner, z. B. einer PCB-Platine (printed circuit board, PCB, z. B. einer Leiterplatte), abgestimmt ist.
  • Verschiedene Ausführungsformen stellen eine Chipgehäuse-Anordnung bereit, aufweisend: eine dielektrische Schicht; mindestens ein Halbleiterbauelement angrenzend an die dielektrische Schicht; mindestens eine Bondierungsfläche auf dem mindestens einen Halbleiterbauelement, wobei die Bondierungsfläche freigelegt ist durch die dielektrische Schicht; ein erstes Material, aufweisend einen ersten thermischen Ausdehnungskoeffizienten, im Wesentlichen umgebend das mindestens eine Halbleiterbauelement und angrenzend an die dielektrische Schicht; ein zweites Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten, im Wesentlichen umgebend das mindestens eine Halbleiterbauelement und das erste Material; und mindestens eine leitfähige Leiterbahn elektrisch verbunden mit dem mindestens einen Halbleiterbauelement.
  • Gemäß einer Ausführungsform ist die Chipgehäuse-Anordnung ferner verbunden ist mit einer Leiterplatte.
  • Gemäß einer Ausführungsform ist wobei der erste thermische Ausdehnungskoeffizient größer als der zweite thermische Ausdehnungskoeffizient.
  • Gemäß einer Ausführungsform ist das erste Material ein Metall.
  • Gemäß einer Ausführungsform ist das erste Material Kupfer.
  • Gemäß einer Ausführungsform ist der thermische Ausdehnungskoeffizient der Leiterplatte im Wesentlichen gleich dem thermischen Ausdehnungskoeffizienten des ersten Materials.
  • Gemäß einer Ausführungsform ist das zweite Material eine Mold-Verbindung.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Bilden einer Chipgehäuse-Anordnung bereit, das Verfahren aufweisend: Bereitstellen mindestens eines Halbleiterbauelementes; Bilden mindestens eines Bond-Pads auf dem mindestens einen Halbleiterbauelement; Umgeben des mindestens einen Halbleiterbauelementes mit einem ersten Material, aufweisend einen ersten thermischen Ausdehnungskoeffizienten; Bilden einer ersten Schicht mittels Umgebens des ersten Materials und des mindestens einen Halbleiterbauelementes mit einem zweiten Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten; Bilden einer Teil-Schicht eines Dielektrikums angrenzend an das erste Material und das mindestens eine Halbleiterbauelement; und Bilden einer elektrischen Verbindung mit dem Bond-Pad.
  • Gemäß einer Ausführungsform weist das Verfahren zum Bilden einer Chipgehäuse-Anordnung ferner auf das Bilden einer zweiten Schicht, angrenzend an die erste Schicht (240), die zweite Schicht (245) aufweisend ein Material, aufweisend einem zweiten thermischen Ausdehnungskoeffizienten.
  • Gemäß einer Ausführungsform weist das Verfahren zum Bilden einer Chipgehäuse-Anordnung ferner auf das Bilden einer Teil-Lotstoppschicht, angrenzend an die Teil-Schicht des Dielektrikums.
  • Verschiedene Ausführungsformen stellen eine Chipgehäuse-Anordnung bereit aufweisend: mindestens einen Halbleiterbauelement-Die, aufweisend einen elektrischen Kontakt; ein erstes Material, aufweisend einen ersten thermischen Ausdehnungskoeffizienten angrenzend an ein dielektrisches Material und mindestens teilweise umgebend das mindestens eine Halbleiterbauelement; ein zweites Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten und mindestens teilweise umgebend das Halbleiterbauelement und das erste Material; eine Umverteilungsleiterbahn verbunden mit dem elektrischen Kontakt.
  • Gemäß einer Ausführungsform ist die Umverteilungsleiterbahn ferner verbunden mit einer Leiterplatte mittels eines elektrischen Verbindungsmittels.
  • Gemäß einer Ausführungsform weist das elektrische Verbindungsmittel Lot auf.
  • Gemäß einer Ausführungsform weist genanntes elektrisches Verbindungsmittel ferner Lötkugeln auf.
  • Gemäß einer Ausführungsform ist die Chipgehäuse-Anordnung eingerichtet als eine eingebettete Kugelgitteranordnung auf Wafer-Ebene.
  • Verschiedene Ausführungsformen stellen eine Chipgehäuse-Anordnung bereit, aufweisend: eine erste Schicht, aufweisend ein Halbleiterbauelement, aufweisend einen elektrischen Kontakt, das Halbleiterbauelement aufweisend einen ersten thermischen Ausdehnungskoeffizienten; ein erstes Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten angrenzend an ein dielektrisches Material und mindestens teilweise umgebend das Halbleiterbauelement in der ersten Schicht; ein zweites Material, aufweisend einen dritten thermischen Ausdehnungskoeffizienten, mindestens teilweise umgebend das Halbleiterbauelement und das erste Material in der ersten Schicht; eine zweite Schicht, aufweisend das zweite Material angrenzend an die erste Schicht; und eine Umverteilungsleiterbahn verbunden mit dem elektrischen Kontakt.
  • Gemäß einer Ausführungsform werden die Abmessungen des Halbleiterbauelementes, des ersten Materials und des zweiten Materials derart gewählt, dass die erste Schicht eine effektive thermische Ausdehnungsrate kompatibel mit der thermischen Ausdehnungsrate der zweiten Schicht aufweist.
  • Gemäß einer Ausführungsform ist die Umverteilungsleiterbahn ferner verbunden mit einer Leiterplatte.
  • Gemäß einer Ausführungsform ist das zweite Material eine Mold-Verbindung.
  • Verschiedene Ausführungsformen stellen ein Bauelement bereit, aufweisend: eine erste Schicht, aufweisend ein Halbleiterbauelement, aufweisend einen elektrischen Kontakt, das Halbleiterbauelement, aufweisend einen ersten thermischen Ausdehnungskoeffizienten; ein erstes Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten angrenzend an ein dielektrisches Material mindestens teilweise umgebend das Halbleiterbauelement in der ersten Schicht; ein zweites Material, aufweisend einen dritten thermischen Ausdehnungskoeffizienten, mindestens teilweise umgebend das Halbleiterbauelement und das erste Material in der ersten Schicht; eine zweite Schicht, angrenzend an die erste Schicht; und eine Umverteilungsleiterbahn verbunden mit dem elektrischen Kontakt.
  • In den Zeichnungen verweisen gleiche Bezugszeichen auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht zwangsläufig maßstabsgerecht, der Schwerpunkt wird stattdessen allgemein auf die Darstellung der Prinzipien der Erfindung gelegt. In der nachfolgenden Beschreibung sind verschiedene Erscheinungsformen der Offenbarung der Erfindung in Bezug auf die folgenden Zeichnungen beschrieben, in welchen:
  • 1 eine Chip-Gehäuse-Anordnung zeigt;
  • 2 eine Chip-Gehäuse-Anordnung gemäß einem Aspekt der Offenbarung zeigt;
  • 3A–F Diagramme, welche ein Verfahren zum Herstellen einer Chip-Gehäuse-Anordnung gemäß Aspekten der Offenbarung veranschaulichen, zeigen;
  • 4A–4D ein Diagramm, welches ein Verfahren zum Herstellen einer Chip-Gehäuse-Anordnung gemäß Erscheinungsformen der Offenbarung veranschaulicht, zeigen;
  • 5 eine Chip-Gehäuse-Anordnung gemäß eines anderen Aspektes der Offenbarung zeigt;
  • 6 eine Chip-Gehäuse-Anordnung gemäß eines anderen Aspektes der Offenbarung zeigt.
  • In verschiedenen Aspekten der Offenbarung können Chip-Gehäuse-Anordnungen bereitgestellt werden welche mindestens ein Halbleiterbauelement, ein oder mehr Bond-Pads (Anschlussflächen, Bondkontaktstellen, Bondierungspunkte) und ein eingebettetes Gitter (grid, z. B. ein Raster) aufweisen können. Das eingebettete Gitter kann angeordnet werden derart, dass es im Wesentlichen das Halbleiterbauelement, eingeschlossen in dem Gehäuse (Package), umgibt. Das eingebettete Gitter kann gebildet werden aus einem Metall-Material (metallischen Material). Das eingebettete Gitter kann umgeben sein von einem polymeren Mold-Materials (z. B. ein Polymermold-Material). Das Gehäuse kann befestigt werden auf einer Leiterplatte (printed circuit board, PCB). Die Dimensionen (Abmessungen, Abmaße) des Halbleiterbauelementes, des eingebetteten Gitters und des polymeren Mold-Materials können variiert werden um eine zuverlässigeres Gehäuse/Leiterplatten-Struktur (package/printed circuit board (PCB) structure) bereitzustellen. Das eingebettete Gitter kann gebildet werden, im Wesentlichen, aus dem gleichen Material wie die darunterliegende Leiterplatte, z. B. PCB. Das eingebettete Gitter kann im Wesentlichen den gleichen thermischen Ausdehnungskoeffizienten aufweisen wie die darunterliegende Leiterplatte.
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die, im Wege der Veranschaulichung, spezifische Details und Aspekte der Offenbarung zeigen, in welchen die Erfindung ausgeführt werden kann. Andere Aspekte der Offenbarung können verwendet werden, und strukturelle, logische und elektrische Änderungen können durchgeführt werden ohne vom Umfang der Erfindung abzuweichen. Die verschiedenen Aspekte der Offenbarung sind nicht zwangsläufig wechselseitig ausschließend, da einige Aspekte der Offenbarung kombiniert werden können. mit einer oder mehr Aspekte der Offenbarung zum Bilden neuer Aspekte der Offenbarung. Die nachfolgende detaillierte Beschreibung ist daher nicht in einem beschränkenden Sinn zu verstehen und der Umfang der vorliegenden Erfindung ist definiert mittels der beigefügten Ansprüche.
  • Verschiedene Aspekte der Offenbarung sind bereitgestellt für Bauelemente und verschiedene Aspekte der Offenbarung sind bereitgestellt für Verfahren. Es ist zu verstehen, dass Basiseigenschaften der Bauelemente ebenso für Verfahren und umgekehrt gelten. Somit wird eine duplizierte Beschreibung solcher Eigenschaften aus Gründen der Kürze unterlassen.
  • Die Ausdrücke „Kopplung” oder „Verbindung”, wie hierin verwendet, können verstanden werden als aufweisend eine direkte „Kopplung” oder eine direkte „Verbindung” sowie eine indirekte „Kopplung” bzw. indirekte „Verbindung”.
  • Die Bezeichnungen „angeordnet über”, „angeordnet über” oder „eingerichtet über”, wie hierin verwendet, sind vorgesehen um Anordnungen zu berücksichtigen, in denen ein erstes Element oder erste Schicht angeordnet werden kann, angeordnet werden kann oder eingerichtet werden kann direkt auf einen zweiten Element oder zweiten Schicht mit keinen weiteren Elementen oder Schichten dazwischen, sowie Anordnungen, in denen ein erstes Element oder erste Schicht angeordnet werden kann, angeordnet werden kann oder eingerichtet werden kann über einem zweiten Element oder einer zweiten Schicht mit einem oder mehr zusätzlichen Elementen oder Schichten zwischen dem ersten Element oder ersten Schicht und dem zweiten Element oder zweiten Schicht.
  • Die Ausdruck „das Gitter umgibt” wie hierin verwendet, kann verstanden werden um anzuzeigen, dass ein Element oder eine Struktur mindestens teilweise angeordnet ist innerhalb der Grenzen einer Gitterstruktur. Zum Beispiel gemäß einigen Erscheinungsformen der Offenbarung, wobei das Gitter eingerichtet ist als eine Struktur aufweisend eine oder mehr Seiten, kann der Ausdruck „umgeben” verstanden werden um anzuzeigen, dass ein Element oder eine Struktur eingeschlossen ist mittels der einen oder mehr Seiten der Gitterstruktur.
  • Der Ausdruck „thermische Ausdehnungsrate” (Wärmeausdehnungsrate), wie hierin verwendet kann verstanden werden als die Änderungsrate, in nm/°C, der Größe einer Struktur mit der Temperatur. Dies ist eine Größe bezogen auf den thermischen Ausdehnungskoeffizienten (coefficient of thermal expansion, CTE) von Material(ien), verwendet um eine Struktur zu bilden.
  • Der Ausdruck „Bond-Pad”, wie hierin verwendet, kann verstanden werden das er umfasst, zum Beispiel, Pads (Anschlusskontakte), welche in einem Bonding-Prozess (Kontaktierungsprozess) (zum Beispiel in einem Drahtbond-Prozess, in einem Flip-Chip-Prozess, in einem Lotkugel-Befestigungsprozess (ball attach process)) eines Dies oder Chips kontaktiert werden. Im Falle, dass ein Lötperlen-Befestigungsprozess angewendet wird kann auch der Ausdruck „Lötperlen-Pad” verwendet werden.
  • Der Ausdruck „Umverteilungsleiterbahn” (redistribution trace), wie hierin verwendet, kann verstanden werden das er umfasst, zum Beispiel leitfähige Leitungen oder Leiterbahnen, angeordnet über einer aktiven Oberflächen eines Halbleiterbauelementes oder Wafers, und verwendet um ein Bond-Pad eines Halbleiterbauelementes oder Wafers zu verlegen. In anderen Worten kann eine ursprüngliche Position (Lage) über dem Halbleiterbauelement oder Wafer verschoben werden zu einer neuen Position mittels einer Umverteilungsleiterbahn, welche dienen kann als eine elektrische Verbindung zwischen dem (verlegten) Bond-Pad an der neuen Position und einem elektrischen Kontakt (oder Pad) an der ursprünglichen Position über dem Halbleiterbauelement oder Wafer.
  • Der Ausdruck „Umverteilungsschicht” (redistribution layer, RDL), wie hierin verwendet kann verstanden werden sich beziehend auf eine Schicht, aufweisend mindestens eine oder eine Menge an Umverteilungsleiterbahnen, verwendet um eine Vielzahl von Bond-Pads eines Dies (eines Chips) oder Wafers zu verlegen („umzuverteilen”).
  • Der Ausdruck „Wiederherstellungsstruktur” (reconstitution structure), wie hierin verwendet, kann verstanden werden um aufzuweisen, zum Beispiel eine Struktur, welche gebildet werden kann (z. B. verteilt) um ein Halbleiterbauelemente herum um zu dienen als ein künstlicher Wafer-Bereich, in dem, zum Beispiel, zusätzliche Bond-Pads angeordnet werden können (zum Beispiel zusätzlich zu den Bond-Pads, angeordnet über dem Die (Chip)). Die Bond-Pads, angeordnet über der Wiederherstellungsstruktur, können elektrisch verbunden werden mit dem Halbleiterbauelement (z. B. mit den elektrischen Kontakten oder Pads des Halbleiterbauelementes), zum Beispiel, mittels einer Umverteilungsleiterbahn oder einer Umverteilungsschicht. Somit können zusätzliche Verbindungen für ein Halbleiterbauelement über die Wiederherstellungsstruktur (sogenanntes Fan-Out-Muster) realisiert werden.
  • Die Bezeichnung „eingebettete Wafer-Ebenen Kugelgitteranordnung„ (eingebettete Kugelgitteranordnung auf Wafer-Ebene) (embedded Wafer Level Ball Grid Array, eWLB) kann verstanden werden um sich beziehend auf eine Verhäusungstechnologie für integrierte Schaltkreise. In einem eWLB-Gehäuse können Verbindungen gebildet werden auf einem künstlichen Wafer, gebildet aus Halbleiterbauelementen oder Chips (z. B. Silizium-Dies oder Chips) und einer Mold-Verbindung (Mold-Masse). Gehäuse auf Wafer-Ebene vom Fan-Out-Typ können gesehen werden als eine Weiterentwicklung der klassischen Kugelgitteranordnungs-Technologie auf Wafer-Ebene (Wafer Level Package Ball Grid Array, WLB oder WLP: Gehäuse auf Wafer-Ebene). Zum Beispiel können alle Prozessschritte für die Erzeugung des Gehäuses auf dem Wafer durchgeführt werden. Dies kann, zum Beispiel, im Vergleich mit klassischen Verhäusungstechnologien (z. B. einer Kugelgitteranordnung), die Erzeugung von sehr kleinen und flachen Gehäusen mit verbesserter elektrischer und thermischer Leistungsfähigkeit bei reduzierten Kosten ermöglichen.
  • In WLB-Technologien (Wafer Level Package Ball Grid Array Technology, WLB), welche gebildet werden auf einem Wafer (z. B. einem Silizium-Wafer) passen die Verbindungen (beispielsweise Lotkugeln) gewöhnlich auf den Chip (sogenanntes Fan-In-Muster). Somit können gewöhnlich nur Chips mit einer begrenzten Anzahl an Verbindungen gehäust werden, da der Abstand/die Entfernung zwischen den Verbindungen (beispielsweise Lötkugeln) nicht ungehindert reduziert werden kann.
  • Im Gegensatz dazu kann die Gehäuse-Technologie auf Wafer-Ebene vom Fan-Out-Typ die Realisierung von Halbleiterbauelementen oder Chips mit einer hohen Anzahl an Verbindungen ermöglichen. Hierbei kann das Gehäuse nicht auf einem Halbleiter-Wafer (z. B. einem Silizium-Wafer), wie für das klassische Wafer-Ebenen Gehäuse, realisiert werden, sondern auf einem künstlichen Wafer. Zu diesem Zweck kann zum Beispiel ein im Front-End prozessierter Wafer (z. B. ein Silizium-Wafer) vereinzelt werden und die vereinzelten Chips können auf einem Träger angeordnet werden. Die Entfernung zwischen den Chips kann frei gewählt werden, kann allerdings typischerweise größer sein als auf dem Silizium-Wafer. Die Lücken (Spalte) und die Randgebiete um die Chips herum können gefüllt werden mit einer Mold-Verbindung um einen Wafer zu bilden. Nach dem Aushärten kann ein künstlicher Wafer, aufweisend einen Mold-Rahmen um die Dies (die Chips) herum zum Tragen zusätzlicher Verbindungselemente gebildet werden.
  • Nach dem Bilden des künstlichen Wafers (der „Wiederherstellung”) können elektrische Verbindungen von dem Halbleiterbauelement oder Chipkontakten oder Pads mit den Verbindungen, zum Beispiel, mittels Dünnschicht-Technologie, wie für andere klassische Gehäuse auf Wafer-Ebene, gebildet werden.
  • Mit der Gehäuse-Technologie auf Wafer-Ebene vom Fan-Out-Typ kann, im Prinzip, eine beliebige Anzahl an zusätzlichen Verbindungen gebildet werden auf dem Gehäuse in einer beliebigen Entfernung (sogenanntes Fan-Out-Muster). Somit kann die Gehäuse-Technologie auf Wafer-Ebene vom Fan-Out-Typ, zum Beispiel, für Platz empfindliche Anwendungen verwendet werden, wobei die Fläche des Halbleiterbauelements nicht ausreichen würde um die benötigte Anzahl an Verbindungen in einer realisierbaren oder angemessenen Entfernung zu bilden.
  • Eine eWLB (eingebettete Kugelgitteranordnung auf Wafer-Ebene) kann gesehen werden als ein Beispiel eines sogenannten Gehäuses auf Wafer-Ebene vom Fan-Out-Typ. Zusätzlich zur eWLB sind andere Arten von Gehäusen auf Wafer-Ebene vom Fan-Out-Typ bekannt, zum Beispiel, Gehäuse auf Wafer-Ebene vom Fan-Out-Typ, welche nicht auf einer Mold-Verbindung basieren oder sogenannte Einbettungstechnologien aufweisen.
  • In der Fertigung von Gehäusen wie zum Beispiel eines Laminat-Gehäuses (eines Schichtstoff-Gehäuse) oder eines Gehäuse auf Wafer-Ebene vom Fan-Out-Typ (z. B. eines eWLB-Gehäuses) muss eine Anzahl von verschiedenen Materialien verwendet werden. Das Halbleiterbauelement ist oftmals überwiegend Silizium, die Wiederherstellungsschicht ist oftmals überwiegend eine polymere Mold-Verbindung, die Umverteilungsschicht ist typischerweise ein Metall oder anderer Leiter (z. B. ein leitfähiges Material, z. B. ein elektrisch leitfähiges Material) und die darunterliegende Leiterplatte (printed circuit board, PCB) ist ein Metall eingeschlossen in ein Laminatpolymer (Schichtstoffpolymer) oder anderes geeignetes Material. Jede der obengenannten Strukturen weist einen spezifischen (einzigartigen) thermischen Ausdehnungskoeffizienten (coefficient of thermal expansion, CTE), welcher eine inhärente Eigenschaft des Material (ein), verwendet zum Bilden der Struktur(en), ist. Aufgrund des CTEs, welche die verschiedenen Materialien aufweisen, werden sich die individuellen Strukturen in der Größe ausdehnen oder zusammenziehen mit Veränderungen in der Temperatur. Da die CTEs für die verschiedenen Strukturen unterschiedlich sind, werden sich die Strukturen relativ zueinander geringfügig bewegen während sich die Temperatur der lokalen Umgebung ändert. In der Anwendungsphase, befestigt auf einer Kundenplatine (einer kundenspezifischen Platine, z. B. einer kundenspezifischen Leiterplatte), zum Beispiel, kann dies eine Beanspruchung (Druck, Spannung) in den Verbindungselementen bewirken aufgrund des Versatzes (der Fehlanpassung) zwischen der PCB-Platine und dem Gehäuse. Solch eine Bewegung kann, zum Beispiel, zu einem Versagen (Ausfall) des gehäusten Bauelementes führen. Dies ist besonders problematisch, wenn das gehäuste Bauelement einem thermischen Zyklus unterworfen ist. Ferner ist der Effekt an den äußeren Enden des Gehäuses wie zum Beispiel an den Verbindungselementen an den Gehäusekanten (Gehäuseränder) vergrößert. Dies liegt daran, dass die Kanten (Ränder) des Gehäuses den größten absoluten Versatz in der Ausdehnung erfahren
  • 1 zeigt eine typische Chip-Gehäuse-Anordnung 100 auf Wafer-Ebene vom Fan-Out-Typ, aufweisend ein Halbleiterbauelement 101 und eine Wiederherstellungsstruktur 111, das Halbleiterbauelement 101 umgebend. Die Wiederherstellungsstruktur 111 typischerweise gebildet aus einer polymeren Mold-Verbindung. Die polymere Mold-Verbindung ist oftmals eine Epoxid-basierende Verbindung. Unter der Wiederherstellungsstruktur befindet sich eine dielektrische Schicht 115. Unter der dielektrischen Schicht 115 befindet sich die Umverteilungsschicht 120. Unter der dielektrischen Schicht 115 und der Umverteilungsschicht 120 befindet sich eine Lotstoppschicht 125. Elektrisch verbunden mit der Umverteilungsschicht 120 sind die Lötkugeln 125. Die Lötkugeln 125 bilden eine elektrische Verbindung mit einem darunterliegenden PCB (z. B. einer Leiterplatte) (nicht gezeigt). Wie oben diskutiert weisen das Halbleiterbauelement 100, die Wiederherstellungsstruktur 111, die Umverteilungsschicht 120 und das PCB jeweils einen anderen CTE auf.
  • 2 zeigt ein Beispiel einer eWLB-Anordnung gemäß verschiedenen Aspekten der Offenbarung. 2 weist eine eWLB Chip-Gehäuse-Anordnung 200 auf, aufweisend einen Die 201 (einen Chip) und eine Wiederherstellungsstruktur 211 das Halbleiterbauelement 201 umgebend. Die Wiederherstellungsstruktur 211 ist typischerweise gebildet aus einer polymeren Mold-Verbindung. Die Wiederherstellungsstruktur 211 kann ferner aufweisen ein eingebettetes Gitter 221. Das Gitter 221 kann gebildet werden aus jedem geeigneten Material, zum Beispiel, aufweisend Kupfer (Cu). Das Gitter 221 ist mindestens teilweise umgeben und eingeschlossen mittels der Wiederherstellungsstruktur 211. Die Form (Gestalt) des Gitters 221 wird weitgehend variieren in Abhängigkeit des spezifischen Gehäuse 200-Designs. Betrachtungen, welche in die Form und Gestalt des Gitters 221 hineingehen, werden weiterführend unten diskutiert.
  • Unterhalb des Gitters 221, des Dies 201 (Chips) und der Wiederherstellungsstruktur 211 befindet sich eine unvollständige (teilweise) Schicht des Dielektrikums 215. Unter dem Dielektrikum 215 befinden sich die Umverteilungsschichten 220. Unter dem Dielektrikum 215 und den Umverteilungsschichten 220 befindet sich eine Teil-Lotstoppschicht 270. Befestigt an den Umverteilungsschichten 220 sind Lötkugeln 225 zum elektrischen Verbinden des Gehäuses 200 mit dem darunterliegenden PCB 230 (z. B. einer Leiterplatte). In einem Beispiel, gemäß verschiedenen Aspekten der Offenbarung, weist das PCB 230 eine oder mehr Kupfer-Metallisierungsschichten 235 (Cu-Metallisierungsschichten) auf. Ferner, gemäß verschiedenen Aspekten der Offenbarung, kann das Gitter 221 ebenso Kupfer oder korrosionsbeständigen (rostfreien) Stahl aufweisen.
  • Der Effekt der Übereinstimmung des Materials des Gitters 221 mit demjenigen der Metallisierungsschicht 235 des PCB 230 heißt, dass die effektiven CTEs für die zwei Strukturen im Wesentlichen gleich sind oder mindestens gleicher als die CTEs des PCB 230 einerseits und der Wiederherstellungsstruktur 221 andererseits. Die Reduzierung des Unterschiedes in den CTEs dieser Strukturen resultiert in einer Abnahme der Gesamtbelastung aufgrund des totalen CTE-Unterschiedes der verschiedenen Materialien bei erfahrenden thermischen Zyklus. Die Abnahme in der Gesamtbelastung resultiert typischerweise in einer Verbesserung der Zuverlässigkeit der komplettierten Gehäuse/PCB Struktur (z. B. der Gehäuse/Leiterplatten-Struktur). Dies ist besonders dienlich für eine Reduzierung der Belastung der Verbindungen an den Gehäuse-Kantenpositionen (Gehäuse-Randpositionen), da der Versatz (die Fehlanpassung) in der Ausdehnung soweit wie möglich minimiert wird.
  • Jedoch kann die CTE-Übereinstimmung zwischen dem Gehäuse 200 und PCB 230 nicht exakt sein. Dies liegt daran, dass der CTE Unterschied zwischen dem Silizium-Halbleiterbauelement 201, welches angeordnet ist innerhalb des Gehäuses 200, und dem Gehäuse 200 nicht zu groß sein darf oder ein Verzug kann auftreten, zum Beispiel. Somit sind, in einem zweiten Aspekt der Erfindung, die Abmessungen der verschiedenen Komponenten, aufweisend eine erste Schicht 240, integrierend das Halbleiterbauelement 201, so gewählt um den Unterschied zwischen der effektiven thermischen Ausdehnungsrate der, den Die (Chip) aufweisenden, Schicht 240 des Gehäuses und der obersten Schicht 245 des Gehäuses, welche im Wesentlichen eine Mold Verbindungen ist, zu minimieren. Dimensionale Berechnungen werden unter Verwendung bekannter Verfahren ausgeführt. Verfahren zum Herstellen eines Gehäuses 200 gemäß verschiedenen Aspekten der Offenbarung werden unten diskutiert.
  • In 3A–3H ist ein Fertigungsprozess zum Herstellen eines Gehäuses gemäß verschiedenen Aspekten der Offenbarung veranschaulicht.
  • In 3A wird ein Substrat 350, welches als ein Träger 350 für das Gehäuse während Aufbauprozesses dienen wird, bereitgestellt. Der Träger 350 kann jedes Material mit, für den Verwendungszweck, geeigneter Festigkeit, Härte und Alterungsbeständigkeit sein. Beispiele weisen auf, aber sind nicht beschränkt auf, ein Metall (ein metallisches Material), Silizium, Polymer, Saphir oder ein Keramikmaterial (ein keramisches Material). In einer Ausführungsform gemäß einem Aspekt der Offenbarung wird Metall verwendet.
  • In 3B wird eine Klebefolie 355 laminiert auf dem Substrat 350. In einem Aspekt der Offenbarung ist die Klebefolie 355 eine lösbare Folie. In einem weiteren Aspekt kann die Klebefolie 355 ein energie- oder chemisch-lösbares Material aufweisen. Die verwendete Energiequelle um das Lösen zu beeinflussen, kann, zum Beispiel, Wärme sein. Jedoch sind der Typ und die Dicke der verwendeten Klebefolie 355 nicht kritisch für den Verwendungszweck dieser Offenbarung.
  • In 3C ist die Gitterstruktur 321 aufgebracht auf der Klebefolie 355. In einem Aspekt der Offenbarung kann die Gitterstruktur 321 bereitgestellt werden als ein vorgeformtes Teil wie veranschaulicht in 5. Wenn die Gitterstruktur 321 bereitgestellt wird als ein vorgeformtes Teil kann es direkt aufgebracht werden auf der Klebefolie 355 mit wenig oder keiner zusätzlichen Verarbeitung notwendig um die Gitterstruktur 321 anderweitig zu bilden. Dies kann vorteilhaft, zum Beispiel, die Anzahl der Schritte im Gehäuse-Herstellungsprozess reduzieren. Eine vorgeformte Gitterstruktur 321 kann bereitgestellt werden in einer Anzahl (Reihe) von Dicken in Übereinstimmung mit verschiedenen Aspekten der Offenbarung. Die Dicke der Gitterstruktur 321 wird weitgehend variieren in Abhängigkeit des spezifischen Gehäuses und der technischen Anforderungen. Die Größe der Aussparungen 360 in der Gitterstruktur wird ebenfalls variieren in Abhängigkeit von verschiedenen Anforderungen wie im Folgenden anderweitig diskutiert.
  • Ein primärer Einsatzzweck der Gitterstruktur 321 ist es dem Gehäuse-Designer zu ermöglichen die thermische Ausdehnungsrate des Gehäuses derjenigen der darunterliegenden PCB (z. B. einer Leiterplatte) besser anzupassen. Somit ist der CET der Gitterstruktur 321 von primären(grundlegenden) Interesse. Als ein Ergebnis wird die Wahl des Materials für die Gitterstruktur 321 primär abhängen von dem gewünschten CTE, welcher ein CTE ist, welcher im Wesentlichen übereinstimmend ist mit dem CTE der PCB (z. B. einer Leiterplatte), der Keramik (des keramischen Materiales), Flex-PCB oder anderen Platinen-Material auf welchen das Gehäuse befestigt ist mit einer Verbindung mit den Lötkugeln. Ein Metall wie z. B. Kupfer wird oft eine gute Wahl darstellen, denn Kupfer wird häufig verwendet in der Konstruktion von Leiterplatten. Jedoch ist das vorliegende Verfahren nicht beschränkt auf Kupfer-basierte Gitterstrukturen 321 oder sogar auf Metallgitterstrukturen 321. Die Gitterstruktur 321 kann jedes Material aufweisen, welches den gewünschten CTE aufweist, umfassend, aber nicht beschränkt auf, Metalle oder Metalllegierungen (wie korrosionsbeständigen Stahl), Polymeren, Keramiken (keramische Materialien), oder jedes andere Material mit dem geeigneten CTE.
  • In einem Aspekt der Offenbarung wird die Dicke der Gitterstruktur 321 variieren in Abhängigkeit einer Anzahl von Faktoren, aufweisend, aber nicht beschränkt auf, die Dicke des Halbleiterbauelementes 301. Im Allgemeinen wird der Grad des Verzuges aufgrund der CTB-Fehlanpassung geringer, während die Dicke der Gitterstruktur 321 zunimmt. Somit wird die Dicke der Gitterstruktur 321, in einem Aspekt der Offenbarung, größer sein als diejenige des Halbleiterbauelementes 301. Jedoch wird, in einem weiteren Aspekt der Offenbarung, die Dicke der Gitterstruktur 321 im Wesentlichen gleich der Dicke des Halbleiterbauelementes 301 sein.
  • In noch einem weiteren Aspekt der Offenbarung ist die Dicke der Gitterstruktur 321 geringer als die Dicke des Halbleiterbauelementes 301. Dieser Aspekt der Offenbarung kann beispielsweise bestimmte prozessbezogene Vorteile aufweisen. In einem Aspekt kann das Bilden der Dicke der Gitterstruktur 321 geringer als die Dicke des Halbleiterbauelementes 301, zum Beispiel, ein einfacheres Spritzen (Molden, Gießen), in einem anschließenden Umspritzungsschritt, ermöglichen.
  • In noch einem anderen Aspekt der Offenbarung wird eine Mehrzahl an Schichten verwendet um die Gitterstruktur 321 zu bilden. Die Mehrzahl an Schichten kann gebildet werden unter Verwendung jedes geeigneten Prozesses, aufweisend jeden der oben veranschaulichten Prozesse. Zusätzlich kann die Mehrzahl an Schichten kann gebildet werden aus einem oder mehr Materialien in Abhängigkeit der Gehäuse-Anforderungen und der für das Gehäuse verlangten effektiven thermischen Ausdehnungsrate.
  • In einem anderen Aspekt der Offenbarung kann die Gitterstruktur 321 zunächst auf der Klebefolie 355 als ein oder mehr solide Teile (feste Teile) gebildet werden. Dies kann bestimmte Vorteile, zum Beispiel, in Bezug auf die Verarbeitung (Prozessierung) bereitstellen. In Übereinstimmung mit diesem Aspekt der Offenbarung müssen die Aussparungen 360 in der Gitterstruktur 321 gebildet werden sobald die Gitterstruktur 321 gebildet wurde auf dem Klebefolienträger 355. Somit können die Aussparungen 360 in einem anschließenden Schritt in die Gitterstruktur 321 geätzt werden unter Verwendung jedes Prozesses kompatibel mit den für die Gitterstruktur 321, der Klebefolie 355 und dem Substrat 350 verwendeten Materialien. Das Ätzen kann, zum Beispiel, durchgeführt werden als chemisches Ätzen, Trockenätzen oder Laser-Ätzen. In einem Aspekt der Offenbarung wird vor dem Ätzen eine Fotolack-Schicht abgeschieden. Der Fotolack kann jedes geeignete Material sein. In einem Aspekt der Offenbarung weist der Fotolack ein polymeres Material (ein Polymermaterial, ein Polymer) auf. Nach dem Abscheiden und (wenn notwendig) dem Aushärten des Fotolackes, wird der Fotolack strukturiert unter Verwendung von, für das Fotolack-Material, geeigneten Verfahren. Die spezifischen, hierin verwendeten, Fotolack-Abscheide- und Strukturierungsprozesse sind abhängig von der verwendeten Gitterstruktur 321.
  • Nach der Strukturierung des Fotolackes wird die freigelegte Struktur geätzt. In einem Aspekt der Offenbarung wird ein Naßätzprozess verwendet. Die geeigneten Naßätzprozesse werden abhängig sein von dem verwendeten Material der Gitterstruktur 321, und die unmittelbare Offenbarung ist nicht abhängig von der Art des Naßätzprozesses. In einem anderen Aspekt der Offenbarung wird ein Trockenätzprozess verwendet. In gleicher Weise wird der Trockenätzprozess primär abhängen von dem, zum Bilden der Gitterstruktur 321, verwendeten Material, und als ein Ergebnis, wird jede Anzahl an Trockenätz-Prozessen geeignet sein für den Verwendungszweck dieser Offenbarung.
  • In 3D werden nach der Strukturierung (wenn notwendig) ein oder mehr Halbleiterbauelemente 301 eingebracht in die Aussparungen 360 der Gitterstruktur 321 und befestigt an der darunterliegenden Klebefolie 355. In einem Aspekt der Offenbarung wird ein Greifen-Platzieren-Prozess (pick and place process) verwendet um das Halbleiterbauelement 301 anzuordnen. In einem anderen Aspekt der Offenbarung werden Halbleiterbauelemente 301, welche zuvor im Front-End des Prozesses als gut getestet worden, verwendet um die Ausbeute der gehäusten Bauelemente zu maximieren. Die Halbleiterbauelemente 301 werden mit ihrer aktiven (oder mit ihrer Schaltkreis-) Seite nach unten angeordnet, so dass die Kontakte der Unterseite des Gehäuses zugewandt sind und den Metallumverteilungsleiterbahnen 320 (den metallischen Umverteilungsleiterbahnen) im Folgenden (unten) zur Verfügung stehen. In einem Aspekt der Offenbarung kann das Halbleiterbauelement 301 eine dielektrische Schicht aufweisen, bedeckend die aktive Schaltung (Schaltkreis) und zwischen der Schaltung und der Klebefolie 355. In einem anderen Aspekt der Offenbarung kann das Halbleiterbauelement eine Kupfer-Metallisierung auf den Chip-Pads aufweisen.
  • In 3E ist der Umspritzungsprozess veranschaulicht. Dieser Prozess verwendet eine standardmäßige polymere Mold-Verbindung (Polymermold-Verbindung). In einem Aspekt der Offenbarung ist die polymere Mold-Verbindung eine Epoxid-Verbindung.
  • In 3E sind das Halbleiterbauelement 301 und die Gitterstruktur 321 eingebettet in die Mold-Verbindung. Typischerweise müssen Lücken zwischen dem Halbleiterbauelement 301 und der Gitterstruktur 321 ebenfalls ausgefüllt werden mit der Mold-Verbindung. In einem Aspekt der Offenbarung wird die Dicke der Mold-Verbindung über der ersten Schicht 340, einbindend das Halbleiterbauelement 301, minimiert. Die Mold-Verbindung wird anschließend ausgehärtet. Nach dem Aushärten werden die Klebefolie 355 und der Träger 350, von dem auf diese Weise gebildeten künstlichen Wafer, entfernt, z. B. mittels einer Zufuhr von Energie, wie gezeigt in 3F.
  • 4A und B veranschaulichen die Bildung der Umverteilungsschichten. In 4A wird eine Teil-Dielektrik-Schicht 465 (eine partielle dielektrische Schicht 645) abgeschieden auf der unteren Seite des wiederhergestellten Wafers (z. B. des künstlichen Wafers). Diese Schicht wird abgeschieden unter Verwendung jeder Methode, welche kompatibel ist mit den auf dem Gehäuse auf Wafer-Ebene vom Fan-Out-Typ zuvor abgeschiedenen Schichten, aufweisend, aber nicht beschränkt auf, zum Beispiel, Rotationsbeschichtung (Spin-Coating), Laminierung oder Druck. Das, in diesem Aspekt der Erfindung offenbarte, Gehäuse auf Wafer-Ebene vom Fan-Out-Typ ist kompatibel mit einer großen Vielfalt von Abscheideverfahren zum Abscheiden der dielektrischen Schicht 465, und als solches, ist dieser Aspekt der Erfindung nicht beschränkt auf die verwendeten (eingesetzten) Verfahren. Die dielektrische Schicht 465 ist eine Teil-Schicht (partielle Schicht), denn sie muss, zum Beispiel, die Kontakte 467 auf dem Halbleiterbauelement 401 freiliegend lassen um elektrische Verbindungen zu ermöglichen, welche gebildet werden zu dem darunterliegenden PCB.
  • In 4B werden die Umverteilungsleiterbahnen 420 abgeschieden und elektrisch verbunden mit den elektrischen Kontakten 467 unter Verwendung bekannter Abscheideverfahren. Da das vorliegend-offenbarte Gehäuse auf Wafer-Ebene vom Fan-Out-Typ nicht abhängig ist von dem, zum Bilden der Umverteilungsleiterbahnen 420, verwendeten Verfahren werden die spezifischen Details der Prozesse der verschiedenen Verfahren nicht diskutiert.
  • In einem Aspekt der Ausführungsform können die Umverteilungsschichten 420 gebildet werden unter Verwendung von Dünnschicht-Abscheide-Techniken. Solche Techniken weisen auf die Schritte: 1) Abscheiden einer Metallschicht entweder mittels Kathodenzerstäubung (Sputtern) oder chemischer Gasphasenabscheidung; 2) Bilden einer Fotolackschicht; 3) Strukturieren der Fotolackschicht unter Verwendung einer Maske und mittels Belichtung durch eine geeignete Lichtquelle; 4) Entfernen des nicht-strukturierten Fotolackes unter Verwendung, zum Beispiel, naßchemischer Techniken oder Trockenätz-Techniken; 5) Entfernen des Metallfilmes von Bereichen, welche nicht mit Fotolack bedeckt sind unter Verwendung naßchemischer oder Trockenätz-Techniken; 6) Entfernen des verbliebenen Fotolackes unter Verwendung naßchemischer oder Trockenätz-Techniken.
  • In einem zweiten Aspekt der Offenbarung können die Umverteilungsleiterbahnen 420 gebildet werden unter Verwendung von Plattierungstechniken. Solche Techniken weisen auf die Schritte: 1) Abscheiden einer Plattierungsmaske; 2) Strukturieren der Plattierungsmaske; 3) Plattieren der Metallleiterbahnen auf dem Substrat unter Verwendung von standardmäßigen Elktroplattierungs- oder stromlosen Plattierungs-Techniken; 4) Entfernen der Plattierungsmaske unter Verwendung naßchemischer oder anderer Verfahren
  • Nach der Bildung der leitfähigen Umverteilungsleiterbahnen 420 wird ein Lotstopp 470 gebildet über den Umverteilungsleiterbahnen 420 wie veranschaulicht in 4C. Dies wird ausgeführt um die Bildung von Loten in Bereichen zu verhindern, in welchen sie nicht erwünscht sind wie, zum Beispiel, in Bereichen, in welchen sie Leiter (z. B. ein leitfähiges Material, z. B. ein elektrisch leitfähiges Material) überbrücken könnten. Der Lotstopp 470 kann gebildet werden mittels einer Reihe von Verfahren, aufweisend, aber nicht beschränkt auf, Rotationsbeschichtung von Epoxidbasierten, Polyimid-basierten oder jeder anderen Polymerbasierten Flüssigkeit, Trockenfilm-Laminierung oder Druck von flüssigen fotostrukturierbaren oder nicht-fotostrukturierbaren Lotstopp. Nach der Abscheidung und Strukturierung kann der Lotstopp 470, um Kontakte 467 freizulegen, wenn benötigt, einer thermischen Aushärtung unterzogen werden.
  • In einem Aspekt der Erfindung werden als nächstes Lötkugeln 425 platziert auf den freigelegten elektrischen Kontakten 467 unter Verwendung automatisierter Anlagen.
  • Nach der Abscheidung und dem Aushärten des Lotstoppes 470 werden die Gehäuse vereinzelt. Dies wird ausgeführt unter Verwendung von in der Industrie bekannten Verfahren. In einem Aspekt der Erfindung werden die Dies 401 in dem künstlichen Wafer vereinzelt unter Verwendung von Wafer-Säge-Techniken.
  • Als nächstes (anschließend) werden die vereinzelten Halbleiterkomponenten (Halbleiterbauelemente) platziert auf einem PCB (z. B. einer Leiterplatte). Nach dem Platzieren der Komponenten (Bauelemente) auf dem PCB wird eine Lotpaste welche auf die PCB-Leiterplatte gedruckt wurde vor dem Anordnen des Gehäuses der gesamten Anordnung, erhitzt unter Verwendung, zum Beispiel, eines Rückflussofens. Dies bewirkt, dass das Lot schmilzt und wieder fließt. Nach dem Rückfluss wird ein Abkühlen des Teiles (Bauteils) zugelassen, so dass das Lot sich verfestigt (erstarrt). Dies bildet eine Struktur wie, zum Beispiel, veranschaulicht in 2.
  • In einem anderen Aspekt der Offenbarung werden die Komponenten auf dem PCB befestigt unter Verwendung anderer bekannter Verfahren. Die anderen Verfahren weisen auf, aber sind nicht beschränkt auf, Lötkugeln (solder bumps), einer Kontaktflächen-Gitter-Anordnung (land grid array, LGA), einer Säulen-Gitter-Anordnung (column grid array, CGA) oder anderer alternativer Ball-Gitter-Anordnungen (ball grid array, BGA). Die hierin beschriebenen Verfahren sind nicht beschränkt auf das verwendete Verfahren der PCB-Befestigung, und als solche ist die obige Beschreibung lediglich beispielhaft.
  • 6 veranschaulicht einen Aspekt der Offenbarung. 6 weist ein Gehäuse auf Wafer-Ebene vom Fan-Out-Typ 600 auf. Das Gehäuse 600 weist auf eine erste Schicht 640 und eine zweite Schicht 645. Die erste Schicht 640 weist auf eine Kupfer-Gitterstruktur 621, die Mold-Verbindung 611 und das Halbleiterbauelement 601. Die Gitterstruktur 621 weist auf Soll-Weiten 622 und 623 = a mm, die Mold-Verbindung weist auf Soll-Weiten 612 und 613 = b mm und der Die (Chip) 601 weist auf eine (bekannte) Weite 602 = 5 mm, zum Beispiel. Die zweite Schicht 645, welche aufweist eine Mold-Verbindung, weist auf, zum Beispiel, eine Weite 646 = 8 mm. Die thermischen Ausdehnungskoeffizienten der verschiedenen Komponenten sind: Gitterstruktur 621, 16 ppm/°C; Mold-Verbindung 611, 7 ppm/°C und Die (Chip) 601, 3 ppm/°C.
  • Eine Soll-Ausdehnungsrate-Berechnung gemäß einem Aspekt der derzeitigen Offenbarung ergibt die folgenden Ergebnisse: Ausdehnungsrate der zweiten Schicht 645 = Weite·CTE = (8 mm)(7 mm) = 0,056 nm/°C.
  • Um das Potenzial des Gehäuse-Verzuges zu minimieren, wird eine Dimensionale-Berechnung durchgeführt um die effektive thermische Ausdehnungsrate der ersten Schicht mit der thermischen Ausdehnungsrate der zweiten Schicht anzupassen: (2)(a mm)(16 ppm)+(2)(c mm)(7 ppm)+(b mm)(3 ppm) Rate (nm/°C).
  • Das Lösen der Gleichung für die Variablen a, b und c unter Verwendung bekannter Verfahren, ergibt die Soll-Weiten der Komponenten wie folgt: Gitterstruktur 621 weist Weiten 622 und 623 = 1.2 mm auf, die Mold-Verbindung 611 weist Weiten 612 und 613 = 0.3 mm auf und das Halbleiterbauelement 601 weist eine Weite 602 = 5 mm auf, mit, zum Beispiel, einer thermischen Ausdehnungsrate von 0.0576 nm/°C. Mittels solcher Soll-Dicken kann ein Gitter-eWLB-Gehäuse in Übereinstimmung mit verschiedenen Erscheinungsformen der Offenbarung realisiert werden.
  • Ein Durchschnittsfachmann wird erkennen, dass Kombinationen der obigen exemplarischen Ausführungsformen gebildet werden können. Zum Beispiel, kann es, in einigen Aspekten der Offenbarung, nicht notwendig sein eine zweite Schicht der Mold-Verbindung über der, das Gitter aufweisenden Schicht, zu bilden. In diesen Fallen, kann die relative Größe der Bestandteile in der, das Gitter aufweisenden, Schicht von geringer Bedeutung sein. Ferner kann die Verwendung von bestimmten Gittermaterialien, zum Beispiel, die Verwendung einer Mold-Verbindung in der, das Gitter aufweisenden, Schicht entbehrlich machen. In gleicher Weise kann die Verwendung von einer oder mehr Mold-Verbindungen oder von einer oder mehr Gitterschichten in den Umfang dieser Offenbarung fallen.
  • Während die Erfindung gezeigt und beschrieben wurde in Bezug auf spezifische Aspekte der Offenbarung, ist es zu verstehen, dass der Durchschnittsfachmann eine Vielzahl von Änderungen in Form und Details darin vornehmen kann, ohne vom Umfang und Geist der vorliegenden Erfindung, wie definiert mittels der beigefügten Ansprüche, abzuweichen. Der Umfang der Erfindung wird daher durch die beigefügten Ansprüche angegeben, und alle Änderungen, welche innerhalb der Bedeutung und des Bereichs der Äquivalenz der Ansprüche fallen, sind intendiert abgedeckt zu sein.

Claims (20)

  1. Chipgehäuse-Anordnung, aufweisend: • eine dielektrische Schicht (115); • mindestens ein Halbleiterbauelement (401) angrenzend an die dielektrische Schicht (115); • mindestens eine Bondierungsfläche auf dem mindestens einen Halbleiterbauelement (401), wobei die Bondierungsfläche freigelegt ist durch die dielektrische Schicht (115); • ein erstes Material, aufweisend einen ersten thermischen Ausdehnungskoeffizienten, im Wesentlichen umgebend das mindestens eine Halbleiterbauelement (401) und angrenzend an die dielektrische Schicht (115); • ein zweites Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten, im Wesentlichen umgebend das mindestens eine Halbleiterbauelement (401) und das erste Material; und • mindestens eine leitfähige Leiterbahn elektrisch verbunden mit dem mindestens einen Halbleiterbauelement (401).
  2. Chipgehäuse-Anordnung gemäß Anspruch 1, wobei das Gehäuse ferner verbunden ist mit einer Leiterplatte (230).
  3. Chipgehäuse-Anordnung gemäß Anspruch 1 oder 2, wobei der erste thermische Ausdehnungskoeffizient größer als der zweite thermische Ausdehnungskoeffizient ist.
  4. Chipgehäuse-Anordnung gemäß einem der Ansprüche 1 bis 3, wobei das erste Material ein Metall ist.
  5. Chipgehäuse-Anordnung gemäß Anspruch 4, wobei das erste Material Kupfer ist.
  6. Chipgehäuse-Anordnung gemäß einem der Ansprüche 2 bis 5, wobei der thermische Ausdehnungskoeffizient der Leiterplatte (230) im Wesentlichen gleich dem thermischen Ausdehnungskoeffizienten des ersten Materials ist.
  7. Chipgehäuse-Anordnung gemäß einem der Ansprüche 1 bis 6, wobei das zweite Material eine Mold-Verbindung aufweist.
  8. Verfahren zum Bilden einer Chipgehäuse-Anordnung, das Verfahren aufweisend: • Bereitstellen mindestens eines Halbleiterbauelementes (401); • Bilden mindestens eines Bond-Pads auf dem mindestens einen Halbleiterbauelement (401); • Umgeben des mindestens einen Halbleiterbauelementes (401) mit einem ersten Material, aufweisend einen ersten thermischen Ausdehnungskoeffizienten; • Bilden einer ersten Schicht (240) mittels Umgebens des ersten Materials und des mindestens einen Halbleiterbauelementes (401) mit einem zweiten Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten; • Bilden einer Teil-Schicht eines Dielektrikums (115) angrenzend an das erste Material und das mindestens eine Halbleiterbauelement (401); und • Bilden einer elektrischen Verbindung mit dem Bond-Pad.
  9. Verfahren zum Bilden einer Chipgehäuse-Anordnung gemäß Anspruch 8, ferner aufweisend: • Bilden einer zweiten Schicht (245), angrenzend an die erste Schicht (240), • die zweite Schicht (245) aufweisend ein Material, aufweisend einem zweiten thermischen Ausdehnungskoeffizienten.
  10. Verfahren zum Bilden einer Chipgehäuse-Anordnung gemäß Anspruch 8 oder 9, ferner aufweisend: das Bilden einer Teil-Lotstoppschicht (125), (470) angrenzend an die Teil-Schicht des Dielektrikums (115).
  11. Chipgehäuse-Anordnung, aufweisend: • mindestens einen Halbleiterbauelement-Die (401), aufweisend einen elektrischen Kontakt (467); • ein erstes Material, aufweisend einen ersten thermischen Ausdehnungskoeffizienten angrenzend an ein dielektrisches Material (115) und mindestens teilweise umgebend das mindestens eine Halbleiterbauelement (401); • ein zweites Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten und mindestens teilweise umgebend das Halbleiterbauelement (101) und das erste Material; • eine Umverteilungsleiterbahn (320) verbunden mit dem elektrischen Kontakt (467).
  12. Chipgehäuse-Anordnung gemäß Anspruch 11, wobei die Umverteilungsleiterbahn (320) ferner verbunden ist mit einer Leiterplatte (230) mittels eines elektrischen Verbindungsmittels.
  13. Chipgehäuse-Anordnung gemäß Anspruch 11 oder 12, wobei genanntes elektrisches Verbindungsmittel Lot aufweist.
  14. Chipgehäuse-Anordnung gemäß einem der Ansprüche 11 bis 13, wobei genanntes elektrisches Verbindungsmittel ferner Lötkugeln (125) aufweist.
  15. Chipgehäuse-Anordnung gemäß einem der Ansprüche 11 bis 14, eingerichtet als eingebettete Kugelgitteranordnung auf Wafer-Ebene.
  16. Chipgehäuse-Anordnung, aufweisend: • eine erste Schicht (240), aufweisend ein Halbleiterbauelement (401), aufweisend einen elektrischen Kontakt (467), das Halbleiterbauelement (401) aufweisend einen ersten thermischen Ausdehnungskoeffizienten; • ein erstes Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten angrenzend an ein dielektrisches Material (115) und mindestens teilweise umgebend das Halbleiterbauelement (401) in der ersten Schicht (240); • ein zweites Material, aufweisend einen dritten thermischen Ausdehnungskoeffizienten, mindestens teilweise umgebend das Halbleiterbauelement (401) und das erste Material in der ersten Schicht (240); • eine zweite Schicht (245), aufweisend das zweite Material angrenzend an die erste Schicht (240); und • eine Umverteilungsleiterbahn (320) verbunden mit dem elektrischen Kontakt (467).
  17. Chipgehäuse-Anordnung gemäß Anspruch 16, wobei die Abmessungen des Halbleiterbauelementes (401), des ersten Materials und des zweiten Materials derart gewählt werden, dass die erste Schicht (240) eine effektive thermische Ausdehnungsrate kompatibel mit der thermischen Ausdehnungsrate der zweiten Schicht (245) aufweist.
  18. Chipgehäuse-Anordnung gemäß Anspruch 16 oder 17, wobei die Umverteilungsleiterbahn (320) ferner verbunden ist mit einer Leiterplatte (230).
  19. Chipgehäuse-Anordnung gemäß einem der Ansprüche 16 bis 18, wobei das zweite Material eine Mold-Verbindung aufweist.
  20. Bauelement, aufweisend: • eine erste Schicht (240), aufweisend ein Halbleiterbauelement (401), aufweisend einen elektrischen Kontakt (467), das Halbleiterbauelement (401), aufweisend einen ersten thermischen Ausdehnungskoeffizienten; • ein erstes Material, aufweisend einen zweiten thermischen Ausdehnungskoeffizienten angrenzend an ein dielektrisches Material (115) mindestens teilweise umgebend das Halbleiterbauelement (401) in der ersten Schicht (240); • ein zweites Material, aufweisend einen dritten thermischen Ausdehnungskoeffizienten, mindestens teilweise umgebend das Halbleiterbauelement (401) und das erste Material in der ersten Schicht (240); • eine zweite Schicht (245), angrenzend an die erste Schicht (240); und • eine Umverteilungsleiterbahn (320) verbunden mit dem elektrischen Kontakt (467).
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