TWI706478B - 半導體封裝件及其形成方法 - Google Patents

半導體封裝件及其形成方法 Download PDF

Info

Publication number
TWI706478B
TWI706478B TW107115582A TW107115582A TWI706478B TW I706478 B TWI706478 B TW I706478B TW 107115582 A TW107115582 A TW 107115582A TW 107115582 A TW107115582 A TW 107115582A TW I706478 B TWI706478 B TW I706478B
Authority
TW
Taiwan
Prior art keywords
fan
chip
package structure
cavity
glue
Prior art date
Application number
TW107115582A
Other languages
English (en)
Other versions
TW201947677A (zh
Inventor
黃順斌
Original Assignee
黃順斌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 黃順斌 filed Critical 黃順斌
Priority to TW107115582A priority Critical patent/TWI706478B/zh
Publication of TW201947677A publication Critical patent/TW201947677A/zh
Application granted granted Critical
Publication of TWI706478B publication Critical patent/TWI706478B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本發明提供一種半導體封裝件，該半導體封裝件包含：一扇出封裝結構，該扇出封裝結構上形成有一空腔；一第一晶片，設置在該扇出封裝結構的空腔中；一膠材，用以將該第一晶片固定在該空腔中，其中該膠材的熱膨脹係數小於10ppm/℃；以及一封裝材，形成在該扇出封裝結構上。本發明還提供形成半導體封裝件的方法。

Description

半導體封裝件及其形成方法
本發明係有關一種扇出封裝結構(fan-out package structure)，以及將目前扇出封裝中單晶片系統級晶片(System On a Chip)應用改善至更精細的圖案化與更佳生產良率的方法。此外，扇出封裝結構和方法可以將具有不同功能的多個不同晶片，集成到更薄封裝尺寸和更好電氣性能的系統或子系統（SiP，System in Package）中。
扇出封裝技術是一項蓬勃發展的技術，係用來實現移動應用（SoC，晶片上系統）和高端計算應用（SiP，系統級封裝）的低成本小型封裝解決方案。扇出封裝結構是某種固定框架，其組成材料的熱膨脹係數（CTE）係與半導體晶片，例如是矽與玻璃等的熱膨脹係數相近。扇出封裝結構上形成有空腔，可將半導體晶片限制在其中。此外，扇出封裝結構上還可設置有凹部，以容納部分的半導體晶片。扇出封裝不僅可以將所有產品整合到一個小型封裝中以降低成本，還可縮短晶片之間信號路徑的距離，從而提高電氣性能並降低功耗。
圖1為扇出封裝中單晶片和多晶片應用的示例的剖視圖。由於成本和效率的考慮，晶圓代工廠和OSAT製造商使用晶圓級或面板級作為大批量製造平台。單晶片扇出封裝有兩種主要製造方法：Chip-First和Chip-Last。Chip-Last、Chip-First正面朝上以及Chip-First正面朝下的簡要製造過程分別顯示在圖2、圖3和圖4中。Chip-First方法可以提供比Chip-Last方法更薄的封裝尺寸和更好的電阻性能，其優點吸引了高性能計算應用與系統級封裝，以試圖採用這種扇出式Chip-First方法來避免習知2.5D IC封裝的高成本，例如揭露在美國專利US 9,806,058 B2中的基板上晶圓上的晶片(Chip on Wafer on Substrate)，以及揭露在美國專利US 8,946,900 B2中的嵌入式多晶片互連橋(Embedded Multi-die Interconnect Bridge)。然而，目前單晶片扇出式Chip-First封裝大批量製造平台不適用於多晶片（系統級封裝）集成的製造。
請參考圖1，其為扇出封裝中的單個晶片101和多個晶片（薄型晶片102、厚晶片103和堆疊晶片104）的典型示例的剖視圖。單個晶片101或多個晶片（薄晶片102、厚晶片103和堆疊晶片104）係被環氧封裝材（epoxy molding compound; EMC）110所包覆，並利用金屬墊130連接到薄膜重佈層（redistribution layer; RDL）120。薄膜重佈層120的另一側則設置有銲球140。
圖2顯示了習知的單個Chip-Last扇出封裝的簡要製造工藝流程。在步驟210中，薄膜重佈層（RDL）201形成在玻璃載體202上，該玻璃載體202可以為晶圓或面板形式。在步驟220中，將良好的晶片（known good die; KGD）203通過晶片接合工藝，精確對準附著在薄膜重佈層201的頂部，其中晶片203上形成有金屬墊204。在步驟230中，通過晶圓/面板包覆成型工藝將環氧封裝材205施加到晶片203和薄膜重佈層201上。在步驟240中，將玻璃載體202從步驟230中形成的封裝件上移除。在步驟250中，將銲球206放置在薄膜重佈層201的接墊上。
圖3顯示了習知的單個Chip-First正面朝上扇出封裝的簡要製造工藝流程。在步驟310中，將良好的晶片302通過晶片接合工藝，精確對準附著在玻璃載體304的熱釋放膜(thermal release film)303的頂部，其中該玻璃載體304可以為晶圓或面板形式。在步驟320中，通過晶圓/面板包覆成型工藝將環氧封裝材305施加到晶片302和熱釋放膜303上。在步驟330中，研磨環氧封裝材305的背面，以將金屬墊301從環氧封裝材305的表面露出。在步驟340中，形成薄膜重佈層306，然後將銲球307放置在薄膜重佈層306上。在步驟350中，從步驟340中形成的封裝件上移除玻璃載體304和熱釋放膜303。
圖4顯示了習知的單個Chip-First正面朝下扇出封裝的簡要製造工藝流程。在步驟410中，將良好的晶片401通過晶片接合工藝，精確對準附著在玻璃載體404的熱釋放膜403的頂部，其中該玻璃載體404可以為晶圓或面板形式，且晶片401上形成有金屬墊402。在步驟420中，通過晶圓/面板包覆成型工藝在晶片401和熱釋放膜403上施加環氧封裝材405。在步驟430中，將具有玻璃載體404的熱釋放膜403從步驟420中形成的封裝件上移除。在步驟440中，形成薄膜重佈層406，然後將銲球407放置在薄膜重佈層406上。
目前Chip-First封裝的製造挑戰主要來自壓縮成型工藝。晶圓/面板級壓縮成型是在薄膜重佈層工藝之前構建重新配置的晶圓/面板的主要扇出製造工藝之一。環氧封裝材(EMC)係用於扇出互連製造，以及防腐蝕或潮濕環境的防護屏障。高解析薄膜重佈層工藝的高良率需要準確的晶片位置。在成型過程中關鍵的晶片錯位(dislocation) 問題降低了良品率。在嵌入過程中，通常能觀察到晶片從其原來位置偏移。當轉移到更大的晶圓/面板尺寸時，這種情況將變得更加嚴重。由於光蝕刻工藝中微小的晶片錯位偏移會導致顯著的未對準，薄膜重佈層間距的要求和元件銲墊間距也受到嚴重影響。因此，降低封裝尺寸的需求越多，生產良率的損失就越大。
在成型過程中造成晶片錯位的三個主要因素列舉如下：
1. 在生產過程中的溫度變化期間，相關材料（諸如晶片、薄膜重佈層和環氧封裝材）的熱膨脹係數（CTE）不匹配；
2. 填充/壓縮過程中來自模流的拖曳力；以及
3. 在製造薄膜重佈層的多次固化過程中，環氧封裝材的化學收縮。
有一些在單晶片扇出製造工藝期間改善晶片位錯的方法被提出，例如在華天科技（崑山）電子有限公司的WO 2017143782 A1專利所揭露的嵌入式矽載體，以及在台灣積體電路公司的US 9,640,498 B1專利所揭露的圖案化載體。然而，上述方法並沒有完全考慮上述因素，而且也無法處理扇出封裝中多晶片異構集成的製造。一般來說，異構集成係由未具有相同尺寸和高度的晶片所組成。為解決上述問題，美國專利US 2014/0252655 A1中揭露了一種矽載體中的異構集成解決方案，但這種高成本和專有製造方法無法滿足代工廠和OSTA製造商預期的大批量生產效率和成本。再者，這種方法仍然不能提供更好的解決方案來改善電氣性能和降低功耗。
本發明的目的在於提供一種半導體封裝件及其形成方法，係能夠避免在扇出封裝製造工藝的壓縮模製工藝期間，發生晶片（單晶片和多晶片）錯位。本發明的半導體封裝件及其形成方法能夠在更好的製造良率下，匹配扇出封裝製造的原始晶圓級或面板級大批量製造平台。
本發明的另一目的在於提供一種半導體封裝件及其形成方法，係可通過減少薄膜重佈層上的環氧封裝材的裸露，來增強薄膜重佈層的更精細特徵的扇出封裝製造。
本發明的最後一個目的在於提供一種半導體封裝件及其形成方法，係可將多個晶片集成在一個封裝件中，並具有更小的封裝尺寸和更好的電性連接。
為達上述目的，本發明之半導體封裝件及其形成方法包含一扇出封裝結構，其上形成的空腔可將半導體晶片限制在其中，並且將膠材填充在晶片邊緣與空腔邊緣的空隙內，以將半導體晶片固定，其中該膠材係與半導體晶片具有相近的熱膨脹係數。膠材可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與半導體晶片的熱膨脹係數相近。與矽的熱膨脹係數2.6ppm /℃相比，膠材的熱膨脹係數係可小於10ppm /℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材在接下來的熱處理製程中，最好不要產生氣體。在加熱並硬化膠材之後，本發明之具有半導體晶片的扇出封裝結構在後續的各種製程期間，例如封模或設置薄膜重佈層，會像一個完整物體（諸如晶圓、面板、基板或單顆晶片）一樣地牢固連接。
除此之外，本發明之半導體封裝件內的扇出封裝結構，其上可形成有凹部，用以部分地容納半導體晶片。部分設置在凹部內的晶片係可通過上述膠材或焊料固定在凹部內。本發明之半導體封裝件中的扇出封裝結構可設置通孔來容納金屬柱，藉此將凹部內的晶片電性連接到薄膜重佈層。
本發明之半導體封裝件內的扇出封裝結構，可以是晶圓、面板、基板或單晶片形式。扇出封裝結構上的空腔大小可能會不同，並且和空腔內晶片的尺寸相匹配。在加熱和硬化膠材之後，本發明之帶有半導體晶片的扇出封裝結構會像一個完整物體（諸如晶圓、面板、基板或單顆晶片）一樣地牢固連接，該整個物體因此具有高均勻性的熱膨脹係數，並且在後續的各種製程期間，例如封模或設置薄膜重佈層，容易進行製程處理（例如移動、翻轉和進行對準）。
在形成扇出封裝的各種特徵之後，扇出封裝結構將設置在半導體封裝件中。扇出封裝結構的頂部表面可設置有若干對準標記，以在拾取和放置製程期間改進晶片的對位。
因此，本發明之具有扇出封裝結構的半導體封裝件至少具有以下優點：
1. 扇出封裝結構利用具有和半導體晶片相近的熱膨脹係數之膠材來牢固地固定半導體晶片，以避免在壓縮成型之製程期間發生晶片錯位（例如晶片移位和突出）。因此，扇出封裝結構提高了扇出封裝製程的生產良率。
2. 扇出封裝結構利用膠材將半導體晶片牢牢地固定，以減少扇出封裝的薄膜重佈層側上的環氧封裝材的裸露。因此，根據本發明的扇出封裝結構和方法，可以改進薄膜重佈層側上的表面拓撲結構和薄膜重佈層的更精細特徵的程度。
3. 扇出封裝結構不僅縮短了電信號路徑，還可減少電信號路徑中的焊點。因此，扇出封裝結構可以將多個晶片集成在一個扇出封裝件中，使之具有更好的電互連性能和更少的熱消耗。此外，扇出封裝結構縮短了電信號路徑，而且還減小了封裝尺寸。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯，下文特舉本發明實施例，並配合所附圖示，作詳細說明如下。
以下揭示內容提供用於實施本揭露之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一構件在第二構件上方或上之形成可包括第一構件與第二構件直接接觸地形成之實施例，且亦可包括額外構件可在第一構件與第二構件之間形成使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可能在各種實例中重複參考數字及/或字母。此重複係出於簡單及清晰之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。
另外，本文中為易於描述而可能使用諸如「下伏」、「下方」、「下部」、「上覆」、「上部」及其類似者等空間相對術語，以描述如諸圖中所說明的一個元件或構件與另一或多個元件或構件的關係。除諸圖中所描繪之定向以外，空間相對術語意欲涵蓋在使用或操作中之裝置的不同定向。設備可以其他方式定向(旋轉90度或位於其他定向)，且本文中所使用之空間相對描述詞同樣可相應地進行解釋。
圖5-1及圖5-2顯示本發明第一實施例之利用扇出封裝結構來形成半導體封裝件之流程。在步驟500中，將膠膜501佈設在載體502上，其中該載體502係可為晶圓或面板形式。在步驟510中，扇出封裝結構505係相應地放置在載體502上的膠膜501的表面上。在步驟520中，將良好的晶片（known good die; KGD）503精確地放置在扇出封裝結構505上對應的空腔內，並使得晶片503上的金屬墊504設置成面向載體502。於本實施例中，每個空腔係設定成僅容納一個晶片503。在步驟530中，將膠材506填充到空腔中以包圍晶片503，其中膠材506的熱膨脹係數（CTE）係與晶片503的熱膨脹係數相近。在步驟540中，以熱空氣507加熱膠材506，使得填充在空腔內的膠材506硬化，以固定並限制晶片503。於是一個封裝件因此形成，該封裝件係包含有扇出封裝結構505以及被硬化的膠材506所包圍的晶片503，且該封裝件並藉由膠膜501附著到載體502上。在步驟550中，在冷卻之後，包含有扇出封裝結構505與晶片503的封裝件係附著在載體502上的膠膜501的頂部。在步驟560中，利用晶圓/面板包覆成型工藝，在扇出封裝結構505和膠膜501上以及晶片503周圍形成一環氧封裝材(EMC)508。在步驟570中，將膠膜501和載體502從形成於步驟560中的封裝件上移除。在步驟580中，形成薄膜重佈層(RDL)509，並電性連接至金屬墊504。之後將銲球511放置在薄膜重佈層509上。因此，最終形成了一半導體封裝件，其包含有被薄膜重佈層509所覆蓋的晶片503、環氧封裝材508以及設置在薄膜重佈層509上的銲球511。
於本實施例中，膠材506可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材506可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片503的熱膨脹係數相近。膠材506的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材506在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材506之後，具有晶片503的扇出封裝結構505在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
圖6-1及圖6-2顯示本發明第二實施例之利用扇出封裝結構來形成半導體封裝件之流程。在步驟600中，將膠膜602佈設在載體603上，其中該載體603係可為晶圓或面板形式，並且扇出封裝結構601係相應地放置在載體603上的膠膜602的表面上。在步驟610中，將良好的晶片（known good die; KGD）604精確地放置在扇出封裝結構601上對應的空腔內，並使得晶片604上的金屬墊607設置成面向載體603。於本實施例中，每個空腔係設定成僅容納一個晶片604。在步驟620中，將膠材605填充到空腔中以包圍晶片604，其中膠材605的熱膨脹係數係與晶片604的熱膨脹係數相近。在步驟630中，以熱空氣606加熱膠材605，使得填充在空腔內的膠材605硬化，以固定並限制晶片604。於是一個封裝件621因此形成，該封裝件621係包含有扇出封裝結構601以及被硬化的膠材605所包圍的晶片604，且該封裝件621並藉由膠膜602附著到載體603上。封裝件621具有相對的第一表面623和第二表面624，其中第二表面624藉由膠膜602附著到載體603上。在步驟640中，從在步驟630中形成的封裝件621上移除膠膜602和載體603。在步驟650中，將在步驟640中形成的封裝件621翻轉，並放置到形成在載體613上的膠膜612，以使得封裝件621的第一表面623利用膠膜612附著到載體613上。在步驟660中，利用晶圓/面板包覆成型工藝，在封裝件621上形成環氧封裝材608。在步驟670中，研磨環氧封裝材608的背面，以除去一部分的環氧封裝材608，以便將晶片604的金屬墊607從環氧封裝材608的表面露出。在步驟680中，形成薄膜重佈層611，並電連接至金屬墊607。之後將銲球609放置在薄膜重佈層611上。在步驟690中，將膠膜612和載體613從形成於步驟680中的封裝件上移除。因此，最終形成了一半導體封裝件，其包含有被薄膜重佈層611所覆蓋的晶片604、環氧封裝材608以及設置在薄膜重佈層611上的銲球609。
於本實施例中，膠材605可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材605可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片604的熱膨脹係數相近。膠材605的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材605在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材605之後，具有晶片604的扇出封裝結構601在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
圖7-1及圖7-2顯示本發明第三實施例之利用扇出封裝結構來形成半導體封裝件之流程。在步驟700中，將膠膜701佈設在載體702上，其中該載體702係可為晶圓或面板形式。在步驟710中，扇出封裝結構703係相應地放置在載體702上的膠膜701的表面上。在步驟720中，將良好的晶片（known good die; KGD）704，例如是薄晶片、厚晶片及/或堆疊晶片，精確地放置在扇出封裝結構703上對應的空腔內，並使得晶片704上的金屬墊705設置成面向載體702。在步驟730中，將膠材706填充到空腔中以包圍晶片704，其中膠材706的熱膨脹係數（CTE）係與晶片704的熱膨脹係數相近。在步驟740中，以熱空氣707加熱膠材706，使得填充在空腔內的膠材706硬化，以固定並限制晶片704。於是一個封裝件因此形成，該封裝件係包含有扇出封裝結構703以及被硬化的膠材706所包圍的晶片704，且該封裝件並藉由膠膜701附著到載體702上。在步驟750中，在冷卻之後，包含有扇出封裝結構703與晶片704的封裝件係附著在載體702上的膠膜701的頂部。在步驟760中，利用晶圓/面板包覆成型工藝，在扇出封裝結構703和膠膜701上以及晶片704周圍形成一環氧封裝材(EMC)708。在步驟770中，將膠膜701和載體702從形成於步驟760中的封裝件上移除。在步驟780中，形成薄膜重佈層(RDL)709，並電性連接至金屬墊705。之後將銲球711放置在薄膜重佈層709上。因此，最終形成了一半導體封裝件，其包含有被薄膜重佈層709所覆蓋的晶片704、環氧封裝材708以及設置在薄膜重佈層709上的銲球711。
於本實施例中，膠材706可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材706可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片704的熱膨脹係數相近。膠材706的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材706在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材706之後，具有晶片704的扇出封裝結構703在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
圖8-1及圖8-2顯示本發明第四實施例之利用扇出封裝結構來形成半導體封裝件之流程。在步驟800中，將膠膜802佈設在載體803上，其中該載體803係可為晶圓或面板形式，並且扇出封裝結構801係相應地放置在載體803上的膠膜802的表面上。在步驟810中，將良好的晶片（known good die; KGD）804，例如是薄晶片、厚晶片及/或堆疊晶片，精確地放置在扇出封裝結構801上對應的空腔內，並使得晶片804上的金屬墊807設置成面向載體803。在步驟820中，將膠材805填充到空腔中以包圍晶片804，其中膠材805的熱膨脹係數係與晶片804的熱膨脹係數相近。在步驟830中，以熱空氣806加熱膠材805，使得填充在空腔內的膠材805硬化，以固定並限制晶片804。於是一個封裝件821因此形成，該封裝件821係包含有扇出封裝結構801以及被硬化的膠材805所包圍的晶片804，且該封裝件821並藉由膠膜802附著到載體803上。封裝件821具有相對的第一表面823和第二表面824，其中第二表面824藉由膠膜802附著到載體803上。在步驟840中，從步驟830中形成的封裝件821上移除膠膜802和載體803。在步驟850中，將在步驟840中形成的封裝件821翻轉，並放置到形成在載體813上的膠膜812，以使得封裝件821的第一表面823利用膠膜812附著到載體813上。在步驟860中，利用晶圓/面板包覆成型工藝，在封裝件821上形成環氧封裝材808。在步驟870中，研磨環氧封裝材808的背面，以除去一部分的環氧封裝材808，以便將晶片804的金屬墊807從環氧封裝材808的表面露出。在步驟880中，形成薄膜重佈層811，並電連接至金屬墊807。之後將銲球809放置在薄膜重佈層811上。在步驟890中，將膠膜812和載體813從形成於步驟880中的封裝件上移除。因此，最終形成了一半導體封裝件，其包含有被薄膜重佈層811所覆蓋的晶片804、環氧封裝材808以及設置在薄膜重佈層811上的銲球809。
於本實施例中，膠材805可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材805可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片804的熱膨脹係數相近。膠材805的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材805在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材805之後，具有晶片804的扇出封裝結構801在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
圖9-1及圖9-2顯示本發明第五實施例之利用扇出封裝結構來形成半導體封裝件之流程。在步驟900中，將膠膜901佈設在載體902上，其中該載體902係可為晶圓或面板形式。在步驟910中，扇出封裝結構905係相應地放置在載體902上的膠膜901的表面上。在步驟920中，將良好的晶片（known good die; KGD）903精確地放置在扇出封裝結構905上對應的空腔內，並使得晶片903上的金屬墊904設置成面向載體902。於本實施例中，每個空腔係設定成僅容納一個晶片903。在步驟930中，將膠材906填充到空腔中以包圍晶片903，其中膠材906的熱膨脹係數（CTE）係與晶片903的熱膨脹係數相近。在步驟940中，以熱空氣907加熱膠材906，使得填充在空腔內的膠材906硬化，以固定並限制晶片903。於是一個封裝件因此形成，該封裝件係包含有扇出封裝結構905以及被硬化的膠材906所包圍的晶片903，且該封裝件並藉由膠膜901附著到載體902上。在步驟950中，利用晶圓/面板包覆成型工藝，在扇出封裝結構905和膠膜901上以及晶片903周圍形成一環氧封裝材(EMC)908。在步驟960中，將膠膜901和載體902從形成於步驟950中的封裝件上移除。在步驟970中，形成薄膜重佈層(RDL)909於玻璃載體912上，其中該載體912係可為晶圓或面板形式。之後包含有晶片903的半導體封裝件通過迴焊製程，將晶片903上的金屬墊904與薄膜重佈層909上的凸塊下金屬層(under bump metallurgy; UBM)接墊精確地對準銲接。在步驟980中，將載體912從形成於步驟970中的封裝件上移除。最後將銲球911放置在薄膜重佈層909上。因此，最終形成了一半導體封裝件，其包含有被薄膜重佈層909所覆蓋的晶片903、環氧封裝材908以及設置在薄膜重佈層909上的銲球911。
於本實施例中，膠材906可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材906可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片903的熱膨脹係數相近。膠材906的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材906在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材906之後，具有晶片903的扇出封裝結構905在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
圖10-1及圖10-2顯示本發明第六實施例之利用扇出封裝結構來形成半導體封裝件之流程。在步驟1000中，將膠膜1001佈設在載體1002上，其中該載體1002係可為晶圓或面板形式。在步驟1010中，扇出封裝結構1003係相應地放置在載體1002上的膠膜1001的表面上。在步驟1020中，將良好的晶片（known good die; KGD）1004，例如是薄晶片、厚晶片及/或堆疊晶片，精確地放置在扇出封裝結構1003上對應的空腔內，並使得晶片1004上的金屬墊1005設置成面向載體1002。於本實施例中，每個空腔係設定成僅容納一個晶片1004。在步驟1030中，將膠材1006填充到空腔中以包圍晶片1004，其中膠材1006的熱膨脹係數（CTE）係與晶片1004的熱膨脹係數相近。在步驟1040中，以熱空氣1007加熱膠材1006，使得填充在空腔內的膠材1006硬化，以固定並限制晶片1004。於是一個封裝件因此形成，該封裝件係包含有扇出封裝結構1003以及被硬化的膠材1006所包圍的晶片1004，且該封裝件並藉由膠膜1001附著到載體1002上。在步驟1050中，利用晶圓/面板包覆成型工藝，在扇出封裝結構1003和膠膜1001上以及晶片1004周圍形成一環氧封裝材(EMC)1008。在步驟1060中，將膠膜1001和載體1002從形成於步驟1050中的封裝件上移除。在步驟1070中，形成薄膜重佈層(RDL)1009於玻璃載體1012上，其中該載體1012係可為晶圓或面板形式。之後包含有晶片1004的半導體封裝件通過迴焊製程，將晶片1004上的金屬墊1005與薄膜重佈層1009上的凸塊下金屬層(under bump metallurgy; UBM)接墊精確地對準銲接。在步驟1080中，將載體1012從形成於步驟1070中的封裝件上移除。最後將銲球1011放置在薄膜重佈層1009上。因此，最終形成了一半導體封裝件，其包含有被薄膜重佈層1009所覆蓋的晶片1004、環氧封裝材1008以及設置在薄膜重佈層1009上的銲球1011。
於本實施例中，膠材1006可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材1006可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片1004的熱膨脹係數相近。膠材1006的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材1006在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材1006之後，具有晶片1004的扇出封裝結構1003在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
圖11為本發明第一實施例之半導體封裝件的剖視圖，其中顯示了單晶片和多晶片設置在扇出封裝結構上。單晶片101係利用膠材161固定在一扇出封裝結構150中。複數個晶片，包含有薄晶片102、厚晶片103和堆疊晶片104亦利用膠材161固定在一扇出封裝結構160上。具有單晶片101的扇出封裝結構150以及具有複數個晶片（薄晶片102、厚晶片103和堆疊晶片104）的扇出封裝結構160係各自由一環氧封裝材(EMC)110所包覆，而且還利用複數個金屬墊130各自電性連接到一薄膜重佈層(RDL)120。薄膜重佈層120的另一側上則設置有複數個銲球140。
膠材161可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材161可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片101-104的熱膨脹係數相近。膠材161的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材161在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材161之後，具有晶片101-104的扇出封裝結構150、160在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
圖12-1及圖12-2分別為本發明第二實施例之半導體封裝件的上視圖以及局部區域的剖視圖。請參照圖12-1，具有晶圓形式的扇出封裝結構1201包括多個區塊1202，其中各該區塊1202內設置有一晶片1204，其利用膠材1214固定在其中一個空腔1203中。扇出封裝結構1201上形成有複數個通孔1205，該些通孔1205係環繞空腔1203設置。晶片1204和空腔1203之間的間隙1206可填充膠材1214，該膠材1214的熱膨脹係數係與晶片1204和扇出封裝結構1201的熱膨脹係數相近。
請參照圖12-2，單晶片1204係設置在扇出封裝結構1201上的一空腔中，且被一環氧封裝材1207所包覆。晶片1204係利用複數個金屬墊1211電性連接到薄膜重佈層1208。薄膜重佈層1208的另一側上則設置有複數個銲球1209。複數個通孔金屬互連件(metal interconnection)1213係分別位於扇出封裝結構1201的通孔內。通孔金屬互連件1213係穿過扇出封裝結構1201和環氧封裝材1207，並電性連接至薄膜重佈層1208。
膠材1214可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材1214可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片1204的熱膨脹係數相近。膠材1214的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材1214在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材1214之後，具有晶片1204的扇出封裝結構1201在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
圖13-1及圖13-2分別為本發明第三實施例之半導體封裝件的上視圖以及局部區域的剖視圖。請參照圖13-1，具有晶圓形式的扇出封裝結構1301包括多個區塊1302，其中各該區塊1302內設置有大晶片1304和小的堆疊晶片1323，該些晶片1304、1323係利用膠材1328各自固定在其中一個空腔1303中。晶片1304、1323和空腔1303之間的間隙1326可填充膠材1328，該膠材1328的熱膨脹係數係與晶片1304、1323和扇出封裝結構1301的熱膨脹係數相近。
請參照圖13-2的左側部分，大晶片1304和小的堆疊晶片1323係分別設置在扇出封裝結構1301上的對應空腔中，並利用膠材1328來固定，其中膠材1328的熱膨脹係數係與晶片1304、1323和扇出封裝結構1301的熱膨脹係數相近。扇出封裝結構1301與大晶片1304和小堆疊晶片1323係被一環氧封裝材1306所包覆。扇出封裝結構1301係利用複數個金屬墊1315電性連接到薄膜重佈層1316。薄膜重佈層1316的另一側上則設置有複數個銲球1317。
請參照圖13-2的右側部分，單晶片1304係設置在扇出封裝結構1301上的一空腔中，並利用膠材1328來固定，其中膠材1328的熱膨脹係數係與晶片1304的熱膨脹係數相近。此外，小堆疊晶片1323係設置在扇出封裝結構1301上的對應凹部1327的頂部。貫通扇出封裝結構互連件（through fan-out package structure interconnection, TPI）1322係為金屬互連件，該些金屬互連件1322係嵌入扇出封裝結構1301中，並位於堆疊晶片1323下方。金屬互連件1322係用以將堆疊晶片1323電性連接到位於扇出封裝結構1301下方的薄膜重佈層1316。位於堆疊晶片1323底部的複數個金屬墊1315分別電性連接到位於金屬互連件1322頂部的複數個銲球1313。具有晶片1304、1323的扇出封裝結構1301被一環氧封裝材1306所包覆，並利用金屬墊1315、銲球1313和金屬互連件1322電性連接到薄膜重佈層1316。薄膜重佈層1316的另一側上則設置有複數個銲球1317。
膠材1328可以是環氧膠材，或者是可由玻璃粉末、填料、接著劑和一些添加劑組成並均勻混合。膠材1328可以是低熱膨脹係數的環氧樹脂，其熱膨脹係數係與晶片1304、1323的熱膨脹係數相近。膠材1328的熱膨脹係數可小於10ppm/℃，而矽的熱膨脹係數則為2.6ppm/℃。使用具有相近的熱膨脹係數之材料是很重要的，因為這有助於降低接合界面上的熱應力和機械應力。此外，膠材1328在接下來的熱處理製程中最好不要產生氣體。在加熱並硬化膠材1328之後，具有晶片1304、1323的扇出封裝結構1301在後續的各種製程期間，會像一個完整物體一樣地牢固連接，並且具有均勻的熱膨脹。
雖然本發明已以前述實施例揭示，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與修改。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101‧‧‧晶片102‧‧‧晶片103‧‧‧晶片104‧‧‧堆疊晶片110‧‧‧環氧封裝材120‧‧‧薄膜重佈層130‧‧‧金屬墊140‧‧‧銲球150‧‧‧扇出封裝結構160‧‧‧扇出封裝結構161‧‧‧膠材201‧‧‧薄膜重佈層202‧‧‧載體203‧‧‧晶片204‧‧‧金屬墊205‧‧‧環氧封裝材206‧‧‧銲球210、220、230、240、250‧‧‧步驟301‧‧‧金屬墊302‧‧‧晶片303‧‧‧熱釋放膜304‧‧‧載體305‧‧‧環氧封裝材306‧‧‧薄膜重佈層307‧‧‧銲球310、320、330、340、350‧‧‧步驟401‧‧‧晶片402‧‧‧金屬墊403‧‧‧熱釋放膜404‧‧‧載體405‧‧‧環氧封裝材406‧‧‧薄膜重佈層407‧‧‧銲球410、420、430、440‧‧‧步驟501‧‧‧膠膜502‧‧‧載體503‧‧‧晶片504‧‧‧金屬墊505‧‧‧扇出封裝結構506‧‧‧膠材507‧‧‧熱空氣508‧‧‧環氧封裝材509‧‧‧薄膜重佈層511‧‧‧銲球500、510、520、530、540、550、560、570、580‧‧‧步驟601‧‧‧扇出封裝結構602‧‧‧膠膜603‧‧‧載體604‧‧‧晶片605‧‧‧膠材606‧‧‧熱空氣607‧‧‧金屬墊608‧‧‧環氧封裝材609‧‧‧銲球611‧‧‧薄膜重佈層612‧‧‧膠膜613‧‧‧載體621‧‧‧封裝件623‧‧‧第一表面624‧‧‧第二表面600、610、620、630、640、650、660、670、680、690‧‧‧步驟701‧‧‧膠膜702‧‧‧載體703‧‧‧扇出封裝結構704‧‧‧晶片705‧‧‧金屬墊706‧‧‧膠材707‧‧‧熱空氣708‧‧‧環氧封裝材709‧‧‧薄膜重佈層711‧‧‧銲球700、710、720、730、740、750、760、770、780‧‧‧步驟801‧‧‧扇出封裝結構802‧‧‧膠膜803‧‧‧載體804‧‧‧晶片805‧‧‧膠材806‧‧‧熱空氣807‧‧‧金屬墊808‧‧‧環氧封裝材809‧‧‧銲球811‧‧‧薄膜重佈層812‧‧‧膠膜813‧‧‧載體821‧‧‧封裝件823‧‧‧第一表面824‧‧‧第二表面800、810、820、830、840、850、860、870、880、890‧‧‧步驟901‧‧‧膠膜902‧‧‧載體905‧‧‧扇出封裝結構903‧‧‧晶片904‧‧‧金屬墊906‧‧‧膠材907‧‧‧熱空氣908‧‧‧環氧封裝材909‧‧‧薄膜重佈層911‧‧‧銲球912‧‧‧載體900、910、920、930、940、950、960、970、980‧‧‧步驟1001‧‧‧膠膜1002‧‧‧載體1003‧‧‧扇出封裝結構1004‧‧‧晶片1005‧‧‧金屬墊1006‧‧‧膠材1007‧‧‧熱空氣1008‧‧‧環氧封裝材1009‧‧‧薄膜重佈層1011‧‧‧銲球1012‧‧‧載體1000、1010、1020、1030、1040、1050、1060、1070、1080‧‧‧步驟1201‧‧‧扇出封裝結構1202‧‧‧區塊1203‧‧‧空腔1204‧‧‧晶片1205‧‧‧通孔1206‧‧‧間隙1207‧‧‧環氧封裝材1208‧‧‧薄膜重佈層1209‧‧‧銲球1211‧‧‧金屬墊1213‧‧‧金屬互連件1214‧‧‧膠材1301‧‧‧扇出封裝結構1302‧‧‧區塊1303‧‧‧空腔1304‧‧‧晶片1306‧‧‧環氧封裝材1313‧‧‧銲球1315‧‧‧金屬墊1316‧‧‧薄膜重佈層1317‧‧‧銲球1322‧‧‧金屬互連件1323‧‧‧堆疊晶片1326‧‧‧間隙1327‧‧‧凹部1328‧‧‧膠材
當結合附圖閱讀時，自以下詳細描述最好地理解本揭露之態樣。應注意，根據業界中之標準實務，各種構件未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種構件之尺寸。 圖1為習知扇出封裝中單晶片和多晶片應用的示例的剖視圖。 圖2顯示習知的單個Chip-Last扇出封裝的簡要製造工藝流程。 圖3顯示習知的單個Chip-First正面朝上扇出封裝的簡要製造工藝流程。 圖4顯示習知的單個Chip-First正面朝下扇出封裝的簡要製造工藝流程。 圖5-1及圖5-2顯示本發明第一實施例之利用扇出封裝結構來形成半導體封裝件之流程。 圖6-1及圖6-2顯示本發明第二實施例之利用扇出封裝結構來形成半導體封裝件之流程。 圖7-1及圖7-2顯示本發明第三實施例之利用扇出封裝結構來形成半導體封裝件之流程。 圖8-1及圖8-2顯示本發明第四實施例之利用扇出封裝結構來形成半導體封裝件之流程。 圖9-1及圖9-2顯示本發明第五實施例之利用扇出封裝結構來形成半導體封裝件之流程。 圖10-1及圖10-2顯示本發明第六實施例之利用扇出封裝結構來形成半導體封裝件之流程。 圖11為本發明第一實施例之半導體封裝件的剖視圖。 圖12-1及圖12-2分別為本發明第二實施例之半導體封裝件的上視圖以及局部區域的剖視圖。 圖13-1及圖13-2分別為本發明第三實施例之半導體封裝件的上視圖以及局部區域的剖視圖。
1301‧‧‧扇出封裝結構
1304‧‧‧晶片
1306‧‧‧環氧封裝材
1313‧‧‧銲球
1315‧‧‧金屬墊
1316‧‧‧薄膜重佈層
1317‧‧‧銲球
1322‧‧‧金屬互連件
1323‧‧‧堆疊晶片
1326‧‧‧間隙
1327‧‧‧凹部
1328‧‧‧膠材

Claims (10)

  1. 一種形成半導體封裝件的方法，包含：將一扇出封裝結構附著到一載體上，該扇出封裝結構上形成有一空腔；放置至少一個晶片在該扇出封裝結構的空腔中；在該至少一個晶片放置在該扇出封裝結構的空腔之後，於該扇出封裝結構的空腔中填充一膠材以包圍該至少一個晶片，其中該膠材的熱膨脹係數小於10ppm/℃；將填充在該空腔中的膠材硬化，以將該至少一個晶片固定在該空腔中；在該膠材硬化後，於該扇出封裝結構上形成一封裝結構層；以及移除該載體。
  2. 如申請專利範圍第1項所述之形成半導體封裝件的方法，其中該膠材係為環氧膠材，或者混合有玻璃粉末。
  3. 一種形成半導體封裝件的方法，包含：將一扇出封裝結構附著到一第一載體上，該扇出封裝結構上形成有一空腔；放置至少一個晶片在該扇出封裝結構的空腔中；在該至少一個晶片放置在該扇出封裝結構的空腔之後，於該扇出封裝結構的空腔中填充一膠材以包圍該至少一個晶片，其中該膠材的熱膨脹係數小於10ppm/℃； 將填充在該空腔中的膠材硬化，以將該至少一個晶片固定在該空腔中，其中一個包含有該扇出封裝結構及該至少一個晶片的第一封裝件於是形成，該第一封裝件具有相對的第一表面和第二表面，該第二表面係附著到該第一載體上；移除該第一載體；將該第一封裝件的第一表面附著在一第二載體上；在該膠材硬化後，於該第一封裝件上形成一封裝結構層；以及移除該第二載體。
  4. 如申請專利範圍第3項所述之形成半導體封裝件的方法，其中該至少一個晶片上形成有複數個金屬墊，且當該至少一個晶片設置在該扇出封裝結構的空腔中時，該些金屬墊係設置成面向該第一載體。
  5. 如申請專利範圍第3項所述之形成半導體封裝件的方法，其中該膠材係為環氧膠材，或者混合有玻璃粉末。
  6. 一種半導體封裝件，包含：一扇出封裝結構，該扇出封裝結構上形成有一空腔；一第一晶片，設置在該扇出封裝結構的空腔中；一膠材，包圍該第一晶片並用以將該第一晶片固定在該空腔中，其中該膠材的熱膨脹係數小於10ppm/℃；以及一封裝材，形成在該扇出封裝結構上。
  7. 如申請專利範圍第6項所述之半導體封裝件，更包含：一重佈層，設置在該扇出封裝結構下方； 複數個金屬墊，設置在該第一晶片與該重佈層之間，其中該些金屬墊係電性連接到該第一晶片與該重佈層；以及複數個銲球，設置在該重佈層下方，其中該些銲球係藉由該些金屬墊電性連接到該第一晶片。
  8. 如申請專利範圍第6項所述之半導體封裝件，更包含：一重佈層，設置在該扇出封裝結構下方；以及複數個金屬互連件，環繞該第一晶片設置，其中該些金屬互連件係穿過該封裝材與該扇出封裝結構，並電性連接至該重佈層。
  9. 如申請專利範圍第6項所述之半導體封裝件，其中該扇出封裝結構上更形成有一凹部，該半導體封裝件更包含：複數個第二堆疊晶片，設置在該凹部的頂端；一重佈層，設置在該扇出封裝結構下方；以及複數個金屬互連件，設置在該些第二堆疊晶片下方，其中該些金屬互連件係電性連接至該些第二堆疊晶片與該重佈層。
  10. 如申請專利範圍第6項所述之半導體封裝件，其中該膠材係為環氧膠材，或者混合有玻璃粉末。
TW107115582A 2018-05-08 2018-05-08 半導體封裝件及其形成方法 TWI706478B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW107115582A TWI706478B (zh) 2018-05-08 2018-05-08 半導體封裝件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107115582A TWI706478B (zh) 2018-05-08 2018-05-08 半導體封裝件及其形成方法

Publications (2)

Publication Number Publication Date
TW201947677A TW201947677A (zh) 2019-12-16
TWI706478B true TWI706478B (zh) 2020-10-01

Family

ID=69582817

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107115582A TWI706478B (zh) 2018-05-08 2018-05-08 半導體封裝件及其形成方法

Country Status (1)

Country Link
TW (1) TWI706478B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202678302U (zh) * 2012-07-16 2013-01-16 江阴长电先进封装有限公司 一种扇出型圆片级芯片封装结构
US20130256884A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package
TW201423851A (zh) * 2012-12-11 2014-06-16 Stats Chippac Ltd 形成具有垂直互連單元的低輪廓扇出封裝的半導體裝置及方法
TW201533869A (zh) * 2014-02-19 2015-09-01 Bridge Semiconductor Corp 半導體元件及其製作方法
TW201724421A (zh) * 2015-12-21 2017-07-01 三星電機股份有限公司 電子構件封裝及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256884A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package
CN202678302U (zh) * 2012-07-16 2013-01-16 江阴长电先进封装有限公司 一种扇出型圆片级芯片封装结构
TW201423851A (zh) * 2012-12-11 2014-06-16 Stats Chippac Ltd 形成具有垂直互連單元的低輪廓扇出封裝的半導體裝置及方法
TW201533869A (zh) * 2014-02-19 2015-09-01 Bridge Semiconductor Corp 半導體元件及其製作方法
TW201724421A (zh) * 2015-12-21 2017-07-01 三星電機股份有限公司 電子構件封裝及其製造方法

Also Published As

Publication number Publication date
TW201947677A (zh) 2019-12-16

Similar Documents

Publication Publication Date Title
TWI711094B (zh) 半導體裝置及其形成方法
CN107403733B (zh) 三层叠层封装结构及其形成方法
US10032749B2 (en) Three-dimensional chip-to-wafer integration
KR102170575B1 (ko) 휨 감소를 위한 인포 패키지 지지
KR101476883B1 (ko) 3차원 패키징을 위한 응력 보상층
EP2596531B1 (en) Embedded structures and methods of manufacture thereof
US8729714B1 (en) Flip-chip wafer level package and methods thereof
WO2017024892A1 (zh) 埋入硅基板扇出型封装结构及其制造方法
TWI789726B (zh) 封裝結構及其製造方法
TWI744922B (zh) 積體電路裝置及形成封裝結構的方法
TW200834876A (en) Multi-chips package and method of forming the same
WO2010080068A1 (en) Method for manufacturing a low cost three dimensional stack package and resulting structures using through silicon vias and assemblies
CN111261608B (zh) 半导体器件及其形成方法
US20120126402A1 (en) Semiconductor device and method of forming the same
TWI719678B (zh) 半導體結構及其形成方法
TWI635585B (zh) 半導體封裝件及其製法
US10504841B2 (en) Semiconductor package and method of forming the same
EP3945547A1 (en) Heat dissipation in semiconductor packages
TWI826339B (zh) 2.5d封裝結構及製備方法
TW202209582A (zh) 電子封裝件及其製法
TW201911500A (zh) 電子封裝件及其製法
TWI706478B (zh) 半導體封裝件及其形成方法
TWI614858B (zh) 半導體封裝件及其製法
TW200933844A (en) Wafer level package with die receiving through-hole and method of the same
KR102502811B1 (ko) 집적 회로 패키지에 대한 재배선 구조체 및 그 형성 방법