CN106057750A - 具有低翘曲度的封装结构 - Google Patents

具有低翘曲度的封装结构 Download PDF

Info

Publication number
CN106057750A
CN106057750A CN201610607541.XA CN201610607541A CN106057750A CN 106057750 A CN106057750 A CN 106057750A CN 201610607541 A CN201610607541 A CN 201610607541A CN 106057750 A CN106057750 A CN 106057750A
Authority
CN
China
Prior art keywords
thermal coefficient
expansion
encapsulating structure
sealed body
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610607541.XA
Other languages
English (en)
Inventor
谭小春
陆培良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Silicon Microelectronics Technology Co Ltd
Original Assignee
Hefei Silicon Microelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Silicon Microelectronics Technology Co Ltd filed Critical Hefei Silicon Microelectronics Technology Co Ltd
Priority to CN201610607541.XA priority Critical patent/CN106057750A/zh
Publication of CN106057750A publication Critical patent/CN106057750A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供一种具有低翘曲度的封装结构,包括塑封体及芯片,所述塑封体包覆所述芯片,所述封装结构还包括沿所述芯片高度方向延伸的热膨胀系数调和层,所述塑封体包覆所述热膨胀系数调和层,所述热膨胀系数调和层与所述塑封体的热膨胀系数不同。本发明的优点在于,所述热膨胀系数调和层设置在所述塑封体中,可以減小所述塑封体的热膨胀系数与芯片等元器件的热膨胀系数的差异,减小所述封装结构的翘曲度,提高封装结构的品质。

Description

具有低翘曲度的封装结构
技术领域
本发明涉及半导体封装领域,尤其涉及一种具有低翘曲度的封装结构。
背景技术
随着电子产品的发展,半导体科技已广泛地应用于制造内存、中央处理器(CPU)、液晶显示装置(LCD)、发光二极管(LED)、激光二极管以及其它装置或芯片组等。由于半导体组件、微机电组件(MEMS)或光电组件等电子组件具有微小精细的电路及构造,因此为避免粉尘、酸碱物质、湿气和氧气等污染或侵蚀电子组件,进而影响其可靠度及寿命,工艺上需通过封装技术来提供上述电子组件有关电能传送(PowerDistribution)、信号传送(SignalDistribution)、热量散失(HeatDissipation),以及保护与支持(ProtectionandSupport)等功能。
目前比较流行的扇出型(Fan-out)封装技术有两大技术分支,一种是以Wafer为主体的扇出封装技术,另一种是基于大尺寸封装载板(substrate)的封装技术。Wafer的直径一般为200mm或300mm,而大尺寸封装载带的尺寸一般为300X300的矩形,而有些科研机构甚至已经在研究基于500X600mm尺寸载板的封装技术。众说周知,翘曲问题对于这么大尺寸的塑封面积是一个不可回避的问题。
参见图1,现有的扇出型半导体封装结构采用塑封体10将芯片11封装,芯片11可以通过引载板12等与外部实现电连接,或者所述芯片11可通过本领域技术人员熟知的其他连接方式与外部实现电连接。现有的封装结构存在一缺点:由于塑封体材料的热膨胀系数与芯片或者载板或者金属导线的热膨胀系数不同,且在普遍情况下,塑封体仅位于载板的一侧(即塑封体并非对称式的包覆所述芯片),这会导致塑封体发生翘曲,与所述芯片、载板或者导线发生分层,影响封装结构的性能。
因此,亟需一种封装结构,改善塑封体的翘曲,提高封装结构的性能。
发明内容
本发明所要解决的技术问题是,提供一种具有低翘曲度的封装结构,其能够减小所述封装结构的翘曲度,提高封装结构的品质。
为了解决上述问题,本发明提供了一种具有低翘曲度的封装结构,包括塑封体及芯片,所述塑封体包覆所述芯片,所述封装结构还包括沿所述芯片高度方向延伸的热膨胀系数调和层,所述塑封体包覆所述热膨胀系数调和层,所述热膨胀系数调和层与所述塑封体的热膨胀系数不同。
进一步,所述热膨胀系数调和层为金属层。
进一步,所述热膨胀系数调和层包围或部分包围所述芯片,在所述芯片四周形成框架。
进一步,所述封装结构包括多个芯片,所述热膨胀系数调和层分别包围或部分包围每一所述芯片。
进一步,所述封装结构包括多个芯片,所述热膨胀系数调和层包围或部分包围所有芯片,形成外围框架。
进一步,所述热膨胀系数调和层的热膨胀系数小于所述塑封体的热膨胀系数。
进一步,所述热膨胀系数调和层贯穿所述塑封体,所述热膨胀系数调和层的上表面和/或下表面分别从所述塑封体的上表面及下表面裸露。
进一步,所述热膨胀系数调和层的上表面及下表面包覆在所述塑封体内。
进一步,所述热膨胀系数调和层的横向截面为不连续结构。
进一步,所述不连续结构为有规律排列或无规律排列的图形结构。
本发明的优点在于,所述热膨胀系数调和层设置在所述塑封体中,可以減小所述塑封体的热膨胀系数与芯片等元器件的热膨胀系数的差异,减小所述封装结构的翘曲度,提高封装结构的品质。
附图说明
图1是现有的封装结构的示意图;
图2是本发明具有低翘曲度的封装结构的一具体实施方式的结构示意图;
图3是本发明具有低翘曲度的封装结构的另一具体实施方式的结构示意图;
图4是图2所示的封装结构的俯视示意图;
图5是热膨胀系数调和层部分包围所述芯片的示意图;
图6是热膨胀系数调和层分别包围或部分包围每一所述芯片的示意图;
图7是热膨胀系数调和层包围或部分包围所有芯片的示意图;
图8是本发明具有低翘曲度的封装结构的另一具体实施方式的结构示意图;
图9是本发明具有低翘曲度的封装结构的另一具体实施方式的结构示意图;
图10是所述热膨胀系数调和层的横向截面为不连续结构的示意图。
具体实施方式
下面结合附图对本发明提供的具有低翘曲度的封装结构的具体实施方式做详细说明。
参见图2,本发明具有低翘曲度的封装结构包括塑封体20及芯片21。所述芯片21通过一粘结层23设置在一基板22上表面,所述粘结层23由导电材料或者不导电材料形成。所述塑封体20包覆所述芯片21及基板22。所述基板22下表面暴露于所述塑封体20下表面或者所述基板22下表面被所述塑封体20包覆,在本具体实施方式中,所述基板22下表面暴露于所述塑封体20下表面,在其他具体实施方式中,参见图3,所述基板22下表面被所述塑封体20包覆。所述芯片21可通过重新布线层(RDL)25与外部实现电连接,或者通过重新布线层(RDL)25进行扇出。
所述封装结构还包括沿所述芯片21高度方向延伸的热膨胀系数调和层24,所述热膨胀系数调和层24可以为金属层,例如铜金属层,所述塑封体20包覆所述金属层24,所述热膨胀系数调和层24的热膨胀系数与所述塑封体的热膨胀系数不同。一般情况下,所述热膨胀系数调和层24可采用比塑封体热膨胀系数小的材料,例如铜金属层,以降低所述塑封体的翘曲度,提供封装结构品质。
所述热膨胀系数调和层24包围或部分包围所述芯片21,在所述芯片21四周形成框架。
图4是封装结构的俯视示意图,参见图4,所述热膨胀系数调和层24包围所述芯片21。当所述热膨胀系数调和层24为金属层时,所述热膨胀系数调和层24包围所述芯片21的优点在于,所述金属层不仅起到改善翘曲度的作用,还可起到电磁屏蔽的作用。
所述热膨胀系数调和层24部分包围所述芯片21是指所述金属层24不是完全闭合结构,参见图5所示,所述热膨胀系数调和层24仅在所述芯片21的两侧设置,形成部分包围所述芯片21的结构,在其他具体实施方式中,所述热膨胀系数调和层24也可以在所述芯片21的一侧设置,形成部分包围芯片21的结构。
当所述封装结构包括多个芯片时,参见图6所示,所述热膨胀系数调和层24分别包围或部分包围每一所述芯片21,参考图7所示,或者所述热膨胀系数调和层24包围或部分包围所有芯片21,形成外围框架。
进一步,所述热膨胀系数调和层24的上表面及下表面包覆在所述塑封体20内。在本具体实施方式中,所述热膨胀系数调和层24的下表面与所述基板22上表面接触,即所述热膨胀系数调和层24位于所述基板22上方,所述热膨胀系数调和层24的上表面包覆在所述塑封体20内。在本发明其他具体实施方式中,参见图8,所述热膨胀系数调和层24的下表面与所述基板22上表面接触,所述热膨胀系数调和层24的上表面从所述塑封体20的上表面暴露;参见图9,所述热膨胀系数调和层24贯穿所述塑封体20,所述热膨胀系数调和层24的上表面及下表面分别从所述塑封体20的上表面及下表面裸露。
继续参见图4,在本具体实施方式中,所述热膨胀系数调和层24的横向截面为连续结构,而在本发明其他具体实施方式中,参见图10,所述热膨胀系数调和层24的横向截面为不连续结构,所述不连续结构为有规律排列的图形结构或者无规律排列的图形结构。
在本发明中,所述热膨胀系数调和层24设置在所述塑封体20中,可以減小所述塑封体的热膨胀系数与芯片等元器件的热膨胀系数的差异,减小所述封装结构的翘曲度,提高封装结构的品质。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种具有低翘曲度的封装结构,包括塑封体及芯片,所述塑封体包覆所述芯片,其特征在于,所述封装结构还包括沿所述芯片高度方向延伸的热膨胀系数调和层,所述塑封体包覆所述热膨胀系数调和层,所述热膨胀系数调和层与所述塑封体的热膨胀系数不同。
2.根据权利要求1所述的具有低翘曲度的封装结构,其特征在于,所述热膨胀系数调和层为金属层。
3.根据权利要求1所述的具有低翘曲度的封装结构,其特征在于,所述热膨胀系数调和层包围或部分包围所述芯片,在所述芯片四周形成框架。
4.根据权利要求1所述的具有低翘曲度的封装结构,其特征在于,所述封装结构包括多个芯片,所述热膨胀系数调和层分别包围或部分包围每一所述芯片。
5.根据权利要求1所述的具有低翘曲度的封装结构,其特征在于,所述封装结构包括多个芯片,所述热膨胀系数调和层包围或部分包围所有芯片,形成外围框架。
6.根据权利要求1所述的具有低翘曲度的封装结构,其特征在于,所述热膨胀系数调和层的热膨胀系数小于所述塑封体的热膨胀系数。
7.根据权利要求1所述的具有低翘曲度的封装结构,其特征在于,所述热膨胀系数调和层贯穿所述塑封体,所述热膨胀系数调和层的上表面和/或下表面分别从所述塑封体的上表面及下表面裸露。
8.根据权利要求1所述的具有低翘曲度的封装结构,其特征在于,所述热膨胀系数调和层的上表面及下表面包覆在所述塑封体内。
9.根据权利要求1所述的具有低翘曲度的封装结构,其特征在于,所述热膨胀系数调和层的横向截面为不连续结构。
10.根据权利要求9所述的具有低翘曲度的封装结构,其特征在于,所述不连续结构为有规律排列或无规律排列的图形结构。
CN201610607541.XA 2016-07-28 2016-07-28 具有低翘曲度的封装结构 Pending CN106057750A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610607541.XA CN106057750A (zh) 2016-07-28 2016-07-28 具有低翘曲度的封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610607541.XA CN106057750A (zh) 2016-07-28 2016-07-28 具有低翘曲度的封装结构

Publications (1)

Publication Number Publication Date
CN106057750A true CN106057750A (zh) 2016-10-26

Family

ID=57196344

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610607541.XA Pending CN106057750A (zh) 2016-07-28 2016-07-28 具有低翘曲度的封装结构

Country Status (1)

Country Link
CN (1) CN106057750A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109683236A (zh) * 2017-10-18 2019-04-26 上海信及光子集成技术有限公司 封装结构
CN110431675A (zh) * 2017-03-13 2019-11-08 欧司朗光电半导体有限公司 具有加强层的器件和用于制造器件的方法
CN110429067A (zh) * 2019-07-23 2019-11-08 中国科学技术大学 用于超导量子处理器封装的配合结构及封装盒体
CN111050257A (zh) * 2019-12-31 2020-04-21 歌尔股份有限公司 防尘结构、麦克风封装结构以及电子设备
WO2020232725A1 (zh) * 2019-05-23 2020-11-26 华为技术有限公司 一种电路板组件、电子设备
CN113140520A (zh) * 2020-01-19 2021-07-20 江苏长电科技股份有限公司 封装结构及其成型方法
WO2022100161A1 (zh) * 2020-11-16 2022-05-19 华为技术有限公司 一种加强结构及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030042618A1 (en) * 2001-08-29 2003-03-06 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same
CN202394860U (zh) * 2011-12-28 2012-08-22 日月光半导体制造股份有限公司 封装基板条
CN103346097A (zh) * 2013-06-25 2013-10-09 华进半导体封装先导技术研发中心有限公司 基于tsv的三维封装方法和封装结构
CN103367274A (zh) * 2012-03-27 2013-10-23 英特尔移动通信有限责任公司 栅格扇出晶圆级封装和制造栅格扇出晶圆级封装的方法
CN103715150A (zh) * 2012-09-30 2014-04-09 申宇慈 芯片帽及戴有芯片帽的倒装芯片封装
CN205920957U (zh) * 2016-07-28 2017-02-01 合肥矽迈微电子科技有限公司 具有低翘曲度的封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030042618A1 (en) * 2001-08-29 2003-03-06 Hitachi, Ltd. Semiconductor device and a method of manufacturing the same
CN202394860U (zh) * 2011-12-28 2012-08-22 日月光半导体制造股份有限公司 封装基板条
CN103367274A (zh) * 2012-03-27 2013-10-23 英特尔移动通信有限责任公司 栅格扇出晶圆级封装和制造栅格扇出晶圆级封装的方法
CN103715150A (zh) * 2012-09-30 2014-04-09 申宇慈 芯片帽及戴有芯片帽的倒装芯片封装
CN103346097A (zh) * 2013-06-25 2013-10-09 华进半导体封装先导技术研发中心有限公司 基于tsv的三维封装方法和封装结构
CN205920957U (zh) * 2016-07-28 2017-02-01 合肥矽迈微电子科技有限公司 具有低翘曲度的封装结构

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110431675A (zh) * 2017-03-13 2019-11-08 欧司朗光电半导体有限公司 具有加强层的器件和用于制造器件的方法
CN109683236A (zh) * 2017-10-18 2019-04-26 上海信及光子集成技术有限公司 封装结构
WO2020232725A1 (zh) * 2019-05-23 2020-11-26 华为技术有限公司 一种电路板组件、电子设备
CN113316842A (zh) * 2019-05-23 2021-08-27 华为技术有限公司 一种电路板组件、电子设备
CN113316842B (zh) * 2019-05-23 2023-12-29 华为技术有限公司 一种电路板组件、电子设备
CN110429067A (zh) * 2019-07-23 2019-11-08 中国科学技术大学 用于超导量子处理器封装的配合结构及封装盒体
CN111050257A (zh) * 2019-12-31 2020-04-21 歌尔股份有限公司 防尘结构、麦克风封装结构以及电子设备
CN113140520A (zh) * 2020-01-19 2021-07-20 江苏长电科技股份有限公司 封装结构及其成型方法
WO2022100161A1 (zh) * 2020-11-16 2022-05-19 华为技术有限公司 一种加强结构及电子设备

Similar Documents

Publication Publication Date Title
CN106057750A (zh) 具有低翘曲度的封装结构
KR101774415B1 (ko) 적층형 메모리 패키지, 그의 제조 방법, 및 ic 패키지 기판의 핀아웃 설계
TWI582922B (zh) 具有橫向導通電路的封裝基材
TWI570842B (zh) 電子封裝件及其製法
US9000581B2 (en) Semiconductor package
TW201707159A (zh) 電子模組
TWI611542B (zh) 電子封裝結構及其製法
TW201724648A (zh) 電子封裝件
TWI589059B (zh) 電子封裝件
TW201434121A (zh) 封裝基板及其製法暨半導體封裝件及其製法
CN103489802A (zh) 芯片封装结构及形成方法
CN105355641B (zh) 高像素影像传感芯片的封装结构及封装方法
US20100044882A1 (en) Integrated circuit package system flip chip
TW201909396A (zh) 可攜式電子裝置及其影像擷取模組與影像感測組件
TWI550816B (zh) 半導體封裝件及其製法
CN205920957U (zh) 具有低翘曲度的封装结构
CN109087896A (zh) 电子封装件及其制法
TW201814854A (zh) 電子封裝件及其製法
TWI517494B (zh) 電子封裝件
CN209658166U (zh) 基于玻璃的芯片再布线封装结构
CN207624678U (zh) 一种三维pop封装结构
CN108447829A (zh) 封装结构及其制法
JP7086413B2 (ja) パワー半導体の表面実装パッケージ構造
CN203589015U (zh) 一种再布线金属层和高密度再布线封装结构
CN108550565A (zh) 芯片封装结构及封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20161026

RJ01 Rejection of invention patent application after publication