CN104576405B - 单层基板封装工艺 - Google Patents

单层基板封装工艺 Download PDF

Info

Publication number
CN104576405B
CN104576405B CN201410784414.8A CN201410784414A CN104576405B CN 104576405 B CN104576405 B CN 104576405B CN 201410784414 A CN201410784414 A CN 201410784414A CN 104576405 B CN104576405 B CN 104576405B
Authority
CN
China
Prior art keywords
pad
single layer
layer substrate
packaging technology
copper foil
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410784414.8A
Other languages
English (en)
Other versions
CN104576405A (zh
Inventor
黄超
王洪辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Tongfu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tongfu Microelectronics Co Ltd filed Critical Tongfu Microelectronics Co Ltd
Priority to CN201410784414.8A priority Critical patent/CN104576405B/zh
Publication of CN104576405A publication Critical patent/CN104576405A/zh
Application granted granted Critical
Publication of CN104576405B publication Critical patent/CN104576405B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

本发明涉及一种单层基板封装工艺，包括在压合铜箔的上表面形成焊盘，使得焊盘下表面与压合铜箔的上表面紧密接合；将压合铜箔蚀刻露出铜柱，使得焊盘下表面完全外露；在焊盘下表面的边缘和铜柱的至少一部分形成绿油层。采用本发明的单层基板封装工艺，增加了焊盘在受到锡球传递来的拉力或推力时的阻力，可有效地防止焊盘脱落。

Description

单层基板封装工艺
技术领域
本发明涉及一种半导体生产中的封装工艺，特别是一种单层基板封装工艺。
背景技术
传统的单层基板制造过程中，如图1所示，焊盘1直接电镀在铜箔2上，然后在焊盘1周围压合玻璃纤维3。这种结构，焊盘1底部在封装蚀刻工艺(腐蚀掉铜箔层)之后，会全部露出，只有焊盘1两侧的铜柱与玻璃纤维3结合。当焊盘1受到外力撞击时，焊盘1极容易连带着锡球7脱落(如图2、图3所示)。
发明内容
在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
本发明的一个主要目的在于提供一种单层基板封装工艺，可以至少一定程度上避免锡球脱落时，焊盘随之脱落的情况发生。
根据本发明的一方面，一种单层基板封装工艺，包括：
在压合铜箔的上表面形成焊盘，使得所述焊盘下表面与所述压合铜箔的上表面紧密接合；
将所述压合铜箔蚀刻露出铜柱，使得焊盘下表面完全外露；
在所述焊盘下表面的边缘和所述铜柱的至少一部分形成绿油层。
采用本发明的单层基板封装工艺，增加了焊盘在受到锡球传递来的拉力或推力时的阻力，可有效地防止焊盘脱落。
附图说明
参照下面结合附图对本发明实施例的说明，会更加容易地理解本发明的以上和其它目的、特点和优点。附图中的部件只是为了示出本发明的原理。在附图中，相同的或类似的技术特征或部件将采用相同或类似的附图标记来表示。
图1为现有的单层基板封装结构的示意图；
图2、图3为现有的单层基板封装结构焊盘脱落过程的示意图；
图4为本发明的单层基板封装工艺的一种实施方式的流程图；
图5为采用本发明的单层基板封装工艺制造的单层基板封装结构的示意图。
具体实施方式
下面参照附图来说明本发明的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。
图4为本发明的单层基板封装工艺的一种实施方式的流程图，图5为采用本发明的单层基板封装工艺制造的单层基板封装结构的示意图。
以下结合图4、图5进行详细描述。
在本实施方式中，单层基板封装工艺包括：
S10:在压合铜箔2’的上表面形成焊盘1，使得焊盘1下表面与压合铜箔2的上表面紧密接合；例如，可以在压合铜箔2’的上表面采用电镀或压合的方式形成焊盘1。
S20:将压合铜箔2’蚀刻露出铜柱，使得焊盘1下表面完全外露；
S30:在焊盘1下表面的边缘和铜柱的至少一部分形成绿油层4。
由于绿油层4可以卡住焊盘1下表面，从而使得焊盘1与铜柱的相对位置固定，进而对焊盘1起到承托的作用。
优选地，单层基板封装工艺还可以包括：
S40:在与焊盘1下表面相对的焊盘1上表面周围压合玻璃纤维3。
作为一种实施方式，在步骤S30之后还可以包括：
S50:在焊盘1下表面植入锡球(图中未示出)。
作为一种实施方式，可以采用电镀的方式将绿油层4形成在焊盘下表面和铜柱的至少一部分。
作为一种实施方式，单层基板封装工艺还可以包括：
S60:在焊盘1上设置用于与外部装置连接的连接部5。例如，可以在焊盘上开设用于与芯片6连接的通孔。
参见图5，为采用本发明的单层基板封装工艺制作的单层基板封装结构的一种实施方式的结构图。
在本实施方式中，单层基板封装结构包括焊盘1、铜柱(图中未示出)和绿油层4。
绿油层4涂覆在焊盘1的下表面和铜柱的至少一部分表面上，用于使焊盘1与铜柱的相对位置固定。
在一种实施方式中，铜柱可由压合铜箔(参见图1中的2’)蚀刻形成。焊盘1形成于压合铜箔2’的上表面，且焊盘1的下表面与压合铜箔2’的上表面紧密接合。铜柱为蚀刻压合铜箔2’使得焊盘1下表面完全外露之后的剩余部分。
在一种实施方式中，本发明的单层基板封装结构还可以包括玻璃纤维3。玻璃纤维3压合于与焊盘下表面相对的焊盘上表面周围。
本发明的单层基板封装结构还包括锡球，其可焊接于焊盘1的下表面。
优选地，焊盘1上还可设置有用于与外部装置6连接的连接部5。在一种实施方式中，该连接部5可以是通孔。
采用本发明的单层基板封装工艺，增加了焊盘在受到锡球传递来的拉力或推力时的阻力，可有效地防止焊盘脱落。
上面对本发明的一些实施方式进行了详细的描述。如本领域的普通技术人员所能理解的，本发明的方法和装置的全部或者任何步骤或者部件，可以在任何计算设备(包括处理器、存储介质等)或者计算设备的网络中，以硬件、固件、软件或者它们的组合加以实现，这是本领域普通技术人员在了解本发明的内容的情况下运用他们的基本编程技能就能实现的，因此不需在此具体说明。
在本发明的设备和方法中，显然，各部件或各步骤是可以分解、组合和/或分解后重新组合的。这些分解和/或重新组合应视为本发明的等效方案。还需要指出的是，执行上述系列处理的步骤可以自然地按照说明的顺序按时间顺序执行，但是并不需要一定按照时间顺序执行。某些步骤可以并行或彼此独立地执行。同时，在上面对本发明具体实施例的描述中，针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。
虽然已经详细说明了本发明及其优点，但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且，本申请的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解，根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此，所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。

Claims (4)

1.一种单层基板封装工艺，其特征在于，包括：
在压合铜箔的上表面形成焊盘，使得所述焊盘下表面与所述压合铜箔的上表面紧密接合；
将所述压合铜箔蚀刻露出铜柱，使得焊盘下表面完全外露；
在所述焊盘下表面的边缘和所述铜柱的至少一部分形成绿油层，具体包括：在所述焊盘下表面的边缘和所述铜柱的至少一部分电镀形成绿油层；
在所述焊盘上设置用于与外部装置连接的连接部，所述连接部为通孔。
2.根据权利要求1所述的单层基板封装工艺，其特征在于，还包括：在与所述焊盘下表面相对的焊盘上表面周围压合玻璃纤维。
3.根据权利要求1或2所述的单层基板封装工艺，其特征在于，在“在所述焊盘下表面的边缘和所述铜柱的至少一部分形成绿油层”之后还包括：在所述焊盘下表面植入锡球。
4.根据权利要求1或2所述的单层基板封装工艺，其特征在于，所述“在压合铜箔的上表面形成焊盘”具体包括：在压合铜箔的上表面电镀或压合形成焊盘。
CN201410784414.8A 2014-12-16 2014-12-16 单层基板封装工艺 Active CN104576405B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410784414.8A CN104576405B (zh) 2014-12-16 2014-12-16 单层基板封装工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410784414.8A CN104576405B (zh) 2014-12-16 2014-12-16 单层基板封装工艺

Publications (2)

Publication Number Publication Date
CN104576405A CN104576405A (zh) 2015-04-29
CN104576405B true CN104576405B (zh) 2017-11-07

Family

ID=53092163

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410784414.8A Active CN104576405B (zh) 2014-12-16 2014-12-16 单层基板封装工艺

Country Status (1)

Country Link
CN (1) CN104576405B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051350A (zh) * 2013-03-14 2014-09-17 联合科技(股份有限)公司 半导体封装和封装半导体装置的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100373596C (zh) * 2004-09-07 2008-03-05 日月光半导体制造股份有限公司 球格阵列封装基板及其制造方法及其球格阵列封装构造
JP2008084959A (ja) * 2006-09-26 2008-04-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US20130256884A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051350A (zh) * 2013-03-14 2014-09-17 联合科技(股份有限)公司 半导体封装和封装半导体装置的方法

Also Published As

Publication number Publication date
CN104576405A (zh) 2015-04-29

Similar Documents

Publication Publication Date Title
CN103904057B (zh) PoP封装结构及制造工艺
US9899239B2 (en) Carrier ultra thin substrate
CN103887251B (zh) 扇出型晶圆级封装结构及制造工艺
DE102013113469A1 (de) Flip-chip-wafer-level-baueinheit und diesbezügliche verfahren
CN103390563A (zh) 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法
CN103985647B (zh) 一种制备铜柱凸点的方法
CN104219882B (zh) 一种下沉式软硬结合线路板及其制作方法
CN105161466B (zh) 高功率器件扇出型封装结构及生产工艺
CN103400773A (zh) 先封后蚀无源器件三维系统级金属线路板结构及工艺方法
CN104217984A (zh) 防止芯片裂纹的顶针方法
CN104576405B (zh) 单层基板封装工艺
CN104576407B (zh) 一种引线框架管脚端面镀锡的封装方法及封装结构
CN102324414A (zh) 有基岛预填塑封料先镀后刻引线框结构及其生产方法
CN101699930A (zh) 线路板灌胶压合方法
CN104617001B (zh) 半导体再布线封装工艺
CN206991020U (zh) 应用于涂胶设备的吸盘装置及涂胶设备
US20160183371A1 (en) Microvia structure of flexible circuit board and manufacturing method thereof
CN105529299B (zh) 一种电镀填充硅基tsv转接板的方法
CN104981108B (zh) 悬空结构金手指的加工方法和电路板
CN104981114B (zh) 悬空金手指的加工方法和电路板
CN107275189A (zh) 蒸发金属时保护芯片四边及其侧壁的方法
Zhang et al. Low cost high performance bare die PoP with embedded trace coreless technology and “coreless cored” build up substrate manufacture process
CN104681452A (zh) 晶圆级封装的制造方法
CN204391077U (zh) 多功能载具
CN205378368U (zh) Pcb假负片结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Applicant after: Tongfu Microelectronics Co., Ltd.

Address before: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Applicant before: Fujitsu Microelectronics Co., Ltd., Nantong

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant