DE102009006884B4 - Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement - Google Patents

Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement Download PDF

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US12/688,999 US8278174B2 (en) 2009-01-30 2010-01-18 In situ formed drain and source regions including a strain-inducing alloy and a graded dopant profile
CN201080014189XA CN102388442A (zh) 2009-01-30 2010-01-27 原位形成的包括应变诱导合金及梯度掺杂分布的源漏区
JP2011546707A JP5571693B2 (ja) 2009-01-30 2010-01-27 歪誘起合金及び段階的なドーパントプロファイルを含むその場で形成されるドレイン及びソース領域
PCT/EP2010/000492 WO2010086154A1 (en) 2009-01-30 2010-01-27 In situ formed drain and source regions including a strain inducing alloy and a graded dopant profile
KR1020117020214A KR101605150B1 (ko) 2009-01-30 2010-01-27 스트레인 유도 합금 및 그레이드형 도펀트 프로파일을 포함하는 인 시츄 형성되는 드레인 및 소스 영역들

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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5287621B2 (ja) * 2009-09-10 2013-09-11 富士通セミコンダクター株式会社 半導体装置
US8211784B2 (en) * 2009-10-26 2012-07-03 Advanced Ion Beam Technology, Inc. Method for manufacturing a semiconductor device with less leakage current induced by carbon implant
US8778767B2 (en) * 2010-11-18 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and fabrication methods thereof
US8361847B2 (en) * 2011-01-19 2013-01-29 International Business Machines Corporation Stressed channel FET with source/drain buffers
US8415221B2 (en) 2011-01-27 2013-04-09 GlobalFoundries, Inc. Semiconductor devices having encapsulated stressor regions and related fabrication methods
DE102011003439B4 (de) * 2011-02-01 2014-03-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
US8664725B1 (en) * 2011-03-04 2014-03-04 Altera Corporation Strain enhanced transistors with adjustable layouts
US8466018B2 (en) * 2011-07-26 2013-06-18 Globalfoundries Inc. Methods of forming a PMOS device with in situ doped epitaxial source/drain regions
US20130069123A1 (en) * 2011-09-16 2013-03-21 Globalfoundries Inc. Cmos semiconductor devices having stressor regions and related fabrication methods
US8803233B2 (en) * 2011-09-23 2014-08-12 International Business Machines Corporation Junctionless transistor
US9012277B2 (en) * 2012-01-09 2015-04-21 Globalfoundries Inc. In situ doping and diffusionless annealing of embedded stressor regions in PMOS and NMOS devices
US9082684B2 (en) 2012-04-02 2015-07-14 Applied Materials, Inc. Method of epitaxial doped germanium tin alloy formation
CN103531472B (zh) * 2012-07-03 2016-05-11 中芯国际集成电路制造(上海)有限公司 一种mosfet器件及其制备方法
CN103779222A (zh) * 2012-10-23 2014-05-07 中国科学院微电子研究所 Mosfet的制造方法
US8900958B2 (en) 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
CN103928336B (zh) * 2013-01-16 2017-05-03 中芯国际集成电路制造(上海)有限公司 一种pmos晶体管及其制备方法
US8853039B2 (en) 2013-01-17 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction for formation of epitaxial layer in source and drain regions
US9293534B2 (en) 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN104752178A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN103824885B (zh) * 2014-02-20 2015-05-20 重庆大学 带有源应变源的GeSn n沟道隧穿场效应晶体管
US9190418B2 (en) * 2014-03-18 2015-11-17 Globalfoundries U.S. 2 Llc Junction butting in SOI transistor with embedded source/drain
US9590037B2 (en) * 2014-03-19 2017-03-07 International Business Machines Corporation p-FET with strained silicon-germanium channel
CN105304481A (zh) * 2014-06-10 2016-02-03 联华电子股份有限公司 半导体元件及其制作方法
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
FR3023972B1 (fr) * 2014-07-18 2016-08-19 Commissariat Energie Atomique Procede de fabrication d'un transistor dans lequel le niveau de contrainte applique au canal est augmente
US9269777B2 (en) * 2014-07-23 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structures and methods of forming same
CN105575804B (zh) * 2014-10-08 2018-07-13 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
CN105762068A (zh) * 2014-12-19 2016-07-13 联华电子股份有限公司 半导体元件及其制作方法
FR3034909B1 (fr) 2015-04-09 2018-02-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de dopage des regions de source et de drain d'un transistor a l'aide d'une amorphisation selective
US9741853B2 (en) * 2015-10-29 2017-08-22 Globalfoundries Inc. Stress memorization techniques for transistor devices
TWI680502B (zh) 2016-02-03 2019-12-21 聯華電子股份有限公司 半導體元件及其製作方法
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
US9947788B2 (en) * 2016-02-09 2018-04-17 Globalfoundries Inc. Device with diffusion blocking layer in source/drain region
US10128364B2 (en) * 2016-03-28 2018-11-13 Nxp Usa, Inc. Semiconductor devices with an enhanced resistivity region and methods of fabrication therefor
CN107785313B (zh) * 2016-08-26 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10263077B1 (en) * 2017-12-22 2019-04-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of fabricating a FET transistor having a strained channel
US10727320B2 (en) 2017-12-29 2020-07-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of manufacturing at least one field effect transistor having epitaxially grown electrodes
US11335796B2 (en) * 2017-12-30 2022-05-17 Intel Corporation Source to channel junction for III-V metal-oxide-semiconductor field effect transistors (MOSFETs)
US10672795B2 (en) 2018-06-27 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bulk semiconductor substrate configured to exhibit semiconductor-on-insulator behavior
CN109148586B (zh) * 2018-08-16 2021-05-18 中国电子科技集团公司第十三研究所 氧化镓场效应晶体管
CN109309009B (zh) * 2018-11-21 2020-12-11 长江存储科技有限责任公司 一种半导体器件及其制造方法
US11502197B2 (en) 2019-10-18 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxial layers
CN111952188B (zh) * 2020-08-21 2024-06-18 中国科学院上海微系统与信息技术研究所 具有隔离层的场效应晶体管及其制备方法
CN114256323B (zh) * 2020-09-21 2025-06-27 联华电子股份有限公司 高电压晶体管结构及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060172511A1 (en) * 2005-01-31 2006-08-03 Thorsten Kammler In situ formed halo region in a transistor device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
JPH10261795A (ja) * 1997-03-21 1998-09-29 Sharp Corp 絶縁ゲート型電界効果トランジスタ及びその製造方法
JPH11297976A (ja) 1998-04-07 1999-10-29 Sony Corp エピタキシャル半導体基板およびその製造方法ならびに半導体装置の製造方法ならびに固体撮像装置の製造方法
KR100307636B1 (ko) * 1999-10-07 2001-11-02 윤종용 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US20060065937A1 (en) * 2004-09-30 2006-03-30 Thomas Hoffmann Short channel effect of MOS devices by retrograde well engineering using tilted dopant implantation into recessed source/drain regions
US7314804B2 (en) * 2005-01-04 2008-01-01 Intel Corporation Plasma implantation of impurities in junction region recesses
JP5091403B2 (ja) * 2005-12-15 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102006009226B9 (de) * 2006-02-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Transistors mit einer erhöhten Schwellwertstabilität ohne Durchlass-Strombeeinträchtigung und Transistor
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
US8017487B2 (en) * 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
US8076189B2 (en) * 2006-04-11 2011-12-13 Freescale Semiconductor, Inc. Method of forming a semiconductor device and semiconductor device
US7560350B2 (en) * 2006-04-17 2009-07-14 United Microelectronics Corp. Method for forming strained semiconductor device and method for forming source/drain region
JP4345774B2 (ja) * 2006-04-26 2009-10-14 ソニー株式会社 半導体装置の製造方法
DE102006019937B4 (de) * 2006-04-28 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7897493B2 (en) * 2006-12-08 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inducement of strain in a semiconductor layer
JP2008159803A (ja) * 2006-12-22 2008-07-10 Toshiba Corp 半導体装置
US7538387B2 (en) * 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
US7544997B2 (en) * 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
US7687337B2 (en) 2007-07-18 2010-03-30 Freescale Semiconductor, Inc. Transistor with differently doped strained current electrode region

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060172511A1 (en) * 2005-01-31 2006-08-03 Thorsten Kammler In situ formed halo region in a transistor device

Also Published As

Publication number Publication date
JP2012516557A (ja) 2012-07-19
US20100193882A1 (en) 2010-08-05
KR101605150B1 (ko) 2016-03-21
KR20110113761A (ko) 2011-10-18
DE102009006884A1 (de) 2010-08-12
US8278174B2 (en) 2012-10-02
JP5571693B2 (ja) 2014-08-13
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