CN103531472B - 一种mosfet器件及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 32
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 238000011065 in-situ storage Methods 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 230000035755 proliferation Effects 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052716 thallium Inorganic materials 0.000 claims description 3
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 3
- 230000008030 elimination Effects 0.000 claims description 2
- 238000003379 elimination reaction Methods 0.000 claims description 2
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 9
- 238000000576 coating method Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000012940 design transfer Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- 229910018069 Cu3N Inorganic materials 0.000 description 1
- -1 LDD ion Chemical class 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 125000003963 dichloro group Chemical group Cl* 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000003467 diminishing effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- NHDHVHZZCFYRSB-UHFFFAOYSA-N pyriproxyfen Chemical compound C=1C=CC=NC=1OC(C)COC(C=C1)=CC=C1OC1=CC=CC=C1 NHDHVHZZCFYRSB-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及一种MOSFET器件的制备方法，所述方法包括：提供半导体衬底，所述半导体衬底中形成有浅沟槽隔离；在半导体衬底上形成栅极结构；在所述栅极结构的两侧形成栅极间隔壁；以栅极间隔壁为掩膜，蚀刻所述衬底，以在所述衬底的源漏区形成第一沟槽；在所述第一沟槽侧壁和所述栅极间隔壁两侧形成第二间隔壁；以所述第二间隔壁为掩膜各向同性过蚀刻所述半导体衬底，以形成第二沟槽；在所述第二沟槽表面选择性外延生长外延层，外延同时进行与源漏相反类型的原位掺杂；蚀刻去除所述第二间隔壁；选择性外延生长源漏，外延同时进行原位掺杂；在所述栅极间隔壁两侧形成第三间隔壁。本发明所述方法可以消除现有技术中源/漏的横向扩散，减小源漏串联电阻。
Description
技术领域
本发明涉及半导体器件制备领域，具体地，本发明涉及一种MOSFET器件及其制备方法。
背景技术
金属-氧化层-半导体-场效晶体管（MOSFET）一种可以应用在模拟电路与数字电路的场效晶体管，典型的MOSFET器件包括栅极、源极和漏极，在源极和漏极靠近栅极底部的区域还形成有轻掺杂区域（LDD区域），由于制造成本低廉与使用面积较小、高整合度的优势，在大型积体电路（Large-ScaleIntegratedCircuits,LSI）或是超大型积体电路（VeryLarge-ScaleIntegratedCircuits,VLSI）的领域里得到广泛应用。
随着半导体集成电路制造工艺的日益进步，过去数十年来，为了获得更好的电路的效能MOSFET的尺寸不断地变小，因为越小的MOSFET会使其通道长度减少，让通道的等效电阻也减少，可以让更多电流通过，MOSFET的尺寸变小也意味著栅极面积减少，进而可以降低等效的栅极电容。此外，越小的栅极通常会有更薄的栅极氧化层，进而可以让通道单位电阻值降低；同时MOSFET的面积越小，制造芯片的成本就可以降低，在同样的封装里可以装下更高密度的芯片，同样大小的晶圆就可以产出更多的芯片，可以进一步降低成本。MOSFET尺寸的变小让积体电路的效能大大提升，而这些技术上的突破和半导体制程的进步有着密不可分的关系。
MOSFET尺寸缩小带来了上述各种优点，但同时也造成了很多负面效应，例如随着器件尺寸的减小，栅堆结构也进一步减小、源漏之间的沟道也进一步减小，因此很容易引起短沟道效应，此外，在源漏掺杂时容易引起源漏的横向扩散，源漏横向扩散会干扰器件的正常工作，现有技术中为了解决源漏横向扩散以及由此带来的弊端大都通过在栅堆结构的两侧形成较厚的间隔壁，然后再进行源漏掺杂，来增加源漏注入时源漏之间的距离，以此消除源漏之间的横向扩散，但是当栅堆结构的间隔壁太厚时又会引起新的问题，例如间隔壁加厚后必然导致器件尺寸变大，而且还会引起源漏串联电阻的增加。
因此，为了获得更小尺寸的器件，同时能够避免源漏之间的横向扩散，减小源漏串联电阻成为亟需解决的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种MOSFET器件的制备方法，所述方法包括：
提供半导体衬底，所述半导体衬底中形成有浅沟槽隔离；
在所述半导体衬底上形成栅极结构；
在所述栅极结构的两侧形成栅极间隔壁；
以所述栅极间隔壁为掩膜，蚀刻所述衬底，以在所述衬底的源漏区形成第一沟槽；
在所述第一沟槽侧壁和所述栅极间隔壁两侧形成第二间隔壁；
以所述第二间隔壁为掩膜各向同性过蚀刻所述半导体衬底，以形成第二沟槽；
在所述第二沟槽表面选择性外延生长外延层，外延同时进行与源漏相反类型的原位掺杂；
蚀刻去除所述第二间隔壁；
选择性外延生长源漏，外延同时进行原位掺杂；
在所述栅极间隔壁两侧形成第三间隔壁。
作为优选，所述方法用于制备NMOS和PMOS。
作为优选，选用B、In或Tl进行与所述NMOS源漏相反类型的原位掺杂。
作为优选，选用P或As进行与所述PMOS源漏相反类型的原位掺杂。
作为优选，所述的栅极结构包括在半导体衬底上的依次沉积的栅介质层、栅材料层和硬掩膜层。
作为优选，所述栅介质层材料为二氧化硅、氮氧化硅和氧化铪中的一种或几种。
作为优选，所述栅材料层材料为多晶硅或金属栅材料。
作为优选，所述栅极间隔壁为氧化硅和氮化硅的一种或两种组合。
作为优选，形成所述第一沟槽的刻蚀量不超过栅长的1/2。
作为优选，形成所述第一沟槽的刻蚀量为5-30nm。
作为优选，形成所述第二沟槽的刻蚀量为10-100nm。
作为优选，所述选择性外延选自LPCVD、VLPCVD、PECVD、UHVCVD、RTCVD、APCVD和MBE中的一种。
此外，本发明还提供了一种上述的制备方法制备的MOSFET器件。
本发明所述方法首先在源漏区外延生长的同时进行相反类型的原位掺杂，然后再进行常规源漏形成，通过所述方法可以消除现有技术中源/漏的横向扩散，减小源漏串联电阻，提高器件运行速度而且为进一步缩小半导体器件创造条件。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为根据本发明一个实施方式来制作MOSFET器件的工艺流程图；
图2a-f为根据本发明一个实施方式来制作MOSFET器件的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是制备基于源漏相反类型原位掺杂的MOSFET器件。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明提供一种MOSFET器件及其制作方法。图1为根据本发明一个实施方式来制作MOSFET器件的工艺流程图，图2a-2f为根据本发明一个实施方式来制作MOSFET器件工艺过程中各步骤所获得的器件的剖视图。下面将结合图1和图2a-2f对本发明的制作方法进行详细描述。
执行步骤201，提供半导体衬底，在半导体衬底中形成浅沟槽隔离结构：
如图2a所示，半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。此外，半导体衬底101上可以被定义有源区。为了简化，此处仅以一空白来表示半导体衬底101。
根据本发明一个实施方式，形成浅沟槽隔离结构的方法包括以下步骤：
首先，在半导体衬底101上依次形成第一氧化物层和第一氮化物层。第一氧化物层可以为高温氧化法得到的，其厚度可以为100-200埃。第一氧化物层可以用作隔离层保护半导体衬底101免受损伤和污染。第一氮化物层可以是通过化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的。作为示例，第一氮化物层可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。第一氮化物层不但可以作为半导体衬底101刻蚀过程中的掩膜层，还可以作为后续化学机械研磨工艺中的阻挡层。
接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底101进行刻蚀以形成沟槽102。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底101进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
然后，在沟槽内填充浅沟槽隔离材料，以形成第一子浅沟槽隔离结构102。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成具有浅沟槽隔离结构。
最后，去除第一氧化物层和第一氮化物层。去除剩余的第一氧化物层和第一氮化物层的方法可以为湿法，由于去除第一氧化物层和第一氮化物层的刻蚀剂以为本领域所公知，因此，不再详述。去除氧化物层和氮化物层便得到具有浅沟槽隔离的图案，作为优选，该步骤还包括对该图案进行阱和阈值电压调整。
本发明上述公开的形成的浅沟槽隔离结构102的方法仅为示范性的，本领域的技术人员可以采用其它任何方法来形成该浅沟槽隔离结构102。
执行步骤202在所述半导体衬底上形成栅极结构：
具体地，在衬底101上浅沟槽的隔离102之间的位置形成栅介质层110，在该栅介质层110上沉积生长栅材料层103，在所述栅材料层103上方形成硬掩膜层104，形成栅结构，作为优选，所述栅介质层材料可以选用二氧化硅、氮氧化硅和氧化铪中的一种或几种，所述栅材料层材料可以选用多晶硅或金属栅材料，所述硬掩膜层104可以选用金属掩膜层，例如TiN、BN或Cu3N等材料，作为后面平坦化步骤中的停止层，在本发明中所述栅结构中每一层中的材料并不仅仅局限于所列举材料，本领域技术人员可以根据需要进行选择。沉积所述栅介质层110、栅材料层103和硬掩膜层104后得到栅堆结构，然后对所述栅堆结构进行蚀刻，形成栅极结构。在本发明的一实施例中，可以在所述硬掩膜层104上形成光刻胶层，然后在所述光刻胶蹭上涂覆防蚀剂，进行蚀刻，得到如图2a所示的图案掩膜，然后进行蚀刻将所述图案转移到栅堆结构中，最后去除所述光刻胶，即得到所述栅极结构。其中去除光刻胶的方法可以选用本领域常用方法，例如灰化法等，本领域技术人员可以现有技术中的任何方法去除，在此不再赘述。作为优选，该步骤中还可以包括在栅材料层的两侧进行轻掺杂离子（LDD离子）的注入和退火步骤，形成位于所述栅极结构两侧衬底中的LDD区。
其中，对栅极以及源漏极区进行热退火处理使得应力记忆层所诱发的应力被记忆至半导体器件中，提高沟道区域的电子迁移率，从而改善元件的电学性能。所述热退火可以使用快速升温退火工艺，在一个实施例中使用均温退火的工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，使之前由于离子注入形成的非晶硅再结晶，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构，所述非晶硅的再结晶使得临近所述应力记忆层的衬底部分体积膨胀，其会显著提高应力记忆的效果。
执行步骤203在所述栅极结构的两侧形成栅极间隔壁；
具体地，在栅材料层103上沉积一掩膜材料层，然后对所述的掩膜材料层进行蚀刻，将栅材料层103上表面的掩膜材料层蚀刻掉，保留栅极结构两侧的掩膜材料层，在所述栅材料层103和硬掩膜层104两侧形成侧壁105，如图2b所示。作为优选，所述掩膜材料层可以为氧化硅和氮化硅的一种或两种组合。
其中，在本发明的一种具体实施方式中，所述栅介质层110的沉积、多晶硅的生长均可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成，所述对栅极结构上面的掩膜材料层进行蚀刻时可以选用干蚀刻技术，作为优选，可以选用反应性离子蚀刻以形成间隔壁，该步骤中沉积以及蚀刻方法均为本领域常用技术手段，本领域技术人员可以根据需要进行选择，在此不再赘述。为了获得更好的效果，在本发明中所述栅极间隔壁，优选通过干法各向异性刻蚀形成。
执行步骤204以所述栅极间隔壁为掩膜，蚀刻所述衬底以在所述衬底中形成源漏区的部位形成第一沟槽；
具体地，所述栅极间隔壁为掩膜对所述半导体衬底中源漏区进行蚀刻以形成两个位于栅极两侧第一沟槽，如图2c所示，作为优选，所述第一沟槽对称分布于栅极的两侧，作为优选，形成所述第一沟槽的刻蚀量不超过栅长的1/2，更优选，形成所述第一沟槽的刻蚀量为5-30nm，即所述第一沟槽的深度为5-30nm。该步骤蚀刻可以选用干法或湿法蚀刻，所述蚀刻均可以选用本领域常用的方法。
执行步骤205在所述第一沟槽侧壁和所述栅极间隔壁两侧形成第二间隔壁；
具体地，该第二间隔壁和栅极间隔壁形成方法相似，不同的地方在于所述第二间隔壁106位于栅极间隔壁两侧并向下延伸至第一沟槽侧壁，在以具体实施方式中可以为：在所述第一沟槽表面和栅结构表面沉积另一掩膜层，该掩膜层可以和所述半导体衬底以及所述硬掩膜层105具有较大的蚀刻选择率，然后对该掩膜进行蚀刻，以形成第二间隔壁106，如图2c所示。其中，所述第二间隔壁106不仅位于栅极结构两侧的第一沟槽侧壁，而且延伸至浅沟槽隔离附近的第一沟槽侧壁。
执行步骤206以所述第二间隔壁为掩膜选择性各向同性蚀刻过蚀刻所述半导体衬底，以形成第二沟槽；
具体地，以所述第二间隔壁为掩膜进一步蚀刻所述半导体衬底，形成第二沟槽，所述蚀刻方法可以选用本领域常用方法，作为优选，该步骤中选用各向同性蚀刻方法形成第二沟槽作为优选，所述第二沟槽的蚀刻量可以和第一沟槽的蚀刻量相同或不同，所述第二沟槽的蚀刻量为10-100nm，在该步骤中控制蚀刻条件以形成过蚀刻，在本发明的一具体实施例中所述第二沟槽的蚀刻量大于所述第一沟槽的蚀刻量，如图2d所示。
执行步骤207在所述第二沟槽表面选择性外延生长第一外延层，外延同时在源漏进行相反类型的原位掺杂；
具体地，在如图2d所示的沟槽的表面选择性外延生长第一外延层，所述第一外延层仅在第二沟槽表面生长，在栅极两侧呈对称的“L”形，外延生长的同时在源漏区进行类型相反的原位掺杂。在本发明的一实施例中，可以采用低温选择性外延形成所述源极和漏极，且在低温选择性外延时通入掺杂气体以对源极和漏极进行掺杂，并实现掺杂元素的原位激活。其中，在制备述NMOS时可以选用B、In或Tl进行源漏相反类型的原位掺杂，在制备PMOS时可以选用P或As进行所述源漏相反类型的原位掺杂，但是所述掺杂并不仅仅局限于所述示例。
作为优选，本发明所述选择性外延生长可以采用低压化学气相沉积（LPCVD）、超低压化学气相沉积（VLPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）、常压化学气相沉积（APCVD）和分子束外延（MBE）中的一种。所述选择性外延生长例如可以在UHV/CVD工艺反应腔中进行，并且工艺温度大约在550~880摄氏度的范围内。
执行步骤208蚀刻去除所述第二间隔壁；
具体地，选择相对于半导体衬底101和第一间隔壁105蚀刻选择率较高的蚀刻方法去除所述的第二间隔壁106，所述蚀刻方法可以选用本领域常用方法。
执行步骤209选择性外延生长源漏，外延同时进行原位掺杂；
具体地，外延生长源漏108，如图2e所示，所述源漏材料可以为硅或多晶硅材料，作为优选，在本发明中选用选择性外延生长，在外延生长的同时进行通入其他气体进行原位掺杂，所述选择性外延生长可以选用和步骤207在外延生长第一外延层的方法。在一具体实施例中以硅为例作进一步说明，反应气体可以包括氢气（H2）携带的四氯化硅（SiCl4）或三氯氢硅（SiHCl3）、硅烷（SiH4）和二氯氢硅（SiH2Cl2）等中的至少一种进入放置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。
执行步骤210在所述栅极间隔壁两侧形成第三间隔壁，源漏注入。
具体地，在所述栅极间隔壁两侧形成第三间隔壁109，所述第三间隔壁109的形成方法可以参照第一和第二间隔壁的形成方法，当然也可以选用其他方法，只要能够得到如图2f所示图案即可。在形成所述第三间隔壁后还可以继续执行高K金属栅极工艺以及后硅化物工艺等。
本发明中首先在源漏区外延生长的同时进行相反类型的原位掺杂，然后再进行常规源漏形成，通过所述方法可以消除现有技术中源/漏的横向扩散，减小源漏串联电阻，提高器件运行速度而且为进一步缩小半导体器件创造条件。
此外，本发明还提供了一种上述的方法制备得到的MOSFET器件，其包括在源漏区进行相反类型的原位掺杂。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (13)
1.一种MOSFET器件的制备方法，所述方法包括：
提供半导体衬底，所述半导体衬底中形成有浅沟槽隔离；
在所述半导体衬底上形成栅极结构；
在所述栅极结构的两侧形成栅极间隔壁；
以所述栅极间隔壁为掩膜，蚀刻所述衬底，以在所述衬底的源漏区形成第一沟槽；
在所述第一沟槽侧壁和所述栅极间隔壁两侧形成第二间隔壁；
以所述第二间隔壁为掩膜各向同性过蚀刻所述半导体衬底，以形成第二沟槽；
在所述第二沟槽表面选择性外延生长外延层，外延同时进行与源漏相反类型的原位掺杂，以消除源漏的横向扩散，减小源漏串联电阻；
蚀刻去除所述第二间隔壁；
选择性外延生长源漏，外延同时进行原位掺杂；
在所述栅极间隔壁两侧形成第三间隔壁。
2.根据权利要求1所述的方法，其特征在于，所述方法用于制备NMOS和PMOS。
3.根据权利要求2所述的方法，其特征在于，选用B、In或Tl进行与所述NMOS源漏相反类型的原位掺杂。
4.根据权利要求2所述的方法，其特征在于，选用P或As进行与所述PMOS源漏相反类型的原位掺杂。
5.根据权利要求1所述的方法，其特征在于，所述的栅极结构包括在半导体衬底上的依次沉积的栅介质层、栅材料层和硬掩膜层。
6.根据权利要求5所述的MOSFET的制备方法，其特征在于，所述栅介质层材料为二氧化硅、氮氧化硅和氧化铪中的一种或几种。
7.根据权利要求5所述的MOSFET的制备方法，其特征在于，所述栅材料层材料为多晶硅或金属栅材料。
8.根据权利要求1所述的MOSFET的制备方法，其特征在于，所述栅极间隔壁为氧化硅和氮化硅的一种或两种组合。
9.根据权利要求1所述的MOSFET的制备方法，其特征在于，形成所述第一沟槽的刻蚀量不超过栅长的1/2。
10.根据权利要求1所述的MOSFET的制备方法，其特征在于，形成所述第一沟槽的刻蚀量为5-30nm。
11.根据权利要求1所述的MOSFET的制备方法，其特征在于，形成所述第二沟槽的刻蚀量为10-100nm。
12.根据权利要求1所述的MOSFET的制备方法，其特征在于，所述选择性外延选自LPCVD、VLPCVD、PECVD、UHVCVD、RTCVD、APCVD和MBE中的一种。
13.一种根据权利要求1-12中任一项所述的制备方法制备的MOSFET器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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|---|---|
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|---|---|---|---|
| CN201210228655.5A Active CN103531472B (zh) | 2012-07-03 | 2012-07-03 | 一种mosfet器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103531472B (zh) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102388442A (zh) * | 2009-01-30 | 2012-03-21 | 先进微装置公司 | 原位形成的包括应变诱导合金及梯度掺杂分布的源漏区 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132338B2 (en) * | 2003-10-10 | 2006-11-07 | Applied Materials, Inc. | Methods to fabricate MOSFET devices using selective deposition process |
| US7538387B2 (en) * | 2006-12-29 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stack SiGe for short channel improvement |
-
2012
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| CN102388442A (zh) * | 2009-01-30 | 2012-03-21 | 先进微装置公司 | 原位形成的包括应变诱导合金及梯度掺杂分布的源漏区 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103531472A (zh) | 2014-01-22 |
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