DE10015187C2 - Ein einer Phasenverschiebung widerstehender, in der Frequenz veränderbarer Taktgenerator - Google Patents

Abstract

Ein Taktgenerator beinhaltet einen Frequenzteiler (11) zum Ausgeben eines geteilten Taktsignals durch Teilen eines Eingangstaktsignals in Übereinstimmung mit einem Teilerverhältnissteuersignal; und eine Phaseneinstellungsschaltung (15, 18) zum Einstellen einer Phase eines internen Taktsignals zu der eines externen Taktsignals. Der Frequenzteiler (11) beinhaltet weiterhin eine Teilerverhältnissteuersignal-Sperrschaltung (33a bis 33c) zum Deaktivieren des Teilerverhältnissteuersignals, solange ein Verriegelungssignal aktiv ist, das von der Phaseneinstellungsschaltung zugeführt wird. Der Frequenzteiler (11) erzeugt ein bestimmtes Taktsignal, solange das Teilerverhältnissteuersignal deaktiviert ist, und ändert die Frequenz des geteilten Taktsignals durch Aktivieren des Teilerverhältnissteuersignals synchronisiert zu dem bestimmten Taktsignal, wenn das Verriegelungssignal deaktiviert wird. Die Periode des bestimmten Taktsignals ist vorzugsweise auf einen Wert, der größer als ein in einer Phase einstellbarer Bereich des internen Taktsignals durch die Phaseneinstellungsschaltung ist, und vorzugsweise auf einen Wert festgelegt, der gleich der längsten Periode der geteilten Taktsignale ist, die von dem Frequenzteiler erzeugt werden. Dies ermöglicht es, eine Phasenverschiebung zu verhindern, die bei einem herkömmlichen Taktgenerator bei einem Schalten der Frequenz eingebracht wird, und Energie zu sparen.

Description

Die vorliegende Erfindung betrifft einen Taktgenera­ tor und insbesondere einen Taktgenerator, der imstande ist, seine Frequenz zu ändern.

In jüngster Zeit hat eine Energieeinsparnis von Halb­ leitervorrichtungen einen beträchtlichen Fortschritt ge­ macht. Eines der Verfahren zum Sparen von Energie besteht darin, die Taktfrequenz in Übereinstimmung mit der Be­ triebsart eines Systems zu verringern.

Eine PLL (phasenstarre Regelschleife) gibt ein Takt­ signal aus, das zu einem Eingangstaktsignal synchroni­ siert ist und die gleiche oder eine vielfache Frequenz des Eingangstaktsignals aufweist. Es ist für neueste Mi­ kroprozessoren wichtig, die PLL zu beinhalten, da sie mit einer Taktfrequenz von mehreren zehn bis mehreren hundert Megahertz arbeiten können.

Fig. 7 zeigt ein Blockschaltbild, das einen herkömm­ lichen Taktgenerator zeigt, der eine derartige PLL bein­ haltet. Unter Bezugnahme auf Fig. 7 weist der Taktgenera­ tor 1000 eine PLL 1010, welcher ein Eingangstaktsignal von außerhalb oder innerhalb der Halbleitervorrichtung zugeführt wird, und einen Frequenzteiler 1011 auf, wel­ chem das Ausgangssignal der PLL 1010 und ein Teilerver­ hältnissteuersignal zugeführt werden.

Der Taktgenerator weist weiterhin einen Ausgangspuf­ fer 1013, der ein geteiltes Taktsignal von dem Frequenz­ teiler 1011 aufnimmt und ein externes Systemtaktsignal ausgibt; einen Komparator 1018, der die Phase des exter­ nen Systemtaktsignals mit dem eines Rückkopplungstaktsig­ nals vergleicht und eine Verzögerungsgröße einer DLL (verzögerungsstarren Regelschleife) 1015 in Übereinstim­ mung mit dem Vergleichsergebnis bestimmt; die DLL 1015, die das geteilte Taktsignal von dem Frequenzteiler 1011 aufnimmt und ihre Verzögerungsgröße als Reaktion auf das Ausgangssignal des Komparators 1018 steuert; und eine in­ terne Schaltung 1017 auf, die das interne Taktsignal von der DLL 1015 und ein Rücksetzsignal RST aufnimmt.

Der herkömmliche Taktgenerator arbeitet wie folgt. Zuerst teilt der Frequenzteiler 1011 die Frequenz des PLL-Ausgangssignals und ändert die Frequenz des geteilten Taktsignals durch Steuern des Teilerverhältnisses. Das Teilerverhältnissteuersignal kann direkt von außerhalb der Halbleitervorrichtung oder von einer Schaltung auf dem gleichen Substrat zugeführt werden, die durch das in­ terne Taktsignal oder durch ein anderes Taktsignal als das interne Taktsignal betrieben wird.

Das geteilte Taktsignal wird zu dem internen Taktsig­ nal, das der internen Schaltung 1017 zuzuführen ist, und zu dem externen Systemtaktsignal umgesetzt, das nach au­ ßerhalb der Halbleitervorrichtung zuzuführen ist. In die­ sem Fall ist es notwendig, die Phase des externen System­ taktsignals mit der des internen Taktsignals in Überein­ stimmung zu bringen. Dies wird durch die DLL 1015 ausgeführt, die die Phase des externen Systemtaktsignals und die des internen Taktsignals steuert.

Fig. 8 zeigt einen Stromlaufplan, der den Frequenz­ teiler 1011 des herkömmlichen Taktgenerators 1000 dar­ stellt. Unter Bezugnahme auf Fig. 8 weist der Frequenz­ teiler 1011 einen 1/128-Frequenzteiler 1031a, einen 1/64- Frequenzteiler 1031b, . . ., einen 1/4-Frequenzteiler 1031f, einen 1/2-Frequenzteiler 1031g und einen 1/1-Fre­ quenzteiler 1031h, die alle das PLL-Ausgangssignal auf­ nehmen; ein Flipflop 1035, das das Teilerverhältnissteu­ ersignal und ein Taktsignal von dem 1/128-Frequenzteiler 1031a aufnimmt; und einen Multiplexer 1037 zum Auswählen von einem der Ausgangssignale aus dem 1/128-Frequenztei­ ler 1031a bis 1/1-Frequenzteiler 1031h als Reaktion auf das Ausgangssignal des D-Flipflops 1035 auf.

Ein glattes Umschalten der Frequenz wird durch Fest­ legen der Verzögerungszeit des 1/128-Frequenzteilers 1031a bis 1/1-Frequenzteilers 1031h auf die gleiche Ver­ zögerungszeit und durch Steuern des Teilerverhältnissteu­ ersignals durch das Taktsignal mit dem höchsten Teiler­ verhältnis (1/128) erzielt.

Fig. 9 zeigt ein Zeitablaufsdiagramm bezüglich des herkömmlichen Taktgenerators. Unter Bezugnahme auf Fig. 9 werden das geteilte Taktsignal, das interne Taktsignal und das externe Systemtaktsignal von dem Frequenzteiler 1011, der DLL 1015 bzw. dem Ausgangspuffer 1013 des Takt­ generators 1000 durch Teilen des PLL-Ausgangssignals er­ zeugt. In diesem Fall kann eine Phasenverschiebung zwi­ schen dem internen Taktsignal und dem externen System­ taktsignal stattfinden, wenn das Teilerverhältnis des PLL-Ausgangssignals zum Beispiel von zwei zu vier geän­ dert wird.

Genauer gesagt kann die DLL 1015 auch dann einen ver­ riegelten Zustand erreichen, wenn die Verzögerungszeit von der Ausgabe des geteilten Taktsignals zu der Ausgabe des internen Taktsignals genau um eine Periode des 1/2- Taktsignals von der Verzögerungszeit von der Ausgabe des geteilten Taktsignals zu der Ausgabe des externen System­ taktsignals verschoben ist. Daher wird sich, wenn das Teilerverhältnis in diesem Zustand von zwei zu vier geän­ dert wird, das interne Taktsignal auch dann nach der Än­ derung außer Phase befinden, wie es in Fig. 9 dargestellt ist, wenn es sich vor der Änderung in Phase befindet.

Deshalb ist es notwendig, daß der Taktgenerator 1000 die PLL 1010 oder die DLL 1015 erneut verriegelt, wenn die Ausgangsfrequenz des Frequenzteilers 1011 geschaltet wird. Als Ergebnis ist eine derartige Verarbeitung, wie ein Anhalten des internen Taktsignals oder ein Rücksetzen der internen Schaltung 1017 erforderlich, um einen feh­ lerhaften Betrieb der internen Schaltung 1017 zu verhin­ dern, wenn die Frequenz geschaltet wird. Daher ist das herkömmliche Frequenzschalten zeitaufwendig.

Außerdem arbeitet, wenn das Teilerverhältnis des Taktgenerators 1000 niedrig ist, das heißt wenn er mit einer hohen Geschwindigkeit arbeitet, die PLL 1010 oder DLL 1015 zu dem Zeitpunkt, zu dem sie verriegelt wird, ebenso mit einer hohen Taktfrequenz, wodurch Energie ver­ schwendet wird.

Zusammengefaßt weist der herkömmliche Taktgenerator ein Problem auf, daß er eine Phasenverschiebung verur­ sacht, bis die PLL erneut verriegelt wird, wenn die Fre­ quenz geschaltet wird. Außerdem weist er ein Problem auf, daß er Energie verschwendet, wenn ein niedriges Teiler­ verhältnis festgelegt ist.

Ein zu dem zuvor beschriebenen Stand der Technik ähn­ licher und druckschriftlich belegter Stand der Technik ist aus Efendovich et al.: "MULTIFREQUENCY ZERO-JITTER DELAY-LOCKED LOOP", IEEE Journal of Solid State Circuits, Bd. 29, Nr. 1, 1. Januar 1994 bekannt.

Aus der DE-A-198 32 313 ist ein Taktgenerator be­ kannt, der einen Frequenzteiler, eine Externtakt-Ausgabe­ schaltung, eine Interntakt-Ausgabeschaltung und eine Pha­ seneinstellungsschaltung aufweist.

Die vorliegende Erfindung ist geschaffen worden, um die vorhergehenden Probleme zu lösen. Es ist demgemäß eine Aufgabe der vorliegenden Erfindung, einen energie­ sparenden Taktgenerator zu schaffen, der imstande ist, die Phasenverschiebung zwischen den Taktsignalen zu ver­ hindern.

Diese Aufgabe wird mit den in Anspruch 1 angegebenen Maßnahmen gelöst.

Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der abhängigen Ansprüche.

Es zeigt:

Fig. 1 ist ein Blockschaltbild, das ein Ausführungsbei­ spiel 1 eines Taktgenerators gemäß der vorliegen­ den Erfindung zeigt;

Fig. 2 ist ein Stromlaufplan eines Frequenzteilers des Ausführungsbeispiels 1;

Fig. 3 ist eine Liste der Teilerverhältnissteuersignale und Teilerverhältnisse des Frequenzteilers in dem Ausführungsbeispiel 1;

Fig. 4 ist ein Flußdiagramm, das einen Schaltvorgang des Ausführungsbeispiels 1 des Taktgenerators dar­ stellt;

Fig. 5 ist ein Blockschaltbild, das ein Ausführungsbei­ spiel 2 des Taktgenerators gemäß der vorliegenden Erfindung zeigt;

Fig. 6 ist ein Zeitablaufsdiagramm, das einen Schaltvor­ gang des Ausführungsbeispiels 2 des Taktgenera­ tors darstellt;

Fig. 7 ist ein Blockschaltbild, das einen herkömmlichen Taktgenerator zeigt;

Fig. 8 ist einen Stromlaufplan eines Frequenzteiles des herkömmlichen Taktgenerators; und

Fig. 9 ist ein Zeitablaufsdiagramm, das einen Schaltvor­ gang des herkömmlichen Taktgenerators darstellt.

Die Erfindung wird nun unter Bezugnahme auf die bei­ liegenden Zeichnungen beschrieben.

Fig. 1 ist ein Blockschaltbild, das ein Ausführungs­ beispiel 1 des Taktgenerators gemäß der vorliegenden Er­ findung zeigt. Unter Bezugnahme auf Fig. 1 weist der Taktgenerator 1 eine PLL 10, welcher ein Eingangstaktsig­ nal von außerhalb oder innerhalb der Halbleitervorrich­ tung zugeführt wird, und einen Frequenzteiler 11 auf, welchem das Ausgangssignal der PLL 10 und ein Teilerver­ hältnissteuersignal zugeführt werden.

Der Taktgenerator 1 weist weiterhin einen Ausgangs­ puffer 13, der ein geteiltes Taktsignal von dem Frequenz­ teiler 11 aufnimmt und ein externes Systemtaktsignal aus­ gibt; einen Komparator 18, der die Phase des externen Sy­ stemtaktsignals mit der eines Rückkopplungstaktsignals vergleicht und eine Verzögerungsgröße einer DLL 15 in Übereinstimmung mit dem Vergleichsergebnis festlegt; die DLL 15, die das geteilte Taktsignal von dem Frequenztei­ ler 11 aufnimmt und ihre Verzögerungsgröße als Reaktion auf das Ausgangssignal des Komparators 18 steuert; und eine interne Schaltung 17 auf, die ein internes Taktsig­ nal von der DLL 15 und ein Rücksetzsignal RST aufnimmt.

Der Frequenzteiler 11 nimmt weiterhin ein Verriege­ lungssignal von der DLL 15 auf.

Fig. 2 ist ein Stromlaufplan, der den Frequenzteiler des vorliegenden Ausführungsbeispiels 1 des Taktgenera­ tors zeigt. Unter Bezugnahme auf Fig. 2 weist der Fre­ quenzteiler 11, welcher durch die Teilerverhältnissteuer­ signale C1-C3 gesteuert wird, einen 1/128-Frequenzteiler 31a, einen 1/64-Frequenzteiler 31b, . . ., einen 1/4-Frequenzteiler 31f, einen 1/2-Frequenzteiler 31g und einen 1/1-Frequenzteiler 31h auf, denen alle das PLL-Ausgangs­ signal zugeführt wird.

Der Frequenzteiler 11 weist weiterhin eine UND-Schal­ tung 33a, welcher das Teilerverhältnissteuersignal C1 und das Verriegelungssignal zugeführt werden; eine UND-Schal­ tung 33b, welcher das Teilerverhältnissteuersignal C2 und das Verriegelungssignal zugeführt werden; und eine UND- Schaltung 33c auf, welcher das Teilerverhältnissteuersig­ nal C3 und das Verriegelungssignal zugeführt werden.

Er weist weiterhin ein D-Flipflop 35a, welchem das Taktsignal von dem 1/128-Frequenzteiler 31a und das Aus­ gangssignal der UND-Schaltung 33a zugeführt werden; ein D-Flipflop 35b, welchem das Taktsignal von dem 1/128-Fre­ quenzteiler 31a und das Ausgangssignal der UND-Schaltung 33b zugeführt werden; und ein D-Flipflop 35c auf, welchem das Ausgangssignal von dem 1/128-Frequenzteiler 31a und das Ausgangssignal der UND-Schaltung 33c zugeführt wer­ den.

Weiterhin weist er einen Decodierer 38, der Ausgangs­ signale Q1-Q3 der D-Flipflops 35a, 35 und 35c aufnimmt und Auswahldaten SEL ausgibt; und einen Multiplexer 37 zum Auswählen von einem der Ausgangssignale des 1/128- Frequenzteilers 31a bis 1/1-Frequenzteilers 31h als Reak­ tion auf die Auswahldaten SEL auf.

Fig. 3 ist eine Liste der Teilerverhältnissteuersig­ nale C1-C3 und der Teilerverhältnisse des Frequenzteilers 11 des vorliegenden Ausführungsbeispiels 1. Unter Bezug­ nahme auf Fig. 3 wird der Frequenzteiler 11 durch die Teilerverhältnissteuersignale C1-C3 gesteuert, um dadurch das Teilerverhältnis von 1/1 bis 1/128 zu schalten. Wenn das Verriegelungssignal "0" ist, ist das Teilerverhältnis unberücksichtigt der Teilerverhältnissteuersignale 1/128.

Die 1/128-Frequenzteiler 31a bis 1/1-Frequenzteiler 31h weisen alle die gleiche Verzögerungszeit auf. Anders ausgedrückt wird die Anstiegsflanke von allen der 1/128- Frequenzteiler 31a bis 1/1-Frequenzteiler 31h einge­ stellt, um sich zu der Anstiegsflanke des 1/128-Frequenz­ teilers 31a zu synchronisieren.

Demgemäß kann ein Schalten der Teilerverhältnissteu­ ersignale synchronisiert zu der Anstiegsflanke des Aus­ gangssignals des 1/128-Frequenzteilers 31a eine glatte Frequenzänderung ohne ein Einbringen irgendwelcher Spit­ zen oder Störimpulse ausführen und kann das Teilerver­ hältnis auch während des Betriebs der internen Schaltung 17 ändern.

Das geteilte Taktsignal, das aus dem Frequenzteiler 11 ausgegeben wird, wird über den Ausgangspuffer 13 als das externe Systemtaktsignal außerhalb des Taktgenerators 1 zugeführt. Es wird ebenso über die DLL 15 als das in­ terne Taktsignal der internen Schaltung 17 zugeführt. Die DLL 15 stellt die Phase des externen Systemtaktsignals und die des internen Taktsignals ein.

Die DLL 15 steuert einen Laständerungsbereich des ex­ ternen Systemtaktsignals. Zum Beispiel ist, wenn der Än­ derungsbereich maximal ungefähr 10 ns ist, der Bereich eines Steuerns durch die DLL 15 ungefähr 20 ns.

Außerdem ist, wenn das PLL-Ausgangssignal 100 MHz (eine Periode von 10 ns) ist, die Periode des Ausgangs­ signals des 1/128-Frequenzteilers 31a 1,28 µs, welches verglichen mit dem Steuerbereich der DLL 15 ausreichend groß ist. Demgemäß wird, wenn die DLL 15 als Reaktion auf den 1/128-Pulszug verriegelt, die Verzögerungszeit von dem geteilten Taktsignal zu dem internen Taktsignal gleich der Verzögerungszeit von dem geteilten Taktsignal zu dem externen Systemtaktsignal, wodurch es ermöglicht wird, die Phasenverschiebung während des Schaltens der Teilerverhältnisse zu verhindern.

Weiterhin ist, wenn die DLL 15 durch den 1/128-Puls­ zug verriegelt wird, die Taktfrequenz des internen Takt­ signals oder des Rückkopplungstaktsignals 1/128 des 1/1- Pulszugs. Daher wird die Anzahl eines Schaltens des Takt­ signals des internen Taktsignals oder des Rückkopplungs­ taktsignals um einen Faktor von 128 verringert und wird daher die Energie, die durch das Schalten aufgenommen wird, ebenso um den Faktor von 128 verringert.

Fig. 4 ist ein Flußdiagramm, das die Funktionsweise des vorliegenden Ausführungsbeispiels 1 des Taktgenera­ tors darstellt. Unter Bezugnahme auf Fig. 4 ist, wenn der Taktgenerator 1 in einem Einschalt- oder Rücksetzzustand initialisiert wird, der Anfangswert des Verriegelungs­ signals "L" (niedrig).

Wenn die PLL 10 einmal verriegelt und ein stabiles PLL-Ausgangssignal ausgibt, startet die DLL 15 die Pha­ seneinstellung. Die DLL 15 ändert ihre Verzögerungszeit in Übereinstimmung mit dem Vergleichsergebnis des Kompa­ rators 18, der die Phase des Rückkopplungstaktsignals, das von der internen Schaltung 17 zugeführt wird, mit der Phase des externen Systemtaktsignals vergleicht und die Phase des Rückkopplungstaktsignals zu der des externen Systemtaktsignals synchronisiert. In diesem Fall wird, da das Verriegelungstaktsignal "L" ist, das geteilte Aus­ gangstaktsignal 1/128.

Wenn die DLL 15 den verriegelten Zustand für ein fe­ stes Zeitintervall aufrechterhält, hebt sie das Verriegelungssignal auf "H" an. Wenn die DLL 15 als Reaktion auf das 1/128-Taktsignal verriegelt, verriegeln die zwei Ver­ zögerungszeiten, das heißt die Verzögerungszeit von der Ausgabe des geteilten Taktsignals zu der des internen Taktsignals und die Verzögerungszeit von dem geteilten Taktsignal zu dem externen Systemtaktsignal, in dem glei­ chen Zustand. Dies ist so, da die Periode des 1/128-Takt­ signals länger als der Bereich ist, den die DLL 15 ein­ stellen kann.

Wenn das Verriegelungssignal auf "H" ansteigt, wird das geteilte Taktsignal über die UND-Schaltung 33a (oder 33b oder 33c), das D-Flipflop 34a (oder 34b oder 34c), den Decodierer 38 und den Multiplexer 37 zu einer er­ wünschten Frequenz geschaltet. Da die Verzögerungszeit von dem geteilten Taktsignal zu dem internen Taktsignal gleich der Verzögerungszeit von dem geteilten Taktsignal zu dem externen Systemtaktsignal ist, sind die Übergangs­ zeitpunkte ihrer Frequenzen identisch, wodurch eine Pha­ senverschiebung verhindert wird.

Nach einem Schalten zu der erwünschten Frequenz, startet die interne Schaltung 17 ihren Betrieb. Genauer gesagt wird das Taktsignal, das der internen Schaltung 17 zugeführt wird, angehalten, bis das Verriegelungssignal auf "H" ansteigt, und wird der internen Schaltung 17 zu­ geführt, nachdem das interne Taktsignal zu der erwünsch­ ten Frequenz geschaltet worden ist. Dies kann den fehler­ haften Betrieb des Taktgenerators verhindern.

Alternativ ist es möglich, die interne Schaltung 17 durch Halten des Rücksetzsignals RST in einem aktiven Zu­ stand, bis das Verriegelungssignal auftritt, in einem Rücksetzzustand zu halten, und dann das Rücksetzsignal RST zu deaktivieren, nachdem das interne Taktsignal zu der erwünschten Frequenz geschaltet worden ist.

Wie es zuvor gemäß dem vorliegenden Ausführungsbei­ spiel 1 beschrieben worden ist, kann die interne Schal­ tung immer in dem gleichen Zustand arbeiten, wie wenn sie ihren Betrieb an einer erwünschten Frequenz startet. Dies ermöglicht es, die Phasenverschiebung zwischen dem inter­ nen Taktsignal und dem externen Systemtaktsignal zu ver­ hindern, wenn das Teilerverhältnis danach geschaltet wird. Weiterhin kann die Energie, die vor dem Verriegeln aufgenommen wird, verringert werden, da das Verriegeln unter Verwendung der niedrigen Taktfrequenz ausgeführt wird. Weiterhin kann das vorliegende Ausführungsbeispiel 1 den Taktgenerator schaffen, der einem fehlerhaften Be­ trieb widersteht.

Fig. 5 ist ein Blockschaltbild, das ein Ausführungs­ beispiel 2 des Taktgenerators gemäß der vorliegenden Er­ findung zeigt. Unter Bezugnahme auf Fig. 5 weist der Taktgenerator 100 eine PLL 110, die ein Eingangstaktsig­ nal von außerhalb oder innerhalb der Halbleitervorrich­ tung aufnimmt; und einem Frequenzteiler 111 auf, der das PLL-Ausgangssignal der PLL 110 und die Teilerverhältnis­ steuersignale C1-C3 aufnimmt.

Der Taktgenerator 100 weist weiterhin einen Ausgangs­ puffer 113, der ein geteiltes Taktsignal von dem Fre­ quenzteiler 111 aufnimmt und ein externes Systemtaktsig­ nal ausgibt; einen Komparator 118, der die Phase des ex­ ternen Systemtaktsignals mit der des Rückkopplungstakt­ signals vergleicht und eine Verzögerungsgröße einer DLL 115 in Übereinstimmung mit dem Vergleichsergebnis fest­ legt; die DLL 115, die das geteilte Taktsignal von dem Frequenzteiler 111 aufnimmt und ihre Verzögerungsgröße als Reaktion auf das Ausgangssignal des Komparator 118 steuert; und eine interne Schaltung 117 auf, die das in­ terne Taktsignal von der DLL 115 und das Rücksetzsignal RST aufnimmt.

Der Frequenzteiler 111 nimmt weiterhin ein invertier­ tes Frequenzteilerrücksetzsignal (welches von nun an als NDIVRST bezeichnet wird) auf.

Fig. 6 ist ein Zeitablaufsdiagramm, das die Funk­ tionsweise des Taktgenerators gemäß dem Ausführungsbei­ spiel 2 des Taktgenerators darstellt. Unter Bezugnahme auf Fig. 6 behält des Rücksetzsignal RST, wenn der Takt­ generator 100 rückgesetzt wird, den aktiven Zustand für mehr als 2 ms bei und bleibt das Signal NDIVRST während der ersten 1 ms aktiv "L". Während des aktiven "L" des Signals NDIVRST wird das 1/128-Taktsignal erzeugt und ausreichend verriegelt. Nach dem aktiv "L" von 1 ms, wird das Signal NDIVRST negiert und wird das interne Taktsig­ nal von 1/128 zu einem erwünschten Teilerverhältnis ge­ schaltet.

Das Signal NDIVRST kann entweder außerhalb der Halb­ leitervorrichtung erzeugt werden oder automatisch durch einen Rücksetzsignalgenerator 120 aus dem Rücksetzsignal RST erzeugt werden, wie es in Fig. 5 gezeigt ist.

In dem letzteren Fall wird das Signal NDIVRST nach einem Zählen einer festen Zeitperiode oder von festen Taktzyklen negiert, nachdem das Rücksetzsignal RST akti­ viert worden ist. Daher kann das vorliegende Ausführungs­ beispiel 2 einen einem fehlerhaften Betrieb widerstehen­ den Taktgenerator schaffen.

Wie es zuvor beschrieben worden ist, kann gemäß dem vorliegenden Ausführungsbeispiel 2 die Energie verringert werden, die vor dem Verriegeln aufgenommen wird, da das Verriegeln unter Verwendung der niedrigen Taktfrequenz ausgeführt wird. Weiterhin kann die interne Schaltung im­ mer in dem gleichen Zustand arbeiten, wie wenn sie ihren Betrieb an einer erwünschten Frequenz startet. Dies er­ möglicht es, die Phasenverschiebung zwischen dem internen Taktsignal und dem externen Systemtaktsignal zu verhin­ dern, wenn das Teilerverhältnis danach geschaltet wird. Weiterhin kann das vorliegende Ausführungsbeispiel 2 den Taktgenerator schaffen, der einem fehlerhaften Betrieb widersteht.

Claims (11)

1. Taktgenerator, der aufweist:
einen Frequenzteiler (11; 111) zum Ausgeben eines ge­ teilten Taktsignals durch Teilen eines Eingangstaktsignals in Übereinstimmung mit einem Teilerverhältnissteuersignal;
eine Externtakt-Ausgabeschaltung (13; 113) zum Erzeugen eines externen Taktsignals aus dem geteilten Taktsignal;
eine Interntakt-Ausgabeschaltung (15; 115) zum Erzeugen eines internen Taktsignals aus dem geteilten Taktsignal; und
eine Phaseneinstellungsschaltung (15, 18; 115, 118) zum Einstellen einer Phase des internen Taktsignals zu der des externen Taktsignals,
wobei der Frequenzteiler (11; 111) weiterhin eine Tei­ lerverhältnissteuersignal-Sperrschaltung (33a, 33b und 33c) zum Deaktivieren des Teilerverhältnissteuersignals, solange ein Steuersignal einen ersten Wert annimmt, zum Erzeugen eines bestimmten Taktsignals, solange das Teilerverhältnis­ steuersignal deaktiviert ist, und zum Ändern der Frequenz des geteilten Taktsignals durch Aktivieren des Teilerver­ hältnissteuersignals synchronisiert zu dem bestimmten Takt­ signal, wenn das Steuersignal einen zweiten Wert annimmt, aufweist.

2. Taktgenerator nach Anspruch 1, wobei das Steuersig­ nal ein Verriegelungssignal ist, das bei dem ersten Wert aktiv und bei dem zweiten Werten deaktiviert ist und von der Phaseneinstellungsschaltung (15, 18; 115, 118) zuge­ führt wird.

3. Taktgenerator nach Anspruch 1 oder 2, wobei die Pe­ riode des bestimmten Taktsignals größer als ein in einer Phase einstellbarer Bereich des internen Taktsignals durch die Phaseneinstellungsschaltung (15, 18; 115, 118) ist.

4. Taktgenerator nach Anspruch 1 oder 2, wobei das bestimmte Taktsignal ein längste Periode von geteilten Taktsignalen aufweist, die von dem Frequenzteiler (11; 111) erzeugt werden.

5. Taktgenerator nach Anspruch 1 oder 2, der weiterhin eine interne Schaltung (17; 117) aufweist, die als Reaktion auf das interne Taktsignal arbeitet, wobei der Taktgene­ rator einen Rücksetzzustand der internen Schaltung (17; 117), bevor das geteilte Taktsignal zu einer erwünschten Taktfrequenz geschaltet wird, aufrechterhält.

6. Taktgenerator nach Anspruch 1 oder 2, der weiterhin eine Schaltung (15; 120) zum Anhalten eines Ausgebens des internen Taktsignals, bevor das geteilte Taktsignal zu ei­ ner erwünschten Taktfrequenz geschaltet wird, aufweist.

7. Taktgenerator nach Anspruch 2, wobei das Steuersig­ nal bei einem Einschalten auf den ersten Wert gesetzt wird.

8. Taktgenerator nach Anspruch 2, wobei das Steuersig­ nal bei einem Rücksetzen auf den ersten Wert gesetzt wird.

9. Taktgenerator nach Anspruch 7, wobei das Steuersig­ nal nach einem festen Zeitintervall oder nach festen Takt­ zyklen auf den zweiten Wert gesetzt wird, nachdem das Steu­ ersignal auf den ersten Wert gesetzt worden ist.

10. Taktgenerator nach Anspruch 8, wobei das Steuersig­ nal nach einem festen Zeitintervall oder nach festen Takt­ zyklen auf den zweiten Wert gesetzt wird, nachdem das Steu­ ersignal auf den ersten Wert gesetzt worden ist.

11. Taktgenerator nach Anspruch 2, wobei das Steuersig­ nal auf den zweiten Wert gesetzt wird, nachdem sich das Ausgangstaktsignal stabilisiert hat.