CN1870861B - 基板、电子元件及它们的制造方法 - Google Patents

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Abstract

为了在形成在电子元件的基(22)中的开口部(28)中填充导电材料，沟槽(24b)形成为在上导体(24)中围绕开口(24a)，且上导体(24)被分成第一导电部(24c)和围绕第一导电部(24c)的第二导电部(24d)。形成掩模(32)，使得待填充在开口部(28)中的导体(30)不接触第二导电部(24d)。通过使用下导体(26)作为电极从开口部(28)中的下导体(26)侧生长金属镀，以利用金属镀来填充开口部(28)。通过使用上导体(24)或下导体(26)作为电极的电镀，连结填充在开口部(28)和上导体(24)中的金属镀。

Description

基板、电子元件及它们的制造方法
技术领域
本发明涉及基板、电子元件及它们的制造方法。
背景技术
传统上已公知一种这样制造的电子元件，其通过基板(单层板)中形成导电部以穿透基板的基，并通过堆叠这种其中形成有导电部的单层板和连接单层镀(plate)(层间连接)而形成，所述基板包括由绝缘材料制成的基和形成在基的上表面与下表面上的导电层。在这种类型的电子元件中使用的单层板中的导电部通过例如以下描述的方法形成。图16和图17是用于解释形成单层板的导电部的步骤的图。
首先，制备由绝缘材料制成的基1，其具有预定厚度，并在其上表面上形成导电膜2，在其下表面上形成下导电层3。用作抗蚀剂的干膜6粘着到基1，以便于覆盖导电膜2，然后经受曝光和显影由此形成对应于后面描述的导电部的直径的孔7，如图16A中所示。接着，蚀刻在孔7的底部暴露的导电膜2，以去除在孔7中暴露的导电膜2并暴露基1，如图16B中所示。在基1在孔7的底部暴露后，干膜6被分离，并且通过激光照射形成对应于孔7的直径的开口部8，以暴露下导电层3，如图16C中所示。然后，在下导电层的暴露表面和形成的开口部8经受除污(desmear)并且这些表面被清洗后，均匀地变为化学镀的非电解镀应用到基板1的上层侧并应用到开口部8以形成非电解镀层9，如图16D中所示。
在非电解镀层9形成后，利用用作功率馈给膜(电极)的非电解镀层9应用电解镀，以在开口部8内和导电膜2上沉积金属10，如图17A中所示。然后，在如图17B中所示通过电解镀利用金属10填充开口部8的内部后，导电膜2和下导电层3通过减去法(subtractive method)来图案化，以形成上布线图案4和下布线图案5，并且导电部11形成在开口部8中，如图17C中所示。
此外，作为用于形成单层板的导电部的方法，还已知的是例如在通孔的底部使用非电解镀层以改进在基和导电部之间的气密性的一种方法，参考未审查日本专利申请KOKAI公布No.H5-335713；以及应用其它处理来代替非电解镀的一种方法，参考未审查日本专利申请KOKAI公布No.2003-110211。
但是，当在形成非电解镀层9后应用电解镀以利用金属10来填充开口部时，因为非电解镀层9和金属10形成在导电膜2上，镀层在基1的一侧的整个表面上形成得厚。这降低了图案蚀刻性能，并且当布线图案通过蚀刻形成时布线图案的横截面变为梯形，如图17C中所示，从而引起尺度准确度降低和不能形成具有窄宽度的布线图案的问题。
此外，当非电解镀层9形成并利用用作电极的非电解镀度层9来应用电镀时，与开口部内部相比新的镀溶液更多的应用到非电解镀层9的表面。这促进了在表面上电镀层的生长，在金属10填入开口部8之前以电解镀层阻塞了开口部8，并可能在导电部11的内部产生空的空间(所谓的空隙)。
即使在应用另外的预处理而不使用非电解镀的情形中也可能出现相同的问题。
在使用非电解镀作为电镀的预处理或使用类似于非电解镀的其它预处理(此后，这些将称作非电解镀等)的情形中，使用金属催化剂以便于将镀粘着到除了导电部的其它部(绝缘部)。但是，如果金属催化剂余留在布线层的表面上，可能引起如绝缘电阻降低、布线图案中的短路等的麻烦。特别地，最近的电子元件采用更窄的节距，越来越增加了这些麻烦的可能性。
发明内容
为了解决这些问题，本申请人提出一种方法，该方法从导电膜侧形成由在待形成导电部的区域中的下导电层做底部的开口部；通过使用下导电层作为电极从开口部的底部生长金属镀，并当金属镀达到导电膜以结束在开口部中形成导电部时，通过使用导电膜和导电部作为电极在导电膜和导电部上生长金属镀直到金属镀变得足够厚来形成上导电层(见未审查的日本专利申请KOKAI公布No.2005-19918)。
由于根据这种方法可除去非电解镀等的步骤，有可能实现制造步骤的简化。此外，由于导电膜用作所谓的停止物，即使多个开口部具有不一致的体积，当导电部变得电连续到导电膜时，电极面积增加并且电流密度随此显著地降低。因此，镀的沉积速度降低，并可抑制对镀的高度的影响，即使开口部具有不同体积。
如果基板尺寸扩大，形成在基板中的开口部(通孔)数目沿着这种尺寸改变而增加。如果开口部的数目增加，开口部的不一致性变得更大，在通过镀连接下导电层和导电膜的工艺中，这将引起当导电部和导电膜在任意其它开口部中更快地接触时，在导电部和导电膜还没有接触的一些开口部中镀的不充分沉积和镀的不完全填充。这是因为导电部和导电膜更快接触区域，包括它们的相邻区域，致使电流密度的集中并降低了到它们周围的开口部的电流供给。由此，待供给到每个开口部的电流的分布变得不一致，且镀沉积的速率变得不同。这将导致不充分的沉积、具有空的空间的沉积或镀沉积的不一致高度。在这种情形中，可采取不同的措施，如增加应用镀的时间、增加电流供给的量、改变镀溶液的组分等。但是，难以在所有开口部中均匀地填充镀。
在以上描述的这种情形中，可以想到如以上提到的未审查的日本专利申请KOKAI公开No.2005-19918中所授的使用导电膜作为所谓的停止物。然而，此方法可抑制还未接触导电膜的导电部的生长，且在有许多开口部的情形中不会是有效的方法。此外，在开口部的形状是不均匀的或开口部形状不同的情形中，存在风险即下导电层和导电膜可能在一些区域中不彼此连接。因此，有对具有高电可靠性的基板和电子元件、以及对具有高电可靠性且更为有效的基板和电子元件的制造方法的需求。
此外，如果开口部具有凹陷的形状，在开口部焊接电子元件的性能是低的，并且在半导体单元直接通过倒装芯片封装附着到基板的情形中，可能产生接合缺陷。另外，如果开口部具有凹陷的形状，堆叠的基板将具有余留在基板内部和表面中的下基板的凹陷部，导致在处理多层化时的接合缺陷。此外，如果开口部具有凹陷，在电特性退化之外，还引起如降低的热导电性的麻烦，这将妨碍辐射性能并最终导致电特性和产品寿命的退化。因此，需要使基板适于元件的倒装芯片封装和多层化，并需要通过利用镀填充开口部来将基板变平，以使基板具有更高的密度、更小的尺寸、更高的辐射性能以及更高的连接可靠性。
考虑上述问题提出了本发明，本发明的一个目的是提供一种基板和电子元件的制造方法，该方法不涉及非电解镀等的步骤、具有高电可靠性并且是有效的。
本发明的另一个目的是提供一种具有高电可靠性的基板和电子元件。
本发明的又一个目的是提供一种基板和电子元件及它们的制造方法，该基板与电子元件具有高密度和多个开口部，并适于小尺寸化、模块化和致密化。
为了实现上述目的，根据本发明第一个方面的基板制造方法包括：
导电部形成步骤，通过在具有开口的第一导电部件中形成绝缘沟槽来形成彼此电绝缘的多个导电部；以及
金属镀填充步骤，在导电部形成步骤形成多个导电部后，通过使用第二导电部件作为用于电镀的功率馈给电极来执行电镀以从在第一绝缘部件的开口部中的第二导电部件侧生长金属镀，在开口部中填充金属镀，该开口部如此形成以便于从在第一导电部件中的开口到第二导电部件的一侧穿透夹在第一导电部件和第二导电部件之间的第一绝缘部件。
根据此配置，由于在形成多个导电部后，通过电镀从第一绝缘部件中的开口部中的第二导电部件侧生长金属镀以在第一绝缘部件的开口部中填充金属镀，镀电流密度不突然改变，且镀填充可稳定地执行。从而，有可能提供具有高电可靠性的基板和电子元件。另外，有可能在开口部中有效地填充镀。此外，由于不执行非电解镀步骤，可简化制造工艺。因此，有可能防止在非电解镀步骤中使用的金属催化剂等的余留，并改进电子元件的电可靠性。
优选地，在导电部形成步骤，第一导电部件分成：第一导电部，通过围绕在第一导电部件中开口的沟槽形成；以及第二导电部，不包括在第一导电部件中的开口。例如，在导电部形成步骤，第二导电部如此形成以便于围绕第一导电部。
优选地，在导电部形成步骤，第一导电部如此形成以便于小于第二导电部。
在导电部形成步骤，绝缘沟槽可形成在第一导电部件中，使得待形成的多个导电部具有布线图案。
本方法可进一步包括连接步骤，在金属镀填充步骤将金属镀填充在开口部中后，通过使用第一导电部件或第二导电部件作为用于电镀的功率馈给电极而将金属镀填充在形成在第一导电部件中的绝缘沟槽中，电连接多个导电部。
本方法可进一步包括：
绝缘部件形成步骤，在导电部形成步骤形成多个导电部后，在绝缘沟槽中形成第二绝缘部件，使得多个导电部不电连接；以及
绝缘部件去除步骤，在金属镀填充步骤在开口部中填充金属镀后，去除第二绝缘部件，并且
在金属镀填充步骤，在绝缘部件形成步骤在绝缘沟槽中形成第二绝缘部件后，金属镀可填充在开口部中。
在绝缘部件形成步骤，可形成第二绝缘部件以便于彻底地覆盖第二导电部。
在导电部形成步骤，可形成绝缘沟槽使得沟槽宽度是第一导电部件厚度的两倍至二十倍。
在第一绝缘部件中的开口部可如此形成以便于小于在第一导电部件中的开口，并离第一导电部件中的开口具有预定的距离。
本方法还包括清洗步骤，在金属镀填充步骤在开口部中填充金属镀前，清洗开口部和暴露在开口部中的第二导电部件的表面。
根据本发明第二个方面的电子元件的制造方法包括：
导电部形成步骤，通过在第一导电部件中形成绝缘沟槽而形成彼此电绝缘的多个导电部，该第一导电部件包括在基板中，该基板包括具有开口的第一导电部件、第二导电部件和夹在第一和第二导电部件之间的第一绝缘部件；
金属镀填充步骤，在导电部形成步骤形成多个导电部后，通过使用第二导电部件作为用于电镀的功率馈给电极来执行电镀以从在第一绝缘部件的开口部中的第二导电部件侧生长金属镀，在开口部中填充金属镀，该开口部如此形成以便于从第一导电部件中的开口到第二导电部件的一侧穿透第一绝缘部件；以及
堆叠步骤，堆叠基板，所述基板在第一绝缘部件中的开口部已利用金属镀填充。
根据本发明第三个方面的基板包括：
第一导电部件，包括通过绝缘沟槽彼此电绝缘的多个导电部，并具有开口；
第二导电部件；以及
第一绝缘部件，夹在第一导电部件和第二导电部件之间，具有：开口部，形成在第一绝缘部件中以便于从第一导电部件中的开口到第二导电部件的一侧穿透第一绝缘部件；以及金属镀，通过使用第二导电部件作为用于电镀的功率馈给电极而执行的电镀，从开口部中的第二导电部件侧填充在开口部中。
根据本发明，即使在具有许多开口部(这些开口部的尺寸和形状可以不同)的基板中也可利用导电材料牢固地填充开口部，允许基板具有高的连接可靠性。因此，此开口部可用作在信号传输系统中连接线、在地系统中连接线、在地和电磁屏蔽之间连接线以及在功率供给系统中连接线的开口部，还可为如辐射片的发展的应用使用。
第一导电部件可包括由围绕第一导电部件中开口的沟槽形成的第一导电部和不包括第一导电部件开口的第二导电部。例如，第二导电部可如此形成以便于围绕第一导电部。
优选地，第一导电部如此形成以便于小于第二导电部。
优选地，第一导电部件如此形成，使得形成的多个导电部具有布线图案。
根据本发明第四个方面的电子元件包括堆叠在一起的基板，每个基板包括具有开口的第一导电部件、第二导电部件以及夹在第一和第二导电部件之间的第一绝缘部件，
其中开口部如此形成以便于从第一导电部件中的开口到第二导电部件的一侧穿透第一绝缘部件，
第一导电部件包括通过绝缘沟槽彼此电绝缘的多个导电部，以及
通过使用第二导电部件作为用于电镀的功率馈给电极，将金属镀从第一绝缘部件的开口部中的第二导电部件侧填充在第一绝缘部件中的开口部中。
根据本发明的一个方面，提供了一种基板制造方法，所述方法包括：导电部形成步骤，通过在具有开口的第一导电部件中形成绝缘沟槽来形成彼此电绝缘的多个导电部；以及金属镀填充步骤，在所述导电部形成步骤形成所述多个导电部后，通过使用第二导电部件作为用于电镀的功率馈给电极来执行电镀以从第一绝缘部件的开口部中的所述第二导电部件侧生长金属镀，在所述开口部中填充金属镀，所述开口部如此形成以便于从所述第一导电部件中的所述开口到所述第二导电部件的一侧穿透夹在所述第一导电部件和所述第二导电部件之间的所述第一绝缘部件，其中在所述导电部形成步骤，所述第一导电部件至少被分成两部分，所述两部分中的一部分为第一导电部，通过所述沟槽围绕所述第一导电部件中的所述开口而形成，所述两部分中的另一部分为第二导电部，所述第二导电部不包括所述第一导电部件中的所述开口。
根据本发明的另一方面，提供了一种基板制造方法，所述方法包括：导电部形成步骤，通过在具有开口的第一导电部件中形成绝缘沟槽来形成彼此电绝缘的多个导电部；以及金属镀填充步骤，在所述导电部形成步骤形成所述多个导电部后，通过使用第二导电部件作为用于电镀的功率馈给电极来执行电镀以从第一绝缘部件的开口部中的所述第二导电部件侧生长金属镀，在所述开口部中填充金属镀，所述开口部如此形成以便于从所述第一导电部件中的所述开口到所述第二导电部件的一侧穿透夹在所述第一导电部件和所述第二导电部件之间的所述第一绝缘部件，连接步骤，在所述金属镀填充步骤使金属镀填充在所述第一绝缘部件中的所述开口部中后，通过使用所述第一导电部件或所述第二导电部件作为用于电镀的功率馈给电极在形成在所述第一导电部件中的所述绝缘沟槽中填充金属镀，来电连接所述多个导电部。
根据本发明的另一方面，提供了一种电子元件的制造方法，所述方法包括：导电部形成步骤，在基板的第一导电部件上形成多个导电部，所述多个导电部通过形成绝缘沟槽来彼此电绝缘并包括至少两个被划分成的导电部，所述至少两个导电部中的一个导电部为通过绝缘沟槽围绕所述第一导电部件中的所述开口而形成的第一导电部，所述至少两个导电部中的另一个导电部为不包括所述第一导电部件中的所述开口的第二导电部，其中所述基板包括：具有开口的所述第一导电部件、第二导电部件以及夹在所述第一和第二导电部件之间的第一绝缘部件；金属镀填充步骤，在所述导电部形成步骤形成所述多个导电部后，通过使用所述第二导电部件作为用于电镀的功率馈给电极来执行电镀以从所述第一绝缘部件的开口部中的所述第二导电部件侧生长金属镀，在所述开口部中填充金属镀，所述开口部如此形成以便于从所述第一导电部件中的所述开口到所述第二导电部件的一侧穿透所述第一绝缘部件；以及堆叠步骤，堆叠所述基板，在所述第一绝缘部件中的所述基板的开口部已填充有金属镀。
根据本发明的另一方面，提供了一种基板，所述基板包括：第一导电部件，包括通过绝缘沟槽彼此电绝缘的多个导电部，并具有开口；第二导电部件；以及第一绝缘部件，夹在所述第一导电部件和所述第二导电部件之间，具有：开口部，所述开口部在所述第一绝缘部件中如此形成以便于从所述第一导电部件中的所述开口到所述第二导电部件的一侧穿透所述第一绝缘部件；，以及金属镀，在形成所述多个导电部之后，通过使用所述第二导电部件作为用于电镀的功率馈给电极而执行的电镀，从所述开口部中的所述第二导电部件侧填充在所述开口部中，其中所述第一导电部件包括：第一导电部，通过所述沟槽围绕所述第一导电部件中的所述开口而形成；以及，第二导电部，不包括所述第一导电部件的所述开口。
根据本发明的另一方面，提供了一种电子元件，所述电子元件包括堆叠在一起的基板，每个基板包括具有开口的第一导电部件、第二导电部件以及夹在所述第一和第二导电部件之间的第一绝缘部件，其中：开口部如此形成以便于从所述第一导电部件中的所述开口到所述第二导电部件的一侧穿透所述第一绝缘部件；所述第一导电部件包括多个导电部，所述多个导电部通过形成绝缘沟槽来彼此电绝缘，并包括至少两个导电部，所述至少两个导电部中的一个导电部为通过绝缘沟槽围绕所述第一导电部件中的所述开口而形成的第一导电部，所述至少两个导电部中的另一个导电部为不包括所述第一导电部件中的所述开口的第二导电部；以及通过使用所述第二导电部件作为用于电镀的功率馈给电极的电镀，将金属镀从所述第一绝缘部件的所述开口部中的所述第二导电部件侧填充在所述第一绝缘部件中的开口部中。
附图说明
通过对下列详细描述和附图的阅读，本发明的这些目的和其它目的以及优点将变得更明显，其中：
图1是示出根据本发明第一实施例的单层板结构的图；
图2是图1的单层板的平面视图；
图3A至图3C是示出通过堆叠图1的单层板而形成的电子元件的结构的图；
图4A和图4B是示出包括图1的单层板的其它电子元件结构的图；
图5A至图5E是用于解释图1的单层板的制造工艺的图；
图6A至图6D是用于解释根据另一个实施例的单层板的制造工艺的图；
图7是示出根据另一个实施例的单层板的结构的图；
图8A至图8H是示出沟槽的其它实例的图；
图9A至图9D是用于解释根据另一个实施例的单层板的制造工艺的图；
图10是示出单层板的另一个实例的图；
图11A至图11G是用于解释图10的单层板的制造工艺的图；
图12A至图12G是用于解释图10的单层板的制造工艺的图；
图13A至图13D是用于解释图10的单层板的另一制造工艺的图；
图14A至图14D是用于解释图10的单层板的另一制造工艺的图；
图15A和图15B是示出开口部的其它实例的图；
图16A至图16D是用于解释常规单层板的制造工艺的图；以及
图17A至图17C是用于解释常规单层板的制造工艺的图。
具体实施方式
下面将参考附图解释根据本发明的基板和电子元件及它们的制造方法。图1是示出根据一个实施例由单层板组成的基板的结构的横截面视图。
如图1中所示，单层板(基板)20包括基(第一绝缘部件)22、上导体(第一导电部件)24、下导体(第二导电部件)26、导电部30和导电部36。
基22由具有预定厚度的绝缘部件组成。不同种类的绝缘树脂基板、陶瓷基板等可用作基22。
其底部由下导体26组成的开口部28形成在基22中以便于穿透基22。开口28形成为具有从基22的下表面侧(下导体26侧)到基22的上表面侧(上导体24侧)增加的直径。利用此增加的直径，镀材料易于进入开口部28，并且空隙更难以产生在待形成的导电部30内部。此外，上导体24和导电部30更容易达到气密接触，从而改善了接合强度。因此，有可能防止导电部30被外力从开口部28分开的问题。这种开口部28在许多这种开口部形成在基22中的情形中将具有更大的效果，因为本发明的方法是即使当在基22中形成的多个开口28显著不均匀时，也能在每个开口部28中牢固地形成导电部30的一种方法。
上导体24由导体组成，并形成在基22上。图2示出单层板20的平面视图。为了使上导体24的形状更容易理解，导电部30和导电部36从图2中省略。如图2中所示，上导体24具有形成来穿透通过上导体24的开口24a和为了绝缘目的的沟槽24b。
开口24a形成在对应于基22的开口部28的位置。根据本发明，开口部28a形成为小于在上导体24中的开口24a，并具有离在上导体24中的开口24a的预定距离。例如，在上导体24中的开口24a是具有260μm的直径的圆的形状的情形中，开口部28形成为使其最上平面以具有160μm的直径的圆的形状形成，以从由于在上导体24中的开口24a而暴露的基22的上表面穿透基22的方式形成以暴露下导体26，并具有离上导体24中的开口24a的预定距离。
沟槽24b以穿透上导体24的沟渠的形状形成，并将上导体24形成(分开)为电绝缘的多个导电部。需要形成沟槽24b以便于将上导体24分成多个导电部，并形成沟槽24b例如使得第一导电部围绕开口24a(开口24a包括在第一导电部中)。根据本实施例，沟槽24b形成为像环的形状，以围绕开口24a的周围，如图2中所示。因此，上导体24分成第一导电部24c和第二导电部24d，该第一导电部24c具有形成在中心的开口24a，形成该第二导电部24d以围绕第一导电部24c。
这里，优选地(通过分开)形成沟槽24b使得形成在开口24a附近的导电部将尽可能的小。在图2中所示的本实施例的情形中，优选地例如(通过分开)将第一导电部24c形成为尽可能地小于第二导电部24d。这是为了在后面描述的形成导电部30的工艺中即使当沉积的镀接触第一导电部24c时，也不允许电流密度突然改变。槽24b可多个地形成，并可形成为例如格构的形状。
此外，在沟槽24b利用镀填充的情形中(在第一导电部24c和第二导电部24d电连接的情形中)，优选地槽24b具有2t到20t的宽度，更为优选地具有4t到20t的宽度，其中t是上导体24的厚度。这是因为如果沟槽24b的宽度小于2t，存在这种危险，即可能不是所有的开口部28都填充有镀，使得填充有镀的在开口部28附近的沟槽24b将比还未填充有镀的开口部28更快地利用镀被填充(以镀沉积结束)。上述宽度范围进一步是因为，如果沟槽24b的宽度超过20t，存在沟槽24b可能没有填充有镀的危险。例如，在上导体24的厚度是12μm的情形中，优选地沟槽24b的宽度是约24μm到240μm，并更为优选地是约48μm到240μm。
注意到，在沟槽24b覆盖有例如第二绝缘部件以便于不被以镀填充的情形中(在第一导电部24c和第二导电部24d不电连接的情形中)，如在后面描述的基板的制造方法中如图5C中所示，对沟槽24b没有宽度的具体优选范围，因为沟槽24b不会填充有镀，并且宽度可因此例如大于20t。
下导体26由导体组成。下导体26形成在基22的整个下表面上。
导电部30由金属镀组成，并形成在开口部28内部。导电部36由金属镀组成，并形成在导电部30和上导体24上。导电部30和导电部36只通过电镀形成，而无需执行如非电解镀等需要保持溶液的高成本和用于溶液的高材料成本的预处理。因此，如下面将描述的，当导电部30和导电部36形成时，非电解镀等的预处理工艺变得不需要。结果，可实现制造工艺的缩短和低价制造。此外，由于不需要如非电解镀等的预处理工艺，有可能例如防止用来在非电解镀中改善反应速度的金属催化剂余留在布线图案侧，由此改善电子元件的可靠性。此外，由于上导体24和导电部30可以是用于电镀的功率馈给电极，布线图案所需的膜厚度(上导体24和导电部36的厚度)可通过电镀的时间管理等来确保。
在如上所述组成的单层板20具有在由电镀抛光形成的导电部30和导电部36的表面上的凸起和凹陷、并具有被图案化以形成电极图案的下导体26后，通过堆叠包括单层板20的基板等形成多层化的板(电子元件)。如上所述，通过利用镀填充开口部28并平坦化单层板20，有可能通过倒装芯片封装将元件附着到基板，使基板适于多层化、致密化和小尺寸化，并使基板具有高辐射特性和高连接可靠性。图3和图4示出电子元件的实例。
在图3A中，在其上没有形成下导体26的两个单层板20设置在上导体24和下导体26形成在其上的最下的单层板20上。通过例如热压接合来堆叠这些板，形成如图3B中所示的电子元件。在图3C中，在其上没有形成下导体26的单层板设置在上导体24和下导体26形成在其上的单层板20以上，并且在其上没有形成上导体24的单层板设置在单层板20下。通过例如热压接合来堆叠这些板，形成如图3B中所示的电子元件。
在图4A中，通过在其上形成上导体24和下导体26的两个单层板20之间设置半固化片(prepreg)(粘附片)38并粘着(堆叠)单层板20，形成电子元件。通孔可用作基板间的布线。在图4B中，通过将RCC39粘着到在其上形成上导体24和下导体26的单层板20的上侧和下侧，形成电子元件。即，单层板20用作中心层(核心材料)，而布线层堆叠在中心层(核心材料)的两个表面上。
接着将解释基板和电子元件的制造方法。图5是用于解释制造单层板的步骤的图。
首先，制备基22，基22具有预定厚度并由绝缘材料制成，上导体24形成在基22的整个上表面上，下导体26形成在基22的整个下表面上。接着，例如，在抗蚀剂(干膜)设置在上导体24上的预定区域时执行蚀刻工艺(光蚀刻)，由此在上导体24中形成预定数目的圆形开口24a和环状沟槽24b。由此，上导体24被分成在其中形成开口24a的第一导电部24c和设置以便围绕第一导电部24c的第二导电部24d。
因为知道开口部28可通过后面描述的以小功率输出并具有小数目射程的碳酸气体激光等来形成，并因为对开口部28的形状和位置准确性的考虑，开口24a等通过上述的蚀刻工艺形成。在此蚀刻工艺中，蚀刻上导体24使得形成等于或大于将形成开口部28的区域的形状。
然后，如日本专利申请No.2005-63464中所述，通过将喷射(blasting)、激光处理、或等离子体处理应用到在上导体24(第一导电部24c)的开口24a中暴露的基22的预定区域来去除绝缘材料，直到下导体26暴露，来形成预定数目的开口部28。在使用激光处理的情形中，通常的情形是碳酸气体激光用来处理由绝缘材料组成的绝缘部件(基22)，而YAG激光(钇铝石榴石激光)用来处理导体。然而，存在碳酸气体激光用来处理导体和绝缘部件的一些情形。因此，在使用这些激光的情形中，对于形成开口24a和沟槽24b而言，在上导体24上的蚀刻工艺不再需要。此外，在使用不同的激光的情形中，从改进处理效率的观点，导体和绝缘部件可加载到相同的定位机构上以待被连续地处理。
这里，优选地将开口部28形成为使其直径从基22的下表面侧到上表面侧增加。通过此增加的直径，在后面描述的镀填充到开口部28中对镀而言进到开口部28中变得更容易，并且减少了在待形成的导电部30内部产生空隙的机会。此外，对上导体24和导电部30而言达到气密接触变得更容易，从而改进了接合强度。
此外，开口部28形成为小于开口24a并具有离开口24a的预定距离。例如，开口部28形成为具有160μm直径的圆的形状，使得其具有离开口24a50μm的距离。这种开口部28a形成的状态如图5A中所示。
在形成预定数目的开口部28后，例如，执行如等离子体处理的使用化学或电化学污物(smear)去除工艺的除污工艺，以清洗开口部28的内部和下导体26的内部开口表面(在开口部28中暴露的暴露表面)，如日本专利申请No.2005-63464中所描述的。在开口部28通过激光等形成的情形中，通过激光碳化或金属化的有机物和附着物出现在开口部28的内壁等上。如果这些出现，开口部28的内壁的绝缘性能降低，并且因此在后面描述的利用导电材料对开口部28的电镀填充中，从开口部28的内壁生长的镀将变得显著。这将引起在开口部28的中心处的不充分沉积并阻碍镀填充的性能。由此，根据本实施例，在形成预定数目的开口部28后，清洗开口部28的内部等。
接着，由例如光敏树脂等绝缘材料制成的作为第二绝缘部件的掩模32设置在上导体24等上，使得待填充在开口部28中的金属镀可不接触上导体24的第二导电部24d。根据本实施例，将掩模32设置为整个覆盖沟槽24b和第二导电部24d。
孔32a形成在掩模32中以便暴露开口部28和作为用于后面描述的电解镀的功率馈给电极的第一导电部24c的一部分。此外，由例如光敏树脂等绝缘材料制成的掩模34也形成在下导体26的下表面上。结果，实现了图5B中所示状态。
优选地在后面描述的电镀执行前，开口部28、上导体24的暴露表面和下导体26的内部开口表面(在开口部28中暴露的下导体26的暴露表面)利用等离子体或喷射等处理。
接着，通过使用下导体26作为电镀电极(功率馈给电极)执行电解镀。将通过镀而沉积的金属将从开口部28中的最下面位置、即下导体26的暴露表面生长。然后，随着从下导体26开始的金属镀的生长持续，开口部28的内部填充有金属镀，且导电部30形成在开口部28中，如图5C中所示。
这里，由于上导体24通过沟槽24b分成第一导电部24c和第二导电部24d，即使沉积的镀达到基板的最上层以和第一导电部24c进行接触，也不会发生镀电流密度的突然改变。因此，即使形成在基板中的开口部28的数目大，并且开口部28显著变化，仍可稳定地执行镀的填充。从而，有可能提供具有高电可靠性的基板和电子元件。此外，有可能利用镀有效地填充开口部28。
此外，由于第二导电部24d完全地覆盖有掩模32，即使当沉积的镀达到基板的最上层时，沉积的镀和第二导电部24d也不会彼此接触。因此，将不会有镀电流密度突然改变的机会。因此，即使形成在基板中的开口部28的数目大，并且开口部28显著变化，仍可稳定地执行镀的填充。从而，有可能提供具有高电可靠性的基板和电子元件。此外，有可能利用镀有效地填充开口部28。
此外，由于掩模34形成在下导体26的下表面上，如日本专利申请No.2005-63464中所述，因此保持了在基板上侧和下侧之间的应力平衡，并可防止基板破裂和变形。另外，由于下导体26可限制在功率馈给部和所镀的表面处被暴露，可减少下导体26受到的损坏。此外，镀沉积可在开口部28中稳定地执行。这是因为，如果镀溶液粘着到背表面(下导体26)，在开口部28中的电流密度将减少，并且在开口部28中可能不能稳定地执行镀沉积。
当所有的开口部28填充有镀并且导电部30形成在开口部28中时，将掩模32从上导体24分离。此外，将掩模34从下导体26分离。结果，实现了图5D中所示状态。
接着，通过使用上导体24的第一导电部24c作为电镀电极(功率馈给电极)来执行电镀。如图5E中所示，待通过镀沉积的金属(导电部36)将导电地连结(join)开口部28的上表面处已填充的导体(导电部30)和上导体24(第一导电部24c)，并通过填充沟槽24b导电地连结第一导电部24c和第二导电部24d。结果，实现了层间连接。注意到，电镀可通过使用下导体26作为功率馈给电极来执行。同样在此情形中，类似上导体24用作电镀电极的情形，导电部30和上导体24可导电地连结。导电部30的高度可根据镀条件和溶液组成来控制。
如上所述，由于镀(导电部30)和开口部28以上的镀(导电部36)可独立地沉积，有可能使镀填充的部免于产生空隙，稳定沉积高度，并以良好的填充获得在导体层之间的导电连结。
此外，由于不执行非电解镀步骤，有可能实现制造步骤的简化。此外，有可能防止用来改善非电解镀过程的反应速度的金属催化剂余留在布线图案侧，以改善电子元件的电可靠性。而且，在上导体24中形成所需图案时，不降低图案蚀刻性能。这给了上导体24更好的尺度准确性，并可使布线的尺度准确性比常规的更好。因此，可容易地实现电子元件的电路常数的容限的窄化。此外，可形成具有窄布线宽度的图案。结果，有可能处理用于实现更高频率的布线图案。
接着，如日本专利申请No.2005-63464中所描述的，抛光从单层板20向上突起的镀(导电部30、导电部36)的凸起和凹陷，由此可制造图1中所示基板。此外，通过将预定的图案化应用于下导体26等来形成电极图案，并如图3A中所示，通过将在其上没有形成下导体26的两个单层板20设置在具有形成的电极图案的单层板20以上并在热塑树脂用作绝缘层的条件下热压接合这些板，有可能制造如图3B中所示的这种电子元件。
如上所解释的，根据本实施例，在上导体24分成第一导电部24c和第二导电部24d后，通过使用下导体26作为功率馈给电极来执行电镀，以利用镀填充开口部28。因此，即使当已沉积的镀接触第一导电部24c时，镀电流密度也不会突然改变。因此，即使当形成在基板中的开口部28的数目大并且开口部28的不一致显著时，仍有可能稳定地执行镀填充。从而，有可能提供具有高电可靠性的基板和电子元件。此外，有可能有效地利用镀填充开口部28。
此外，根据本实施例，因为用于非电解镀的步骤可以省略，可实现制造步骤的简化。此外，当所需图案形成在上导体24中时，不降低图案蚀刻性能。因此可改进上导体24的尺度准确性。
此外，根据本实施例，由于第二导电部24d完全地覆盖有掩模32，即使当沉积的镀达到基板的最上层时，沉积的镀和第二导电部24d不彼此接触。因此，镀电流密度不突然变化，镀填充可进一步稳定地执行。
而且，根据本实施例，对于导电部30和导电部36，镀沉积(形成)可独立地执行。因此，有可能使镀填充的部免于产生空隙，稳定沉积高度，并以良好的填充实现在导体层之间的导电连结。从而，有可能改进电子元件的电可靠性。
本发明不限于上述实施例，但可以不同方式修改或应用。下面将解释可应用于本发明的其它实施例。
在以上描述的实施例中，本发明通过采用这种情形作为实例来解释，在该情形中通过放置掩模32来将镀填充在开口部28中，以便完全地覆盖沟槽24b和第二导电部24d并且通过使用下导体26作为功率馈给电极来执行电镀。然而，在分开上导体24后只需要通过使用下导体26作为功率馈给电极来执行电镀以利用镀来填充开口部28。由此，掩模32可以不放置。同样在此情形中，镀电流密度不突然改变，并且镀填充可稳定地执行。
此外，只需要形成掩模32使得填充在开口部28中的导体不接触第二导电部24d。由此，如图6A中所示，例如，环形的掩模41可放置在第一导电部24c上，而掩模42可放置在第二导电部24d上。在这种情形中，如图6B中所示，通过执行使用下导体26作为电镀电极(功率馈给电极)的电镀，来利用金属镀填充开口部28，并且如图6C和图6D中所示，通过执行使用第一导电部24c作为电镀电极(功率馈给电极)的电镀，导电地连结镀的导体(导电部30)和上导体24(第一导电部24c和第二导电部24d)。
在以上描述的实施例中，本发明通过采用这种情形作为实例来解释，在该情形中开口部28形成为具有小于开口24a直径的直径，并在开口部28和开口24a之间保持预定的距离。然而，开口部28的直径和开口24a的直径可以相同，如图7中所示。同样在此情形中，通过放置掩模32以便不允许金属镀接触分开的第二导电部24d，有可能以稳定的速度持续地填充开口部28。
在以上描述的实施例中，本发明通过采用这种情形作为实例来解释，在该情形中形成一个沟槽24b以便于围绕一个开口24a(开口部28)。只需要形成沟槽24b以便于将上导体24分成多个导电部。这是因为如果上导体分成多个导电部，镀电流密度不容易改变。
例如，可形成预定数目的沟槽24b以便于围绕多个开口24a，如图8A至图8H中所示，或可形成多个沟槽24b使得基板可分成电子元件单元。
图9A示出在形成一个沟槽24b以便于围绕两个开口24a(开口部28)的情形中的单层板20的结构。在这种情形中，例如，通过在第一导电部24c上放置环形的掩模41、在第二导电部24d上放置掩模42以及在导电部24e上放置掩模43，如图9B中所示；并通过使用下导体26作为电镀电极(功率馈给电极)来执行电镀，利用金属镀填充开口部28，如图9C中所示；并通过执行使用第一导电部24c作为电镀电极(功率馈给电极)的电镀，导电地连结镀的导体(导电部30)和上导体24(第一导电部24c至导电部24e)，如图9D中所示。
此外，如图10中所示，沟槽24b可形成在上导体24中，使得待形成在基22上的多个导电部24f可具有所需的布线图案。在此情形中，在基板的制造工艺中无需进一步形成作为布线图案的图案，使得有可能进一步简化基板的制造工艺。图10中所示的基板(单层板)的制造工艺将参考图11和图12来解释。图11和图12是示出在图10的X-X横截面处的基板的制造步骤的图。
第一，在其上堆叠了上导体24和下导体26的基22上，干膜5 1放置在上导体24上，而干膜52放置在下导体26上，如图11A中所示。接着，干膜51被曝光和显影以成为对应于图11B中所示布线图案的形状，并通过使用干膜51作为掩模执行蚀刻，由此如图11C中所示开口24a和沟槽24b形成在预定位置。这里，如图10中所示由于没有开口部28形成在导电部243下，导电部243随着沟槽24b形成而形成。然后，暴露在开口24a中的基22的预定区域经受激光处理或等离子体处理以去除绝缘材料，直到暴露下导体26，由此如图11D中所示地形成开口部28。接着，如图11E中所示去除干膜51和52，并且通过除污处理、由化学或等离子体处理等的处理去除在开口部28上的附着物。然后，如图11F中所示，干膜53放置在上导体24上，而干膜54放置在下导体26上。干膜53被曝光和显影，以利用干膜53覆盖导电部243，如图11G中所示。这里，导电部243的周围可覆盖有干膜53。
接着，通过使用下导体26作为电镀电极执行电镀，以在开口部28中形成导电部30(30a至30e)，如图12A中所示。此外，在如图12B中所示执行电镀直到导电部30(30a至30e)和其周围的上导体24彼此接触后，去除干膜53和54。由此，导电部241至243形成在基22上，如图12C中所示。然后，干膜55放置在上导体24上，而干膜56放置在下导体26上，如图12D中所示，并且干膜56根据下导体26的形状被曝光和显影，如图12E中所示。然后，在如图12F中所示通过使用干膜56作为掩模执行蚀刻后，去除干膜55和56。由此基板可被制造，如图12G中所示。
可替换地，处于图11F中所示状态中的干膜53可被曝光和显影以在导电部243和沟槽24b上以及开口部28的周围形成干膜53，如图13A中所示。在此情形中，根据与图12A至图12C中所示那些过程类似的过程，导电部241至243可形成在基22上，如图13B至图13D中所示。此外，基板可根据与图12D至图12G中所示那些过程类似的过程来制造。应注意的是，可抛光处在图13C中所示状态中的导电部241和242的上表面，以便可平坦化导电部241和242的上表面。
处在图11F中所示状态中的干膜53可被曝光和显影，以如图14A中所示在导电部243上和在导电部241与导电部242之间形成干膜53。同样在此情形中，根据与图12A至图12C中所示那些过程类似的过程，导电部241至243可形成在基22上，如图14B至图14D中所示。此外，可根据与图12D至图12G中所示那些过程类似的过程来制造基板。
在以上描述的实施例中，本发明通过采用这种情形作为实例来解释，在该情形中开口部28形成为具有从下导体26侧向着上导体24增加的直径。然而，例如，开口部28可形成以便于使其直径从上导体24侧向着下导体26增加，如图15A中所示。此外，开口部28可不使其直径变化，如图15B中所示。
在以上描述的实施例中，本发明通过采用这种情形作为实例来解释，在该情形中上导体24形成在基22以上同时下导体26设置在基22下。这种设置可以颠倒。
本发明可应用于不同类型的基板和电子元件。例如，本发明可应用于低温共烧陶瓷(LTCC)。作为此情形的一个应用实例，低温共烧陶瓷基板的通孔可通过使用根据本发明的基板制造方法来形成。此外，作为使用低温共烧陶瓷基板的更优选的电子元件(多层化的基板)的应用实例，例如，通过使用传统低温共烧陶瓷基板作为核心层，并粘着本发明的基板作为表面层，可形成多层化基板。
在不离开本发明的宽广精神和范围的情况下，对本发明可进行不同的实施例和改变。以上描述的实施例旨在说明本发明，而不是限制本发明的范围。本发明的范围由所附权利要求而不是由实施例示出。在本发明权利要求的等同意义内和在权利要求内进行的不同修改被认为在本发明的范围内。

Claims (3)

1.一种基板制造方法，包括：
导电部形成步骤，通过在具有开口的第一导电部件(24)中形成绝缘沟槽(24b)来形成彼此电绝缘的多个导电部；以及
金属镀填充步骤，在所述导电部形成步骤形成所述多个导电部后，通过使用第二导电部件(26)作为用于电镀的功率馈给电极来执行电镀以从第一绝缘部件(22)的开口部(28)中的所述第二导电部件侧生长金属镀，在所述开口部(28)中填充金属镀，所述开口部(28)如此形成以便于从所述第一导电部件中的所述开口到所述第二导电部件的一侧穿透夹在所述第一导电部件(24)和所述第二导电部件(26)之间的所述第一绝缘部件(22)，
连接步骤，在所述金属镀填充步骤使金属镀填充在所述第一绝缘部件中的所述开口部中后，通过使用所述第一导电部件或所述第二导电部件作为用于电镀的功率馈给电极在形成在所述第一导电部件中的所述绝缘沟槽中填充金属镀，来电连接所述多个导电部。
2.一种电子元件的制造方法，包括：
导电部形成步骤，在基板(20)的第一导电部件(24)上形成多个导电部，所述多个导电部通过形成绝缘沟槽(24b)来彼此电绝缘并包括至少两个被划分成的导电部，所述至少两个导电部中的一个导电部为通过绝缘沟槽(24b)围绕所述第一导电部件中的开口而形成的第一导电部，所述至少两个导电部中的另一个导电部为不包括所述第一导电部件中的所述开口的第二导电部，其中所述基板包括：具有所述开口的所述第一导电部件(24)、第二导电部件(26)以及夹在所述第一和第二导电部件(24，26)之间的第一绝缘部件(22)；
金属镀填充步骤，在所述导电部形成步骤形成所述多个导电部后，通过使用所述第二导电部件(26)作为用于电镀的功率馈给电极来执行电镀以从所述第一绝缘部件的开口部(28)中的所述第二导电部件侧生长金属镀，在所述开口部(28)中填充金属镀，所述开口部(28)如此形成以便于从所述第一导电部件中的所述开口到所述第二导电部件的一侧穿透所述第一绝缘部件(22)；
连接步骤，在所述金属镀填充步骤使金属镀填充在所述第一绝缘部件中的所述开口部中后，通过使用所述第一导电部件或所述第二导电部件作为用于电镀的功率馈给电极在形成在所述第一导电部件中的所述绝缘沟槽中填充金属镀，来电连接所述多个导电部；以及
堆叠步骤，堆叠所述基板(20)，在所述第一绝缘部件(22)中的所述基板(20)的开口部(28)已填充有金属镀。
3.一种电子元件，包括堆叠在一起的基板(20)，每个基板(20)包括具有开口的第一导电部件(24)、第二导电部件(26)以及夹在所述第一和第二导电部件(24，26)之间的第一绝缘部件(22)，
其中：
开口部(28)如此形成以便于从所述第一导电部件(24)中的所述开口到所述第二导电部件的一侧穿透所述第一绝缘部件(22)；
所述第一导电部件(24)包括多个导电部，所述多个导电部通过形成绝缘沟槽(24b)来彼此电绝缘，并包括至少两个导电部，所述至少两个导电部中的一个导电部为通过绝缘沟槽(24b)围绕所述第一导电部件中的所述开口而形成的第一导电部，所述至少两个导电部中的另一个导电部为不包括所述第一导电部件中的所述开口的第二导电部；
通过使用所述第二导电部件(26)作为用于电镀的功率馈给电极的电镀，将金属镀从所述第一绝缘部件的所述开口部中的所述第二导电部件侧填充在所述第一绝缘部件(22)中的开口部(28)中；以及
在使金属镀填充在所述第一绝缘部件中的所述开口部中后，通过使用所述第一导电部件或所述第二导电部件作为用于电镀的功率馈给电极在形成在所述第一导电部件中的所述绝缘沟槽中填充金属镀，来电连接所述多个导电部。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006060205B3 (de) * 2006-12-18 2008-04-17 Forschungszentrum Jülich GmbH Verfahren zur Herstellung von Durchkontaktierungen und Leiterbahnen
JPWO2010024233A1 (ja) * 2008-08-27 2012-01-26 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
JP2013225687A (ja) * 2013-06-18 2013-10-31 Fujikura Ltd 貫通配線基板及びその製造方法
CN106291651B (zh) * 2015-05-18 2018-12-25 中国辐射防护研究院 一种气溶胶中210Po的分析方法
JP6631120B2 (ja) * 2015-09-18 2020-01-15 富士通株式会社 回路基板、電子機器、回路基板の製造方法
JP6697870B2 (ja) * 2015-12-08 2020-05-27 新光電気工業株式会社 配線基板及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507311A (zh) * 2002-12-12 2004-06-23 ���ǵ�����ʽ���� 具有叠置通孔的组合印刷电路板及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335713A (ja) 1992-05-28 1993-12-17 Fuji Kiko Denshi Kk 片側閉塞微小スルホール付きプリント基板用積層板、およびそのプリント基板用積層板への導通メッキ方法
JP3236352B2 (ja) 1992-06-11 2001-12-10 日東電工株式会社 回路基板の製造方法
JPH08181450A (ja) 1994-12-22 1996-07-12 Hitachi Ltd 電子回路基板とその製造方法
JP3889485B2 (ja) 1997-08-01 2007-03-07 沖電線株式会社 配線基板の製造方法
JP2002043741A (ja) 2000-07-31 2002-02-08 Toppan Printing Co Ltd プリント配線板の製造方法
JP2003110211A (ja) 2001-09-28 2003-04-11 Nitto Denko Corp 回路基板およびその製造方法
JP3937993B2 (ja) 2002-10-02 2007-06-27 日立電線株式会社 配線板の製造方法
JP3626486B2 (ja) 2003-06-30 2005-03-09 Ｔｄｋ株式会社 電子部品の製造方法および電子部品
JP4056492B2 (ja) 2004-04-23 2008-03-05 日本メクトロン株式会社 回路基板の製造法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507311A (zh) * 2002-12-12 2004-06-23 ���ǵ�����ʽ���� 具有叠置通孔的组合印刷电路板及其制造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
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