JP4354545B2 - セラミック体のための導電性フィードスルー及びその製造方法 - Google Patents
セラミック体のための導電性フィードスルー及びその製造方法 Download PDFInfo
- Publication number
- JP4354545B2 JP4354545B2 JP12656498A JP12656498A JP4354545B2 JP 4354545 B2 JP4354545 B2 JP 4354545B2 JP 12656498 A JP12656498 A JP 12656498A JP 12656498 A JP12656498 A JP 12656498A JP 4354545 B2 JP4354545 B2 JP 4354545B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- ceramic body
- coaxial electrodes
- ceramic
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000919 ceramic Substances 0.000 title claims description 94
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 33
- 239000004020 conductor Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 13
- 229910010293 ceramic material Inorganic materials 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 2
- 238000005245 sintering Methods 0.000 claims description 2
- 238000005219 brazing Methods 0.000 claims 1
- 239000012298 atmosphere Substances 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910001080 W alloy Inorganic materials 0.000 description 2
- 239000011324 bead Substances 0.000 description 2
- 238000005422 blasting Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000013517 stratification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
- H01L21/6833—Details of electrostatic chucks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
- H01L2223/6622—Coaxial feed-throughs in active or passive substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Multi-Conductor Connections (AREA)
Description
【０００１】
【発明の背景】
１．発明の分野
本発明は、半導体ウェーハ処理装置に関し、特に、大気圧を含む容積部からセラミック体を貫通して真空チャンバ内に延在する導電性フィードスルーに関する。
【０００２】
２．背景技術の説明
半導体ウェーハ処理システムは一般に、内部にウェーハ支持ペデスタル、即ちサセプタを取り付ける真空チャンバを含む。ペデスタルは、処理中チャンバ内にウェーハを支持するために用いられる。ペデスタルは、ペデスタル面上の定位置にウェーハを保持するためにウェーハをクランプ（チャッキング）し、ウェーハを加熱及び／又は冷却する様々な構成部品を含む。そのようなクランプは、機械的クランプ又は静電チャックによって提供される。真空チャンバ内でウェーハが処理される、ペデスタルより上の空間は、一般に高真空に維持される。しかし、ペデスタルより下又はペデスタル内部の空間は、大気圧に維持される。
【０００３】
高温反応用の、例えば高温物理堆積用のペデスタルは、セラミックから製作される。今までは、ペデスタルの大気側からペデスタルの真空側に、真空保全性を損なうことなく電流が通過できるような、セラミックペデスタルを貫通した、導電性且つ真空密封性の接続を提供する、簡便且つ実用的な解決法が存在しなかった。
【０００４】
従って、セラミックペデスタル等のセラミック体を貫通する導電性フィードスルー接続を提供する装置と、そのフィードスルーを製造する方法のためのニーズが当該技術には存在する。
【０００５】
【発明の概要】
これまでの従来技術に付随していた不利な点は、セラミック体を通る電流の流れを促すための、導電性フィードスルーコネクタに関する本発明によって克服される。具体的には、セラミック支持ペデスタル等のセラミック体を、一般に、セラミック材料（例えば、窒化アルミニウム、アルミナ等）の複数の層を積み重ねて、次いでその積層体を焼結して、層を単体で中実のセラミック体へ硬化させることによって製作する。本発明によれば、各層を積層体上に配置する際に、シルクスクリーン印刷された層の上に次層が配置されるのに先立って、選択された数の層の一部分が導電材料（タングステン合金）でシルクスクリーン印刷される。シルクスクリーン印刷された各領域は、別の層の別の導電領域内のセラミック体を通る垂直軸に沿って同軸上に整列されている。その後、シルクスクリーン印刷された層の積層体は、焼結されて、複数の積み重なった導電性電極を含む中実のセラミック体を形成する。
【０００６】
次いで、導電性バイアが、セラミック体の一方の面内に垂直方向に形成されて、埋込電極と交差される。これらのバイアは、セラミック体に穴を生成するのに用いられるドリル加工、ビードブラスト加工、エッチング又は他の何らかのプロセスによって形成される。物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、又は他の金属堆積手段を用いてバイアが導電性材料で埋め込まれて、埋込電極が一つ以上の垂直方向の導電性バイアによって相互接続される。バイアの頂部は、セラミック体の表面をラッピング加工することによって露出されている。電極と他の導体がそれ自体、セラミック体の表面にスパッタされて、バイアの露出端に接続することができる。
【０００７】
セラミック体の反対側（即ち、導電性バイアを含まない側）から、ボアが、一つ以上の電極層を貫通して（交差して）、セラミック体の表面に形成される。次いで、電気コネクタピンが、交差電極層に導電接続するようにこの穴内に鑞付けされる。このように、導電路が、セラミック体の一側（例えば、真空側）導電性バイアとセラミック体の他側（例えば、大気側）の電気コネクタとの間に形成される。このフィードスルーは、完全に真空密閉されており、様々な電気接続をセラミック体の真空側のフィードスルーとして形成することを可能にする。
【０００８】
代替として、２つ以上の導電性電極積層体を、セラミック体中の、種々の、横方向に本質的に相違する位置に形作ることができる。これらの電極積層体は、セラミック層間に堆積された（シルクスクリーン印刷された）導電性トレースを介して、互いに横方向に相互接続される。
【０００９】
本発明のために図示した一つの用途では、本発明のフィードスルーを、セラミック体がジョンセンラーベック静電チャックであるＰＶＤシステムで用いており、本発明のフィードスルーコネクタが、チャックの真空側に配置された表面電極に電流を供給している。
【００１０】
本発明の教示は、添付図面に関する以下の詳細な説明を考慮することにより容易に理解できる。
【００１１】
理解を促すために同一の符号を用いて、可能な限り図に共通する同一の構成要素を示した。
【００１２】
【実施形態の詳細な説明】
図１は、本発明のフィードスルーを含んだセラミック体を説明した平面図である。この説明用の実施形態でにおいてセラミック体は、物理気相堆積システム等の半導体ウェーハ処理システム用の、例えば、ジョンセンラーベック静電チャックであるセラミックウェーハ支持ペデスタルである。しかし、当業者は以下の開示から、本発明のフィードスルーが導電性フィードスルーを必要とするセラミック体のどのような用途にも使用できることを理解するであろう。
【００１３】
ペデスタル１００は、複数の取付孔１０６を有する周囲取付フランジ１０２を含む。ペデスタル１００の支持面１０４は、図示のように固定された電極１０８を有する。本発明の一用途を図説するために単体の中央配置電極を示したが、多数の電極を表面に固定してもよく、或いは全く電極を用いずにフィードスルー１１０を真空チャンバ内の診断装置に電流を供給するように配置してもよい。図示した実施形態で、本発明のフィードスルー１１０は、ペデスタルの真空側、例えば、ウェーハを支持する側を、ペデスタルの大気側に接続している。
【００１４】
図２は、図１の２−２線に沿った、ペデスタル１００の部分断面図を示す。本発明の第１実施形態は、ペデスタル１００の真空側５０を、ペデスタル１００の大気側５２に導電的に接続している単一の垂直フィードスルー１１０である。一例として、このフィードスルーは、ペデスタルの真空側に配置された導電性電極、即ち、表面１０４に固定された電極１０８に電力を供給している。ペデスタルの大気側５２は、ペデスタル１００の表面２０２より下に配置されている。
【００１５】
フィードスルー１１０は、セラミック体内で垂直方向に配置されて複数のバイア２０８（例えば、２０８1、２０８2、２０８3、２０８4）によって相互接続された複数の導体層２０６（例えば、２０６1、２０６2、２０６3、２０６4、及び２０６5）を含む。大気側５２は、ボア２１０とボア内に鑞付けされた導電性ピン２１４とによって電極２０６に接続されており、ピンが一つ以上の電極層２０６に電気的に接続するようになっている。
【００１６】
より詳細には、ペデスタル１００によって代表されるセラミック体は、セラミック材料２０４1,、２０４2、２０４3、．．．２０４8の複数の積層から製作されている。成層プロセスにおいて、セラミック材料の層は、「生地状」であり、容易に裁断されて所望形状に成形される。製作過程で、セラミック材料（例えば、窒化チタン（ＴｉＮ））の各層が最上層から順次配置されるときに、電極２０６が、選択された層の上にシルクスクリーン印刷される。シルクスクリーン印刷領域は、各セラミック層が配置される際に、垂直方向に積み重ねて形成される。シルクスクリーン印刷領域は、セラミック層の積層を通る垂直軸に沿って略同軸上に整列させられる。一般に、電極は、焼結される場合、凝固してタングステン電極となるタングステン合金から製作される。シルクスクリーン印刷されたセラミック層の積層が完成すると、この積層体は、セラミック材料中の炭化水素をベークアウトするために脱ろう（dewaxed）される。その後、積層体は、窒素雰囲気中で、約２０００℃でセラミック層を焼結させることにより硬化される。
【００１７】
硬化されると、一つ以上の導電性バイア（例えば、４つのバイア）が、セラミック体１００の真空側５０に垂直に形成される。これらのバイア２０８（具体的には、２０８1、２０８2、２０８3及び２０８4）は、一般に、セラミック体に穴を穿けて、その穴が複数のセラミック層２０４を貫通するとともに複数の電極２０６を貫通するようにして形成される。これらの穴は、ビードブラスト加工、ドリル加工、エッチング等の従来のボーリング技術を用いてセラミック内に形成される。穴が形成されると、バイアは、穴内に導電材料（例えば、タングステン合金）を堆積して、電極２０６を相互接続させることによって完成される。そのような堆積は、物理気相堆積（ＰＶＤ）、化学的気相堆積（ＣＶＤ）、又は金属を堆積させる他の手段のような従来技術を用いて達成される。導電材料を堆積した後、セラミック体１００の表面１０４をラッピング加工して、バイアの頂部を露出させる。露出された後、導体層１０８を表面１０４上にスパッタすることができる。露出されたバイアは、導体層１０８と結合する。代替として、ワイヤ、電流プローブ、及び他の電気回路は、露出バイアに接続できる。
【００１８】
フィードスルー１１０を完成させるには、穴２１０を、セラミック体１００の大気側５２上の表面２０２に形成する。次いで、導電性ピン２１８のシャフト２１６が、ピンを一つ以上の電極２０６と導電接触するように、穴２１０内に鑞付けされる。このように、導電バイア２０８は、ピン２１８に電気接続されて、セラミック体を貫通する導電路が提供される。
【００１９】
その後、バイア２０８は、例えば、ペデスタル１００の表面１０４に固定された電極１０８と接続される。このように、電力を、セラミック体の大気側に加えることができ、その電力は、フィードスルーを介して電極１０８に運ばれる。
【００２０】
本発明の図示した第１実施形態は、セラミック体の大気側にあるピンコネクタと、セラミック体の真空側にあるバイアコネクタとを示しているが、明らかにピンコネクタが真空側で用いられ、バイアコネクタが大気側で用いられるであろう。更に、フィードスルーは、セラミック体の両側にピンコネクタを、或いは、セラミック体の両側にバイアコネクタを有するように構成されてもよい。
【００２１】
図３は、本発明の代替実施形態の平面図を示す。この実施形態は、セラミック体３００（例えば、セラミックウェーハ支持ペデスタル）を含んでおり、このセラミック体は、そのセラミック体３００の真空側４００を大気側４０２に電気接続するフィードスルー３０２を有する。本発明の実施形態は、ピンから電極まで線形（垂直）に接続されておらず、バイアコネクタ３０４の位置から横方向にオフセットされてピンコネクタ３０６が配置されている。具体的には、ペデスタル１００の支持面に固定された中央配置電極１０８は、オフセットされたフィードスルー３０２を介して、ペデスタルの大気側４０２に接続されている。
【００２２】
図４は、図３の４−４線に沿った代替実施形態の断面図を示す。本実施形態では、オフセットされたフィードスルー３０２は、一組の部分的なフィードスルー３０４及び３０６を含んでいる。これらの部分的なフィードスルーは、横方向に互いに離間されており、バス電極３０８によって相互接続されている。上記方法では、同軸上に整列された複数の電極層３１６1、３１６2、３１６3が、セラミック体３００内に形成されている。同様に、同軸上に整列された複数の電極３１０1、３１０2、３１０3が、セラミック体３００内に形成されている。電極３１６は、電極３１０から横方向にずれている。これら２組の電極は、バス３０８を介して相互接続されている。バスは、導電性トレースの一端が一方の組の電極内の一つの電極を形成し、他端が他方の組の電極内の一つの電極を形成するように、セラミック体を形成するセラミック層のうちの一つに導電性トレースをシルクスクリーン印刷することによって形成されている。このように、バス３０８は、２組の電極３１６と３１０を相互接続している。セラミックと導電性トレース／領域でできた層が組立てられると、本体は焼成及び焼結されて、セラミックは単体構造セラミック体に硬化される。
【００２３】
硬化されると、複数の導電性バイア３１２1、３１２2、３１２3、及び３１２4が、セラミック体内の垂直方向に形成されて、電極３１０が相互接続される。同様に、電極３１６は、バイア３１４1、３１４2、３１４3、及び３１４4によって相互接続される。セラミック体１００の表面３１８及び表面３２０がラッピング加工されて、バイア３１４及びバイア３１２が露出される。その後、従来のメタライゼーション技術を用いて、電極１０８及び電極３２２が、セラミック体１００の表面に堆積される。次いで、電気コンタクトピン３２４が、導電性パッド３２２に鑞付け、又はハンダ付けされる。このように、電流がピン３２４に加えられると、その電流は、オフセットさせたフィードスルー３０２を通って電極１０８に流れる。
【００２４】
もちろん、表面取付ピン３２４を利用せずに、図２の導電性ピン２１４を表面取付ピン３２４の代わりにすることもできるだろう。更に、ピン、表面マウント、又はそれ以外をセラミック体の真空側に用いることもできるだろう。
【００２５】
記載のように、本発明を利用して製造することにより、セラミック体の一側の真空保全性は維持しつつセラミック体を介して電流を供給することができる。セラミック体を通って延びるフィードスルーを生成するためのこの技術は、任意のセラミック体に適用できるが、それは、静電チャック及び／又はセラミックヒータを有するセラミック体を含むセラミックウェーハ支持ペデスタルにとって特定に重要である。
【００２６】
このように、セラミック体を通るフィードスルー接続を提供するための新規な装置を示して説明した。しかし、本発明の多くの改変、修正、変更、及び、その他の使用と用途は、これらの実施形態を開示する仕様及び添付図面を熟考の後に、当業者には明らかとなるであろう。本発明の精神と範囲から逸脱しない、そのような全ての変更、修正、改変、及び他の使用と用途は、本発明に含まれるとみなされ、請求項によってのみ限定される。
【図面の簡単な説明】
【図１】本発明を含むセラミックウェーハ支持ペデスタルの平面図である。
【図２】図１の２−２線に沿った、セラミックウェーハ支持ペデスタルの部分断面図である。
【図３】本発明の代替実施形態を含むセラミックウェーハ支持ペデスタルの平面図である。
【図４】図３の４−４線に沿った、セラミックウェーハ支持ペデスタルの部分断面図である。
【発明の背景】
１．発明の分野
本発明は、半導体ウェーハ処理装置に関し、特に、大気圧を含む容積部からセラミック体を貫通して真空チャンバ内に延在する導電性フィードスルーに関する。
【０００２】
２．背景技術の説明
半導体ウェーハ処理システムは一般に、内部にウェーハ支持ペデスタル、即ちサセプタを取り付ける真空チャンバを含む。ペデスタルは、処理中チャンバ内にウェーハを支持するために用いられる。ペデスタルは、ペデスタル面上の定位置にウェーハを保持するためにウェーハをクランプ（チャッキング）し、ウェーハを加熱及び／又は冷却する様々な構成部品を含む。そのようなクランプは、機械的クランプ又は静電チャックによって提供される。真空チャンバ内でウェーハが処理される、ペデスタルより上の空間は、一般に高真空に維持される。しかし、ペデスタルより下又はペデスタル内部の空間は、大気圧に維持される。
【０００３】
高温反応用の、例えば高温物理堆積用のペデスタルは、セラミックから製作される。今までは、ペデスタルの大気側からペデスタルの真空側に、真空保全性を損なうことなく電流が通過できるような、セラミックペデスタルを貫通した、導電性且つ真空密封性の接続を提供する、簡便且つ実用的な解決法が存在しなかった。
【０００４】
従って、セラミックペデスタル等のセラミック体を貫通する導電性フィードスルー接続を提供する装置と、そのフィードスルーを製造する方法のためのニーズが当該技術には存在する。
【０００５】
【発明の概要】
これまでの従来技術に付随していた不利な点は、セラミック体を通る電流の流れを促すための、導電性フィードスルーコネクタに関する本発明によって克服される。具体的には、セラミック支持ペデスタル等のセラミック体を、一般に、セラミック材料（例えば、窒化アルミニウム、アルミナ等）の複数の層を積み重ねて、次いでその積層体を焼結して、層を単体で中実のセラミック体へ硬化させることによって製作する。本発明によれば、各層を積層体上に配置する際に、シルクスクリーン印刷された層の上に次層が配置されるのに先立って、選択された数の層の一部分が導電材料（タングステン合金）でシルクスクリーン印刷される。シルクスクリーン印刷された各領域は、別の層の別の導電領域内のセラミック体を通る垂直軸に沿って同軸上に整列されている。その後、シルクスクリーン印刷された層の積層体は、焼結されて、複数の積み重なった導電性電極を含む中実のセラミック体を形成する。
【０００６】
次いで、導電性バイアが、セラミック体の一方の面内に垂直方向に形成されて、埋込電極と交差される。これらのバイアは、セラミック体に穴を生成するのに用いられるドリル加工、ビードブラスト加工、エッチング又は他の何らかのプロセスによって形成される。物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、又は他の金属堆積手段を用いてバイアが導電性材料で埋め込まれて、埋込電極が一つ以上の垂直方向の導電性バイアによって相互接続される。バイアの頂部は、セラミック体の表面をラッピング加工することによって露出されている。電極と他の導体がそれ自体、セラミック体の表面にスパッタされて、バイアの露出端に接続することができる。
【０００７】
セラミック体の反対側（即ち、導電性バイアを含まない側）から、ボアが、一つ以上の電極層を貫通して（交差して）、セラミック体の表面に形成される。次いで、電気コネクタピンが、交差電極層に導電接続するようにこの穴内に鑞付けされる。このように、導電路が、セラミック体の一側（例えば、真空側）導電性バイアとセラミック体の他側（例えば、大気側）の電気コネクタとの間に形成される。このフィードスルーは、完全に真空密閉されており、様々な電気接続をセラミック体の真空側のフィードスルーとして形成することを可能にする。
【０００８】
代替として、２つ以上の導電性電極積層体を、セラミック体中の、種々の、横方向に本質的に相違する位置に形作ることができる。これらの電極積層体は、セラミック層間に堆積された（シルクスクリーン印刷された）導電性トレースを介して、互いに横方向に相互接続される。
【０００９】
本発明のために図示した一つの用途では、本発明のフィードスルーを、セラミック体がジョンセンラーベック静電チャックであるＰＶＤシステムで用いており、本発明のフィードスルーコネクタが、チャックの真空側に配置された表面電極に電流を供給している。
【００１０】
本発明の教示は、添付図面に関する以下の詳細な説明を考慮することにより容易に理解できる。
【００１１】
理解を促すために同一の符号を用いて、可能な限り図に共通する同一の構成要素を示した。
【００１２】
【実施形態の詳細な説明】
図１は、本発明のフィードスルーを含んだセラミック体を説明した平面図である。この説明用の実施形態でにおいてセラミック体は、物理気相堆積システム等の半導体ウェーハ処理システム用の、例えば、ジョンセンラーベック静電チャックであるセラミックウェーハ支持ペデスタルである。しかし、当業者は以下の開示から、本発明のフィードスルーが導電性フィードスルーを必要とするセラミック体のどのような用途にも使用できることを理解するであろう。
【００１３】
ペデスタル１００は、複数の取付孔１０６を有する周囲取付フランジ１０２を含む。ペデスタル１００の支持面１０４は、図示のように固定された電極１０８を有する。本発明の一用途を図説するために単体の中央配置電極を示したが、多数の電極を表面に固定してもよく、或いは全く電極を用いずにフィードスルー１１０を真空チャンバ内の診断装置に電流を供給するように配置してもよい。図示した実施形態で、本発明のフィードスルー１１０は、ペデスタルの真空側、例えば、ウェーハを支持する側を、ペデスタルの大気側に接続している。
【００１４】
図２は、図１の２−２線に沿った、ペデスタル１００の部分断面図を示す。本発明の第１実施形態は、ペデスタル１００の真空側５０を、ペデスタル１００の大気側５２に導電的に接続している単一の垂直フィードスルー１１０である。一例として、このフィードスルーは、ペデスタルの真空側に配置された導電性電極、即ち、表面１０４に固定された電極１０８に電力を供給している。ペデスタルの大気側５２は、ペデスタル１００の表面２０２より下に配置されている。
【００１５】
フィードスルー１１０は、セラミック体内で垂直方向に配置されて複数のバイア２０８（例えば、２０８1、２０８2、２０８3、２０８4）によって相互接続された複数の導体層２０６（例えば、２０６1、２０６2、２０６3、２０６4、及び２０６5）を含む。大気側５２は、ボア２１０とボア内に鑞付けされた導電性ピン２１４とによって電極２０６に接続されており、ピンが一つ以上の電極層２０６に電気的に接続するようになっている。
【００１６】
より詳細には、ペデスタル１００によって代表されるセラミック体は、セラミック材料２０４1,、２０４2、２０４3、．．．２０４8の複数の積層から製作されている。成層プロセスにおいて、セラミック材料の層は、「生地状」であり、容易に裁断されて所望形状に成形される。製作過程で、セラミック材料（例えば、窒化チタン（ＴｉＮ））の各層が最上層から順次配置されるときに、電極２０６が、選択された層の上にシルクスクリーン印刷される。シルクスクリーン印刷領域は、各セラミック層が配置される際に、垂直方向に積み重ねて形成される。シルクスクリーン印刷領域は、セラミック層の積層を通る垂直軸に沿って略同軸上に整列させられる。一般に、電極は、焼結される場合、凝固してタングステン電極となるタングステン合金から製作される。シルクスクリーン印刷されたセラミック層の積層が完成すると、この積層体は、セラミック材料中の炭化水素をベークアウトするために脱ろう（dewaxed）される。その後、積層体は、窒素雰囲気中で、約２０００℃でセラミック層を焼結させることにより硬化される。
【００１７】
硬化されると、一つ以上の導電性バイア（例えば、４つのバイア）が、セラミック体１００の真空側５０に垂直に形成される。これらのバイア２０８（具体的には、２０８1、２０８2、２０８3及び２０８4）は、一般に、セラミック体に穴を穿けて、その穴が複数のセラミック層２０４を貫通するとともに複数の電極２０６を貫通するようにして形成される。これらの穴は、ビードブラスト加工、ドリル加工、エッチング等の従来のボーリング技術を用いてセラミック内に形成される。穴が形成されると、バイアは、穴内に導電材料（例えば、タングステン合金）を堆積して、電極２０６を相互接続させることによって完成される。そのような堆積は、物理気相堆積（ＰＶＤ）、化学的気相堆積（ＣＶＤ）、又は金属を堆積させる他の手段のような従来技術を用いて達成される。導電材料を堆積した後、セラミック体１００の表面１０４をラッピング加工して、バイアの頂部を露出させる。露出された後、導体層１０８を表面１０４上にスパッタすることができる。露出されたバイアは、導体層１０８と結合する。代替として、ワイヤ、電流プローブ、及び他の電気回路は、露出バイアに接続できる。
【００１８】
フィードスルー１１０を完成させるには、穴２１０を、セラミック体１００の大気側５２上の表面２０２に形成する。次いで、導電性ピン２１８のシャフト２１６が、ピンを一つ以上の電極２０６と導電接触するように、穴２１０内に鑞付けされる。このように、導電バイア２０８は、ピン２１８に電気接続されて、セラミック体を貫通する導電路が提供される。
【００１９】
その後、バイア２０８は、例えば、ペデスタル１００の表面１０４に固定された電極１０８と接続される。このように、電力を、セラミック体の大気側に加えることができ、その電力は、フィードスルーを介して電極１０８に運ばれる。
【００２０】
本発明の図示した第１実施形態は、セラミック体の大気側にあるピンコネクタと、セラミック体の真空側にあるバイアコネクタとを示しているが、明らかにピンコネクタが真空側で用いられ、バイアコネクタが大気側で用いられるであろう。更に、フィードスルーは、セラミック体の両側にピンコネクタを、或いは、セラミック体の両側にバイアコネクタを有するように構成されてもよい。
【００２１】
図３は、本発明の代替実施形態の平面図を示す。この実施形態は、セラミック体３００（例えば、セラミックウェーハ支持ペデスタル）を含んでおり、このセラミック体は、そのセラミック体３００の真空側４００を大気側４０２に電気接続するフィードスルー３０２を有する。本発明の実施形態は、ピンから電極まで線形（垂直）に接続されておらず、バイアコネクタ３０４の位置から横方向にオフセットされてピンコネクタ３０６が配置されている。具体的には、ペデスタル１００の支持面に固定された中央配置電極１０８は、オフセットされたフィードスルー３０２を介して、ペデスタルの大気側４０２に接続されている。
【００２２】
図４は、図３の４−４線に沿った代替実施形態の断面図を示す。本実施形態では、オフセットされたフィードスルー３０２は、一組の部分的なフィードスルー３０４及び３０６を含んでいる。これらの部分的なフィードスルーは、横方向に互いに離間されており、バス電極３０８によって相互接続されている。上記方法では、同軸上に整列された複数の電極層３１６1、３１６2、３１６3が、セラミック体３００内に形成されている。同様に、同軸上に整列された複数の電極３１０1、３１０2、３１０3が、セラミック体３００内に形成されている。電極３１６は、電極３１０から横方向にずれている。これら２組の電極は、バス３０８を介して相互接続されている。バスは、導電性トレースの一端が一方の組の電極内の一つの電極を形成し、他端が他方の組の電極内の一つの電極を形成するように、セラミック体を形成するセラミック層のうちの一つに導電性トレースをシルクスクリーン印刷することによって形成されている。このように、バス３０８は、２組の電極３１６と３１０を相互接続している。セラミックと導電性トレース／領域でできた層が組立てられると、本体は焼成及び焼結されて、セラミックは単体構造セラミック体に硬化される。
【００２３】
硬化されると、複数の導電性バイア３１２1、３１２2、３１２3、及び３１２4が、セラミック体内の垂直方向に形成されて、電極３１０が相互接続される。同様に、電極３１６は、バイア３１４1、３１４2、３１４3、及び３１４4によって相互接続される。セラミック体１００の表面３１８及び表面３２０がラッピング加工されて、バイア３１４及びバイア３１２が露出される。その後、従来のメタライゼーション技術を用いて、電極１０８及び電極３２２が、セラミック体１００の表面に堆積される。次いで、電気コンタクトピン３２４が、導電性パッド３２２に鑞付け、又はハンダ付けされる。このように、電流がピン３２４に加えられると、その電流は、オフセットさせたフィードスルー３０２を通って電極１０８に流れる。
【００２４】
もちろん、表面取付ピン３２４を利用せずに、図２の導電性ピン２１４を表面取付ピン３２４の代わりにすることもできるだろう。更に、ピン、表面マウント、又はそれ以外をセラミック体の真空側に用いることもできるだろう。
【００２５】
記載のように、本発明を利用して製造することにより、セラミック体の一側の真空保全性は維持しつつセラミック体を介して電流を供給することができる。セラミック体を通って延びるフィードスルーを生成するためのこの技術は、任意のセラミック体に適用できるが、それは、静電チャック及び／又はセラミックヒータを有するセラミック体を含むセラミックウェーハ支持ペデスタルにとって特定に重要である。
【００２６】
このように、セラミック体を通るフィードスルー接続を提供するための新規な装置を示して説明した。しかし、本発明の多くの改変、修正、変更、及び、その他の使用と用途は、これらの実施形態を開示する仕様及び添付図面を熟考の後に、当業者には明らかとなるであろう。本発明の精神と範囲から逸脱しない、そのような全ての変更、修正、改変、及び他の使用と用途は、本発明に含まれるとみなされ、請求項によってのみ限定される。
【図面の簡単な説明】
【図１】本発明を含むセラミックウェーハ支持ペデスタルの平面図である。
【図２】図１の２−２線に沿った、セラミックウェーハ支持ペデスタルの部分断面図である。
【図３】本発明の代替実施形態を含むセラミックウェーハ支持ペデスタルの平面図である。
【図４】図３の４−４線に沿った、セラミックウェーハ支持ペデスタルの部分断面図である。
Claims (15)
- 第１の側と、第２の側とを有するセラミック体のための導電性フィードスルーであって、
前記セラミック体内に埋め込まれた、離隔関係にある複数の第１の同軸電極と、
前記セラミック体内に埋め込まれた複数の第２の同軸電極であって、前記複数の第１の同軸電極とは横方向にずれている、離隔関係にある複数の第２の同軸電極と、
前記セラミック体の前記第１の側から内部に延びて前記複数の第１の同軸電極の少なくとも一つと交差している第１の導体と、
前記セラミック体の前記第２の側から延びて前記複数の第２の同軸電極の少なくとも一つと交差し、かつ前記第１の導体と電気的に接続されている第２の導体と、
を備える導電性フィードスルー。 - 前記第１の導体が、導電性バイアである請求項１に記載の導電性フィードスルー。
- 前記第２の導体が、
前記複数の第２の同軸電極の少なくとも一つを貫通している穴と、
前記穴内に配置された延長部を有し、前記穴が貫通している前記複数の第２の同軸電極の少なくとも一つの電極に導電的に固定されている導電性ピンと、
を備える請求項１に記載の導電性フィードスルー。 - 前記第１の導体が、前記第２の導体から横方向にオフセットされている請求項１に記載の導電性フィードスルー。
- 前記セラミック体が、セラミックウェーハ支持ペデスタルである請求項１に記載の導電性フィードスルー。
- 第１の側と、第２の側とを有するセラミック体のための導電性フィードスルーであって、
前記セラミック体内に埋め込まれた、平行離隔関係にある複数の第１の同軸電極と、
前記セラミック体の前記第１の側の内部に延びて、前記複数の第１の同軸電極と相互接続している第１の導体と、
前記セラミック体内に埋め込まれた、平行離隔関係の複数の第２の同軸電極であって、前記複数の第１の同軸電極とは横方向にずれている複数の第２の同軸電極と、
前記セラミック体の前記第２の側から延びて、前記複数の第２の同軸電極の少なくとも一つと交差している第２の導体と、
前記セラミック体内に埋め込まれて、前記第１の導体が交差している第１の端部と、前記第２の導体が交差している第２の端部とを有し、かつ前記複数の第１の同軸電極および前記複数の第２の同軸電極と離隔関係にある導電性トレースと、
を備える導電性フィードスルー。 - 前記第１の導体が、導電性バイアである請求項６に記載の導電性フィードスルー。
- 前記第２の導体が、前記電極の少なくとも一つを貫通する穴と、
前記穴内に配置された延長部を有し、前記穴が通る少なくとも一つの電極に導電的に固定されている導電性ピンと、
を備える請求項６に記載の導電性フィードスルー。 - 前記第１の導体が、前記第２の導体から横方向にオフセットされており、前記導電性トレースが前記第１の導体と第２の導体とを相互接続している請求項６に記載の導電性フィードスルー。
- 前記セラミック体が、セラミックウェーハ支持ペデスタルである請求項６に記載の導電性フィードスルー。
- セラミック材料の複数の層を含むセラミック体のための導電性フィードスルーを製造する方法であって、
セラミック材料の複数の第１の層の間に、複数の第１の同軸電極をシルクスクリーン堆積させるステップと、
セラミック材料の複数の第２の層の間に、複数の第２の同軸電極を、前記複数の第２の同軸電極が前記複数の第１の同軸電極に対してオフセットされるようにシルクスクリーン堆積させるステップと、
前記セラミック材料を硬化して、前記セラミック体を形成するため、前記複数の第１及び第２の層を焼結するステップと、
前記セラミック体の第１の側内に第１の導体を形成するステップであって、前記第１の導体は、前記複数の第１の同軸電極の少なくとも一つと交差しているステップと、
前記セラミック体の第２の側内に第２の導体を形成するステップであって、前記第２の導体が、前記複数の第２の同軸電極の少なくとも一つと交差し、かつ前記第１の導体と電気的に接続されているステップと、
を備える方法。 - 前記第１の導体を形成前記するステップが、
前記セラミック体の前記第１の側内に穴をボーリングして開けて、前記複数の第１の同軸電極の少なくとも一つと交差させるステップと、
導電材料を前記孔に堆積するステップと、
を更に備える請求項１１に記載の方法。 - 前記セラミック体の前記第１の側の表面をラッピング加工して、前記孔内の導電材料を露出するステップを更に備える請求項１２に記載の方法。
- 前記第２の導体を形成するステップが、
前記複数の第２の同軸電極の少なくとも一つに交差する前記セラミック体の前記第２の側内に穴をボーリングして、前記孔内に導電ピンを鑞付けするステップを更に備える請求項１１に記載の方法。 - 前記第１の導体が、前記第２の導体から横方向にオフセットされている請求項１１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/834,702 US6255601B1 (en) | 1997-04-01 | 1997-04-01 | Conductive feedthrough for a ceramic body and method of fabricating same |
| US08/834702 | 1997-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326823A JPH10326823A (ja) | 1998-12-08 |
| JP4354545B2 true JP4354545B2 (ja) | 2009-10-28 |
Family
ID=25267578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12656498A Expired - Lifetime JP4354545B2 (ja) | 1997-04-01 | 1998-04-01 | セラミック体のための導電性フィードスルー及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6255601B1 (ja) |
| EP (1) | EP0869553A3 (ja) |
| JP (1) | JP4354545B2 (ja) |
| KR (1) | KR19980080902A (ja) |
| SG (1) | SG81225A1 (ja) |
| TW (1) | TW452844B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303879B1 (en) * | 1997-04-01 | 2001-10-16 | Applied Materials, Inc. | Laminated ceramic with multilayer electrodes and method of fabrication |
| US6267839B1 (en) * | 1999-01-12 | 2001-07-31 | Applied Materials, Inc. | Electrostatic chuck with improved RF power distribution |
| JP3980801B2 (ja) * | 1999-09-16 | 2007-09-26 | 株式会社東芝 | 三次元構造体およびその製造方法 |
| US6632512B1 (en) * | 1999-11-10 | 2003-10-14 | Ibiden Co., Ltd. | Ceramic substrate |
| US6603650B1 (en) * | 1999-12-09 | 2003-08-05 | Saint-Gobain Ceramics And Plastics, Inc. | Electrostatic chuck susceptor and method for fabrication |
| US6639154B1 (en) * | 2000-10-10 | 2003-10-28 | Teradyne, Inc. | Apparatus for forming a connection between a circuit board and a connector, having a signal launch |
| US6747217B1 (en) * | 2001-11-20 | 2004-06-08 | Unisys Corporation | Alternative to through-hole-plating in a printed circuit board |
| KR100497953B1 (ko) * | 2002-08-05 | 2005-06-29 | 한국화학연구원 | 전도성 세라믹 전극 및 이를 포함하는 정전척 |
| JP4365766B2 (ja) * | 2004-10-26 | 2009-11-18 | 京セラ株式会社 | ウェハ支持部材とそれを用いた半導体製造装置 |
| TW200615916A (en) * | 2004-11-15 | 2006-05-16 | Benq Corp | Method of selecting recording speed and recorder thereof |
| JP2008108703A (ja) * | 2006-09-28 | 2008-05-08 | Covalent Materials Corp | 面状ヒータ及びこのヒータを備えた半導体熱処理装置 |
| WO2009113317A1 (ja) * | 2008-03-13 | 2009-09-17 | 株式会社ニコン | 基板ホルダ、基板ホルダユニット、基板搬送装置および基板貼り合わせ装置 |
| JP5423621B2 (ja) * | 2010-06-04 | 2014-02-19 | 株式会社デンソー | 回路基板の端子接続構造 |
| US8704104B2 (en) | 2010-07-19 | 2014-04-22 | Asml Netherlands B.V. | Electrical connector, electrical connection system and lithographic apparatus |
| JP6196612B2 (ja) * | 2012-03-07 | 2017-09-13 | 日本特殊陶業株式会社 | 搬送装置およびセラミック部材 |
| US9591770B2 (en) | 2013-04-26 | 2017-03-07 | Kla-Tencor Corporation | Multi-layer ceramic vacuum to atmosphere electric feed through |
| JP6483533B2 (ja) * | 2015-06-03 | 2019-03-13 | 京セラ株式会社 | 試料保持具およびこれを用いたプラズマエッチング装置 |
| US10840056B2 (en) | 2017-02-03 | 2020-11-17 | Kla Corporation | Multi-column scanning electron microscopy system |
| EP3583980A1 (en) * | 2018-06-19 | 2019-12-25 | Morgan Advanced Ceramics, Inc. | Feedthroughs |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB753875A (en) * | 1953-03-06 | 1956-08-01 | Blaupunkt Werke Gmbh | A method of contacting two dimensional printed electric circuits |
| US3346689A (en) * | 1965-01-29 | 1967-10-10 | Philco Ford Corp | Multilayer circuit board suing epoxy cards and silver epoxy connectors |
| GB1138673A (en) | 1967-01-09 | 1969-01-01 | Westinghouse Brake & Signal | Improvements relating to semiconductor devices |
| US4095866A (en) * | 1977-05-19 | 1978-06-20 | Ncr Corporation | High density printed circuit board and edge connector assembly |
| US4320438A (en) * | 1980-05-15 | 1982-03-16 | Cts Corporation | Multi-layer ceramic package |
| JPS6083356A (ja) | 1983-10-14 | 1985-05-11 | Hitachi Ltd | 半導体装置 |
| US4665468A (en) | 1984-07-10 | 1987-05-12 | Nec Corporation | Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same |
| JPH0760849B2 (ja) | 1986-06-05 | 1995-06-28 | 東陶機器株式会社 | 静電チャック板 |
| JPH01207992A (ja) * | 1988-02-16 | 1989-08-21 | Hitachi Ltd | 回路配線板 |
| JPH0797705B2 (ja) | 1989-07-17 | 1995-10-18 | 日本電気株式会社 | 多層セラミツク基板 |
| JPH03163849A (ja) | 1990-11-07 | 1991-07-15 | Toshiba Mach Co Ltd | 静電チャック |
| US5136238A (en) * | 1990-11-26 | 1992-08-04 | Electro-Fix, Inc. | Test fixture with diaphragm board with one or more internal grounded layers |
| US5191506A (en) | 1991-05-02 | 1993-03-02 | International Business Machines Corporation | Ceramic electrostatic chuck |
| US5155652A (en) | 1991-05-02 | 1992-10-13 | International Business Machines Corporation | Temperature cycling ceramic electrostatic chuck |
| US5450290A (en) * | 1993-02-01 | 1995-09-12 | International Business Machines Corporation | Printed circuit board with aligned connections and method of making same |
| US5557215A (en) * | 1993-05-12 | 1996-09-17 | Tokyo Electron Limited | Self-bias measuring method, apparatus thereof and electrostatic chucking apparatus |
| DE69432383D1 (de) * | 1993-05-27 | 2003-05-08 | Applied Materials Inc | Verbesserungen betreffend Substrathalter geeignet für den Gebrauch in Vorrichtungen für die chemische Abscheidung aus der Dampfphase |
| US5886863A (en) * | 1995-05-09 | 1999-03-23 | Kyocera Corporation | Wafer support member |
| US5730803A (en) * | 1996-02-23 | 1998-03-24 | Applied Materials, Inc. | Apparatus and method for transferring heat from a hot electrostatic chuck to an underlying cold body |
-
1997
- 1997-04-01 US US08/834,702 patent/US6255601B1/en not_active Expired - Lifetime
-
1998
- 1998-03-25 SG SG9800613A patent/SG81225A1/en unknown
- 1998-03-25 TW TW087104486A patent/TW452844B/zh not_active IP Right Cessation
- 1998-03-30 EP EP98302444A patent/EP0869553A3/en not_active Withdrawn
- 1998-03-31 KR KR1019980011126A patent/KR19980080902A/ko not_active Application Discontinuation
- 1998-04-01 JP JP12656498A patent/JP4354545B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0869553A2 (en) | 1998-10-07 |
| TW452844B (en) | 2001-09-01 |
| JPH10326823A (ja) | 1998-12-08 |
| EP0869553A3 (en) | 1999-04-21 |
| SG81225A1 (en) | 2001-06-19 |
| US6255601B1 (en) | 2001-07-03 |
| KR19980080902A (ko) | 1998-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4354545B2 (ja) | セラミック体のための導電性フィードスルー及びその製造方法 | |
| JP5475824B2 (ja) | 多層電極を有する薄板状セラミック及び製造方法 | |
| US4430690A (en) | Low inductance MLC capacitor with metal impregnation and solder bar contact | |
| US5283107A (en) | Modular multilayer interwiring structure | |
| KR20180068330A (ko) | 정전척 | |
| DE60314677T2 (de) | Hermetisch dichtes Gehäuse für ein elektronisches Bauelement | |
| US4956749A (en) | Interconnect structure for integrated circuits | |
| JPH08500211A (ja) | 集積回路チップの一体化積重ね体用の非導電性端部層 | |
| CN101276693B (zh) | 电子元件的制备方法 | |
| TWI429006B (zh) | 三維積體電路之製造方法、設備及系統 | |
| US11298555B2 (en) | Feedthrough connectors in glass | |
| JPH0817965A (ja) | 電子コンポーネントおよびその製造方法 | |
| EP0129137B1 (en) | Method of forming an aperture in a dielectric substance and securing a conductive pin in said aperture | |
| JP4605945B2 (ja) | 多数個取り配線基板、電子装置の製造方法 | |
| KR101541051B1 (ko) | 다층 전극 구조를 갖는 정전척의 제조방법 및 이에 의해 제조된 다층 전극 구조를 갖는 정전척 | |
| JP2942424B2 (ja) | 半導体素子収納用パッケージ | |
| CN113248288B (zh) | 陶瓷基板、静电吸盘以及静电吸盘的制造方法 | |
| JP4041268B2 (ja) | 配線基板の製造方法 | |
| JPH11220011A (ja) | 端子構造 | |
| JP3894810B2 (ja) | 多数個取り配線基板 | |
| JP4139023B2 (ja) | 半導体素子収納用パッケージのめっき方法 | |
| JP2003506891A (ja) | 気相接続技術 | |
| JPH02253576A (ja) | 角形チップジャンパー線の製造方法 | |
| JPH06120674A (ja) | 回路基板の製造方法 | |
| JP2001196426A (ja) | ウエハプローバ装置およびウエハプローバ装置に使用されるセラミック基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080526 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080529 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080626 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080701 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080728 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080731 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080826 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080826 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090610 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090630 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090730 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130807 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |