JPH10326823A - セラミック体のための導電性フィードスルー及びその製造方法 - Google Patents

セラミック体のための導電性フィードスルー及びその製造方法

Info

Publication number
JPH10326823A
JPH10326823A JP10126564A JP12656498A JPH10326823A JP H10326823 A JPH10326823 A JP H10326823A JP 10126564 A JP10126564 A JP 10126564A JP 12656498 A JP12656498 A JP 12656498A JP H10326823 A JPH10326823 A JP H10326823A
Authority
JP
Japan
Prior art keywords
conductor
ceramic body
conductive
electrodes
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10126564A
Other languages
English (en)
Other versions
JP4354545B2 (ja
Inventor
Vince Burkhart
バークハート ヴィンス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JPH10326823A publication Critical patent/JPH10326823A/ja
Application granted granted Critical
Publication of JP4354545B2 publication Critical patent/JP4354545B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H01L21/6833—Details of electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Multi-Conductor Connections (AREA)

Abstract

(57)【要約】 【課題】セラミック体を通して電流を導く導電性フィー
ドスルーコネクタを提供する。 【解決手段】 セラミック体は複数のセラミック材料層
の積層体を焼結し、単体且つ中実のセラミック体に硬化
させて製造される。本発明によれば、シルクスクリーン
印刷された層上に次層を配置する前に、層の一部を導電
材料でシルクスクリーン印刷する。各シルクスクリーン
印刷領域は、セラミック体を通る軸に沿って同軸上に整
列される。次いで、シルクスクリーン印刷された積層体
は、焼結されて、複数の積層金属電極を含む中実セラミ
ック体が形成される。その後、第１の導体が、セラミッ
ク体内に垂直方向に形成されて、埋込電極が相互接続さ
れる。セラミック体の反対側から、第２の導体が、一つ
以上の電極層を通り且つ相互接続して表面内に形成され
る。このように、導電路が、セラミック体の一側の第１
の導体と、セラミック体の他側の第２の導体との間に形
成される。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
１．発明の分野 本発明は、半導体ウェーハ処理装置に関し、特に、大気
圧を含む容積部からセラミック体を貫通して真空チャン
バ内に延在する導電性フィードスルーに関する。
【０００２】２．背景技術の説明 半導体ウェーハ処理システムは一般に、内部にウェーハ
支持ペデスタル、即ちサセプタを取り付ける真空チャン
バを含む。ペデスタルは、処理中チャンバ内にウェーハ
を支持するために用いられる。ペデスタルは、ペデスタ
ル面上の定位置にウェーハを保持するためにウェーハを
クランプ（チャッキング）し、ウェーハを加熱及び／又
は冷却する様々な構成部品を含む。そのようなクランプ
は、機械的クランプ又は静電チャックによって提供され
る。真空チャンバ内でウェーハが処理される、ペデスタ
ルより上の空間は、一般に高真空に維持される。しか
し、ペデスタルより下又はペデスタル内部の空間は、大
気圧に維持される。
【０００３】高温反応用の、例えば高温物理堆積用のペ
デスタルは、セラミックから製作される。今までは、ペ
デスタルの大気側からペデスタルの真空側に、真空保全
性を損なうことなく電流が通過できるような、セラミッ
クペデスタルを貫通した、導電性且つ真空密封性の接続
を提供する、簡便且つ実用的な解決法が存在しなかっ
た。
【０００４】従って、セラミックペデスタル等のセラミ
ック体を貫通する導電性フィードスルー接続を提供する
装置と、そのフィードスルーを製造する方法のためのニ
ーズが当該技術には存在する。
【０００５】
【発明の概要】これまでの従来技術に付随していた不利
な点は、セラミック体を通る電流の流れを促すための、
導電性フィードスルーコネクタに関する本発明によって
克服される。具体的には、セラミック支持ペデスタル等
のセラミック体を、一般に、セラミック材料（例えば、
窒化アルミニウム、アルミナ等）の複数の層を積み重ね
て、次いでその積層体を焼結して、層を単体で中実のセ
ラミック体へ硬化させることによって製作する。本発明
によれば、各層を積層体上に配置する際に、シルクスク
リーン印刷された層の上に次層が配置されるのに先立っ
て、選択された数の層の一部分が導電材料（タングステ
ン合金）でシルクスクリーン印刷される。シルクスクリ
ーン印刷された各領域は、別の層の別の導電領域内のセ
ラミック体を通る垂直軸に沿って同軸上に整列されてい
る。その後、シルクスクリーン印刷された層の積層体
は、焼結されて、複数の積み重なった導電性電極を含む
中実のセラミック体を形成する。
【０００６】次いで、導電性バイアが、セラミック体の
一方の面内に垂直方向に形成されて、埋込電極と交差さ
れる。これらのバイアは、セラミック体に穴を生成する
のに用いられるドリル加工、ビードブラスト加工、エッ
チング又は他の何らかのプロセスによって形成される。
物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、又
は他の金属堆積手段を用いてバイアが導電性材料で埋め
込まれて、埋込電極が一つ以上の垂直方向の導電性バイ
アによって相互接続される。バイアの頂部は、セラミッ
ク体の表面をラッピング加工することによって露出され
ている。電極と他の導体がそれ自体、セラミック体の表
面にスパッタされて、バイアの露出端に接続することが
できる。
【０００７】セラミック体の反対側（即ち、導電性バイ
アを含まない側）から、ボアが、一つ以上の電極層を貫
通して（交差して）、セラミック体の表面に形成され
る。次いで、電気コネクタピンが、交差電極層に導電接
続するようにこの穴内に鑞付けされる。このように、導
電路が、セラミック体の一側（例えば、真空側）導電性
バイアとセラミック体の他側（例えば、大気側）の電気
コネクタとの間に形成される。このフィードスルーは、
完全に真空密閉されており、様々な電気接続をセラミッ
ク体の真空側のフィードスルーとして形成することを可
能にする。
【０００８】代替として、２つ以上の導電性電極積層体
を、セラミック体中の、種々の、横方向に本質的に相違
する位置に形作ることができる。これらの電極積層体
は、セラミック層間に堆積された（シルクスクリーン印
刷された）導電性トレースを介して、互いに横方向に相
互接続される。
【０００９】本発明のために図示した一つの用途では、
本発明のフィードスルーを、セラミック体がジョンセン
ラーベック静電チャックであるＰＶＤシステムで用いて
おり、本発明のフィードスルーコネクタが、チャックの
真空側に配置された表面電極に電流を供給している。
【００１０】本発明の教示は、添付図面に関する以下の
詳細な説明を考慮することにより容易に理解できる。
【００１１】理解を促すために同一の符号を用いて、可
能な限り図に共通する同一の構成要素を示した。
【００１２】
【実施形態の詳細な説明】図１は、本発明のフィードス
ルーを含んだセラミック体を説明した平面図である。こ
の説明用の実施形態でにおいてセラミック体は、物理気
相堆積システム等の半導体ウェーハ処理システム用の、
例えば、ジョンセンラーベック静電チャックであるセラ
ミックウェーハ支持ペデスタルである。しかし、当業者
は以下の開示から、本発明のフィードスルーが導電性フ
ィードスルーを必要とするセラミック体のどのような用
途にも使用できることを理解するであろう。
【００１３】ペデスタル１００は、複数の取付孔１０６
を有する周囲取付フランジ１０２を含む。ペデスタル１
００の支持面１０４は、図示のように固定された電極１
０８を有する。本発明の一用途を図説するために単体の
中央配置電極を示したが、多数の電極を表面に固定して
もよく、或いは全く電極を用いずにフィードスルー１１
０を真空チャンバ内の診断装置に電流を供給するように
配置してもよい。図示した実施形態で、本発明のフィー
ドスルー１１０は、ペデスタルの真空側、例えば、ウェ
ーハを支持する側を、ペデスタルの大気側に接続してい
る。
【００１４】図２は、図１の２−２線に沿った、ペデス
タル１００の部分断面図を示す。本発明の第１実施形態
は、ペデスタル１００の真空側５０を、ペデスタル１０
０の大気側５２に導電的に接続している単一の垂直フィ
ードスルー１１０である。一例として、このフィードス
ルーは、ペデスタルの真空側に配置された導電性電極、
即ち、表面１０４に固定された電極１０８に電力を供給
している。ペデスタルの大気側５２は、ペデスタル１０
０の表面２０２より下に配置されている。
【００１５】フィードスルー１１０は、セラミック体内
で垂直方向に配置されて複数のバイア２０８（例えば、
２０８1、２０８2、２０８3、２０８4）によって相互接
続された複数の導体層２０６（例えば、２０６1、２０
６2、２０６3、２０６4、及び２０６5）を含む。大気側
５２は、ボア２１０とボア内に鑞付けされた導電性ピン
２１４とによって電極２０６に接続されており、ピンが
一つ以上の電極層２０６に電気的に接続するようになっ
ている。
【００１６】より詳細には、ペデスタル１００によって
代表されるセラミック体は、セラミック材料２０４1,、
２０４2、２０４3、．．．２０４8の複数の積層から製
作されている。成層プロセスにおいて、セラミック材料
の層は、「生地状」であり、容易に裁断されて所望形状
に成形される。製作過程で、セラミック材料（例えば、
窒化チタン（ＴｉＮ））の各層が最上層から順次配置さ
れるときに、電極２０６が、選択された層の上にシルク
スクリーン印刷される。シルクスクリーン印刷領域は、
各セラミック層が配置される際に、垂直方向に積み重ね
て形成される。シルクスクリーン印刷領域は、セラミッ
ク層の積層を通る垂直軸に沿って略同軸上に整列させら
れる。一般に、電極は、焼結される場合、凝固してタン
グステン電極となるタングステン合金から製作される。
シルクスクリーン印刷されたセラミック層の積層が完成
すると、この積層体は、セラミック材料中の炭化水素を
ベークアウトするために脱ろう（dewaxed）される。そ
の後、積層体は、窒素雰囲気中で、約２０００℃でセラ
ミック層を焼結させることにより硬化される。
【００１７】硬化されると、一つ以上の導電性バイア
（例えば、４つのバイア）が、セラミック体１００の真
空側５０に垂直に形成される。これらのバイア２０８
（具体的には、２０８1、２０８2、２０８3及び２０
８4）は、一般に、セラミック体に穴を穿けて、その穴
が複数のセラミック層２０４を貫通するとともに複数の
電極２０６を貫通するようにして形成される。これらの
穴は、ビードブラスト加工、ドリル加工、エッチング等
の従来のボーリング技術を用いてセラミック内に形成さ
れる。穴が形成されると、バイアは、穴内に導電材料
（例えば、タングステン合金）を堆積して、電極２０６
を相互接続させることによって完成される。そのような
堆積は、物理気相堆積（ＰＶＤ）、化学的気相堆積（Ｃ
ＶＤ）、又は金属を堆積させる他の手段のような従来技
術を用いて達成される。導電材料を堆積した後、セラミ
ック体１００の表面１０４をラッピング加工して、バイ
アの頂部を露出させる。露出された後、導体層１０８を
表面１０４上にスパッタすることができる。露出された
バイアは、導体層１０８と結合する。代替として、ワイ
ヤ、電流プローブ、及び他の電気回路は、露出バイアに
接続できる。
【００１８】フィードスルー１１０を完成させるには、
穴２１０を、セラミック体１００の大気側５２上の表面
２０２に形成する。次いで、導電性ピン２１８のシャフ
ト２１６が、ピンを一つ以上の電極２０６と導電接触す
るように、穴２１０内に鑞付けされる。このように、導
電バイア２０８は、ピン２１８に電気接続されて、セラ
ミック体を貫通する導電路が提供される。
【００１９】その後、バイア２０８は、例えば、ペデス
タル１００の表面１０４に固定された電極１０８と接続
される。このように、電力を、セラミック体の大気側に
加えることができ、その電力は、フィードスルーを介し
て電極１０８に運ばれる。
【００２０】本発明の図示した第１実施形態は、セラミ
ック体の大気側にあるピンコネクタと、セラミック体の
真空側にあるバイアコネクタとを示しているが、明らか
にピンコネクタが真空側で用いられ、バイアコネクタが
大気側で用いられるであろう。更に、フィードスルー
は、セラミック体の両側にピンコネクタを、或いは、セ
ラミック体の両側にバイアコネクタを有するように構成
されてもよい。
【００２１】図３は、本発明の代替実施形態の平面図を
示す。この実施形態は、セラミック体３００（例えば、
セラミックウェーハ支持ペデスタル）を含んでおり、こ
のセラミック体は、そのセラミック体３００の真空側４
００を大気側４０２に電気接続するフィードスルー３０
２を有する。本発明の実施形態は、ピンから電極まで線
形（垂直）に接続されておらず、バイアコネクタ３０４
の位置から横方向にオフセットされてピンコネクタ３０
６が配置されている。具体的には、ペデスタル１００の
支持面に固定された中央配置電極１０８は、オフセット
されたフィードスルー３０２を介して、ペデスタルの大
気側４０２に接続されている。
【００２２】図４は、図３の４−４線に沿った代替実施
形態の断面図を示す。本実施形態では、オフセットされ
たフィードスルー３０２は、一組の部分的なフィードス
ルー３０４及び３０６を含んでいる。これらの部分的な
フィードスルーは、横方向に互いに離間されており、バ
ス電極３０８によって相互接続されている。上記方法で
は、同軸上に整列された複数の電極層３１６1、３１
６2、３１６3が、セラミック体３００内に形成されてい
る。同様に、同軸上に整列された複数の電極３１０1、
３１０2、３１０3が、セラミック体３００内に形成され
ている。電極３１６は、電極３１０から横方向にずれて
いる。これら２組の電極は、バス３０８を介して相互接
続されている。バスは、導電性トレースの一端が一方の
組の電極内の一つの電極を形成し、他端が他方の組の電
極内の一つの電極を形成するように、セラミック体を形
成するセラミック層のうちの一つに導電性トレースをシ
ルクスクリーン印刷することによって形成されている。
このように、バス３０８は、２組の電極３１６と３１０
を相互接続している。セラミックと導電性トレース／領
域でできた層が組立てられると、本体は焼成及び焼結さ
れて、セラミックは単体構造セラミック体に硬化され
る。
【００２３】硬化されると、複数の導電性バイア３１２
1、３１２2、３１２3、及び３１２4が、セラミック体内
の垂直方向に形成されて、電極３１０が相互接続され
る。同様に、電極３１６は、バイア３１４1、３１４2、
３１４3、及び３１４4によって相互接続される。セラミ
ック体１００の表面３１８及び表面３２０がラッピング
加工されて、バイア３１４及びバイア３１２が露出され
る。その後、従来のメタライゼーション技術を用いて、
電極１０８及び電極３２２が、セラミック体１００の表
面に堆積される。次いで、電気コンタクトピン３２４
が、導電性パッド３２２に鑞付け、又はハンダ付けされ
る。このように、電流がピン３２４に加えられると、そ
の電流は、オフセットさせたフィードスルー３０２を通
って電極１０８に流れる。
【００２４】もちろん、表面取付ピン３２４を利用せず
に、図２の導電性ピン２１４を表面取付ピン３２４の代
わりにすることもできるだろう。更に、ピン、表面マウ
ント、又はそれ以外をセラミック体の真空側に用いるこ
ともできるだろう。
【００２５】記載のように、本発明を利用して製造する
ことにより、セラミック体の一側の真空保全性は維持し
つつセラミック体を介して電流を供給することができ
る。セラミック体を通って延びるフィードスルーを生成
するためのこの技術は、任意のセラミック体に適用でき
るが、それは、静電チャック及び／又はセラミックヒー
タを有するセラミック体を含むセラミックウェーハ支持
ペデスタルにとって特定に重要である。
【００２６】このように、セラミック体を通るフィード
スルー接続を提供するための新規な装置を示して説明し
た。しかし、本発明の多くの改変、修正、変更、及び、
その他の使用と用途は、これらの実施形態を開示する仕
様及び添付図面を熟考の後に、当業者には明らかとなる
であろう。本発明の精神と範囲から逸脱しない、そのよ
うな全ての変更、修正、改変、及び他の使用と用途は、
本発明に含まれるとみなされ、請求項によってのみ限定
される。
【図面の簡単な説明】
【図１】本発明を含むセラミックウェーハ支持ペデスタ
ルの平面図である。
【図２】図１の２−２線に沿った、セラミックウェーハ
支持ペデスタルの部分断面図である。
【図３】本発明の代替実施形態を含むセラミックウェー
ハ支持ペデスタルの平面図である。
【図４】図３の４−４線に沿った、セラミックウェーハ
支持ペデスタルの部分断面図である。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 第１の側（５０，４００）と、第２の側
    （５２，４０２）とを有するセラミック体（１００，３
    ００）のための導電性フィードスルーであって、 前記セラミック体（１００，３００）内に埋め込まれた
    電極（２０６，３１０，３０８，３１６）と、 前記セラミック体（１００，３００）の前記第１の側
    （５０，４００）から内部に延びて前記電極（２０６，
    ３１０，３０８）と交差している第１の導体（２０８，
    ３１２）と、 前記セラミック体（１００，３００）の前記第２の側
    （５２，４０２）から延びて前記電極（２０６，３０
    ８，３１６）と交差している第２の導体（２１４，３１
    ４）と、 を備える導電性フィードスルー（１１０，３０２）。
  2. 【請求項２】 前記電極（２０６，３１０，３０８，３
    １６）が、複数の平行離隔関係にある電極（２０６1，
    ２０６2，２０６3，２０６4，２０６5，３１０1，３１
    ０2，３１０3，３０８，３１６1，３１６2，３１６3）
    を備え、前記第１の導体（２０８，３１２）が、前記複
    数の電極と交差し、前記第２の導体（２１４，３１４）
    が、前記複数の電極の少くとも一つの前記電極と交差し
    ている請求項１に記載の導電性フィードスルー（１１
    ０，３０２）。
  3. 【請求項３】 前記第１の導体（２０８，３１２）が、
    導電性バイア（２０８1 ２０８2，３１２1，３１２2）
    である請求項１に記載の導電性フィードスルー（１１
    ０，３０２）。
  4. 【請求項４】 前記第２の導体（２１４，３１４）が、 前記電極（２０６）の少くとも一つを貫通している穴
    （２１０）と、 前記穴（２１０）内に配置された延長部（２１６）を有
    し、前記穴（２１０）が貫通している少くとも一つの電
    極（２０６）に導電的に固定されている導電性ピン（２
    １４）と、 を備える請求項２に記載の導電性フィードスルー（１１
    ０，３０２）。
  5. 【請求項５】 前記第１の導体（３１２）が、前記第２
    の導体（３１４）から横方向にオフセットされている請
    求項１に記載の導電性フィードスルー（３０２）。
  6. 【請求項６】 前記第１の導体（２０８）が、前記第２
    の導体（２１４）と共通な軸線に沿って整列されている
    請求項１に記載の導電性フィードスルー（１１０）。
  7. 【請求項７】 前記セラミック体（１００，３００）
    が、セラミックウェーハ支持ペデスタルである請求項１
    に記載の導電性フィードスルー（１１０，３０２）。
  8. 【請求項８】 第１の側（５０，４００）と、第２の側
    （５２，４０２）とを有するセラミック体（１００，３
    ００）のための導電性フィードスルーであって、 前記セラミック体（１００，３００）内に埋め込まれ
    た、平行離隔関係にある複数の第１の電極（２０６1，
    ２０６2，２０６3，２０６4，２０６5，３１０1，３１
    ０2，３１０3）と、 前記セラミック体（１００，３００）の前記第１の側
    （５０，４００）の内部に延びて、前記複数の電極（２
    ０６1，２０６2，２０６3，２０６4，２０６5，３１
    ０1，３１０2，３１０3）と相互接続している第１の導
    体（２０８，３１２）と、 前記セラミック体（１００，３００）内に埋め込また、
    平行離隔関係の複数の第２の電極（３１６1，３１６2，
    ３１６3）と、 前記セラミック体（１００，３００）の前記第２の側
    （５２，４０２）から延びて、前記複数の第２の電極の
    少くとも一つと交差している第２の導体（２１４，３１
    ４）と、 前記セラミック体（１００，３００）内に埋め込まれ
    て、前記第１の導体（２０８，３１２）が交差している
    第１の端部と、前記第２の導体（２１４，３１４）が交
    差している第２の端部とを有する導電性トレース（３０
    ８）と、 を備える導電性フィードスルー（１１０，３０２）。
  9. 【請求項９】 前記第１の導体（２０８，３１２）が、
    導電性バイア（２０８1，２０８2，３１２1，３１２2）
    である請求項８に記載の導電性フィードスルー（１１
    ０，３０２）。
  10. 【請求項１０】 前記第２の導体（２１４，３１４）
    が、 前記電極（２０６1，．．．２０６5，３１６1，３１
    ６2，３１６3）の少くとも一つを貫通する穴（２１０）
    と、 前記穴（２１０）内に配置された延長部（２１６）を有
    し、前記穴（２１０）が通る少くとも一つの電極（２０
    ６）に導電的に固定されている導電性ピン（２１４）
    と、 を備える請求項８に記載の導電性フィードスルー（１１
    ０，３０２）。
  11. 【請求項１１】 前記第１の導体（３１２）が、前記第
    ２の導体（３１４）から横方向にオフセットされてお
    り、前記導電性トレース（３０８）が前記第１の導体
    （３１２）と第２の導体（３１４）とを相互接続してい
    る請求項８に記載の導電性フィードスルー（３０２）。
  12. 【請求項１２】 前記セラミック体（１００，３００）
    が、セラミックウェーハ支持ペデスタルである請求項８
    に記載の導電性フィードスルー（１１０，３０２）。
  13. 【請求項１３】 セラミック材料の複数の層（２０
    ４1，２０４2，．．．２０４8）を含むセラミック体
    （１００，３００）のための導電性フィードスルー（１
    １０，３０２）を製造する方法であって、 セラミック材料の複数の層（２０４2，２０４1，．．．
    ２０４8）を提供するステップであって、前記層のうち
    の選択された数の層の上部には、電極（２０６，３０
    ８，３１０，３１６）がシルクスクリーン堆積されてい
    るステップと、 前記セラミック材料を硬化して、前記セラミック体（１
    ００，３００）を形成するため、前記複数の層（２０４
    2，２０４1，．．．２０４8）を焼結するステップと、 前記セラミック体（１００，３００）の第１の側（５
    ０，４００）内に第１の導体（２０８，３１２）を形成
    するステップであって、前記第１の導体（２０８，３１
    ２）は、前記電極（２０６，３１０，３０８）と交差し
    ているステップと、 前記セラミック体（１００，３００）の第２の側（５
    ２，４０２）内に第２の導体（２１４，３１４）を形成
    するステップであって、前記第２の導体（２１４，３１
    ４）が、前記電極（２０６，３０８，３１６）と交差し
    ているステップと、を備える方法。
  14. 【請求項１４】 前記第１の導体（２０８，３１２）を
    形成前記するステップが、 前記セラミック体（１００，３００）の前記第１の側
    （５０，４００）内に穴をボーリングして開けて、前記
    電極（２０６，３１０，３０８）と交差させるステップ
    と、 導電材料を前記孔に堆積して、全電極間に電気接続を形
    成するステップと、を更に備える請求項１３に記載の方
    法。
  15. 【請求項１５】 前記セラミック体（１００，３００）
    の前記第１の側（５０，４００）の表面（１０４）をラ
    ッピング加工して、前記孔内の導電材料を露出するステ
    ップを更に備える請求項１４に記載の方法。
  16. 【請求項１６】 前記第２の導体（２１４，３１４）を
    形成するステップが、 前記電極（２０６，３０８，３
    １６）に交差する前記セラミック体（１００，３００）
    の前記第２の側（５２，４０２）内に穴をボーリングし
    て、前記孔内に導電ピン（２１４，３２４）を鑞付けす
    るステップを更に備える請求項１３に記載の方法。
  17. 【請求項１７】 前記第１の導体（３１２）が、前記第
    ２の導体（３１４）から横方向にオフセットされている
    請求項１３に記載の方法。
JP12656498A 1997-04-01 1998-04-01 セラミック体のための導電性フィードスルー及びその製造方法 Expired - Lifetime JP4354545B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/834,702 US6255601B1 (en) 1997-04-01 1997-04-01 Conductive feedthrough for a ceramic body and method of fabricating same
US08/834702 1997-04-01

Publications (2)

Publication Number Publication Date
JPH10326823A true JPH10326823A (ja) 1998-12-08
JP4354545B2 JP4354545B2 (ja) 2009-10-28

Family

ID=25267578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12656498A Expired - Lifetime JP4354545B2 (ja) 1997-04-01 1998-04-01 セラミック体のための導電性フィードスルー及びその製造方法

Country Status (6)

Country Link
US (1) US6255601B1 (ja)
EP (1) EP0869553A3 (ja)
JP (1) JP4354545B2 (ja)
KR (1) KR19980080902A (ja)
SG (1) SG81225A1 (ja)
TW (1) TW452844B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208596A (ja) * 1999-01-12 2000-07-28 Applied Materials Inc 向上したｒｆ配電を有する静電気チャック
JP2001007190A (ja) * 1999-02-17 2001-01-12 Applied Materials Inc 多層電極を有する薄板状セラミック及び製造方法
JP2003517730A (ja) * 1999-12-09 2003-05-27 サンーゴバン セラミックス アンド プラスティクス，インコーポレイティド 静電チャック、サセプタおよびその製造方法
KR100779551B1 (ko) 2004-10-26 2007-11-27 쿄세라 코포레이션 웨이퍼 지지 부재 및 이것을 이용한 반도체 제조장치
WO2013132803A1 (ja) * 2012-03-07 2013-09-12 日本特殊陶業株式会社 搬送装置およびセラミック部材
JP2016225557A (ja) * 2015-06-03 2016-12-28 京セラ株式会社 試料保持具およびこれを用いたプラズマエッチング装置
JP2017011284A (ja) * 2008-03-13 2017-01-12 株式会社ニコン 基板ホルダ、基板ホルダシステム、基板搬送装置および基板貼り合せ装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3980801B2 (ja) * 1999-09-16 2007-09-26 株式会社東芝 三次元構造体およびその製造方法
US6632512B1 (en) * 1999-11-10 2003-10-14 Ibiden Co., Ltd. Ceramic substrate
US6639154B1 (en) * 2000-10-10 2003-10-28 Teradyne, Inc. Apparatus for forming a connection between a circuit board and a connector, having a signal launch
US6747217B1 (en) * 2001-11-20 2004-06-08 Unisys Corporation Alternative to through-hole-plating in a printed circuit board
KR100497953B1 (ko) * 2002-08-05 2005-06-29 한국화학연구원 전도성 세라믹 전극 및 이를 포함하는 정전척
TW200615916A (en) * 2004-11-15 2006-05-16 Benq Corp Method of selecting recording speed and recorder thereof
JP2008108703A (ja) * 2006-09-28 2008-05-08 Covalent Materials Corp 面状ヒータ及びこのヒータを備えた半導体熱処理装置
JP5423621B2 (ja) * 2010-06-04 2014-02-19 株式会社デンソー 回路基板の端子接続構造
US8704104B2 (en) 2010-07-19 2014-04-22 Asml Netherlands B.V. Electrical connector, electrical connection system and lithographic apparatus
US9591770B2 (en) * 2013-04-26 2017-03-07 Kla-Tencor Corporation Multi-layer ceramic vacuum to atmosphere electric feed through
US10840056B2 (en) 2017-02-03 2020-11-17 Kla Corporation Multi-column scanning electron microscopy system
EP3583980A1 (en) * 2018-06-19 2019-12-25 Morgan Advanced Ceramics, Inc. Feedthroughs

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB753875A (en) * 1953-03-06 1956-08-01 Blaupunkt Werke Gmbh A method of contacting two dimensional printed electric circuits
US3346689A (en) * 1965-01-29 1967-10-10 Philco Ford Corp Multilayer circuit board suing epoxy cards and silver epoxy connectors
GB1138673A (en) 1967-01-09 1969-01-01 Westinghouse Brake & Signal Improvements relating to semiconductor devices
US4095866A (en) * 1977-05-19 1978-06-20 Ncr Corporation High density printed circuit board and edge connector assembly
US4320438A (en) * 1980-05-15 1982-03-16 Cts Corporation Multi-layer ceramic package
JPS6083356A (ja) 1983-10-14 1985-05-11 Hitachi Ltd 半導体装置
US4665468A (en) 1984-07-10 1987-05-12 Nec Corporation Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same
JPH0760849B2 (ja) 1986-06-05 1995-06-28 東陶機器株式会社 静電チャック板
JPH01207992A (ja) * 1988-02-16 1989-08-21 Hitachi Ltd 回路配線板
JPH0797705B2 (ja) 1989-07-17 1995-10-18 日本電気株式会社 多層セラミツク基板
JPH03163849A (ja) 1990-11-07 1991-07-15 Toshiba Mach Co Ltd 静電チャック
US5136238A (en) * 1990-11-26 1992-08-04 Electro-Fix, Inc. Test fixture with diaphragm board with one or more internal grounded layers
US5191506A (en) 1991-05-02 1993-03-02 International Business Machines Corporation Ceramic electrostatic chuck
US5155652A (en) 1991-05-02 1992-10-13 International Business Machines Corporation Temperature cycling ceramic electrostatic chuck
US5450290A (en) * 1993-02-01 1995-09-12 International Business Machines Corporation Printed circuit board with aligned connections and method of making same
US5557215A (en) * 1993-05-12 1996-09-17 Tokyo Electron Limited Self-bias measuring method, apparatus thereof and electrostatic chucking apparatus
EP0628644B1 (en) * 1993-05-27 2003-04-02 Applied Materials, Inc. Improvements in or relating to susceptors suitable for use in chemical vapour deposition devices
US5886863A (en) * 1995-05-09 1999-03-23 Kyocera Corporation Wafer support member
US5730803A (en) * 1996-02-23 1998-03-24 Applied Materials, Inc. Apparatus and method for transferring heat from a hot electrostatic chuck to an underlying cold body

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208596A (ja) * 1999-01-12 2000-07-28 Applied Materials Inc 向上したｒｆ配電を有する静電気チャック
JP2001007190A (ja) * 1999-02-17 2001-01-12 Applied Materials Inc 多層電極を有する薄板状セラミック及び製造方法
JP2012142615A (ja) * 1999-02-17 2012-07-26 Applied Materials Inc 多層電極を有する薄板状セラミック及び製造方法
JP2003517730A (ja) * 1999-12-09 2003-05-27 サンーゴバン セラミックス アンド プラスティクス，インコーポレイティド 静電チャック、サセプタおよびその製造方法
JP4768185B2 (ja) * 1999-12-09 2011-09-07 サン−ゴバン セラミックス アンド プラスティクス，インコーポレイティド 静電チャック、サセプタおよびその製造方法
KR100779551B1 (ko) 2004-10-26 2007-11-27 쿄세라 코포레이션 웨이퍼 지지 부재 및 이것을 이용한 반도체 제조장치
CN100359663C (zh) * 2004-10-26 2008-01-02 京瓷株式会社 晶片支撑构件及利用其的半导体制造装置
JP2017011284A (ja) * 2008-03-13 2017-01-12 株式会社ニコン 基板ホルダ、基板ホルダシステム、基板搬送装置および基板貼り合せ装置
WO2013132803A1 (ja) * 2012-03-07 2013-09-12 日本特殊陶業株式会社 搬送装置およびセラミック部材
JPWO2013132803A1 (ja) * 2012-03-07 2015-07-30 日本特殊陶業株式会社 搬送装置およびセラミック部材
US9276504B2 (en) 2012-03-07 2016-03-01 Ngk Spark Plug Co., Ltd. Carrier device and ceramic member
JP2016225557A (ja) * 2015-06-03 2016-12-28 京セラ株式会社 試料保持具およびこれを用いたプラズマエッチング装置

Also Published As

Publication number Publication date
KR19980080902A (ko) 1998-11-25
EP0869553A3 (en) 1999-04-21
TW452844B (en) 2001-09-01
JP4354545B2 (ja) 2009-10-28
SG81225A1 (en) 2001-06-19
EP0869553A2 (en) 1998-10-07
US6255601B1 (en) 2001-07-03

Similar Documents

Publication Publication Date Title
JP5475824B2 (ja) 多層電極を有する薄板状セラミック及び製造方法
JP4354545B2 (ja) セラミック体のための導電性フィードスルー及びその製造方法
US4430690A (en) Low inductance MLC capacitor with metal impregnation and solder bar contact
JPH07101728B2 (ja) 多層配線構造体
JPH08500211A (ja) 集積回路チップの一体化積重ね体用の非導電性端部層
KR20160041758A (ko) 정전척
JPS62501181A (ja) 寸法の安定した内部接続板の製造方法
JPH0393258A (ja) デイスクリートチップを使用した３次元集積回路構成
CN101276693B (zh) 电子元件的制备方法
JPH0226393B2 (ja)
JP6804878B2 (ja) 加熱部材及び静電チャック
JPH05299493A (ja) セラミック静電ウェーハ・チャック
KR20060049383A (ko) 웨이퍼 지지 부재 및 이것을 이용한 반도체 제조장치
CA2024784C (en) Stackable multilayer substrate for mounting integrated circuits
US20200023187A1 (en) Feedthrough connectors in glass
JPH0817965A (ja) 電子コンポーネントおよびその製造方法
KR101541051B1 (ko) 다층 전극 구조를 갖는 정전척의 제조방법 및 이에 의해 제조된 다층 전극 구조를 갖는 정전척
CN116264171A (zh) 晶片载放台
US6627823B1 (en) Multilayered connection plate
JPS6070170A (ja) 金属層付着方法
JPS62196811A (ja) コンデンサ内蔵型セラミツク基板
JP2942424B2 (ja) 半導体素子収納用パッケージ
US5061547A (en) Structure of conductive layers in multilayer substrates for minimizing blisters and delaminations
JP7448060B1 (ja) 静電チャック
JPH11220011A (ja) 端子構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050330

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080226

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080526

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080529

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080626

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080701

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080728

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080731

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080826

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090310

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090630

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090730

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120807

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120807

Year of fee payment: 3

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130807

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term