CN1870265A - 半导体集成电路装置及使用它的电子卡 - Google Patents

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Abstract

提供一种半导体集成电路装置，即使集成电路处于没有连接到接地点和电源的状态，也可保护其集成电路不被损坏。该半导体集成电路装置包括：第1导电类型的第1半导体区域(PSUB)；具有形成在第1半导体区域(PSUB)中的第2导电类型的源/漏区(D)和在源/漏区间的沟道区上通过栅绝缘膜形成的栅电极(G)的晶体管(N1)；电连接到晶体管的漏区(D)的输出端子(PAD)；邻接晶体管(N1)的源/漏区(D)且在第1半导体区域(PSUB)中形成的第2导电类型的第2半导体区域(DN)，所述第2半导体区域连接到晶体管(N1)的栅电极(G)。

Description

半导体集成电路装置及使用它的电子卡
本申请是株式会社东芝于2003年11月28日提交的、申请号为200310124983.1、发明名称为“半导体集成电路装置及使用它的电子卡”的发明专利申请的分案申请。
技术领域
本发明涉及半导体集成电路装置及使用它的电子卡，特别涉及对因向半导体集成电路装置自身充电、以及从半导体集成电路装置自身放电而引起的损坏所采取的对策。
背景技术
半导体集成电路装置具有用于保护集成电路免受在输出端子上施加的过大电流而导致损坏的保护电路和保护功能等。这种试验规格由MIL(军事标准)和EIAJ(日本电子工业协会)制定。
半导体集成电路装置不是以其单体方式使用，通常是组装在电子产品中来使用。因此，可认为在市场上半导体集成电路装置始终被连接在接地点或电源上。在MIL和EIAJ的试验规格中，使探针接触输出端子，将过大的电流施加几十纳秒(nsec)～几微秒(μsec)的时间并流过半导体集成电路装置。在这种试验中，半导体集成电路装置是连接到接地点或电源上的状态。在这种状态下保护电路和保护功能将半导体集成电路装置的过大的电流泄放到接地点或电源，保护集成电路。由此，即使意外地供给过大的电流，也难以损坏半导体集成电路装置，可提高组装了半导体集成电路装置的电子产品的可靠性和耐久性。
近来，半导体集成电路装置的应用不仅是电子产品，而且也广泛应用于各种媒体、例如记录媒体、信息媒体中。现有的记录媒体、信息媒体有磁卡、磁盘，以磁方式来存储信息。用非易失性半导体存储装置来置换这种磁存储部。由此，与磁卡、磁盘比较，就可以提高信息存储量、信息保持性、信息机密性等。这样的记录媒体的例子被称为存储卡、IC卡，在市场上随处可见。作为介绍存储卡的文献，例如有文献1。在本说明书中，将利用这些半导体集成电路装置的所有记录媒体、信息媒体称为电子卡。
文献1
Shigeo Araki，“The Memory Stick”，
http://www.ece.umd.edu/courses/enee759m.S2002/papers/araki2000-micro20-4.pdf pp40-46。
电子卡与磁卡、磁盘同样，不是始终装入在电子产品中来使用。可由人搬运或携带。即，电子卡内的半导体集成电路装置大多处于未电接地或电连接到电源的状态。如果在没有连接到接地点或电源的状态下，半导体集成电路装置遇到严酷的环境，则将过大的电流泄放到接地点或电源的现有的保护电路和保护功能就可能不能充分地保护集成电路。
发明内容
本发明是鉴于上述情况而完成的发明，其目的在于提供一种半导体集成电路装置及使用它的电子卡，即使在集成电路处于没有连接到接地点和电源的状态下，也可保护该集成电路免受损坏。
为了实现上述目的，本发明第1方案的半导体集成电路装置及电子卡的特征在于，包括：第1导电类型的半导体区域；形成在所述第1导电类型的半导体区域中，具有连接到输出端子的第2导电类型的源/漏区的第1绝缘栅型场效应晶体管；以及邻接于所述源/漏区并形成在所述第1导电类型的半导体区域中，连接到所述绝缘栅型场效应晶体管的栅极的第2导电类型的半导体区域。
本发明第2方案的半导体集成电路装置及电子卡的特征在于包括：第1导电类型的半导体区域；形成在所述第1导电类型的半导体区域中，具有连接到输出端子的第2导电类型的源/漏区的第1绝缘栅型场效应晶体管；形成在所述第1导电类型的半导体区域中，具有连接到所述第1绝缘栅型场效应晶体管的栅极的第2导电类型的源/漏区，驱动所述第1绝缘栅型场效应晶体管的第2绝缘栅型场效应晶体管；以及将所述第1导电类型的半导体区域作为一个阳极和阴极，形成在所述第1导电类型的半导体区域中，具有连接到所述第1绝缘栅型场效应晶体管的栅极的另一个阳极和阴极的二极管。而且，其特征在于，从所述第1绝缘栅型场效应晶体管的所述源/漏区至所述一个阳极和阴极的距离比从所述第1绝缘栅型场效应晶体管的所述源/漏区至所述第2绝缘栅型场效应晶体管的所述源/漏区的距离短。
本发明第3方案的半导体集成电路装置和电子卡包括：第1导电类型的半导体区域；形成在所述第1导电类型的半导体区域中，具有连接到输出端子的第2导电类型的源/漏区的第1绝缘栅型场效应晶体管；形成在所述第1导电类型的半导体区域中，具有连接到所述第1绝缘栅型场效应晶体管的栅极上的第2导电类型的源/漏区，驱动所述第1绝缘栅型场效应晶体管的第2绝缘栅型场效应晶体管；以及形成在所述第1导电类型的半导体区域中，具有自身的栅极被短路的源/漏区和连接到所述第1绝缘栅型场效应晶体管的栅极的源/漏区的第3绝缘栅型场效应晶体管。而且，其特征在于，从所述第1绝缘栅型场效应晶体管的所述源/漏区至所述第3绝缘栅型场效应晶体管的连接到所述第1绝缘栅型场效应晶体管的栅极的源/漏区的距离比从所述第1绝缘栅型场效应晶体管的所述源/漏区至所述第2绝缘栅型场效应晶体管的所述源/漏区的距离短。
本发明第4方案的半导体集成电路装置和电子卡包括：第1导电类型的半导体区域；形成在所述第1导电类型的半导体区域中，具有连接到输出端子的第2导电类型的源/漏区的第1绝缘栅型场效应晶体管；形成在所述第1导电类型的半导体区域中，具有连接到所述第1绝缘栅型场效应晶体管的栅极上的第2导电类型的源/漏区，驱动所述第1绝缘栅型场效应晶体管的第2绝缘栅型场效应晶体管；以及以所述第1导电类型的半导体区域作为基极，具有该基极被短路的发射极/集电极区域和连接到所述第1绝缘栅型场效应晶体管的栅极的发射极/集电极区域的双极晶体管。而且，其特征在于，所述第1绝缘栅型场效应晶体管的所述源/漏区至所述双极晶体管的连接到所述第1绝缘栅型场效应晶体管的栅极的发射极/集电极区域的距离比从所述第1绝缘栅型场效应晶体管的所述源/漏区至所述第2绝缘栅型场效应晶体管的所述源/漏区的距离短。
根据本发明，可提供一种半导体集成电路装置和使用它的电子卡，即使在集成电路处于没有连接到接地点和电源的状态下，也可保护该集成电路避免损坏。
附图说明
图1A、图1B是用于说明意外事件一例的图。
图2A、图2B是用于说明意外事件的另一例的图。
图3A表示将探针接触输出端子时的电流I和时间t的关系图，图3B表示产生空气中放电时的电压V和时间t的关系图。
图4A、图4B表示本发明参照例的半导体集成电路装置的电路图。
图5A表示本发明参照例的半导体集成电路装置的电路图，图5B表示其剖面图。
图6A表示本发明第1实施方式的半导体集成电路装置的电路图，图6B表示其平面图案一例的平面图。
图7A、图7B分别表示本发明第1实施方式的半导体集成电路装置的保护动作一例的图。
图8A、图8B分别表示本发明第1实施方式的半导体集成电路装置的保护动作的另一例的图。
图9表示本发明第2实施方式的半导体集成电路装置的电路图。
图10表示本发明第3实施方式的半导体集成电路装置的电路图。
图11表示本发明第4实施方式的半导体集成电路装置的第1布图例的平面图。
图12表示沿图11中的12-12线的剖面图。
图13表示沿图11中的13-13线的剖面图。
图14表示从图11所示的平面中除去第1层金属层和第2层金属层后的状态的平面图。
图15表示从图11所示的平面除去第2层金属层后的状态的平面图。
图16表示本发明第4实施方式的半导体集成电路装置的第2布图例的平面图。
图17表示沿图16中的17-17线的剖面图。
图18表示从图16所示的平面中除去第1层金属层和第2层金属层后的状态的平面图。
图19表示从图16所示的平面中除去第2层金属层后的状态的平面图。
图20表示本发明第4实施方式的半导体集成电路装置的第3布图例的平面图。
图21表示从图20所示的平面中除去第2层金属层后的状态的平面图。
图22表示第3布图例的等效电路的等效电路图。
图23表示熔丝的连接/不连接的状态与保护能力及电流驱动能力的关系图。
图24表示不连接的第1例的平面图。
图25表示不连接的第2例的平面图。
图26表示不连接的第3例的平面图。
图27表示不连接的第4例的平面图。
图28表示不连接的第5例的平面图。
图29表示连接的一例的平面图。
图30表示本发明第4实施方式的半导体集成电路装置的第3布图例的基本布局的图。
图31表示本发明第4实施方式的半导体集成电路装置的第4布图例的基本布局的图。
图32表示本发明第4实施方式的半导体集成电路装置的第4布图例的平面图。
图33表示从图32所示的平面中除去第2层金属层后的状态的平面图。
图34表示第4布图例的等效电路的等效电路图。
图35表示熔丝的连接/不连接的状态与保护能力和电流驱动能力的关系的图。
图36表示不连接的第1例的平面图。
图37表示不连接的第2例的平面图。
图38表示不连接的第3例的平面图。
图39表示不连接的第4例的平面图。
图40表示不连接的第5例的平面图。
图41表示连接的一例的平面图。
图42A表示充电试验例的斜视图，图42B表示放电试验例的斜视图。
图43A表示NAND型EEPROM的一例的方框图，图43B表示NAND型EEPROM的存储单元阵列一例的电路图。
图44表示存储卡的第1例的方框图。
图45表示存储卡的第2例的方框图。
图46表示存储卡的第3例的方框图。
图47表示存储卡的第4例的分解剖面图。
图48表示存储卡的第5例的分解剖面图。
图49表示存储卡的第6例的分解剖面图。
图50表示利用本发明一实施方式的IC卡的电子设备一例的斜视图。
图51表示数字照相机的基本系统的方框图。
图52A～图52F分别表示利用本发明一实施方式的IC卡的电子设备另一例的图。
图53A～图53F分别表示利用本发明一实施方式的IC卡的电子设备另一例的图。
具体实施方式
以下，参照附图说明本发明的几个实施方式。在这种说明中，所有附图中对于共同的部分附以相同的参考标号。
以下，参照附图说明本发明的实施方式。在这种说明中，所有附图中对于共同的部分附以相同的参考标号。
在说明实施方式前，假设半导体集成电路装置处于未连接到接地点和电源的状态的意外事件。
图1A、图1B是用于说明意外事件一例的图。
如图1A所示，将电子卡1放置在接地的导体(CONDUCTOR)上。电子卡1内的半导体集成电路装置芯片2没有连接到接地点和电源。对这种状态的电子卡1，例如用带“正”电的带电体、例如手指靠近它。手指和电子卡1之间的距离为某个距离时，如图1B所示，在手指和电子卡1之间产生空气放电(Aerial Discharge)。其结果，电子卡1和/或芯片2被充电，带“正”电。
图2A、图2B是用于说明意外事件另一例的图。
如图2A所示，例如，假设电子卡1带“正”电。例如，假设将该电子卡1掉落在接地的导体(CONDUTOR)上。电子卡1内的芯片2与图1A、图1B同样没有连接到接地点和电源。这种情况下，电子卡1和接地的导体之间的距离为某个距离时，在电子卡1和被接地的导体之间也产生空气放电。其结果，与图1A、图1B的状况相反，电子卡1放电。
既然上述事态是芯片2没有连接到接地点和电源，则使用将过大的电流泄放到接地点和电源的保护电路或保护功能来保护集成电路就有局限。例如，利用MIL和EIAJ的试验规格是将探针接触输出端子，在几十纳秒(nsec)～几微秒(μsec)的时间中过大的电流流过半导体集成电路装置。为了满足这样的规格，保护电路和保护功能在几十纳秒(nsec)～几微秒(μsec)的时间中将过大的电流泄放到接地点和电源。图3A表示将探针接触输出端子时的电流I和时间t的关系。
但是，上述事态在芯片2没有连接到接地点和电源时，将过大的电压提供给电子卡1和/或芯片2，其结果，在电子卡1自身和/或芯片2与带电体、或接地点之间产生空气放电。这样的空气放电被认为在几nsec以下、一般在1nsec以下就停止了，比MIL和EIAJ的试验时间短。而且，与流过过大的电流情况比较，这种电压非常高。图3B表示产生空气中放电时的电压V和时间t的关系。为了比较，在图3B中，用虚线表示将探针接触输出端子时的电压V和时间t的关系。这样的意外事件难以仅用满足MIL和EIAJ的试验规格的保护电路和保护功能来克服。
图4A、图4B是表示本发明参考例的半导体集成电路装置的电路图。
图4A、图4B表示芯片2的输出电路的部分，并且表示芯片2连接到接地点GND和电源VCC的状态。该输出电路在过大的电流流过输出端子PAD时，如下那样保护集成电路。
首先，如图4A所示，将提供正电位的探针17接触输出端子PAD，向输出电路的N沟道型MOSFET N1的漏极D、以及P沟道型MOSFET P1的漏极D流过过大的电流。这种情况下，晶体管P1的漏极与形成该漏极的N型阱(或N型半导体衬底)的PN结被正向偏置，过大的电流I流过电源VCC。
相反，将提供负电位的探针17接触输出端子PAD。这种情况下，如图4B所示，晶体管N1的漏极D与形成该漏极的P型半导体衬底(或P型阱)的PN结被正向偏置，过大的电流I从接地点Vss流过输出端子PAD。
这样，参考例的半导体集成电路装置满足MIL和EIAJ的试验规格，保护集成电路避免过大的电流I。
但是，如图5A、图5B所示，在芯片2没有连接到接地点GND和电源VCC的情况下，本发明人发现了如下的损坏模式。
如图5A、图5B所示，假设芯片2因某种原因而带正电。将带正电的芯片2的输出端子PAD靠近接地的探针17。于是，在输出端子PAD和探针17之间产生空气放电(1)。由此，晶体管N1的漏极D的电位下降，P型半导体衬底Psub被正向偏置，在漏极D和P型半导体衬底之间流过电流。其结果，漏极D周围的衬底电位下降(2)。这种电位下降通过连接到接地点GND的布线(接地线GND)扩大到衬底内部(3)。由于接地线GND具有电阻RGND，这种电位下降不久到达驱动晶体管N1的驱动电路。在驱动电路中包括N沟道型MOS晶体管N2。如果电位下降达到晶体管N2的漏极D的周围，则该漏极D和P型半导体衬底被击穿(4)。晶体管N2的漏极连接到晶体管N1的栅极。因此，晶体管N1的栅极放电，使晶体管N1的栅极电位下降(5)。
此时，在晶体管N1的漏极D的电位下降和其栅极的电位下降之间产生时间差。其原因是，在接地线GND中存在电阻RGND，并且在连接晶体管N2的漏极和晶体管N1的栅极的布线中也存在电阻RN。因此，栅极的电位下降延迟，在晶体管N1的漏极D和其栅极G中如图5B所示暂时性地产生电位差A。晶体管N1的栅绝缘膜必须得经得起电位差A，但空气放电情况下的电位差估计达到几千V，损坏难以避免。
这样，在芯片2没有连接到接地点GND及电源VCC的情况下，如果发生意外事件，则集成电路会被损坏。
以下，作为本发明的第1实施方式～第3实施方式，说明能够克服上述意外事件的半导体集成电路装置。
(第1实施方式)
图6A是表示本发明第1实施方式的半导体集成电路装置的电路图。
如图6A所示，第1实施方式的半导体集成电路装置是输出电路。该输出电路包括驱动输出端子PAD的输出缓冲器21、以及根据来自集成电路内部的信号来驱动输出缓冲器21的驱动电路22。
输出缓冲器21包括：将漏极连接到输出端子PAD，将源极和背栅连接到接地点GND的N沟道绝缘栅型场效应晶体管N1；以及将漏极连接到输出端子PAD，将源极和背栅连接到电源VCC的P沟道绝缘栅型场效应晶体管P1。绝缘栅型场效应晶体管的一例是MOSFET。晶体管P1的栅极、以及晶体管N1的栅极分别连接到驱动电路22。
驱动电路22包括：将漏极连接到晶体管N1的栅极，将源极和背栅连接到接地点GND的N沟道绝缘栅型场效应晶体管N2；以及将漏极连接到晶体管N1的栅极，将源极和背栅连接到电源VCC的P沟道绝缘栅型场效应晶体管P2。晶体管N2、P2根据未图示的来自集成电路内部的信号，来驱动输出缓冲器21的晶体管N1。
此外，驱动电路22包括：将漏极连接到晶体管P1的栅极，将源极和背栅连接到接地点GND的N沟道绝缘栅型场效应晶体管N3；以及将漏极连接到晶体管P2的栅极，将源极和背栅连接到电源VCC的P沟道绝缘栅型场效应晶体管P3。晶体管N3、P3也与晶体管N2、P2同样，根据未图示的来自集成电路内部的信号，驱动输出缓冲器21的晶体管P1。
而且，本实施方式的输出电路包括：将阴极连接到晶体管N1的栅极，将阳极连接到接地点GND的二极管DN；以及将阳极连接到晶体管P1的栅极，将阴极连接到电源VCC的二极管DP。二极管DN的阴极邻接晶体管N1的漏极而形成，二极管DP的阳极邻接晶体管P2的漏极而形成。其平面图案的一例示于图6B。
如图6B所示，在本例的平面图案中，将晶体管N1、P1、输出端子PAD配置在接地线GND和电源线VCC之间的区域中。接地线GND和电源线VCC例如由第2层金属形成。输出端子PAD被配置在晶体管N1和P1之间。二极管DN的阴极例如形成在接地线GND下的P型半导体衬底Psub上，通过与第2层金属相比处于衬底侧的第1层金属连接到晶体管N1的栅极。同样，二极管DP的阳极例如形成在电源线VCC下的N型阱Nwell中，通过第1层金属连接到晶体管P1的栅极。晶体管N2、P2、N3、P3没有特别图示，但被配置在配置了晶体管N1、P1区域以外的区域中。由此，从晶体管N1的漏极至二极管DN的阴极的距离比从晶体管N1的漏极至晶体管N2的漏极的距离还要短。同样，从晶体管P1的漏极至二极管DP的阳极的距离比从晶体管P1的漏极至晶体管P3的漏极的距离还要短。
通过具备这样的二极管DN、DP，就可克服上述意外事件。以下，对其详细进行说明。
图7A、图7B分别是表示本发明第1实施方式的半导体集成电路装置的保护动作一例的图。本例假设芯片2带正电的情况。
如图7A、图7B所示，将带正电的芯片2的输出端子PAD靠近接地的探针17，在输出端子PAD和探针17之间引起空气放电(1)。晶体管N1的漏极D的电位下降，漏极D和P型半导体衬底Psub被正向偏置，在漏极D和P型半导体衬底Psub之间流过电流，漏极D周围的衬底电位下降(2)。随着该衬底电位的下降，以衬底Psub为阳极，以与漏极D邻接形成的N型半导体区域N+为阴极的二极管DN被击穿(3)。由此，晶体管N1的栅极电位下降。在二极管DN的反方向的反向电压、一般产生约15V的电位差后引起这种击穿，而如上述那样，空气中放电产生的电压达到几千V。因此，击穿瞬间发生。此外，阴极与晶体管N1的漏极邻接形成，所以从晶体管N1至阴极的距离很小。因此，与参考例比较，可以进一步缩短晶体管N1的漏极电位下降和其栅极电位下降之间的时间差。其结果，可认为在晶体管N1的漏极D和其栅极G之间事实上不产生电位差。因此，即使在芯片2没有连接到接地点GND和电源VCC的状态下，芯片2进行了空气放电的情况下，晶体管N1的栅绝缘膜也不会被破坏，可以保护集成电路。
图8A、图8B分别是表示本发明第1实施方式的半导体集成电路装置的保护动作的另一例的图。本例假设是带正电的带电体靠近芯片2的情况。
如图8A、图8B所示，将带正电的探针17靠近芯片2的输出端子PAD，在输出端子PAD和探针17之间引起空气放电(1)。晶体管P1的漏极D的电位上升，漏极D和N型阱Nwell被正向偏置，在漏极D和N型阱之间流过电流，漏极D周围的阱电位上升(2)。随着这种阱电位的上升，以阱Nwell为阴极，以邻接漏极D形成的P型半导体区域P+为阳极的二极管DP被击穿(3)。由此，晶体管P1的栅极电位上升。这样，通过与图7A、图7B相反的保护动作，即使在芯片2没有连接到接地点GND和电源VCC的状态下，对芯片产生了空气放电的情况下，晶体管P1的栅绝缘膜也不会被破坏，可以保护集成电路。
对于MIL和EIJA的试验规格来说，可通过与参考例的半导体集成电路装置同样的保护动作来满足。
再有，在本实施方式中，二极管为PN结二极管，但也可以使用PN结二极管以外的二极管。
(第2实施方式)
图9是表示本发明第2实施方式的半导体集成电路装置的电路图。
如图9所示，第2实施方式是将第1实施方式中说明的二极管DN、DP分别置换为绝缘栅型场效应晶体管NFET、PFET。绝缘栅型场效应晶体管的例子例如是MOSFET。通过空气放电芯片2被放电或充电的机理与第1实施方式相同。本例通过利用MOSFET的沟道部的表面击穿特性，可以获得与第1实施方式同样的效果。
表面击穿由比PN结的击穿还要低的电压引起。根据第2实施方式，与第1实施方式比较，可获得在保护裕度之中，特别是有关电压的保护裕度进一步扩大的优点。
(第3实施方式)
图10是表示本发明第3实施方式的半导体集成电路装置的电路图。
如图10所示，第3实施方式是将第1实施方式中说明的二极管ND、DP分别置换为双极晶体管QNPN、QPNP。在本实施方式中，通过空气放电芯片2被放电、充电的机理与第1实施方式相同。本例通过利用双极晶体管的穿通特性，可以获得与第1实施方式同样的效果。
在第3实施方式中，由于双极晶体管QNPNN、QPNP导通，所以有利于流过大电流。根据第3实施方式，与第1实施方式比较，可获得在保护裕度之中，特别是有关电流的保护裕度进一步扩大的优点。
(第4实施方式)
下面，将第2实施方式的半导体集成电路装置的几个布图例与它们的结构一起作为第4实施方式来说明。
(第1布图例)
图11是表示本发明第4实施方式的半导体集成电路装置的第1布图例的平面图，图12是沿图11中的12-12线的剖面图，图13是沿图11中的13-13线的剖面图。图14是表示从图11所示的平面中除去第1层金属层和第2层金属层后的状态的平面图，图15是表示除去第2层金属层后的状态的平面图。
如图11～图15所示，在P型半导体衬底(P-substrate)、例如P型硅衬底100内，形成N型阱(N-well)102。在形成了N型阱102的P型硅衬底100的表面区域内，例如形成由氧化硅膜构成的元件分离区域104。在本例中，元件分离区域104在P型硅衬底100上分离出有源区域106和108，在N型阱102上，分离有源区域110和112。有源区域106和108暴露出P型硅衬底100的表面，有源区域110和112暴露出N型阱102的表面。第2实施方式中说明的晶体管N1的N型源/漏扩散层114形成在有源区域106中，晶体管P1的源/漏扩散层116形成在有源区域110中。同样，第2实施方式中说明的晶体管NFET的源/漏扩散层118形成有源区域108中，晶体管PFET的源/漏扩散层120形成在有源区域112中。
在有源区域106、108、110及112上，例如形成由氧化硅膜构成的栅绝缘膜122，在栅绝缘膜122上形成栅极层124。栅极层124例如由导电性多晶硅膜、导电性多晶硅膜和硅化物膜的叠层结构膜、导电性多晶硅膜和金属膜的叠层结构膜、或金属膜构成。在本例中，栅极层124包含晶体管N1的栅电极124-N1、晶体管P1的栅电极124-P1、晶体管NFET的栅电极124-NFET、晶体管PFET的栅电极124-PFET。而且，栅电极124-N1的平面形状为U字形，晶体管N1是包含并联连接到电源线VCC和输出端子PAD之间的两个晶体管的结构。通过晶体管N1包含被并联连接的两个晶体管，与晶体管N1为一个晶体管的情况比较，晶体管N1的沟道宽度扩大。通过扩大沟道宽度，获得用于驱动输出端子PAD所必要的驱动能力。再有，栅电极124-P1也具有与栅极图案N1同样的平面形状，晶体管P1也作了晶体管N1同样的设计。
在形成了元件分离区域104、有源区域106、108、110、112、栅电极124-N1、124-P1、124-NFET及124-PFET的P型硅衬底100上，例如形成由氧化硅膜构成的第1层层间绝缘膜126。在第1层层间绝缘膜126上，形成第1层金属层128。在本例中，第1层金属层128包含布线128-N及布线128-P。布线128-N将从驱动电路22的晶体管N2或P2输出的信号传送到晶体管N1的栅电极124-N，布线1 28-P将从驱动电路22的晶体管N3或P3输出的信号传送到晶体管P1的栅电极124-P。
布线128-N通过在第1层层间绝缘膜126上形成的接触孔或栓塞130，在晶体管NFET的源/漏扩散层118中连接到漏极。而且，布线128-N通过在第1层层间绝缘膜126中形成的接触孔或栓塞132，连接到晶体管N1的栅电极124-N1。接触孔或栓塞130布线128-N的驱动电路22的输出节点(未图示)、在本例中为晶体管N2和晶体管P2的共用输出节点(未图示)与接触孔或栓塞132之间的部分。由此，将晶体管NFET的漏极连接在驱动电路22的输出节点与晶体管N1的栅电极124-N1之间，可获得在上述实施方式中说明的保护效果。
同样，布线128-P通过在第1层层间绝缘膜126中形成的接触孔或栓塞134，在晶体管PFET的源/漏扩散层120中连接到漏极。而且，布线128-P通过在第1层层间绝缘膜126中形成的接触孔或栓塞136，连接到晶体管P1的栅电极124-P1。接触孔或栓塞134形成在布线128-P的驱动电路22的输出节点(未图示)、本例中为晶体管N3及晶体管P3的共用输出节点(未图示)。与接触孔或栓塞136之间的部分。由此，可获得上述实施方式中说明的保护效果。
在形成了第1层金属层128的第1层层间绝缘膜126上，例如形成由氧化硅膜构成的第2层层间绝缘膜138。在第2层层间绝缘膜138上，形成第2层金属层140。在本例中，第2层金属层140包含布线140-GND、140-VCC及布线140-PAD。布线140-GND对半导体集成电路装置芯片内的电路供给接地电位GND，布线140-VCC对半导体集成电路装置芯片内的电路供给电源电位VCC。布线140-PAD将从输出缓冲器21的晶体管N1或P1输出的信号传送到输出端子PAD。
布线140-GND通过在第1层层间绝缘膜126及第2层层间绝缘膜138中形成的接触孔或栓塞142，在晶体管NFET的源/漏扩散层118中连接到源极，同时通过接触孔或栓塞144，连接到晶体管NFET的栅电极124-NFET。晶体管NFET的栅电极124-NFET的电位和源极电位通电时为接地电位GND，变为截止。在通电时，晶体管NFET截止的结果是，在通常动作时，布线128-N不会连接到接地电位，使集成电路的误动作被抑制。而且，布线140-GND通过在第1层层间绝缘膜126及第2层层间绝缘膜138中形成的接触孔或栓塞146，在晶体管N1的源/漏扩散层114中连接到源极。
布线140-VCC通过在第1层层间绝缘膜126及第2层层间绝缘膜138中形成的接触孔或栓塞148，在晶体管PFET的源/漏扩散层120中连接到源极，同时通过接触孔或栓塞150，连接到晶体管PFET的栅电极124-PFET。晶体管PFET的栅电极124-PFET的电位和源极的电位通电时为电源电位VCC，变为截止。在通电时，晶体管PFET截止的结果是，在通常动作时，布线128-P不会连接到接地电位，使集成电路的误动作被抑制。而且，布线140-VCC通过在第1层层间绝缘膜126及第2层层间绝缘膜138中形成的接触孔或栓塞152，在晶体管P1的源/漏扩散层116中连接到源极。
布线140-PAD通过在第1层层间绝缘膜126及第2层层间绝缘膜138中形成的接触孔或栓塞154，在晶体管N1的源/漏扩散层114中连接到漏极，同时在晶体管P1的源/漏扩散层116中连接到漏极。在布线140-PAD的接触孔或栓塞154间，设置焊盘区域156。焊盘区域156部分的宽度比布线140-PAD的焊盘区域156以外的部分还宽，成为凸缘状。
在形成了第2层金属层140的第2层层间绝缘膜138上，例如形成由氧化硅膜或氮化硅膜或绝缘性聚酰亚胺膜构成的钝化膜158。在位于焊盘区域156上的钝化膜158的部分中形成开孔160，将焊盘区域156暴露。在暴露的部分中，例如形成键合焊盘或焊球电极等，作为输出端子PAD发挥功能。
在第1布图例中，在晶体管N1的栅电极124-N1和驱动电路22的输出节点(未图示)之间，形成有源区域108，在有源区域108中，形成晶体管NFET(可参照图14)。而且，将晶体管NFET的漏极连接到布线128-N1中驱动电路22的输出节点和接触孔或栓塞132之间的部分(可参照图15)。由此，晶体管NFET的漏极连接在驱动电路22的输出节点和晶体管N1的栅电极124-N1之间。有关晶体管PFET的配置和结构，与晶体管NFET的配置和结构相同。
因此，根据第1布图例，如上述实施方式说明的那样，即使在芯片2没有连接到接地点GND和电源VCC的状态下，对芯片2或从芯片2例如引起空气放电时，也可以分别保护晶体管N1的栅绝缘膜122和晶体管P1的栅绝缘膜122不受损坏。
(第2布图例)
图16是表示本发明第4实施方式的半导体集成电路装置的第2布图例的平面图，图17是沿图16中的17-17线的剖面图。图18是表示从图16所示的平面中除去第1层金属层和第2层金属层后的状态的平面图，图19是表示除去第2层金属层后的状态的平面图。在第2布图例中，对与第1布图例相同的部分附以相同的参考标号，仅说明不同的部分。
第2布图例相对于第1布图例不同的部分尤其是在于：将晶体管NFET形成了在形成了晶体管N1的有源区域106中，将晶体管PFET形成在形成了晶体管P1的有源区域110中。
而且，在第2布图例中，在晶体管NFET的源/漏扩散层118中，使源极与晶体管N1的源极共用，在晶体管PFET的源/漏扩散层120中，使源极与晶体管P1的源极共用。对共用的源/漏扩散层，分别附以参考标号114/118、116/120。
而且，在晶体管NFET的源/漏扩散层118中，将漏极通过接触孔或栓塞130、布线128-N连接到接触孔或栓塞132。在第1布图例中，将接触孔或栓塞130形成在布线128-N中驱动电路22的输出节点(未图示)和接触孔或栓塞132之间，但如第2布图例那样，将到达栅电极124-N1的接触孔或栓塞132形成在布线128-N中驱动电路22的输出节点(未图示)和到达晶体管NFET的漏极的接触孔或栓塞130之间也可以。与晶体管PFET相同也可以将到达栅电极124P1的接触孔或栓塞136形成在布线128-P中驱动电路22的输出节点(未图示)和到达晶体管PFET的漏极的接触孔或栓塞134之间。
在第2布图例中，将晶体管NFET、PFET分别形成在有源区域106、110中(尤其参照图18)。而且，将晶体管NFET的漏极通过接触孔或栓塞130及布线128-N1连接到接触孔或栓塞132(尤其参照图19)。由此，晶体管NFET的漏极被连接到晶体管N1的栅电极124-N1。同样，将晶体管PFET的漏极通过接触孔或栓塞134及布线128-P连接到接触孔或栓塞136。由此，晶体管PFET的漏极被连接到晶体管P1的栅电极124-P1。
因此，根据第2布图例，与第1布图例同样，即使在芯片2没有连接到接地点GND和电源VCC的状态下，对芯片2或从芯片2例如引起空气放电时，也可以分别保护晶体管N1的栅绝缘膜122和晶体管P1的栅绝缘膜122不受损坏。
而且，根据第2布图例，由于使晶体管NFET、PFET分别形成在有源区域106、110中，所以与第1布图例比较，可以消除有源区域108、112。即，根据第2布图例，由于没有有源区域108、112，与第1布图例比较，就能够获得因重新设置晶体管NFET、PFET而带来的可抑制芯片面积增大的优点。
而且，根据第2布图例，由于使晶体管NFET、PFET的源极与晶体管N1、P1的源极共用，所以还可抑制有源区域106、110的面积增大。
(第3布图例)
图20是表示本发明第4实施方式的半导体集成电路装置的第3布图例的平面图，图21是表示从图20所示的平面中除去第2层金属层后的状态的平面图。在第3布图例中，对与第2布图例相同的部分附以相同的参考标号，仅说明不同的部分。
第3布图例相对于第2布图例的不同部分在于，晶体管NFET、PFET分别包含多个晶体管。在本例中，作为多个晶体管的一例，表示晶体管NFET包含两个晶体管NFET1、NFET2，晶体管PFET也包含两个晶体管PFET1、PFET2的例子。
晶体管NFET1、NFET2并联连接在驱动电路22的晶体管N2、P2的共用输出节点(驱动电路22的输出节点)和接地线GND之间。晶体管NFET1的栅电极124-NFET1连接到布线140-GND(接地线GND)，同样地，晶体管NFET2的栅电极124-NFET2连接到布线140-GND(接地线GND)。在晶体管NFET1、NFET2的源/漏扩散层118中，漏极被共用。晶体管NFET1的栅极宽度(沟道宽度)、NFET2的栅极宽度(沟道宽度)都为“WG”(参照图21)。
晶体管PFET1、PFET2并联连接在驱动电路22的晶体管N3、P3的共用输出节点(驱动电路22的输出节点)和电源线VCC之间。晶体管PFET1的栅电极124-PFET1连接到布线140-VCC(电源线VCC)，同样地，晶体管PFET2的栅电极124-PFET2连接到布线140-VCC(电源线VCC)。在晶体管PFET1、PFET2的源/漏扩散层120中，漏极被共用。晶体管PFET1的栅极宽度(沟道宽度)、PFET2的栅极宽度(沟道宽度)都是WG(参照图21)。
再有，晶体管N1、P1也分别包含多个晶体管，例如两个晶体管，其布局图案与第1、第2布图例相同。但是，在第3布图例中，为了简便，更详细地说，以晶体管N1包含两个晶体管N11、N12，晶体管P1同样也包含两个晶体管P11、P12为例进行了说明。晶体管N11、N12、P11、P12的栅极宽度(沟道宽度)都是WG。在本例中，晶体管N11、N12、NFET1、NFET2以阵列状并排配置在有源区域106中，晶体管P11、P12、PFET1、PFET2以阵列状并排配置在有源区域110中。
图22是表示第3布图例的等效电路的等效电路图。
如图22所示，用等效电路表示第3布图例时，晶体管N11和NFET1的共用源极扩散层114/118连接到接地线140-GND，晶体管N12的源极扩散层114连接到接地线140-GND，晶体管NFET2的源极扩散层118连接到接地线140-GND。
同样，晶体管P11和PFET1的共用源极扩散层116/120连接到电源线140-VCC，晶体管P12的源极扩散层116连接到电源线140-VCC，晶体管PFET2的源极扩散层120连接到电源线140-VCC。
这里，也可以认为晶体管N12的源极扩散层114、以及晶体管NFET2的源极扩散层118相对于接地线140-GND为“始终连接”，但还可认为源极扩散层114、以及118相对于接地线140-GND为“任意连接”。同样，可以认为晶体管P12的源极扩散层116、以及晶体管PFET2的源极扩散层120相对于电源线140-VCC也为“任意连接”。通过形成“任意连接”，晶体管N1根据需要可选择一个晶体管N11的情况、以及两个晶体管N11、N12的情况。同样，对于晶体管NFET，也可以根据需要选择一个晶体管N11的情况、以及两个晶体管N11、N12的情况。同样，对于晶体管P1，也可根据需要选择一个晶体管P11的情况、以及两个晶体管P11、P12的情况。同样，对于晶体管PFET，也可以根据需要选择一个晶体管PFET1的情况、以及两个晶体管PFET2的情况。其结果，可调节输出缓冲器21的晶体管N1、P1的电流驱动能力、调节使衬底～栅极间短路的短路元件、例如晶体管NFET、PFET的短路能力(以下称为保护能力)。
调节保护能力和电流驱动能力等的理由是为了满足欲使本实施方式的装置灵活地适应各种电子产品的需要。
在本发明中伴随作为课题提出的“空气放电”而产生的大电力例如因在电子卡上所充电/积蓄的电荷量而极大变化。如果积蓄的电荷量很大，则“空气放电”中产生的电力容易增大。积蓄电荷量例如因电子卡的尺寸或电子卡的材料等会产生各种变化。即，积蓄电荷量对每个电子产品有所不同。为了对付这种积蓄电荷量的偏差，可进行晶体管NFET、PFET的保护能力的调节。
本例的保护能力的调节对应于晶体管NFET、PFET的数目的增减。简单来说，对于要求强保护能力的电子部件，将晶体管NFET、PFET分别增加多个。在本例中，两个晶体管就可以。对于不要求强保护能力的电子产品，减少晶体管N1、P1中包含的晶体管。在本例中，一个晶体管就可以。
同样，输出缓冲器21中需要的电流驱动能力在每个电子产品中有所不同。对于要求大电流驱动能力的电子产品，将晶体管N1、P1分别为多个、例如为两个就可以，对于不要求大电流驱动能力的电子产品，减少晶体管N1、P1中包含的晶体管，例如为一个晶体管就可以。
作为“任意连接”的情况的一例，将源极扩散层114、118相对于接地线140-GND设为“可连接”，将源极扩散层116、120相对于电源线140-VCC设为“可连接”即可。作为“可连接”的一例，在本例中，如图22所示，在源极扩散层114和接地线140-GND之间、扩散层118和接地线140-GND之间、源极扩散层116的电源线140-VCC之间、以及与源极扩散层120之间分别配置熔丝F1、F2、F3、以及F4。
本说明书中论述的“熔丝”定义为不仅是例如使用激光或大电流机械性地破坏电连接的熔丝，而且包括通过不形成布线和接触二者中的至少一个而在结构上断开电连接的熔丝，将电连接被断开的状态恢复到电连接状态的熔丝，除此以外的可确定/变更电连接/非电连接状态的所有手段。
图23是表示熔丝F1、F2、F3、以及F4的连接/非连接的状态、保护能力及电流驱动能力的关系图。再有，有关保护能力和电流驱动能力，表示为栅极宽度(沟道宽度)WG的大小。
如图23所示，在本例中，在保护能力和电流驱动能力的组合中，可获得16种组合(42＝16)。
再有，在本例中，虽然可将晶体管N1、P1、NFET、以及PFET分别“任意连接”至最多为两个，但晶体管的数目不限于最多两个，其数目是任意的。例如，在要增加晶体管N1中包含的晶体管的数目时，重复图20和图21所示的晶体管N11、N12的图案就可以。同样，在要增加晶体管NFET中包含的晶体管数目时，重复晶体管NFET1、NFET2的图案就可以。对于晶体管P1、PFET，与晶体管N1、NFET的情况相同，也可以增加。
下面，说明使晶体管非电连接/电连接的几个例子。再有，在这种说明中，示出使晶体管NFET2非电连接/电连接的例子，即示出使熔丝F3为非连接状态/连接状态的例子，但对于熔丝F1、F2、F4，可采用以下的例子。
(第1例)
图24是表示非连接的第1例的平面图。
如图24所示，第1例是在结构上去掉了接地线140-GND中连接到晶体管NFET2的源极扩散层118的部分和将接地线140-GND连接到源极扩散层118的接触孔或栓塞146双方的例子。在图24所示的布局图案中，晶体管NFET2的源极扩散层118未被连接到接地线140-GND，所以可以使晶体管NFET2为非电连接。
在第1例中，例如仅替代接触孔形成用光掩模和第2层金属构图用光掩模就可以使晶体管NFET2电连接或非电连接。
(第2例)
图25是表示非连接的第2例的平面图。
如图25所示，第2例是在结构上去掉了接地线140-GND中连接到晶体管NFET2的源极扩散层118的部分的例子。存在将接地线140-GND连接到源极扩散层118的接触孔或栓塞146。这种结构也可以使晶体管NFET2非电连接。
在第2例中，例如仅替代第2层金属构图用光掩模，就可以将晶体管NFET2电连接或非电连接。与第1例比较，第2例的优点在于，至少减少一张要替代的光掩模。
(第3例)
图26是表示非连接的第3例的平面图。
如图26所示，第3例是结构上去掉了将接地线140-GND连接到源极扩散层118的接触孔或栓塞146的例子。接地线140-GND的图案与连接晶体管NFET2时的图案相同。这种结构也可以将晶体管NFET2非电连接。
在第3例中，例如仅替代贯通第1层层间绝缘膜126及第2层层间绝缘膜128的接触孔形成用光掩模，就可以将晶体管NFET2电连接或非电连接。与第2例同样，与第1例比较，第3例的优点在于，至少减少一张要替代的光掩模。
(第4例)
图27是表示非连接的第4例的平面图。
如图27所示，第4例是原样使用与连接晶体管NFET2情况相同的结构，在接地线140-GND中，将连接到晶体管NFET2的源极扩散层118的部分(以下称为局部接地线140-GND′)机械性破坏的例子。局部接地线140-GND′的破坏例如用在半导体集成电路装置的熔丝烧断工序中使用的激光或聚束离子束等较好。这种破坏也可将晶体管NFET2非电连接。
在第4例中，不需要替代半导体制造用光掩模。局部接地线140-GND′的破坏在熔丝烧断工序中或晶片处理中的最后阶段进行。这是第4例的优点。
(第5例)
图28是表示非连接的第5例的平面图。
如图28所示，第5例是将接地线140-GND和接地线140-GND中连接到晶体管NFET2的源极扩散层118的部分(以下称为局部接地线140-GND′)结构上进行了分离的例子。作为最终结构，酷似第4例。不同的地方在于，在第4例中，通过机械性地破坏局部接地线140-GND′，将局部接地线140-GND′从接地线140-GND分离。相对于此，第5例是例如使用第2层金属构图用光掩模，以从接地线140-GND分离了局部接地线140-GND′的状态来形成。
在第5例中，与第2例同样，仅替代第2层金属构图用光掩模，就可使晶体管NFET2非电连接。
而且，在第5例中，可如下使用。
把装置的完成状态设为将局部接地线140-GND′从接地线140-GND中进行了分离的状态。由于分离了的状态是完成状态，所以在调节保护能力时，将局部接地线140-GND′连接到接地线140-GND就可以。即，第5例能够作为可将局部接地线140-GND′连接到接地线140-GND的状态来使用。
在将局部接地线140-GND′连接到接地线140-GND时，例如，如图29所示，对于已被分离的部分，形成另外的导电层200，使其恢复电连接就可以。
恢复电连接的例子的优点在于，在完成后，即使万一是判明保护能力不足的情况，也可以不废弃装置地进行补救。在晶体管N1、P1的驱动能力不足时，同样可以补救。
恢复电连接的例子不仅在第5例中，也可以在第4例中应用。用于第4例的优点在于，即使误破坏局部接地线140-GND′时，也可补救被误破坏的装置。在晶体管N1、P1的误破坏场合，也同样可补救。
再有，第1例～第5例可进行各种组合来应用。
(第4布图例)
图30是表示本发明第4实施方式的半导体集成电路装置的第3布图例的基本布局的图，图31是表示本发明第4实施方式的半导体集成电路装置的第4布图例的基本布局的图。
如图30所示，在第3布图例中，基本布局是将栅极宽度(沟道宽度)WG的晶体管N11、N12、NFET1、NFET2、P11、P12、PFET1、以及PFET2，即将多个晶体管沿栅极长度方向阵列状排列。
相对于此，如图31所示，在第4布图例中，基本布局是将晶体管N11、N12、NFET1、NFET2、P11、P12、PFET1、以及PFET2沿栅极长度方向阵列状排列，并且将这些晶体管沿栅极宽度方向分离成多个。在第4布图例中，晶体管N1包含4个晶体管N111、N112、N121、N122。以下，同样地，晶体管NFET包含4个晶体管NFET11、NFET12、NFET21、NFET22，晶体管P1包含4个晶体管P111、P112、P121、P122，晶体管PFET包含4个晶体管PFET11、PFET12、PFET21、PFET22。这16个晶体管的栅极宽度(沟道宽度)在本例中分别为“WG/2”。
在第4布图例中，基本布局是将栅极宽度(沟道宽度)WG/2的晶体管N111、N112、N121、N122、NFET11、NFET12、NFET21、NFET22、P111、P112、P121、P122、PFET11、PFET12、PFET21、以及PFET22，即将多个晶体管沿栅极长度方向和与栅极长度方向交叉的栅极宽度方向排列成矩阵状。
图32是表示本发明第4实施方式的半导体集成电路装置的第4布图例的平面图，图33是表示从图32所示的平面中除去第2层金属层后的状态的平面图。第4布图例和第3布图例的不同如上述那样。在图32、图33中，对与图20、图21相同的部分附以相同的参考标号，并省略其说明。
图34是表示第4布图例的等效电路的等效电路图。
如图34所示，用等效电路表示第4布局时，晶体管N111和NFET11的共用源极扩散层114/118连接到接地线140-GND。晶体管N121的源极扩散层114通过熔丝F12连接到接地线140-GND。晶体管NFET21的源极扩散层118通过熔丝F32连接到接地线140-GND。晶体管NFET11和NFET21的共用漏极扩散层118连接到传送从晶体管N2或P2输出的信号的布线128-N。晶体管N111和N121的共用漏极扩散层114连接到与焊盘连接的布线140-PAD。
晶体管N112和NFET12的共用源极扩散层114/118连接到接地线140-GND。晶体管N122的源极扩散层114通过熔丝F12连接到接地线140-GND。晶体管NFET22的源极扩散层118通过熔丝F32连接到接地线140-GND。晶体管NFET22的源极扩散层118通过熔丝F32连接到接地线140-GND。晶体管NFET12和NFET22的共用漏极扩散层118通过熔丝F31连接到布线128-N。晶体管N112和N122的共用漏极扩散层114通过熔丝F11连接到布线140-PAD。
再有，有关晶体管P111、P121、P112、P122、PFET11、PFET12、PFET21、以及PFET22的连接，只要将接地线140-GND改写为电源线140-VCC，将布线128-N改写为布线128-P就大致可以，所以参照附图，省略其说明。
图35是表示熔丝F11、F12、F21、F22、F31、F32、F41、F42的连接/非连接状态、保护能力及电流驱动能力的关系图。再有，有关保护能力及电流驱动能力，表示为栅极宽度(沟道宽度)WG的大小。
在本例中，在保护能力和电流驱动能力的组合中，可以获得64种组合(82＝64)。其中，图35中仅示出主要的16种组合。
与第3布图例比较，本例的优点在于，可以更细致地调节保护能力。例如，在第3布图例中，保护能力的调节最小单位是“WG”，在第4布图例中，调节最小单位减小到“WG/2”。参照图35中的熔丝F41、F42的列、以及保护能力的PFET的列。根据熔丝F41、F42的连接(0)/非连接(1)的组合，PFET的保护能力可按2WG、1.5WG、0.5WG四个级别调节。
再有，在本例中，每一个晶体管N1、或P1、或NFET、或PFET1形成在栅极宽度方向为“2”、栅极长度方向上为“2”、即2列×2行的矩阵，但列的数目和行的数目分别不限于“2”。例如，在栅极宽度方向上为“4”时，调节最小单位为“WG/2”，调节精度提高。在要提高调节精度时，增加沿栅极宽度方向排列的晶体管的数目就可以。此外，在栅极长度方向上为“4”时，最大保护能力为“4WG”，可调节范围扩大。在要扩大可调节范围时，增加沿栅极长度方向排列的晶体管的数目就可以。将它们适当组合就可以。
第3、第4布图中有共同的事项，可同时完成保护能力的调节和电流驱动能力的调节，也可以仅完成保护能力的调节或电流驱动能力的调节。
下面，说明将晶体管非电连接/电连接的几个例子。再有，在这种说明中，示出将晶体管NFET22非电连接的例子，即示出使熔丝F31成为非连接状态/连接状态的例子，但对于熔丝F11、F12、F21、F22、F31、F32、F41、F42，可以采用以下的例子。
(第1例)
图36是表示非连接的第1例的平面图。
图36所示的例子是将图24所示的第1例应用于第4实施方式的器件。在图36中，对与图24相同的部分附以相同的参考标号，并省略其说明。
(第2例)
图37是表示非连接的第2例的平面图。
图37所示的例子是将图25所示的第2例应用于第4实施方式的器件。在图37中，对与图25相同的部分附以相同的参考标号，并省略其说明。
(第3例)
图38是表示非连接的第3例的平面图。
图38所示的例子是将图26所示的第3例应用于第4实施方式的器件。在图38中，对与图26相同的部分附以相同的参考标号，并省略其说明。
(第4例)
图39是表示非连接的第4例的平面图。
图39所示的例子是将图27所示的第4例应用于第4实施方式的器件。在图39中，对与图27相同的部分附以相同的参考标号，并省略其说明。
(第5例)
图40是表示非连接的第5例的平面图。图41是表示连接一例的平面图。
图40、图41所示的例子是将图28、图29所示的第4例应用于第4实施方式的器件。在图40、图41中，对与图28、图29相同的部分附以相同的参考标号，并省略其说明。
再有，在第3、第4布图例中，示出了栅极宽度WG的调节，但栅极宽度WG的调节例子并不限于上述例。此外，除了栅极宽度WG的调节以外，也可以调节栅极长度。此外，布线层的层的数目也不限于上述第1～第4布图例的数目。
(试验例)
下面，说明再现图1A、图1B、图2A、图2B所示的意外事件的电子卡的试验例。
图42是表示将电子卡和/或芯片充电的充电试验的图。
如图42A所示，在绝缘体11上放置导电板12，将电子卡1放置在导电板12上。将导电板12接地。接着，将电源13通过继电器15连接到蓄电器14，将蓄电器14充电。电源13产生几十kV的电压，例如15kV的电压。蓄电器14具有几百pF的电容，例如100pF的电容。充电结束后，将蓄电器通过继电器15连接到电阻16的一端。电阻16具有几kΩ的电阻，例如1.5kΩ的电阻，其另一端连接到探针17。将探针17靠近电子卡1。在探针17和电子卡1之间的距离为某距离时，在探针17和电子卡1之间产生空气放电，使电子卡1和/或卡内的芯片被充电。由此，再现图1A、图1B所示的意外事件。
图42B是表示使电子卡和/或芯片放电的放电试验的图。
如图42B所示，例如将通过图42A的试验进行了充电的电子卡1放置在绝缘体11上。这次将接地的探针17靠近电子卡1。在探针17和电子卡1之间的距离为某个距离时，探针17和电子卡1之间产生空气放电，使电子卡1和/或卡内的芯片放电。由此，再现图2A、图2B所示的意外事件。
再有，在本充电试验例和放电试验例中，示出了将探针17靠近电子卡1的外部端子3的例子，但试验不仅对外部端子3进行，而且如图42A及图42B中虚线圆所示，也对电子卡1的侧面、电子卡的表面、背面进行。这是因为在市场中，不能预测空气放电发生在电子卡1的哪个部位。
在任何一个试验中，具备第1～第3实施方式的半导体集成电路装置的电子卡1都没有被损坏，可正常地工作。
因此，第1～第3实施方式的半导体集成电路装置和使用它的电子卡具有以下优点：即使在集成电路没有连接到接地点和电源的状态下，也可以保护其集成电路不受损坏。
(应用例1)
上述第1～第3实施方式的半导体集成电路装置当然也可以装入电子产品中，特别是最好装入电子卡中。电子卡由人持有或携带。因此，遭遇上述意外事件的可能性大。
作为电子卡的一例，有存储卡。作为其主存储部，存储卡具有非易失性半导体存储装置。作为非易失性半导体存储装置的例子，可列举NAND型闪速存储器、AND型闪速存储器。上述第1～第3实施方式所说明的输出电路可用于NAND型闪速存储器、AND型闪速存储器的输出电路。图43A、图43B中示出NAND型闪速存储器的一例。
图43A是表示NAND型EEPROM一例的方框图，图43B是表示NAND型EEPROM的存储单元阵列一例的电路图。
上述第1～第3实施方式所说明的输出电路例如可用于连接到图43A所示的I/O管脚(I/01～I/08)的输出电路。
此外，在存储卡中，不仅有作为主存储的非易失性半导体存储装置，而且有内置对非易失性半导体存储装置进行控制的存储器控制器。上述第1～第3实施方式所说明的输出电路也可以用于连接到这种存储器控制器的I/O管脚的输出电路。
以下，说明存储卡的具体例。
(存储卡的第1例)
图44是表示存储卡的第1例的方框图。
如图44所示，第1例的存储卡仅有非易失性半导体存储装置300。非易失性半导体存储装置300的焊盘PAD连接到卡端子302。第1～第4实施方式中所说明的带有保护功能的输出电路304连接到非易失性半导体存储装置300的卡端子302所连接的PAD。
(存储卡的第2例)
图45是表示存储卡的第2例的方框图。
如图45所示，第2例的存储卡包括非易失性半导体存储装置300、以及控制器306。非易失性半导体存储装置300的焊盘PAD连接到控制器306的PAD。控制器306的例如别的焊盘PAD连接到卡端子302。带有保护功能的输出电路304连接到控制器306的卡端子302所连接的PAD。
(存储卡的第3例)
图46是表示存储卡的第3例的方框图。
如图46所示，第3例的存储卡与第2例同样，包括非易失性半导体存储装置300和控制器306。第3例与第2例的不同处在于，带有保护功能的输出电路304还连接到非易失性半导体存储装置300的控制器306所连接的PAD。非易失性半导体存储装置300和控制器306连接到电路板308上的布线，成为一个系统。在电路板308的布线中，例如有电源布线VCC、以及接地布线GND，非易失性半导体存储装置300、以及控制器306通过电源布线VCC和接地布线GND进行电耦合。在对卡端子302产生空气放电时，大电流流过控制器306的输出电路304。由于这种大电流还流过半导体衬底或阱，所以通过电源布线VCC或接地布线GND，有可能到达非易失性半导体存储装置300的半导体衬底或阱。如果考虑意外事件，如第3例那样，在非易失性半导体存储装置300没有直接连接到卡端子302的系统中，最好是在非易失性半导体存储装置300中设置带有保护功能的输出电路304。
再有，在第2例和第3例中，示出了控制器306，但也可以使控制器306例如置换成用于将非易失性半导体存储装置300与电子产品电连接的接口电路。此外，也可以将全部的系统都集成在一个半导体集成电路装置芯片上。
(存储卡的第4例)
在存储卡的第1例～第3例中，将存储卡系统性地进行了分类。在以下例中，将存储卡结构性地进行分类。
图47是表示存储卡的第4例的分解剖面图。
如图47所示，第4例的存储卡是在卡基体310中设置的封装搭载孔312的底下直接粘结非易失性半导体存储器封装或非易失性半导体存储器模块封装314的例子。在封装314中，容纳半导体集成电路装置芯片316。芯片316是第1例～第3例中说明的非易失性半导体存储装置300或第2例及第3例中所说明的控制器。即，芯片316是第1～第4实施方式中所说明的半导体集成电路装置。
第1～第4实施方式的半导体集成电路装置可用于将封装314直接粘结在搭载孔312底下的结构的存储卡。
(存储卡的第5例)
图48是表示存储卡的第5例的分解剖面图。
如图48所示，第5例的存储卡是在卡基体310中设置的封装搭载孔312、该搭载孔312周围形成台阶状的粘结部318上，粘贴在封装314周围形成的凸缘320的例子。封装314中的芯片316是第1～第4实施方式中说明的半导体集成电路装置。
第1～第4实施方式中的半导体集成电路装置可用于将封装314的凸缘320粘结在形成于搭载孔312周围的粘结部318上的结构的存储卡。
(存储卡的第6例)
图49是表示存储卡的第6例的分解剖面图。
如图49所示，第6例的存储卡是将封装314连接到电路板308，将电路板308粘结在卡基体310上，使用键合线322将电路板308与卡基体310中设置的卡端子302电连接的例子。而且，在卡基体310上粘结盖324，从外界遮蔽封装314。封装314中的芯片316是第1～第4实施方式中所说明的半导体集成电路装置。
第1～第4实施方式的半导体集成电路装置可用于从外界遮蔽封装314的存储卡。
(应用例2)
在应用例2中，说明利用了本发明实施方式的电子卡的几个应用例。
图50是表示使用本发明一实施方式的IC卡的电子设备一例的斜视图。作为电子设备的一例，在图50中示出便携电子设备、例如数字照相机。这一实施方式的IC卡例如是存储卡，例如用作数字照相机的记录媒体。
如图50所示，在数字照相机71的机壳中，容纳卡槽72、以及连接到该卡槽72的电路板。再有，电路板在图50省略其图示。以可拆装在数字照相机71的卡槽72上的状态安装存储卡70。通过将存储卡70安装在卡槽72中，使其与电路板上的电子电路进行电连接。
图51是表示数字照相机的基本系统的方框图。
来自被摄体的光由透镜73聚光并输入到摄像装置74。摄像装置74将输入的光进行光电变换，例如形成模拟信号。摄像装置74的一例是CMOS图像传感器。在模拟信号被模拟放大器(AMP)放大后，由A/D变换器变换成数字信号。数字化的信号被输入到照相机信号处理电路75，例如在进行自动曝光控制(AE)、自动白平衡控制(AWB)、以及分色处理后，被变换成亮度信号和色差信号。
在对图像进行监视时，从彩色信号处理电路75输出的信号被输入到视频信号处理电路76，变换成视频信号。作为视频信号的方式，例如可列举NTSC(国家电视系统委员会)。视频信号通过显示信号处理电路77，输出到安装在数字照相机71中的显示部78。显示部78的一例是液晶监视器。此外，视频信号通过视频驱动器79输出到视频输出端子80。由数字照相机71拍摄的图像通过视频输出端子80，可以输出到图像设备、例如个人计算机的显示器和电视机等，即使在显示部78以外，也可以享受摄像的图像。摄像装置74、模拟放大器(AMP)、A/D变换器(A/D)、彩色信号处理电路75由微型计算机81进行控制。
在对图像进行扫描时，按压操作按钮，例如快门按钮82。由此，微计算机81控制存储器控制器83，将从彩色信号处理电路75输出的信号作为帧图像写入视频存储器84。写入到视频存储器84的帧图像通过压缩/解压处理电路85，根据规定的压缩格式被压缩，通过卡接口86记录到安装在卡槽72上的存储卡70中。
在对所记录的图像进行重放时，通过卡接口86读出记录在存储卡70中的图像，在通过压缩/解压处理电路85解压后，写入在视频存储器84中，所写入的图像被输入到视频信号处理电路76，与对图像进行监视的情况同样，显示在显示部78或图像设备上。
再有，在本基本系统例中，示出了将卡槽72、摄像装置74、模拟放大器(AMP)、A/D变换器(A/D)、彩色信号处理电路75、视频信号处理电路76、显示信号处理电路77、视频驱动器79、微型计算机81、存储器控制器83、视频存储器84、压缩/解压处理电路85、以及卡接口86安装在电路板89上的例子。再有，关于卡槽72，不一定安装在电路板89上，也可以通过连接电缆连接到电路板89。此外，在本例中，进而还将电源电路87安装在电路板89上。电源电路87接受从外部电源或电池供给的电源，产生在数字照相机71的内部使用的内部电源。电源电路87的一例是DC-DC变换器。内部电源除了作为工作电源供给上述各电路以外，还作为闪光器88的电源、以及显示部78的电源来进行供给。
这样，本发明一实施方式的IC卡可用于携带电子设备、例如数字照相机。
本发明一实施方式的IC卡不仅可用于数字照相机，如图52A～图52F、图53A～图53F所示，例如还用于摄象机(图52A)、电视机(图52B)、音频/视频设备(图52C)、音频设备(图52D)、游戏机(图52E)、电子乐器(图52F)、携带电话(图53A)、个人计算机(图53B)、个人数字助理(PDA，图53C)、录音机(图53D)、PC卡(图53E)、电子书籍终端(图53F)等。
此外，电子卡1例如大致分为带有外部端子3的接触式电子卡、以及没有外部端子3的非接触式电子卡。上述第1～第3实施方式的半导体集成电路装置可装入接触式电子卡或非接触式卡中，但估计在接触式电子卡中容易产生空气放电现象。这是因为接触式电子卡中作为导电物的外部端子3露出到卡表面。如试验例一栏中说明的那样，在市场上不能完全预测空气放电发生在电子卡的哪个部位，但与一般作为绝缘物的卡外装体相比，对作为导电物的外部端子3发生的可能性大。外部端子3连接到芯片2的输出端子PAD。因此，在外部端子3上产生空气放电时，产生在实施方式栏中说明的意外事件。因此，在接触式电子卡中，可有效获得上述实施方式的优点。
而且，接触式电子卡中产生气体放电的可能性还依赖于外部端子3的面积占卡尺寸的比例。如果外部端子3占卡尺寸的面积大，则导电物从卡表面露出很多，引起气体放电的可能性大。例如，在电子卡1中，外部端子3占有卡尺寸的面积的比例有的超过25％(例如，参照图38A、图38B的斜视图)。这样，在外部端子3占卡尺寸的面积比例超过25％的电子卡1中，还可以进一步有效地获得上述实施方式的优点。
当然，上述第1～第4实施方式的半导体集成电路装置不限于用于接触式电子卡、或外部端子3占卡尺寸的面积比例超过25％的接触式电子卡，也可以用于非接触式电子卡、以及外部端子3占卡尺寸的面积比例在25％以下的接触式电子卡。这里因为在这些卡中，也不能断言不发生上述意外事件。因此，即使在将上述第1～第3实施方式的半导体集成电路装置还用于非接触式电子卡、以及外部端子3占卡尺寸的面积比例在25％以下的接触式电子卡的情况下，也可获得上述实施方式的优点。
以上，通过第1～第4实施方式说明了本发明，但本发明不限于这些实施方式，在其实施时，在不脱离本发明主要精神的范围内可进行各种变形。
上述实施方式可分别单独实施，当然也可以适当组合实施。
在上述各实施方式中，包含各种阶段的发明，通过各实施方式中公开的多个构成要件的适当组合，还可提取出各种阶段的发明。

Claims (6)

1.一种半导体集成电路装置，包括：
第1导电类型的半导体区域；
形成在所述第1导电类型的半导体区域中，具有连接到输出端子的第2导电类型的源/漏区的第1绝缘栅型场效应晶体管；
形成在所述第1导电类型的半导体区域中，具有连接到所述第1绝缘栅型场效应晶体管的栅极上的第2导电类型的源/漏区，驱动所述第1绝缘栅型场效应晶体管的第2绝缘栅型场效应晶体管；以及
以所述第1导电类型的半导体区域作为基极，具有该基极被短路的发射极/集电极区域和连接到所述第1绝缘栅型场效应晶体管的栅极的发射极/集电极区域的双极晶体管；
其特征在于，从所述第1绝缘栅型场效应晶体管的所述源/漏区至所述双极晶体管的连接到所述第1绝缘栅型场效应晶体管的栅极的发射极/集电极区域的距离比从所述第1绝缘栅型场效应晶体管的所述源/漏区至所述第2绝缘栅型场效应晶体管的所述源/漏区的距离短。
2.如权利要求1所述的半导体集成电路装置，其特征在于，所述第1、第2绝缘栅型场效应晶体管构成输出电路，所述输出电路是非易失性半导体存储装置的输出电路。
3.如权利要求2所述的半导体集成电路装置，其特征在于，所述非易失性半导体存储装置是NAND型、AND型的其中之一。
4.如权利要求1所述的半导体集成电路装置，其特征在于，所述第1、第2绝缘栅型场效应晶体管构成输出电路，所述输出电路是控制器的输出电路。
5.如权利要求4所述的半导体集成电路装置，其特征在于，所述非易失性半导体存储装置是NAND型、AND型的其中之一。
6.一种电子卡，使用权利要求1所述的半导体集成电路装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003015169A1 (fr) * 2001-08-07 2003-02-20 Renesas Technology Corp. Dispositif semi-conducteur et carte ci
TW583567B (en) * 2002-06-28 2004-04-11 Powerchip Semiconductor Corp Automatic intelligent system for performing yield rate improvement and multivariate analysis of production process parameters and method thereof
JP2006100436A (ja) * 2004-09-28 2006-04-13 Toshiba Corp 半導体装置
JP5147654B2 (ja) 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
US8735857B2 (en) 2010-12-22 2014-05-27 Easic Corporation Via-configurable high-performance logic block architecture
KR101715215B1 (ko) * 2016-04-29 2017-03-10 우연오 반도체 저장장치의 훼손장치

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0783252B2 (ja) 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
JPS63288056A (ja) 1987-05-20 1988-11-25 Matsushita Electric Ind Co Ltd Ｉｃカ−ド
US4855620A (en) 1987-11-18 1989-08-08 Texas Instruments Incorporated Output buffer with improved ESD protection
JPH02137269A (ja) 1988-11-17 1990-05-25 Mitsubishi Electric Corp 半導体装置
US5608594A (en) 1992-04-14 1997-03-04 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit with surge-protected output MISFET's
JP3025373B2 (ja) 1992-04-14 2000-03-27 沖電気工業株式会社 半導体集積回路
JP3246807B2 (ja) * 1993-07-07 2002-01-15 株式会社東芝 半導体集積回路装置
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
JP2546197B2 (ja) 1995-03-09 1996-10-23 三菱電機株式会社 半導体集積回路
US5615073A (en) * 1995-06-22 1997-03-25 National Semiconductor Corporation Electrostatic discharge protection apparatus
JP3386943B2 (ja) * 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置
US5940258A (en) * 1996-02-29 1999-08-17 Texas Instruments Incorporated Semiconductor ESD protection circuit
JP2953416B2 (ja) * 1996-12-27 1999-09-27 日本電気株式会社 半導体装置
JP3861426B2 (ja) 1996-12-27 2006-12-20 セイコーエプソン株式会社 半導体装置の保護回路
US5849622A (en) * 1997-03-07 1998-12-15 Advanced Micro Devices, Inc. Method of forming a source implant at a contact masking step of a process flow
US5854504A (en) * 1997-04-01 1998-12-29 Maxim Integrated Products, Inc. Process tolerant NMOS transistor for electrostatic discharge protection
JP2959528B2 (ja) * 1997-06-09 1999-10-06 日本電気株式会社 保護回路
KR100337925B1 (ko) * 1997-06-28 2002-11-18 주식회사 하이닉스반도체 반도체 정전기 보호회로
JP3252790B2 (ja) * 1998-04-23 2002-02-04 日本電気株式会社 半導体集積回路
JP2000151304A (ja) * 1998-11-05 2000-05-30 Nec Corp 出力回路
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
JP3815936B2 (ja) * 2000-01-25 2006-08-30 株式会社ルネサステクノロジ Ｉｃカード
TW441074B (en) * 2000-04-15 2001-06-16 United Microelectronics Corp Electrostatic discharge protection circuit structure for high voltage device
EP1376452B1 (en) * 2001-04-02 2007-04-25 Hitachi, Ltd. Multi media card and its manufacturing method
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
US6563175B2 (en) * 2001-09-24 2003-05-13 Texas Instruments Incorporated NMOS ESD protection device with thin silicide and methods for making same
JP4457209B2 (ja) * 2002-04-10 2010-04-28 セイコーインスツル株式会社 絶縁ゲート薄膜トランジスタとその制御方法
US6777757B2 (en) * 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6867103B1 (en) * 2002-05-24 2005-03-15 Taiwan Semiconductor Manufacturing Company Method of fabricating an ESD device on SOI
US6804095B2 (en) * 2002-06-05 2004-10-12 Texas Instruments Incorporated Drain-extended MOS ESD protection structure
US6639284B1 (en) * 2002-10-25 2003-10-28 Texas Instruments Incorporated Compensated-well electrostatic discharge protection structure
DE10350112A1 (de) * 2002-10-29 2004-06-17 NEC Compound Semiconductor Devices, Ltd., Kawasaki Fotovoltaisches Festkörperrelais

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