KR20050100581A - 반도체 집적 회로 장치를 이용한 전자 카드 - Google Patents

반도체 집적 회로 장치를 이용한 전자 카드 Download PDF

Info

Publication number
KR20050100581A
KR20050100581A KR1020050090464A KR20050090464A KR20050100581A KR 20050100581 A KR20050100581 A KR 20050100581A KR 1020050090464 A KR1020050090464 A KR 1020050090464A KR 20050090464 A KR20050090464 A KR 20050090464A KR 20050100581 A KR20050100581 A KR 20050100581A
Authority
KR
South Korea
Prior art keywords
field effect
effect transistor
insulated gate
source
drain region
Prior art date
Application number
KR1020050090464A
Other languages
English (en)
Other versions
KR100616058B1 (ko
Inventor
마꼬또 다끼자와
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20050100581A publication Critical patent/KR20050100581A/ko
Application granted granted Critical
Publication of KR100616058B1 publication Critical patent/KR100616058B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

집적 회로가 접지점이나 전원에 미접속인 상태에서도, 이 집적 회로를 파괴로부터 보호하는 것이 가능한 반도체 집적 회로 장치를 이용한 전자 카드를 제공하는 것을 목적으로 한다. 제1 도전형의 제1 반도체 영역(PSUB)과, 제1 반도체 영역(PSUB)에 형성된 제2 도전형의 소스/드레인 영역(D)과, 소스/드레인 영역 사이의 채널 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극(G)을 갖는 트랜지스터(N1)와, 트랜지스터의 드레인 영역(D)에 전기적으로 접속된 출력 단자(PAD)와, 트랜지스터(N1)의 소스/드레인 영역(D)에 인접하여, 제1 반도체 영역(PSUB)에 형성되고, 트랜지스터(NL)의 게이트 전극(G)에 접속되는 제2 도전형의 제2 반도체 영역(DN)을 구비한다.

Description

반도체 집적 회로 장치를 이용한 전자 카드{ELECTRONIC CARD USING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치 및 그것을 이용한 전자 카드에 관한 것으로, 특히 반도체 집적 회로 장치 자신으로의 충전, 및 반도체 집적 회로 장치 자신으로부터의 방전에 기인한 파괴 대책에 관한 것이다.
반도체 집적 회로 장치는, 출력 단자에 인가된 과대한 전류로부터 집적 회로를 보호하기 위한 보호 회로나 보호 기능을 갖는다. 이 시험 규격은, MIL(Militaty Standards)나 EIAJ(Electronic Industries Association Japan)에 의해 제정되어 있다.
반도체 집적 회로 장치는 자체 그대로는 사용되지 않으며, 통상 전자 제품에 내장되어 사용된다. 이 때문에, 시장에서 반도체 집적 회로 장치는 항상 접지점, 혹은 전원에 접속되어 있다고 생각할 수 있다. MIL이나 EIAJ에 의한 시험 규격에서는, 니들을 출력 단자에 접촉시키고, 과대한 전류를 수십 nsec∼수 μsec의 시간동안 반도체 집적 회로 장치에 흘린다. 이 시험 중, 반도체 집적 회로 장치는 접지점이나 전원에 접속된 상태이다. 이 상태에서 보호 회로나 보호 기능은, 반도체 집적 회로 장치는 과대한 전류를 접지점이나 전원으로 방출시켜, 집적 회로를 보호한다. 이에 의해, 반도체 집적 회로 장치는 과대한 전류가 뜻하지 않게 제공되어도 파괴되기 어렵게 되어, 반도체 집적 회로 장치를 내장하고 있는 전자 제품의 신뢰성이나 내구성이 향상된다.
최근, 반도체 집적 회로 장치의 응용은 전자 제품뿐만 아니라, 다양한 미디어, 예를 들면 기록 미디어, 정보 미디어에도 확대를 보여 왔다. 종래의 기록 미디어, 정보 미디어는 자기 카드, 자기 디스크로서, 정보를 자기에 의해 기억한다. 이 자기 기억 부분을 불휘발성 반도체 기억 장치에 의해 치환한다. 이에 의해, 자기 카드, 자기 디스크와 비교하여, 정보 기억량, 정보 유지성, 정보 기밀성 등을 향상시키는 것이 가능하게 된다. 이러한 기록 미디어의 예는, 메모리 카드, IC 카드라고 하여, 시장에 널리 나돌고 있다. 메모리 카드를 소개한 문헌으로서는, 예를 들면 문헌1이 있다. 본 명세서에서는, 이들 반도체 집적 회로 장치를 이용한 각종 기록 미디어, 정보 미디어를 전자 카드라고 한다.
[문헌1]
Shigeo Araki, "The Memory Stick",
http://www.ece.umd.edu/courses/enee759m.S2002/papers/araki2000-micro20-4.pdfpp40-46.
전자 카드는, 자기 카드, 자기 디스크와 마찬가지로, 항상 전자 제품에 내장되어 사용되는 것은 아니다. 인간에 의해 소지되고, 혹은 휴대되는 것이다. 즉, 전자 카드 내의 반도체 집적 회로 장치는 전기적으로 접지점이나 전원에 접속되어 있지 않은 상태가 많다. 접지점이나 전원에 미접속 상태에서, 반도체 집적 회로 장치가 가혹한 환경을 만나면, 과대한 전류를 접지점이나 전원으로 방출하는 종래의 보호 회로나 보호 기능으로는 집적 회로를 충분히 보호할 수 없게 될 가능성이 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적은 집적 회로가 접지점이나 전원에 미접속인 상태에서도, 이 집적 회로를 파괴로부터 보호하는 것이 가능한 반도체 집적 회로 장치 및 그것을 이용한 전자 카드를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 제1 형태에 따른 반도체 집적 회로 장치 및 전자 카드는, 제1 도전형의 반도체 영역과, 상기 제1 도전형의 반도체 영역에 형성되어, 출력 단자에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와, 상기 소스/드레인 영역에 인접하여 상기 제1 도전형의 반도체 영역에 형성되고, 상기 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 반도체 영역을 구비하는 것을 특징으로 하고 있다.
본 발명의 제2 형태에 따른 반도체 집적 회로 장치 및 전자 카드는, 제1 도전형의 반도체 영역과, 상기 제1 도전형의 반도체 영역에 형성되며, 출력 단자에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와, 상기 제1 도전형의 반도체 영역에 형성되어, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제1 절연 게이트형 전계 효과 트랜지스터를 구동하는 제2 절연 게이트형 전계 효과 트랜지스터와, 상기 제1 도전형의 반도체 영역을 애노드 및 캐소드의 한쪽으로 하고, 상기 제1 도전형의 반도체 영역에 형성되어, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 애노드 및 캐소드의 다른 쪽을 갖는 다이오드를 구비한다. 그리고, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 애노드 및 캐소드의 다른 쪽까지의 거리가, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 한다.
본 발명의 제3 형태에 따른 반도체 집적 회로 장치 및 전자 카드는 제1 도전형의 반도체 영역과, 상기 제1 도전형의 반도체 영역에 형성되고, 출력 단자에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와, 상기 제1 도전형의 반도체 영역에 형성되고, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제1 절연 게이트형 전계 효과 트랜지스터를 구동하는 제2 절연 게이트형 전계 효과 트랜지스터와, 상기 제1 도전형의 반도체 영역에 형성되어, 자신의 게이트에 단락되는 소스/드레인 영역과, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 소스/드레인 영역을 갖는 제3 절연 게이트형 전계 효과 트랜지스터를 구비한다. 그리고, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 소스/드레인 영역까지의 거리가, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 한다.
본 발명의 제4 형태에 따른 반도체 집적 회로 장치 및 전자 카드는, 제1 도전형의 반도체 영역과, 상기 제1 도전형의 반도체 영역에 형성되고, 출력 단자에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와, 상기 제1 도전형의 반도체 영역에 형성되어, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제1 절연 게이트형 전계 효과 트랜지스터를 구동하는 제2 절연 게이트형 전계 효과 트랜지스터와, 상기 제1 도전형의 반도체 영역을 베이스로 하고, 이 베이스로 단락되는 에미터/콜렉터 영역과, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 에미터/콜렉터 영역을 갖는 바이폴라 트랜지스터를 구비한다. 그리고, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 바이폴라 트랜지스터의 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 에미터/콜렉터 영역까지의 거리가, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 한다.
이하, 본 발명의 실시예의 몇개를, 도면을 참조하여 설명한다. 이 설명에 때, 전체 도면에 걸치어, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
이하, 본 발명의 실시예를, 도면을 참조하여 설명한다. 이 설명을 위해, 전체 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
실시예의 설명에 앞서, 반도체 집적 회로 장치가 접지점이나 전원에 미접속인 상태에서 상정되는, 예측할 수 없는 사태를 설명한다.
도 1의 (a), 도 1의 (b)는 예측할 수 없는 사태의 일례를 설명하기 위한 도면이다.
도 1의 (a)에 도시한 바와 같이, 전자 카드(1)는, 접지된 도체(CONDUCTOR) 위에 놓여 있다. 전자 카드(1) 내의 반도체 집적 회로 장치 칩(2)은 접지점이나 전원에 미접속 상태이다. 이러한 상태의 전자 카드(1)에, "플러스"로 대전한 대전체, 예를 들면 손끝이 근접해 왔다고 하자. 손끝과 전자 카드(1)와의 사이의 거리가 어느 정도가 되면, 도 1의 (b)에 도시한 바와 같이, 손끝과 전자 카드(1)와의 사이에 기중 방전(Aerial Discharge)이 발생한다. 그 결과, 전자 카드(1) 및/또는 칩(2)이 충전되어, "플러스"로 대전한다.
도 2의 (a), 도 2의 (b)는 예측할 수 없는 사태의 다른 예를 설명하기 위한 도면이다.
또한, 도 2의 (a)에 도시한 바와 같이, 전자 카드(1)가, 예를 들면 "플러스"로 대전하고 있었다고 하자. 이 전자 카드(1)를, 예를 들면 접지된 도체(CONDUCTOR) 위에 떨어뜨렸다고 하자. 전자 카드(1) 내의 칩(2)은 도 1의 (a), 도 1의 (b)와 마찬가지로 접지점이나 전원에 미접속 상태이다. 이 경우에도, 전자 카드(1)와 접지된 도체와의 사이의 거리가 어느 정도가 되면, 전자 카드(1)와 접지된 도체와의 사이에 기중 방전이 발생한다. 그 결과, 도 1의 (a), 도 1의 (b)에 도시한 상황과는 반대로, 전자 카드(1)가 방전된다.
상기 사태는 칩(2)이 접지점이나 전원에 미접속인 이상, 과대한 전류를 접지점이나 전원으로 방출시키는 보호 회로나 보호 기능을 이용하여 집적 회로를 보호하는 것에는 한계가 있다. 예를 들면, MIL이나 EIAJ에 의한 시험 규격은 니들을 출력 단자에 접촉시켜, 수십 nsec∼수μsec의 시간동안 과대한 전류를 반도체 집적 회로 장치로 흘린다. 그와 같은 규격을 충족시키기 위해, 보호 회로나 보호 기능은 수십 nsec∼수μsec의 시간동안 과대한 전류를 접지점이나 전원으로 방출시킨다. 도 3의 (a)에, 니들을 출력 단자에 접촉시킨 경우의 전류 I와 시간 t와의 관계를 도시한다.
그러나, 상기 사태는, 칩(2)이 접지점이나 전원에 미접속 상태에서 과대한 전압이 전자 카드(1) 및/또는 칩(2)에 제공되고, 그 결과 전자 카드(1) 자신 및/또는 칩(2)과 대전체, 혹은 접지점과의 사이에 기중 방전이 발생하는 것이다. 이러한 기중 방전은 수 nsec이하, 일반적으로는 1nsec 이하로 종식된다고 생각되어지고, MIL이나 EIAJ에 의한 시험 시간보다도 훨씬 짧다. 또한, 그 전압은 과대한 전류가 흐르는 경우와 비교하여 훨씬 높다. 도 3의 (b)에 기중 방전이 발생한 경우의 전압 V와 시간 t와의 관계를 도시한다. 도 3의 (b)에는 비교를 위해, 니들을 출력 단자에 접촉시킨 경우의 전압 V와 시간 t와의 관계를 점선으로 도시해 둔다. 이러한 예측할 수 없는 사태는, MIL이나 EIAJ의 시험 규격을 충족하는 보호 회로나 보호 기능만으로 극복하는 것은 어렵다.
도 4의 (a), 도 4의 (b)는 본 발명의 참고 예에 따른 반도체 집적 회로 장치를 도시하는 회로도이다.
도 4의 (a), 도 4의 (b)는 칩(2)의 출력 회로의 부분을 도시하고 있으며, 또한 칩(2)이 접지점 GND 및 전원 VCC에 접속되어 있는 상태를 도시하고 있다. 이 출력 회로는 과대한 전류가 출력 단자 PAD로 흘렀을 때, 다음과 같이 하여 집적 회로를 보호한다.
우선, 도 4의 (a)에 도시한 바와 같이, 양전위가 제공된 니들(17)을 출력 단자 PAD에 접촉시키고, 출력 회로의 N 채널형 MOSFET N1의 드레인 D, 및 P 채널형 MOSFET P1의 드레인 D를 향하여 과대한 전류 I를 흘린다. 이 경우, 트랜지스터 P1의 드레인과, 이 드레인이 형성되어 있는 N형 웰(또는 N형 반도체 기판)과의 PN 접합이 순방향 바이어스되어, 과대한 전류 I는 전원 VCC로 흐른다.
반대로, 음전위가 제공된 니들(17)을 출력 단자 PAD에 접촉시킨다. 이 경우, 도 4의 (b)에 도시한 바와 같이 트랜지스터 N1의 드레인 D와 이 드레인이 형성되어 있는 p형 반도체 기판(또는 P형 웰)과의 PN 접합이 순방향 바이어스되고, 과대한 전류 I는 접지점 VSS로부터 출력 단자 PAD로 흐른다.
이와 같이 함으로써 참고 예에 따른 반도체 집적 회로 장치는 MIL이나 EIAJ의 시험 규격을 충족하여, 집적 회로를 과대한 전류 I로부터 보호한다.
그러나, 도 5의 (a), 도 5의 (b)에 도시한 바와 같이, 칩(2)이 접지점 GND 및 전원 VCC에 미접속 상태인 경우, 다음과 같은 파괴 모드가 있는 것이 본건 발명자에 의해 발견되었다.
도 5의 (a), 도 5의 (b)에 도시한 바와 같이, 칩(2)이 어떠한 원인으로 플러스로 대전하고 있다고 가정하자. 플러스로 대전한 칩(2)의 출력 단자 PAD에, 접지한 니들(17)을 근접시킨다. 그러면, 출력 단자 PAD와 니들(17)과의 사이에 기중 방전이 발생한다(1). 이에 의해, 트랜지스터 N1의 드레인 D의 전위가 저하하고, P형 반도체 기판 Psub가 순 바이어스되고, 드레인 D와 P형 반도체 기판과의 사이에 전류가 흐른다. 그 결과, 드레인 D 주위의 기판 전위가 저하한다(2). 이 전위 저하는, 접지점 GND에 접속되는 배선(접지선 GND)을 통하여 기판 내부로 확대된다(3). 접지선 GND는 저항 RGND를 갖기 때문이다. 이 전위 저하는 곧 트랜지스터 N1을 구동하는 구동 회로에 도달한다. 구동 회로에는 N 채널형 MOS 트랜지스터 N2가 포함되어 있다. 전위 저하가 트랜지스터 N2의 드레인 D의 주위에 도달하면, 이 드레인 D와 P형 반도체 기판이 브레이크 다운한다(4). 트랜지스터 N2의 드레인 D는 트랜지스터의 N1의 게이트에 접속되어 있다. 그 때문에, 트랜지스터 N1의 게이트가 방전되어, 트랜지스터 N1의 게이트의 전위가 저하한다(5).
이 때, 트랜지스터 N1의 드레인 D의 전위 저하와, 그 게이트의 전위 저하와의 사이에는 시간 차가 생긴다. 이 원인은, 접지선 GND에 저항 RGND가 존재하고, 또한 트랜지스터 N2의 드레인과 트랜지스터 N1의 게이트를 접속하는 배선에도 저항 RN이 존재하기 때문이다. 이 때문에, 게이트의 전위 전하가 지연되어, 트랜지스터 N1의 드레인 D와, 그 게이트 G에 도 5의 (b)에 도시한 바와 같이 전위차 A가 일시적으로 발생한다. 트랜지스터 N1의 게이트 절연막은 전위차 A에 견딜 수 있는 것이 필요하게 되지만, 기중 방전인 경우의 전위차는 수천V에 달한다고 예상되어, 파괴는 피할 수 없다.
이와 같이 하여, 칩(2)이 접지점 GND 및 전원 VCC에 미접속 상태인 경우에, 예측할 수 없는 사태가 발생하면, 집적 회로가 파괴된다.
이하, 상기 예측할 수 없는 사태를 극복하는 것이 가능한 반도체 집적 회로 장치를, 본 발명의 제1 실시예 ∼ 제3 실시예로서 설명한다.
(제1 실시예)
도 6의 (a)는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치를 도시하는 회로도이다.
도 6의 (a)에 도시한 바와 같이, 제1 실시예에 따른 반도체 집적 회로 장치는 출력 회로이다. 이 출력 회로는, 출력 단자 PAD를 구동하는 출력 버퍼(21)와, 출력 버퍼(21)를, 집적 회로 내부로부터의 신호에 기초하여 구동하는 구동 회로(22)를 포함한다.
출력 버퍼(21)는 드레인을 출력 단자 PAD에 접속하고, 소스 및 백 게이트를 접지점 GND에 접속한 N 채널 절연 게이트형 전계 효과 트랜지스터 N1과, 드레인을 출력 단자 PAD에 접속하고, 소스 및 백 게이트를 전원 VCC에 접속한 P 채널 절연 게이트형 전계 효과 트랜지스터 P1을 포함한다. 절연 게이트형 전계 효과 트랜지스터의 일례는 MOSFET이다. 트랜지스터 P1의 게이트, 및 트랜지스터 N1의 게이트는 각각 구동 회로(22)에 접속되어 있다.
구동 회로(22)는 드레인을 트랜지스터 N1의 게이트에 접속하고, 소스 및 백 게이트를 접지점 GND에 접속한 N 채널 절연 게이트형 전계 효과 트랜지스터 N2, 및 드레인을 트랜지스터 N1의 게이트에 접속하고, 소스 및 백 게이트를 전원 VCC에 접속한 P 채널 절연 게이트형 전계 효과 트랜지스터 P2를 포함한다. 트랜지스터 N2, P2는 도시하지 않은 내부의 집적 회로로부터의 신호에 기초하여, 출력 버퍼(21)의 트랜지스터 N1을 구동한다.
또한, 구동 회로(22)는 드레인을 트랜지스터 P1의 게이트에 접속하고, 소스 및 백 게이트를 접지점 GND에 접속한 N 채널 절연 게이트형 전계 효과 트랜지스터 N3, 및 드레인을 트랜지스터 P2의 게이트에 접속하고, 소스 및 백 게이트를 전원 VCC에 접속한 P 채널 절연 게이트형 전계 효과 트랜지스터 P3을 포함한다. 트랜지스터 N3, P3도, 트랜지스터 N2, P2와 마찬가지로, 도시하지 않은 내부의 집적 회로로부터의 신호에 기초하여, 출력 버퍼(21)의 트랜지스터 P1을 구동한다.
또한 본 실시예에 따른 출력 회로는 캐소드를 트랜지스터 N1의 게이트에 접속하고, 애노드를 접지점 GND에 접속한 다이오드 DN과, 애노드를 트랜지스터 P1의 게이트에 접속하고, 캐소드를 전원 VCC에 접속한 다이오드 DP를 구비한다. 다이오드 DN의 캐소드는 트랜지스터 N1의 드레인에 인접하여 형성되고, 다이오드 DP의 애노드는 트랜지스터 P2의 드레인에 인접하여 형성된다. 그 패턴 평면의 일례를 도 6의 (b)에 도시한다.
도 6의 (b)에 도시한 바와 같이, 일례에 따른 패턴 평면에서는 트랜지스터 N1, P1, 출력 단자 PAD가 접지선 GND와 전원선 VCC와의 사이의 영역에 배치된다. 접지선 GND 및 전원선 VCC는 예를 들면 제2층 메탈로 형성된다. 출력 단자 PAD는 트랜지스터 N1과 P1과의 사이에 배치된다. 다이오드 DN의 캐소드는, 예를 들면 접지선 GND 아래의 P형 반도체 기판 Psub에 형성되고, 제2층 메탈보다도 기판측에 있는 제1층 메탈에 의해, 트랜지스터 N1의 게이트에 접속된다. 마찬가지로, 다이오드 DP의 애노드는, 예를 들면 전원선 VCC 아래의 N형 웰 Nwell에 형성되고, 제1층 메탈에 의해, 트랜지스터 P1의 게이트에 접속된다. 트랜지스터 N2, P2, N3, P3은 특별히 도시하지 않았지만, 트랜지스터 N1, P1이 배치되는 영역 이외의 영역에 배치된다. 이에 의해, 트랜지스터 N1의 드레인으로부터 다이오드 DN의 캐소드까지의 거리는, 트랜지스터 N1의 드레인으로부터 트랜지스터 N2의 드레인까지의 거리보다도 짧아진다. 마찬가지로, 트랜지스터 P1의 드레인으로부터 다이오드 DP의 애노드까지의 거리는 트랜지스터 P1의 드레인으로부터 트랜지스터 P3의 드레인까지의 거리보다도 짧아진다.
이러한 다이오드 DN, DP를 구비하는 것에 의해, 상기 예측할 수 없는 사태를 극복하는 것이 가능하게 된다. 이하, 이것에 관하여, 상세히 설명한다.
도 7의 (a), 도 7의 (b)는 각각 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 보호 동작의 일례를 도시하는 도면이다. 본 일례는, 칩(2)이 플러스로 대전하고 있는 경우를 상정한다.
도 7의 (a), 도 7의 (b)에 도시한 바와 같이, 플러스로 대전한 칩(2)의 출력 단자 PAD에, 접지한 니들(17)을 근접시키고, 출력 단자 PAD와 니들(17)과의 사이에 기중 방전을 일으킨다(1). 트랜지스터 N1의 드레인 D의 전위가 저하하여, 드레인 D와 P형 반도체 기판 Psub가 순 바이어스되고, 드레인 D와 P형 반도체 기판과의 사이에 전류가 흘러, 드레인 D 주위의 기판 전위가 저하한다(2). 이 기판 전위의 저하에 수반하여, 기판 Psub를 애노드로 하고, 드레인 D에 인접하여 형성된 N형 반도체 영역 N+을 캐소드로 하는 다이오드 DN이 브레이크 다운한다(3). 이에 의해, 트랜지스터 N1의 게이트 전위가 저하한다. 이 브레이크 다운은 다이오드 DN의 역방향의 리버스 전압, 일반적으로는 약 15V의 전위차가 발생한 후에 발생하지만, 상술한 바와 같이 기중 방전에 의한 전압은 수천 V에 미친다. 이 때문에, 브레이크 다운은 순간적으로 발생한다. 또한, 캐소드는, 트랜지스터 N1의 드레인에 인접하여 형성되기 때문에, 트랜지스터 N1로부터 캐소드까지의 거리는 충분히 작다. 이 때문에, 참고 예와 비교하여, 트랜지스터 N1의 드레인의 전위 저하와, 그 게이트의 전위 저하와의 사이의 시간 차를 보다 짧게 할 수 있다. 그 결과, 트랜지스터 N1의 드레인 D와 그 게이트 G와의 사이에 전위차가 사실상 발생하지 않는다고 생각할 수 있다. 따라서, 칩(2)이 접지점 GND 및 전원 VCC에 미접속인 상태에서, 칩(2)이 기중 방전한 경우라도, 트랜지스터 N1의 게이트 절연막이 파괴되지 않으므로, 집적 회로를 보호할 수 있다.
도 8의 (a), 도 8의 (b)는 각각 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 보호 동작의 다른 예를 도시하는 도면이다. 다른 예는, 칩(2)에, 플러스로 대전한 대전체가 근접한 경우를 상정한다.
도 8의 (a), 도 8의 (b)에 도시한 바와 같이, 칩(2)의 출력 단자 PAD에, 플러스로 대전한 니들(17)을 근접시키고, 출력 단자 PAD와 니들(17)과의 사이에 기중 방전을 일으킨다(1). 트랜지스터 P1의 드레인 D의 전위가 상승하고, 드레인 D와 N형 웰 Nwell이 순 바이어스되고, 드레인 D와 N형 웰과의 사이에 전류가 흐르고, 드레인 D 주위의 웰 전위가 상승한다(2). 이 웰 전위의 상승에 수반하여, 웰 Nwell을 캐소드로 하고, 드레인 D에 인접하여 형성된 P형 반도체 영역 P+를 애노드로 하는 다이오드 DP가 브레이크 다운한다(3). 이에 의해, 트랜지스터 P1의 게이트 전위가 상승한다. 이와 같이, 도 7의 (a), 도 7의 (b)와는 역의 보호 동작에 의해, 칩(2)이 접지점 GND 및 전원 VCC에 미접속인 상태에서, 칩을 향하여 기중 방전이 발생한 경우라도, 트랜지스터 P1의 게이트 절연막이 파괴되지 않으므로, 집적 회로를 보호할 수 있다.
MIL이나 EIAJ의 시험 규격에 대해서는, 참고 예에 따른 반도체 집적 회로 장치와 마찬가지의 보호 동작에 의해 만족할 수 있다.
또, 본 실시예에서는, 다이오드를 PN 접합 다이오드로 했지만, PN 접합 다이오드 이외의 다이오드를 사용할 수도 있다.
(제2 실시예)
도 9는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치를 도시하는 회로도이다.
도 9에 도시한 바와 같이, 본 제2 실시예는 제1 실시예에서 설명한 다이오드 DN, DP를 각각 절연 게이트형 전계 효과 트랜지스터 NFET, PFET로 치환한 것이다. 절연 게이트형 전계 효과 트랜지스터의 예는, 예를 들면 MOSFET이다. 기중 방전에 의해 칩(2)이 방전되거나, 충전되기도 하는 메카니즘은 제1 실시예와 동일하다. 본 예는, MOSFET의 채널부의 서페이스 브레이크 다운 특성을 이용함으로써, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
서페이스 브레이크 다운은 PN 접합의 브레이크 다운보다도 낮은 전압에서 발생한다. 제2 실시예에 따르면, 제1 실시예와 비교하여, 보호 마진 중, 특히 전압에 관계한 보호 마진이 더 커지는 이점을 얻을 수 있다.
(제3 실시예)
도 10은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 도시하는 회로도이다.
도 10에 도시한 바와 같이, 본 제3 실시예는 제1 실시예에서 설명한 다이오드 DN, DP를 각각 바이폴라 트랜지스터 QNPN, QPNP로 치환한 것이다. 본 실시예에서도 기중 방전에 의해 칩(2)이 방전되거나, 충전되기도 하는 메카니즘은 제1 실시예와 동일하다. 본 예는 바이폴라 트랜지스터의 펀치 스루 특성을 이용함으로써, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
제3 실시예에서는 바이폴라 트랜지스터 QNPN, QPNP가 온 상태로 되므로, 대전류를 흘리는데 유리하다. 제3 실시예에 따르면, 제1 실시예와 비교하여, 보호 마진 중, 특히 전류에 관계한 보호 마진이 더 커지는 이점을 얻을 수 있다.
(제4 실시예)
이어서, 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃예의 몇개를 이들의 구조와 함께 제4 실시예로서 설명한다.
(제1 레이아웃 예)
도 11은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제1 레이아웃예를 도시하는 평면도, 도 12는 도 11의 12-12선을 따라 자른 단면도, 도 13은 도 11의 13-13선을 따라 자른 단면도이다. 도 14는 도 11에 도시하는 평면으로부터, 제1층 메탈층 및 제2층 메탈층을 제거한 상태를 도시하는 평면도, 도 15는 마찬가지로 제2층 메탈층을 제거한 상태를 도시하는 평면도이다.
도 11∼도 15에 도시한 바와 같이, P형 반도체 기판(P-substrate), 예를 들면, P형 실리콘 기판(100) 내에는 N형 웰(N-well : 102)이 형성되어 있다. N형 웰(102)이 형성된 P형 실리콘 기판(100)의 표면 영역 내에는, 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 영역(104)이 형성되어 있다. 본 예에서, 소자 분리 영역(104)은, P형 실리콘 기판(100)에 활성 영역(106 및 108)을 분리하고, N형 웰(102) 위에 활성 영역(110 및 112)을 분리한다. 활성 영역(106 및 108)은 P형 실리콘 기판(100)의 표면을 노출시키고, 활성 영역(110 및 112)은 N형 웰(102)의 표면을 노출시킨다. 제2 실시예에서 설명한 트랜지스터 N1의 N형 소스/드레인 확산층(114)은 활성 영역(106)에 형성되고, 트랜지스터 P1의 소스/드레인 확산층(116)은 활성 영역(110)에 형성된다. 마찬가지로 제2 실시예에서 설명한 트랜지스터 NFET의 소스/드레인 확산층(118)은 활성 영역(108)에 형성되고, 트랜지스터 PFET의 소스/드레인 확산층(120)은 활성 영역(112)에 형성된다.
활성 영역(106, 108, 110 및 112) 위에는, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(122)이 형성되고, 게이트 절연막(122) 위에는 게이트층(124)이 형성되어 있다. 게이트층(124)은, 예를 들면 도전성 폴리실리콘막의 도전성 폴리실리콘막과 실리사이드막과의 적층 구조막, 도전성 폴리실리콘막과 메탈막과의 적층 구조막, 혹은 메탈막으로 이루어진다. 본 예에서, 게이트층(124)은 트랜지스터 N1의 게이트 전극(124-N1), 트랜지스터 P1의 게이트 전극(124-P1), 트랜지스터 NFET의 게이트 전극(124-NFET), 트랜지스터 PFET의 게이트 전극(124-PFET)을 포함한다. 또한, 게이트 전극(124-N1)의 평면 형상은 U자형이며, 트랜지스터 N1은 전원선 VCC와 출력 단자 PAD와의 사이에 병렬 접속된 2개의 트랜지스터를 포함하는 구조이다. 트랜지스터 N1이 병렬 접속된 2개의 트랜지스터를 포함함으로써, 트랜지스터 N1이 1개의 트랜지스터인 경우와 비교하여, 트랜지스터 N1의 채널 폭이 확대된다. 채널 폭을 확대하는 것에 의해, 출력 단자 PAD를 구동하는데 필요한 구동 능력이 얻어진다. 또, 게이트 전극(124-P1)도 게이트 패턴 N1과 마찬가지의 평면 형상을 갖고 있으며, 트랜지스터 P1도 트랜지스터 N1과 마찬가지의 고안이 이루어져 있다.
소자 분리 영역(104), 활성 영역(106, 108, 110, 112), 게이트 전극(124-N1, 124-P1, 124-NFET 및 124-PFET)이 형성된 P형 실리콘 기판(100) 위에는 예를 들면, 실리콘 산화막으로 이루어지는 제1층 층간 절연막(126)이 형성되어 있다. 제1층 층간 절연막(126) 위에는 제1층 메탈층(128)이 형성된다. 본 예에서, 제1층 메탈층(128)은 배선(128-N) 및 배선(128-P)을 포함한다. 배선(128-N)은 구동 회로(22)의 트랜지스터 N2 혹은 P2로부터 출력된 신호를, 트랜지스터 N1의 게이트 전극(124-N)으로 전하고, 배선(128-P)은 구동 회로(22)의 트랜지스터 N3 혹은 P3으로부터 출력된 신호를, 트랜지스터 P1의 게이트 전극(124-P)으로 전달한다.
배선(128-N)은 제1층 층간 절연막(126)에 형성된 컨택트홀, 혹은 플러그(130)를 통하여, 트랜지스터 NFET의 소스/드레인 확산층(118) 중 드레인에 접속된다. 또한, 배선(128-N)은 제1층 층간 절연막(126)에 형성된 컨택트홀, 혹은 플러그(132)를 통하여, 트랜지스터 N1의 게이트 전극(124-N1)에 접속된다. 컨택트홀, 혹은 플러그(130)는 배선(128-N)의 구동 회로(22)의 출력 노드(도시 생략), 본 예에서는 트랜지스터 N2 및 트랜지스터 P2의 공통 출력 노드(도시 생략)와, 컨택트홀, 혹은 플러그(132)와의 사이의 부분에 형성된다. 이에 의해, 트랜지스터 NFET의 드레인은 구동 회로(22)의 출력 노드와, 트랜지스터 N1의 게이트 전극(124-N1)과의 사이에 접속되고, 상기 실시예에서 설명한 보호 효과를 얻을 수 있다.
마찬가지로, 배선(128-P)은 제1층 층간 절연막(126)에 형성된 컨택트홀, 혹은 플러그(134)를 통하여, 트랜지스터 PFET의 소스/드레인 확산층(120) 중 드레인에 접속된다. 또한, 배선(128-P)은 제1층 층간 절연막(126)에 형성된 컨택트홀, 혹은 플러그(136)를 통하여, 트랜지스터 P1의 게이트 전극(124-P1)에 접속된다. 컨택트홀, 혹은 플러그(134)는, 배선(128-P)의, 구동 회로(22)의 출력 노드(도시 생략), 본 예에서는, 트랜지스터 N3 및 트랜지스터 P3의 공통 출력 노드(도시 생략)와, 컨택트홀, 혹은 플러그(136)와의 사이의 부분에 형성된다. 이에 의해, 상기 실시예에서 설명한 보호 효과가 얻어진다.
제1 층 메탈층(128)이 형성된 제1층 층간 절연막(126) 위에는, 예를 들면 실리콘 산화막으로 이루어지는 제2층 층간 절연막(138)이 형성되어 있다. 제1층 층간 절연막(138) 위에는 제2층 메탈층(140)이 형성된다. 본 예에서, 제2층 메탈층(140)은, 배선(140-GND, 140-VCC) 및 배선(140-PAD)을 포함한다. 배선(140-GND)은 반도체 집적 회로 장치 칩 내의 회로에 대하여, 접지 전위 GND를 공급하고, 배선(140-VCC)은 반도체 집적 회로 장치 칩 내의 회로에 대하여, 전원 전위 VCC를 공급한다. 배선(140-PAD)은 출력 버퍼(21)의 트랜지스터 N1 혹은 P1로부터 출력된 신호를 출력 단자 PAD로 전한다.
배선(140-GND)은 제1층 층간 절연막(126) 및 제2층 층간 절연막(138)에 형성된 컨택트홀, 혹은 플러그(142)를 통하여, 트랜지스터 NFET의 소스/드레인 확산층(118) 중 소스에 접속됨과 함께, 컨택트홀, 혹은 플러그(144)를 통하여, 트랜지스터 NFET의 게이트 전극(124-NFET)에 접속된다. 트랜지스터 NFET의 게이트 전극(124-NFET)의 전위 및 소스의 전위는, 통전시 접지 전위 GND로 되고, 오프 상태로 된다. 통전 시에, 트랜지스터 NFET가 오프 상태로 되는 결과, 통상 동작 시에 배선(128-N)이 접지 전위에 접속되지 않으므로, 집적 회로의 오동작은 억제된다. 또한, 배선(140-GND)은 제1층 층간 절연막(126) 및 제2층 층간 절연막(138)에 형성된 컨택트홀, 혹은 플러그(146)를 통해, 트랜지스터 N1의 소스/드레인 확산층(114) 중 소스에 접속된다.
배선(140-VCC)은, 제1층 층간 절연막(126) 및 제2층 층간 절연막(138)에 형성된 컨택트홀, 혹은 플러그(148)를 통하여, 트랜지스터 PFET의 소스/드레인 확산층(120) 중 소스에 접속됨과 함께, 컨택트홀, 혹은 플러그(150)을 통하여, 트랜지스터 PFET의 게이트 전극(124-PFET)에 접속된다. 트랜지스터 PFET의 게이트 전극(124-PFET)의 전위 및 소스의 전위는, 통전시 전원 전위 VCC로 되어, 오프 상태로 된다. 통전 시에, 트랜지스터 PFET가 오프 상태로 되는 결과, 통상 동작 시에 배선(128-P)이 접지 전위에 접속되지 않으므로, 집적 회로의 오동작은 억제된다. 또한, 배선(140-VCC)은 제1층 층간 절연막(126) 및 제2층 층간 절연막(138)에 형성된 컨택트홀, 혹은 플러그(152)를 통하여, 트랜지스터 P1의 소스/드레인 확산층(116) 중 소스에 접속된다.
배선(140-PAD)은 제1층 층간 절연막(126) 및 제2층 층간 절연막(138)에 형성된 컨택트홀, 혹은 플러그(154)를 통하여, 트랜지스터 N1의 소스/드레인 확산층(114) 중 드레인에 접속됨과 함께, 트랜지스터 P1의 소스/드레인 확산층(116) 중 드레인에 접속된다. 배선(140-PAD)의 컨택트홀, 혹은 플러그(154) 사이에는 패드 영역(156)이 형성되어 있다. 패드 영역(156)의 부분은, 배선(140-PAD)의 패드 영역(156) 이외의 부분보다도 폭이 넓어져, 프린지 형상으로 되어 있다.
제2층 메탈(140)이 형성된 제2층 층간 절연막(138) 위에는, 예를 들면 실리콘 산화막, 혹은 실리콘 질화막, 혹은 절연성 폴리이미드막으로 이루어지는 패시베이션막(158)이 형성되어 있다. 패드 영역(156) 위에 위치하는 패시베이션막(158)의 부분에는 개공(160)이 형성되어, 패드 영역(156)이 노출되어 있다. 노출된 부분에는 예를 들면, 본딩 패드, 혹은 땜납 볼 전극 등이 형성되어, 출력 단자 PAD로서 기능한다.
제1 레이아웃 예에서는, 트랜지스터 N1의 게이트 전극(124-N1)과 구동 회로(22)의 출력 노드(도시 생략)와의 사이에, 활성 영역(108)을 형성하고, 활성 영역(108)에 트랜지스터 NFET를 형성한다(특히, 도 14 참조). 또한, 트랜지스터의 NFET의 드레인을, 배선(128-N1) 중 구동 회로(22)의 출력 노드와, 컨택트홀, 혹은 플러그(132)와의 사이의 부분에 접속한다(특히, 도 15 참조). 이에 의해, 트랜지스터 NFET의 드레인은, 구동 회로(22)의 출력 노드와, 트랜지스터 N1의 게이트 전극(124-N1)과의 사이에 접속된다. 트랜지스터 PFET의 배치 및 구조에 대해서도, 트랜지스터 NFET의 배치 및 구조와 마찬가지이다.
따라서, 제1 레이아웃 예에 의하면, 상기 실시예에서 설명한 바와 같이, 칩(2)이 접지점 GND 및 전원 VCC에 미접속인 상태에서, 칩(2)에 대하여, 혹은 칩(2)으로부터, 예를 들면 기중 방전이 발생한 경우라도, 트랜지스터 N1의 게이트 절연막(122), 및 트랜지스터 P1의 게이트 절연막(122) 각각을 파괴로부터 보호할 수 있다.
(제2 레이아웃 예)
도 16은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제2 레이아웃예를 도시하는 평면도, 도 17은 도 16의 17-17선을 따라 자른 단면도이다. 도 18은, 도 16에 도시하는 평면으로부터, 제1층 메탈층 및 제2층 메탈층을 제거한 상태를 도시하는 평면도, 도 19는 마찬가지로 제2층 메탈층을 제거한 상태를 도시하는 평면도이다. 제2 레이아웃 예에서, 제1 레이아웃 예와 동일한 부분에 대해서는 동일한 참조 부호를 붙이고, 상이한 부분에 대해서만 설명한다.
제2 레이아웃 예가, 제1 레이아웃 예에 대하여, 특히 상이한 부분은 트랜지스터 NFET를 트랜지스터 N1이 형성되는 활성 영역(106)에 형성하고, 트랜지스터 PFET를, 트랜지스터 P1이 형성되는 활성 영역(110)에 형성한 것에 있다.
또한, 제2 레이아웃 예에서는 트랜지스터 NFET의 소스/드레인 확산층(118) 중, 소스를 트랜지스터 N1의 소스와 공유시키고, 트랜지스터 PFET의 소스/드레인 확산층(120) 중, 소스를 트랜지스터 P1의 소스와 공유시킨다. 공유된 소스/드레인 확산층에는 각각 참조 부호 114/118, 116/120을 붙인다.
또한, 트랜지스터 NFET의 소스/드레인 확산층(118) 중 드레인을 컨택트홀, 혹은 플러그(130), 배선(128-N)을 통하여, 컨택트홀, 혹은 플러그(132)에 접속한다. 제1 레이아웃 예에서는, 컨택트홀, 혹은 플러그(130)를 배선(128-N) 중 구동 회로(22)의 출력 노드(도시 생략)와 컨택트홀, 혹은 플러그(132)와의 사이에 형성했지만, 제2 레이아웃예와 같이, 게이트 전극(124-N1)에 도달하는 컨택트 홀, 혹은 플러그(132)를 배선(128-N) 중 구동 회로(22)의 출력 노드(도시 생략)와, 트랜지스터 NFET의 드레인에 도달하는 컨택트홀, 혹은 플러그(130)와의 사이에 형성해도 된다. 트랜지스터 PFET도 마찬가지이며, 게이트 전극(124-P1)에 도달하는 컨택트홀, 혹은 플러그(136)를 배선(128-P) 중 구동 회로(22)의 출력 노드(도시 생략)와, 트랜지스터 PFET의 드레인에 도달하는 컨택트홀, 혹은 플러그(134)와의 사이에 형성해도 된다.
제2 레이아웃 예에서는, 트랜지스터 NFET, PFET를 각각 활성 영역(106, 110)에 형성한다(특히, 도 18 참조). 또한, 트랜지스터 NFET의 드레인을, 컨택트홀, 혹은 플러그(130), 및 배선(128-N1)을 통하여, 컨택트홀, 혹은 플러그(132)에 접속한다(특히, 도 19 참조). 이에 의해, 트랜지스터 NFET의 드레인은 트랜지스터 N1의 게이트 전극(124-N1)에 접속된다. 마찬가지로, 트랜지스터 PFET의 드레인을, 컨택트홀, 혹은 플러그(134), 및 배선(128-P)을 통하여, 컨택트홀, 혹은 플러그(136)에 접속한다. 이에 의해, 트랜지스터 PFET의 드레인은 트랜지스터 P1의 게이트 전극(124-P1)에 접속된다.
따라서, 제2 레이아웃 예에 의하면, 제1 레이아웃 예와 마찬가지로, 칩(2)이 접지점 GND 및 전원 VCC에 미접속인 상태에서, 칩(2)에 대하여, 혹은 칩(2)으로부터, 예를 들면 기중 방전이 발생한 경우라도 트랜지스터 N1의 게이트 절연막(122), 및 트랜지스터 P1의 게이트 절연막(122) 각각을 파괴로부터 보호할 수 있다.
또한, 제2 레이아웃 예에 따르면, 트랜지스터 NFET, PFET를 각각 활성 영역(106, 110)에 형성하므로, 제1 레이아웃 예와 비교하여, 활성 영역(108, 112)을 삭제할 수 있다. 즉, 제2 레이아웃 예에 의하면, 활성 영역(108, 112)이 없어짐으로써, 제1 레이아웃 예와 비교하여, 트랜지스터 NFET, PFET를 새롭게 설치하는 것에 의한 칩 면적의 증대를 억제할 수 있는 이점을 얻을 수 있다.
또한, 제2 레이아웃 예에 의하면, 트랜지스터 NFET, PFET의 소스를 트랜지스터 N1, P1의 소스와 공유시키므로, 활성 영역(106, 110)의 면적의 증대도 억제할 수 있다.
(제3 레이아웃 예)
도 20은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제3 레이아웃예를 도시하는 평면도, 도 21은 도 20에 도시하는 평면으로부터, 제2층 메탈층을 제거한 상태를 도시하는 평면도이다. 제3 레이아웃 예에서, 제2 레이아웃 예와 동일한 부분에 대해서는 동일한 참조 부호를 붙이고, 상이한 부분에 대해서만 설명한다.
제3 레이아웃 예가, 제2 레이아웃 예에 대하여, 특히 상이한 부분은 트랜지스터 NFET, PFET를 각각 복수의 트랜지스터를 포함하는 것에 있다. 본 예에서는 복수의 일례로서, 트랜지스터 NFET는 2개의 트랜지스터 NFET1, NFET2를 포함하고, 트랜지스터 PFET도 2개의 트랜지스터 PFET1, PFET2를 포함하는 예를 나타낸다.
트랜지스터 NFET1, NFET2는 구동 회로(22)의 트랜지스터 N2, P2의 공통 출력 노드(구동 회로(22)의 출력 노드)와, 접지선 GND 와의 사이에 병렬 접속되어 있다. 트랜지스터 NFET1의 게이트 전극(124-NFET1)은 배선(140-GND)(접지선 GND)에 접속되고, 마찬가지로 트랜지스터 NFET2의 게이트 전극(124-NFET2)은 배선(140-GND)(접지선 GND)에 접속되어 있다. 트랜지스터 NFET1, NFET2의 소스/드레인 확산층(118) 중 드레인은 공유되고 있다. 트랜지스터 NFET1의 게이트 폭(채널 폭), NFET2의 게이트 폭(채널 폭)은 모두 "WG"이다(도 21 참조).
트랜지스터 PFET1, PFET2는 구동 회로(22)의 트랜지스터 N3, P3의 공통 출력 노드(구동 회로(22)의 출력 노드)와, 전원선 VCC와의 사이에 병렬 접속되어 있다. 트랜지스터 PFET1의 게이트 전극(124-PFET1)은 배선(140-VCC)(전원선 VCC)에 접속되고, 마찬가지로 트랜지스터 PFET2의 게이트 전극(124-PFET2)은 배선(140-VCC)(전원선 VCC)에 접속되어 있다. 트랜지스터 PFET1, PFET2의 소스/드레인 확산층(120) 중 드레인은 공유되고 있다. 트랜지스터 PFET1의 게이트 폭(채널 폭), PFET2의 게이트 폭(채널 폭)은 모두 WG이다(도 21 참조).
또, 트랜지스터 N1, P1도 각각 복수의 트랜지스터, 예를 들면 2개의 트랜지스터를 포함하고, 그 레이아웃 패턴은 제1, 제2 레이아웃 예와 동일하다. 그러나, 제3 레이아웃 예에서는 편의상, 보다 상세히 트랜지스터 N1은 2개의 트랜지스터 N11, N12를 포함하고, 트랜지스터 P1도 마찬가지로 2개의 트랜지스터 P11, P12를 포함한다고 설명한다. 트랜지스터 N11, N12, P11, P12의 게이트 폭(채널 폭)도, 모두 WG 이다. 본 예에서는, 트랜지스터 N11, N12, NFET1, NFET2는 활성 영역(106)에 어레이 형상으로 배열하여 배치되고, 트랜지스터 P11, P12, PFET1, PFET2는 활성 영역(110)에 어레이 형상으로 배열하여 배치되고 있다.
도 22는 제3 레이아웃 예의 등가 회로를 도시하는 등가 회로도이다.
도 22에 도시한 바와 같이, 제3 레이아웃 예를 등가 회로로 도시하면, 트랜지스터 N11과 NFET1과의 공통 소스 확산층(114/118)은, 접지선(140-GND)에 접속되고, 트랜지스터 N12의 소스 확산층(114)은 접지선(140-GND)에 접속되고, 트랜지스터 NFET2의 소스 확산층(118)은 접지선(140-GND)에 접속된다.
마찬가지로, 트랜지스터 P11과 PFET1과의 공통 소스 확산층(116/120)은 전원선(140-VCC)에 접속되고, 트랜지스터 P12의 소스 확산층(116)은 전원선(140-VCC)에 접속되고, 트랜지스터 PFET2의 소스 확산층(120)은 전원선(140-VCC)에 접속된다.
여기서, 트랜지스터 N12의 소스 확산층(114), 및 트랜지스터 NFET2의 소스 확산층(118)은, 접지선(140-GND)에 대하여 "항상 접속"으로 생각해도 되지만, 소스 확산층(114, 및 118)은 접지선(140-GND)에 대하여 "임의 접속"으로 생각하는 것이 가능하다. 마찬가지로, 트랜지스터 P12의 소스 확산층(116), 및 트랜지스터 PFET2의 소스 확산층(120)에 대해서도, 전원선(140-VCC)에 대하여 "임의 접속"으로 생각할 수 있다. "임의 접속"으로 함으로써, 트랜지스터 N1은 1개의 트랜지스터 N11의 경우, 및 2개의 트랜지스터 N11, N12의 경우를 필요에 따라 선택할 수 있다. 마찬가지로, 트랜지스터 NFET에 대해서도, 1개의 트랜지스터 N11인 경우, 및 2개의 트랜지스터 N11, N12의 경우를 필요에 따라 선택할 수 있다. 마찬가지로, 트랜지스터 P1에 대해서도, 1개의 트랜지스터 P11의 경우, 및 2개의 트랜지스터 P11, N12의 경우를 필요에 따라 선택 가능하다. 마찬가지로, 트랜지스터 PFET에 대해서도, 1개의 트랜지스터 PFET1의 경우, 및 2개의 트랜지스터 PFET1, PFET2의 경우를 필요에 따라 선택할 수 있다. 그 결과, 출력 버퍼(21)의 트랜지스터 N1, P1의 전류 구동 능력의 조절, 기판∼게이트 사이를 단락시키는 단락 소자, 예를 들면 트랜지스터 NFET, PFET의 단락 능력(이하 보호 능력이라고 함)의 조절이 가능하게 된다.
보호 능력이나 전류 구동 능력을 조절하는 이유는 본 실시예에 따른 장치를, 다양한 전자 제품에 대하여 플렉시블하게 대응시키고자 하는 요구에 응하기 위해서이다.
본 발명에서 과제 제기하고 있는 "기중 방전"에 수반하여 발생하는 대전력은, 예를 들면 전자 카드에 충전/축적되는 전하량의 크기에 의해 변한다. 축적된 전하량이 많으면, "기중 방전"에 발생한 전력은 커지기 쉽다. 축적 전하량은, 예를 들면 전자 카드의 사이즈, 혹은 전자 카드의 재료 등에 의해, 다양하게 변화할 것이다. 즉, 축적 전하량은 전자 제품마다 서로 다르다. 이 축적 전하량의 변동에 대응하기 위해, 트랜지스터 NFET, PFET의 보호 능력의 조절을 가능하게 해 둔다.
본 예에서의 보호 능력의 조절은, 트랜지스터 NFET, PFET의 수의 증감에 대응한다. 간단하게 설명하면, 높은 보호 능력을 요구하는 전자 제품에 대해서는, 트랜지스터 NFET, PFET를 각각 복수로 증가시킨다. 본 예에서는, 2개로 하면 된다. 높은 보호 능력을 요구하지 않는 전자 제품에 대해서는, 트랜지스터 N1, P1에 포함되는 트랜지스터를 줄인다. 본 예에서는, 하나로 하면 된다.
마찬가지로, 출력 버퍼(21)에 요구되는 전류 구동 능력은 전자 제품마다 다양하다. 높은 전류 구동 능력을 요구하는 전자 제품에 대해서는, 트랜지스터 N1, P1을 각각 복수, 예를 들면 2개로 하면 되고, 높은 전류 구동 능력을 요구하지 않는 전자 제품에 대해서는, 트랜지스터 N1, P1에 포함되는 트랜지스터를 줄이는데, 예를 들면 1개로 하면 된다.
"임의 접속"으로 하는 경우의 일례는, 소스 확산층(114, 118)을 접지선(140-GND)에 대하여 "접속 가능"으로 하고, 소스 확산층(116, 120)을 전원선(140-VCC)에 대하여 "접속 가능"으로 하면 된다. "접속 가능"으로 하는 일례로서, 본 예에서는 도 22에 도시한 바와 같이, 소스 확산층(114)과 접지선(140-GND)과의 사이, 소스 확산층(118)과 접지선(140-GND)과의 사이, 소스 확산층(116)과 전원선(140-VCC)과의 사이, 및 소스 확산층(120)과의 사이 각각에, 퓨즈 F1, F2, F3, 및 F4를 배치한다.
본 명세서 예에서 설명하는 "퓨즈"란, 예를 들면 레이저 혹은 대전류를 사용하여, 전기적인 접속을 기계적으로 파괴하는 퓨즈뿐만 아니라, 배선 및 컨택트 중 적어도 한쪽을 형성하지 않음으로써 전기적인 접속을 구조적으로 끊는 것, 전기적인 접속이 끊어진 상태를 전기적으로 접속한 상태로 부활시키는 것, 이들 이외의 전기적인 접속/비접속의 상태를 결정/변경할 수 있는 모든 방법을 포함한다고 정의한다.
도 23은 퓨즈 F1, F2, F3, 및 F4의 접속/비접속의 상태와, 보호 능력 및 전류 구동 능력과의 관계를 도시하는 도면이다. 또, 보호 능력 및 전류 구동 능력에 대해서는, 게이트 폭(채널 폭) WG의 크기로서 나타낸다.
도 23에 도시한 바와 같이, 본 예에서는 보호 능력과 전류 구동 능력과의 조합으로, 16가지의 조합(42=16)을 얻을 수 있다.
또, 본 예에서는 트랜지스터 N1, P1, NFET, 및 PFET를 각각 최대 2개까지 "임의 접속" 가능하게 했지만, 트랜지스터의 수는 최대 2개에 한정되는 것은 아니며, 그 수는 임의이다. 예를 들면, 트랜지스터 N1에 포함되는 트랜지스터의 수를 증가시키려는 경우에는, 도 20 및 도 21에 도시하는 트랜지스터 N11, N12의 패턴을 반복해 가면 된다. 마찬가지로, 트랜지스터 NFET에 포함되는 트랜지스터의 수를 증가시키려는 경우에는 트랜지스터 NFET1, NFET2의 패턴을 반복하면 된다. 트랜지스터 P1, PFET에 대해서도 트랜지스터 N1, NFET의 경우와 마찬가지로 하여 증가시킬 수 있다.
이어서, 트랜지스터를 전기적으로 비접속/접속으로 하는, 몇개의 예를 설명한다. 또, 이 설명에서는 트랜지스터 NFET2를 전기적으로 비접속/접속으로 하는 예, 즉, 퓨즈 F3을 비접속 상태/접속 상태로 하는 예를 나타내지만, 퓨즈 F1, F2, F4에 대해서도, 이하의 예를 적용할 수 있다.
(제1 예)
도 24는 비접속의 제1 예를 도시하는 평면도이다.
도 24에 도시한 바와 같이, 제1 예는 접지선(140-VCC) 중 트랜지스터 NFET2의 소스 확산층(118)에 접속되는 부분과, 접지선(140-VCC)을 소스 확산층(118)에 접속하는 컨택트홀, 혹은 플러그(146)와의 쌍방을 구조적으로 없앤 예이다. 도 24에 도시하는 레이아웃 패턴에서는, 트랜지스터 NFET2의 소스 확산층(118)이, 접지선(140-VCC)에 접속되지 않게 되므로, 트랜지스터 NFET2를 전기적으로 비접속으로 할 수 있다.
제1 예에서는 트랜지스터 NFET2를 전기적인 접속으로 하거나, 전기적으로 비접속으로 하는 것은, 예를 들면 컨택트홀 형성용 포토 마스크, 및 제2층 메탈 패터닝용 포토마스크를 바꾸기만 해도 된다.
(제2 예)
도 25는 비접속의 제2 예를 도시하는 평면도이다.
도 25에 도시한 바와 같이, 제2 예는 접지선(140-VCC) 중 트랜지스터 NFET2의 소스 확산층(118)에 접속되는 부분을 구조적으로 없앤 예이다. 접지선(140-VCC)을 소스 확산층(118)에 접속하는 컨택트홀, 혹은 플러그(146)는 존재한다. 이 구조에서도 트랜지스터 NFET2를 전기적으로 비접속으로 할 수 있다.
제2 예에서는, 트랜지스터 NFET2를 전기적인 접속으로 하거나, 전기적으로 비접속으로 하거나, 예를 들면 제2층 메탈 패터닝용 포토마스크만을 바꾸기만 해도 된다. 제2 예의 이점은, 제1 예와 비교하여, 바꿔야되는 포토마스크가 적어도 1매 감소하는 것이다.
(제3 예)
도 26은 비접속의 제3 예를 도시하는 평면도이다.
도 26에 도시한 바와 같이, 제3 예는 접지선(140-VCC)을 소스 확산층(118)에 접속하는 컨택트홀, 혹은 플러그(146)를 구조적으로 없앤 예이다. 접지선(140-VCC)의 패턴은 트랜지스터 NFET2를 접속하는 경우와 동일하다. 이 구조에서도, 트랜지스터 NFET2를 전기적으로 비접속으로 할 수 있다.
제3 예에서는, 트랜지스터 NFET2를 전기적인 접속으로 하거나, 전기적으로 비접속으로 하거나, 예를 들면 제1층 층간 절연막(126) 및 제2층 층간 절연막(128)을 관통하는 컨택트홀 형성용 포토마스크만을 바꾸기만 해도 된다. 제3 예의 이점은, 제2 예와 마찬가지로, 제1 예와 비교하여 교체해야 할 포토마스크가 적어도 1매 감소하는 것이다.
(제4 예)
도 27은 비접속의 제4 예를 도시하는 평면도이다.
도 27에 도시한 바와 같이, 제4 예는 트랜지스터 NFET2를 접속하는 경우와 동일한 구조인 상태에서, 접지선(140-VCC) 중 트랜지스터 NFET2의 소스 확산층(118)에 접속되는 부분(이하 국소 접지선(140-VCC')이라고 함)을 기계적으로 파괴한 예이다. 국소 접지선(140-VCC')의 파괴는, 예를 들면 반도체 집적 회로 장치의 퓨즈 블로우 공정에서 사용되고 있는, 레이저나, 집속 이온 빔 등을 이용하면 된다. 이것으로도, 트랜지스터 NFET2를 전기적으로 비접속으로 할 수 있다.
제4 예에서는 반도체 제조용 포토마스크를 교체할 필요는 없다. 국소 접지선(140-VCC')의 파괴는 퓨즈 블로우 공정에서, 혹은 웨이퍼 프로세스 내의 최종 단계에서 파괴하면 된다. 이것이, 제4 예의 이점이다.
(제5 예)
도 28은 비접속의 제5 예를 도시하는 평면도이다.
도 28에 도시한 바와 같이, 제5 예는 접지선(140-VCC)과, 접지선(140-VCC) 중 트랜지스터 NFET2의 소스 확산층(118)에 접속되는 부분(이하 국소 접지선(140-VCC')이라고 함)을 구조적으로 분리한 예이다. 최종 구조에서는, 제4 예와 흡사한다. 상이한 부분은, 제4 예에서는 국소 접지선(140-VCC')을 기계적으로 파괴함으로써, 국소 접지선(140-VCC')을 접지선(140-VCC)으로부터 분리한다. 그에 대하여, 제5 예는 예를 들면 제2층 메탈 패터닝용 포토마스크를 이용하여, 국소 접지선(140-VCC')을 접지선(140-VCC)으로부터 분리한 상태에서 형성한다.
제5 예에서는 제2 예와 마찬가지로 제2층 메탈 패터닝용 포토마스크만을 바꾸는 것만으로, 트랜지스터 NFET2를 전기적으로 비접속으로 할 수 있다.
또한, 제5 예에서는 다음과 같은 사용 방법을 사용할 수 있다.
장치의 완성 상태를, 국소 접지선(140-VCC')을 접지선(140-VCC)으로부터 분리한 상태로 한다. 분리한 상태가 완성 상태이므로, 보호 능력을 조절할 때에는 국소 접지선(140-VCC')을 접지선(140-VCC)에 접속하면 된다. 즉, 제5 예는 국소 접지선(140-VCC')을 접지선(140-VCC)에 접속 가능한 상태로서 사용할 수 있다.
국소 접지선(140-VOC')을 접지선(140-VCC)에 접속할 때에는, 예를 들면 도 29에 도시한 바와 같이, 분리된 부분에 대하여 별도의 도전층(200)을 형성하고, 전기적인 접속을 부활시키면 된다.
전기적인 접속을 부활시키는 예의 이점은, 완성 후에, 만일 보호 능력 부족이 판명된 경우라도, 장치를 파기하지 않고, 구제할 수 있는 것에 있다. 트랜지스터 N1, P1의 구동 능력 부족인 경우에도 마찬가지로 구제할 수 있다.
또한, 전기적인 접속을 부활시키는 예는, 제5 예뿐만 아니라, 제4 예에도 사용할 수 있다. 제4 예에 사용한 경우의 이점은, 국소 접지선(140-VCC')을 잘못 파괴한 경우라도, 오파괴된 장치를 구제할 수 있는 것에 있다. 트랜지스터 N1, P1의 오파괴된 경우에도 마찬가지로 구제할 수 있다.
또, 제1 예 ∼ 제5 예는 다양하게 조합하여 적용할 수 있다.
(제4 레이아웃 예)
도 30은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제3 레이아웃예의 기본 레이아웃을 도시하는 도면, 도 31은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의, 제4 레이아웃예의 기본 레이아웃을 도시하는 도면이다.
도 30에 도시한 바와 같이, 제3 레이아웃 예에서는 게이트 폭(채널 폭) WG의 트랜지스터 N11, N12, NFET1, NFET2, P11, P12, PFET1, 및 PFET2를, 즉 복수의 트랜지스터를, 게이트 길이 방향을 따라 어레이 형상으로 배열하는 것이 기본 레이아웃이다.
그에 대하여, 제4 레이아웃 예에서는 도 31에 도시한 바와 같이, 트랜지스터 N11, N12, NFET1, NFET2, P11, P12, PFET1, 및 PFET2를 게이트 길이 방향을 따라 어레이 형상으로 배열하고, 또한 이들 트랜지스터를 게이트 폭 방향을 따라, 복수로 분리하는 것이 기본 레이아웃이다. 제4 레이아웃 예에서는 트랜지스터 N1이 4개의 트랜지스터 N111, N112, N121, N122를 포함한다. 이하, 마찬가지로 트랜지스터 NFET가 4개의 트랜지스터 NFET11, NFET12, NFET21, NFET22를 포함하고, 트랜지스터 P1이 4개의 트랜지스터 P111, P112, P121, P122를 포함하고, 트랜지스터 PFET가 4개의 트랜지스터 PFET11, PFETl2, PFET21, PFET22를 포함한다. 이들 16개의 트랜지스터의 게이트 폭(채널 폭)은 본 예에서는 각각 "WG/2"이다.
제4 레이아웃 예에서는 게이트 폭(채널 폭) WG/2의 트랜지스터 N111, N112, N121, N122, NFET11, NFET12, NFET21, NFET22, p111, p112, P121, P122, PFET11, PFET12, PFET21, 및 PFET22를, 즉 복수의 트랜지스터를 게이트 길이 방향과, 게이트 길이 방향으로 교차하는 게이트 폭 방향을 따라, 매트릭스 형상으로 배열하는 것이 기본 레이아웃이다.
도 32는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제4 레이아웃예를 도시하는 평면도, 도 33은 도 32에 도시하는 평면으로부터, 제2층 메탈층을 제거한 상태를 도시하는 평면도이다. 제4 레이아웃 예와 제3 레이아웃 예와의 차이는 상술한 바와 같다. 도 32, 도 33에서, 도 20, 도 21과 동일한 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
도 34는 제4 레이아웃예의 등가 회로를 도시하는 등가 회로도이다.
도 34에 도시한 바와 같이, 제4 레이아웃 예를 등가 회로로 도시하면, 트랜지스터 N111과 NFET11과의 공통 소스 확산층(114/118)은 접지선(140-GND)에 접속된다. 트랜지스터 N121의 소스 확산층(114)은 퓨즈 F12를 통하여 접지선(140-GND)에 접속된다. 트랜지스터 NFET21의 소스 확산층(118)은 퓨즈 F32를 통하여 접지선(140-GND)에 접속된다. 트랜지스터 NFET11과 NFET21과의 공통 드레인 확산층(118)은, 트랜지스터 N2, 혹은 P2로부터 출력된 신호가 전해지는 배선(128-N)에 접속된다. 트랜지스터 N111과 N121과의 공통 드레인 확산층(114)은 패드에 접속되는 배선(140-PAD)에 접속된다.
트랜지스터 N112와 NFET12와의 공통 소스 확산층(114/118)은 접지선(140-GND)에 접속된다. 트랜지스터 N122의 소스 확산층(114)은 퓨즈 F12를 통하여 접지선(140-GND)에 접속된다. 트랜지스터 NFET22의 소스 확산층(118)은 퓨즈 F32를 통하여 접지선(140-GND)에 접속된다. 트랜지스터 NFET22의 소스 확산층(118)은 퓨즈 F32를 통하여 접지선(140-GND)에 접속된다. 트랜지스터 NFET12와 NFET22와의 공통 드레인 확산층(118)은 퓨즈 F31을 통하여 배선(128-N)에 접속된다. 트랜지스터 N112와 N122와의 공통 드레인 확산층(114)은 퓨즈 F11을 통하여 배선(140-PAD)에 접속된다.
또, 트랜지스터 P111, P121, P112, P122, PFET11, PFET12, PFET21 및 PFET22의 접속에 대해서는 접지선(140-GND)을 전원선(140-VCC)으로 재판독하고, 배선(128-N)을 배선(128-P)으로 재판독하면, 대부분 무방하므로, 그 설명은 도면을 참조하는 것으로 하고 생략한다.
도 35는 퓨즈 F11, F12, F21, F22, F31, F32, F41, F42의, 접속/비접속의 상태와, 보호 능력 및 전류 구동 능력과의 관계를 도시하는 도면이다. 또, 보호 능력 및 전류 구동 능력에 대해서는, 게이트 폭(채널 폭) WG의 크기로서 나타낸다.
본 예에서는, 보호 능력과 전류 구동 능력과의 조합에, 64가지의 조합(82= 64)을 얻을 수 있다. 단, 도 35에는 주요한 16가지의 조합을 도시한다.
본 예에 의한 이점은, 보호 능력을 제3 레이아웃 예와 비교하여, 보다 미세하게 조절할 수 있는 것에 있다. 예를 들면, 제3 레이아웃 예에서는 보호 능력의 조절 최소 단위가 "WG"였지만, 제4 레이아웃 예에서는 조절 최소 단위가 "WG/2"까지 작아진다. 도 35 중 퓨즈 F41, F42의 컬럼, 및 보호 능력의 PFET의 컬럼을 참조한다. 퓨즈 F41, F42의 접속(0)/비접속(1)의 조합에 따라, PFET의 보호 능력은 2WG, 1.5WG, 0.5WG의 4단계로 조절할 수 있다.
또, 본 예에서는 트랜지스터 N1, 혹은 P1, 혹은 NFET, 혹은 PFET 1개당 게이트 폭 방향으로 "2", 게이트 길이 방향으로 "2", 즉 2 컬럼×2 로우의 행렬로 했지만, 컬럼의 수, 및 로우의 수는 각각 "2"로 한정되는 것은 아니다. 예를 들면, 게이트 폭 방향으로 "4"로 한 경우에는 조절 최소 단위가 "WG/4"가 되고, 조절 정밀도가 높아진다. 조절 정밀도를 높이려는 경우에는, 게이트 폭 방향을 따라 배열되는 트랜지스터의 수를 증가시키면 된다. 또한, 게이트 길이 방향으로 "4"로 한 경우에는, 최대 보호 능력이 "4WG"로 되고, 조절 가능 범위가 넓어진다. 조절 가능 범위를 넓히려는 경우에는 게이트 길이 방향을 따라 배열하는 트랜지스터의 수를 증가시키면 된다. 이들을 적절하게 조합하면 된다.
제3, 제4 레이아웃 예에 공통된 사항이지만, 보호 능력의 조절과 전류 구동 능력의 조절을 동시에 달성해도 되지만, 보호 능력만의 조절, 전류 구동 능력만의 조절을 달성하게 해도 된다.
이어서, 트랜지스터를 전기적으로 비접속/접속으로 하는, 몇개의 예를 설명한다. 또, 이 설명에서는 트랜지스터 NFET22를 전기적으로 비접속으로 하는 예, 즉 퓨즈 F31을 비접속 상태/접속 상태로 하는 예를 나타내지만, 퓨즈 F11, F12, F21, F22, F31, F32, F41, F42에 대해서도, 이하의 예를 적용할 수 있다.
(제1 예)
도 36은 비접속의 제1 예를 도시하는 평면도이다.
도 36에 도시하는 예는, 도 24에 도시한 제1 예를, 제4 실시예에 따른 장치에 적용한 것이다. 도 36에서, 도 24와 동일한 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
(제2 예)
도 37은 비접속의 제2 예를 도시하는 평면도이다.
도 37에 도시하는 예는, 도 25에 도시한 제2 예를, 제4 실시예에 따른 장치에 적용한 것이다. 도 37에서, 도 25와 동일한 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
(제3 예)
도 38은 비접속의 제3 예를 도시하는 평면도이다.
도 38에 도시하는 예는, 도 26에 도시한 제3 예를, 제4 실시예에 따른 장치에 적용한 것이다. 도 38에서, 도 26과 동일한 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
(제4 예)
도 39는 비접속의 제4 예를 도시하는 평면도이다.
도 39에 도시하는 예는, 도 27에 도시한 제4 예를, 제4 실시예에 따른 장치에 적용한 것이다. 도 39에서, 도 27과 동일한 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
(제5 예)
도 40은 비접속의 제5 예를 도시하는 평면도이다. 도 41은 접속의 일례를 도시하는 평면도이다.
도 40, 도 41에 도시하는 예는, 도 28, 도 29에 도시한 제4 예를, 제4 실시예에 따른 장치에 적용한 것이다. 도 40, 도 41에서, 도 28, 도 29와 동일한 부분에 대해서는 동일한 참조 부호를 붙이고, 그 설명은 생략한다.
또, 제3, 제4 레이아웃 예에서는, 게이트 폭 WG의 조절을 나타냈지만, 게이트 폭 WG의 조절의 예는 상기의 예에 한정되는 것은 아니다. 또한, 게이트 폭 WG의 조절 외에, 게이트 길이를 조절하게 해도 된다. 또, 배선층의 층의 수도 상기의 제1 ∼ 제4 레이아웃 예에 한정되지는 않는다.
(시험 예)
이어서, 도 1의 (a), 도 1의 (b), 도 2의 (a), 도 2의 (b)에 도시한 예측할 수 없는 사태를 재현하는 전자 카드의 시험 예를 설명한다.
도 42의 (a)는, 전자 카드 및/또는 칩을 충전하는 충전 시험을 도시하는 도면이다.
도 42의 (a)에 도시한 바와 같이, 절연체(insulator : 11) 위에 도전판(conducting plate : 12)을 탑재하고, 전자 카드(1)를 도전판(12) 위에 탑재한다. 도전판(12)은 접지한다. 이어서, 전원(13)을, 축전기(14)에 계전기(15)를 통하여 접속하고, 축전기(14)를 충전한다. 전원(13)은 수십㎸의 전압, 예를 들면 15㎸의 전압을 발생시킨다. 축전기(14)는 수백 ㎊의 용량, 예를 들면 100㎊의 용량을 갖는다. 충전이 완료되면, 축전기(12)를 저항(16)의 일단에, 계전기(15)를 통하여 접속한다. 저항(16)은 수㏀의 저항, 예를 들면 1.5㏀의 저항을 갖고, 그 타단은 니들(17)에 접속되어 있다. 니들(17)을 전자 카드(1)에 근접시킨다. 니들(17)과 전자 카드(1)와의 사이의 거리가 어느 정도가 되면, 니들(17)과 전자 카드(1)와의 사이에 기중 방전이 발생하여, 전자 카드(1) 및/또는 카드 내의 칩이 충전된다. 이에 의해, 도 1의 (a), 도 1의 (b)에 도시한 예측할 수 없는 사태가 재현된다.
도 42의 (b)는, 전자 카드 및/또는 칩을 방전시키는 방전 시험을 도시하는 도면이다.
도 42의 (b)에 도시한 바와 같이, 예를 들면 도 42의 (a)의 시험에 의해 충전한 전자 카드(1)를, 절연체(11) 위에 탑재한다. 이번에는, 접지된 니들(17)을 전자 카드(1)에 근접시킨다. 니들(17)과 전자 카드(1)와의 사이의 거리가 어느 정도가 되면, 니들(17)과 전자 카드(1)와의 사이에 기중 방전이 발생하여, 전자 카드(1) 및/또는 카드 내의 칩이 방전한다. 이에 의해, 도 2의 (a), 도 2의 (b)에 도시한 예측할 수 없는 사태가 재현된다.
또, 본 충전 시험 예 및 방전 시험 예에서는, 니들(17)을 전자 카드(1)의 외부 단자(3)에 근접시키는 예를 나타내고 있지만, 시험은 외부 단자(3)에 대해서뿐만 아니라, 도 42의 (a) 및 도 42의 (b)에서 점선의 원으로 도시한 바와 같이, 전자 카드(1)의 측면이나, 전자 카드의 표면, 이면에 대해서도 행하였다. 시장에서, 기중 방전은 전자 카드(1)의 어떤 개소에서 발생할지 예측할 수 없기 때문이다.
어느 시험에서도, 제1 ∼ 제3 실시예에 따른 반도체 집적 회로 장치를 구비한 전자 카드(1)는 파괴되지 않으며, 정상적으로 동작했다.
따라서, 제1 ∼ 제3 실시예에 따른 반도체 집적 회로 장치 및 그것을 이용한 전자 카드는, 집적 회로가 접지점이나 전원에 미접속인 상태에서도, 이 집적 회로를 파괴로부터 보호할 수 있는 이점을 얻을 수 있다.
(응용 예1)
상기 제1 ∼ 제3 실시 형태에 따른 반도체 집적 회로 장치는, 물론 전자 제품에 내장되어도 되지만, 전자 카드에 내장되는 것이 특히 바람직하다. 전자 카드는, 인간에 의해 소지되고, 혹은 휴대되는 것이다. 이 때문에, 상술한 예측할 수 없는 사태와 조우할 가능성이 높다.
전자 카드의 일례로서는, 메모리 카드가 있다. 메모리 카드는, 그 주기억부로서, 불휘발성 반도체 기억 장치를 갖는다. 불휘발성 반도체 기억 장치의 예로서는, NAND형 플래시 메모리, AND형 플래시 메모리를 예로 들 수 있다. 상기 제1 ∼ 제3 실시예에 의해 설명한 출력 회로는, NAND형 플래시 메모리, AND형 플래시 메모리의 출력 회로에 사용할 수 있다. 도 43의 (a), 도 43의 (b)에 NAND형 플래시 메모리의 일례를 도시한다.
도 43의 (a)는 NAND형 EEPROM의 일례를 도시하는 블록도, 도 43의 (b)는 NAND형 EEPROM의 메모리 셀 어레이의 일례를 도시하는 회로도이다.
상기 제1 ∼ 제3 실시예에 의해 설명한 출력 회로는, 예를 들면 도 43의 (a)에 도시하는 I/O 핀(I/O1∼I/O8)에 접속되는 출력 회로에 사용할 수 있다.
또한, 메모리 카드에는 주기억으로서의 불휘발성 반도체 기억 장치뿐만 아니라, 불휘발성 반도체 기억 장치를 제어하는 메모리 컨트롤러를 내장하고 있는 경우도 있다. 상기 제1 ∼ 제3 실시예에 의해 설명한 출력 회로는, 이 메모리 컨트롤러의 I/O 핀에 접속되는 출력 회로에도 사용할 수 있다.
이하, 메모리 카드의 구체적인 예를 설명한다.
(메모리 카드의 제1 예)
도 44는 메모리 카드의 제1예를 도시하는 블록도이다.
도 44에 도시한 바와 같이, 제1 예에 따른 메모리 카드는 불휘발성 반도체 기억 장치(300)만을 갖는다. 불휘발성 반도체 기억 장치(300)의 패드 PAD는 카드 단자(302)에 접속되어 있다. 제1 ∼ 제4 실시예에서 설명한 보호 기능을 갖는 출력 회로(304)는 불휘발성 반도체 기억 장치(300)의, 카드 단자(302)에 접속된 PAD에 접속된다.
(메모리 카드의 제2 예)
도 45는 메모리 카드의 제2예를 도시하는 블록도이다.
도 45에 도시한 바와 같이, 제2 예에 따른 메모리 카드는 불휘발성 반도체 기억 장치(300)와, 컨트롤러(306)를 갖는다. 불휘발성 반도체 기억 장치(300)의 패드 PAD는 컨트롤러(306)의 PAD에 접속되어 있다. 컨트롤러(306)의, 예를 들면 다른 패드 PAD는 카드 단자(302)에 접속되어 있다. 보호 기능을 갖는 출력 회로(304)는 컨트롤러(306)의 카드 단자(302)에 접속된 PAD에 접속된다.
(메모리 카드의 제3 예)
도 46은 메모리 카드의 제3예를 도시하는 블록도이다.
도 46에 도시한 바와 같이, 제3 예에 따른 메모리 카드는 제2 예와 마찬가지로, 불휘발성 반도체 기억 장치(300)와, 컨트롤러(306)를 갖는다. 제3 예가, 제2 예와 상이한 점은 보호 기능이 있는 출력 회로(304)가 불휘발성 반도체 기억 장치(300)의 컨트롤러(306)에 접속된 PAD에도 접속되는 것에 있다. 불휘발성 반도체 기억 장치(300), 및 컨트롤러(306)는 회로 기판(308) 위의 배선에 접속되고, 하나의 시스템으로 되어 있다. 회로 기판(308)의 배선에는, 예를 들면 전원 배선 VCC, 및 접지 배선 GND가 있고, 불휘발성 반도체 기억 장치(300), 및 컨트롤러(306)는 전원 배선 VCC, 및 접지 배선 GND를 통하여 전기적으로 결합되어 있다. 카드 단자(302)에 대하여 기중 방전이 발생하면, 컨트롤러(306)의 출력 회로(304)에 대전류가 흐른다. 이 대전류는 반도체 기판, 혹은 웰에도 흐르므로, 전원 배선 VCC, 혹은 접지 배선 GND를 통하여, 불휘발성 반도체 기억 장치(300)의 반도체 기판, 혹은 웰에 도달할 가능성이 있다. 예측할 수 없는 사태를 고려하면, 제3예와 같이 불휘발성 반도체 기억 장치(300)가, 카드 단자(302)에 직접 접속되지 않는 시스템에서도, 불휘발성 반도체 기억 장치(300)에 보호 기능을 갖는 출력 회로(304)를 설치해 두는 것이 바람직하다.
또, 제2 예, 및 제3 예에서는 컨트롤러(306)를 설명했지만, 컨트롤러(306)는, 예를 들면 불휘발성 반도체 기억 장치(300)를, 전자 제품에 전기적으로 접속시키기 위한 인터페이스 회로로 치환되어도 된다. 또, 전체의 시스템을, 하나의 반도체 집적 회로 장치 칩에 집적해도 된다.
(메모리 카드의 제4 예)
메모리 카드의 제1 예 ∼ 제3 예에서는, 메모리 카드를 시스템적으로 분류하였다. 이하의 예에서는 메모리 카드를 구조적으로 분류한다.
도 47은 메모리 카드의 제4예를 도시하는 분해 단면도이다.
도 47에 도시한 바와 같이, 제4 예에 따른 메모리 카드는 카드 베이스(310)에 형성된 패키지 탑재 홀(312)의 저면에, 불휘발성 반도체 메모리 패키지, 혹은 불휘발성 반도체 메모리 모듈 패키지(314)를 직접 접착한 예이다. 패키지(314) 내에는, 반도체 집적 회로 장치 칩(316)이 수용되어 있다. 칩(316)은, 제1 예 ∼ 제3 예에서 설명한 불휘발성 반도체 기억 장치(300), 혹은 제2 예 및 제3 예에서 설명한 컨트롤러이다. 즉, 칩(316)은 제1 ∼ 제4 실시예에서 설명한 반도체 집적 회로 장치이다.
제1 ∼ 제4 실시예에 따른 반도체 집적 회로 장치는, 패키지(314)를 탑재 홀(312)의 저면에, 직접 접착한 구조의 메모리 카드에 사용할 수 있다.
(메모리 카드의 제5 예)
도 48은 메모리 카드의 제5예를 도시한 분해 단면도이다.
도 48에 도시한 바와 같이, 제5 예에 따른 메모리 카드는 카드 베이스(310)에 형성한 패키지 탑재 홀(312), 이 탑재 홀(312) 주위에 스텝 형상으로 형성된 접착부(318)에, 패키지(314) 주위에 형성된 프린지(320)를 접착한 예이다. 패키지(314) 내의 칩(316)은 제1 ∼ 제4 실시예에서 설명한 반도체 집적 회로 장치이다.
제1 ∼ 제4 실시예에 따른 반도체 집적 회로 장치는, 패키지(314)의 프린지(320)를 탑재 홀(312) 주위에 형성한 접착부(318)에 접착한 구조의 메모리 카드에 사용할 수 있다.
(메모리 카드의 제6 예)
도 49는 메모리 카드의 제6예를 도시하는 분해 단면도이다.
도 50에 도시한 바와 같이, 제6 예에 따른 메모리 카드는 패키지(314)를 회로 기판(308)에 접속하고, 회로 기판(308)을 카드 베이스(310)에 접착하고, 회로 기판(308)을 카드 베이스(310)에 형성한 카드 단자(302)에 본딩 와이어(322)를 이용하여 전기적으로 접속한 예이다. 또한, 카드 베이스(310)에 커버(324)를 접착하여, 패키지(314)를 외계로부터 차폐한다. 패키지(314) 내의 칩(316)은 제1 ∼ 제4 실시예에서 설명한 반도체 집적 회로 장치이다.
제1 ∼ 제4 실시예에 따른 반도체 집적 회로 장치는, 패키지(314)를 외계로부터 차폐한 구조의 메모리 카드에 사용할 수 있다.
(응용 예2)
응용 예2에서는, 본 발명의 실시예에 따른 전자 카드를 이용한 어플리케이션의 몇개의 예를 설명한다.
도 50은 본 발명의 일 실시예에 따른 IC 카드를 이용하는 전자 기기의 일례를 도시하는 사시도이다. 도 50에는 전자 기기의 일례로서, 휴대 전자 기기, 예를 들면 디지털 스틸 카메라가 도시되어 있다. 일 실시예에 따른 IC 카드는, 예를 들면 메모리 카드로서, 예를 들면 디지털 스틸 카메라의 기록 미디어로서 이용된다.
도 50에 도시한 바와 같이, 디지털 스틸 카메라(71)의 케이스에는, 카드 슬롯(72), 및 카드 슬롯(72)에 접속되는 회로 기판이 수용되어 있다. 또, 회로 기판은 도 50에서는 그 도시를 생략하고 있다. 메모리 카드(70)는 디지털 스틸 카메라(71)의 카드 슬롯(72)에 제거 가능한 상태에서 장착된다. 메모리 카드(70)는, 카드 슬롯(72)에 장착됨으로써, 회로 기판 위의 전자 회로에 전기적으로 접속된다.
도 51은 디지털 스틸 카메라의 기본 시스템을 도시하는 블록도이다.
피사체로부터의 광은 렌즈(73)에 의해 집광되어 촬상 장치(74)에 입력된다. 촬상 장치(74)는 입력된 광을 광전 변환하여, 예를 들면 아날로그 신호로 한다. 촬상 장치(74)의 일례는, CMOS 이미지 센서이다. 아날로그 신호는, 아날로그 증폭기(AMP.)로 증폭된 후, A/D 컨버터(A/D)에서 디지털 신호로 변환된다. 디지털화된 신호는, 카메라 신호 처리 회로(75)에 입력되는데, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.
화상을 모니터하는 경우, 카메라 신호 처리 회로(75)로부터 출력된 신호가 비디오 신호 처리 회로(76)에 입력되고, 비디오 신호로 변환된다. 비디오 신호의 방식으로는, 예를 들면 NTSC(National Television System Committee)를 예로 들 수 있다. 비디오 신호는, 표시 신호 처리 회로(77)를 통하여, 디지털 스틸 카메라(71)에 부착된 표시부(78)에 출력된다. 표시부(78)의 일례는 액정 모니터이다. 또한, 비디오 신호는 비디오 드라이버(79)를 통하여, 비디오 출력 단자(80)로 출력된다. 디지털 스틸 카메라(71)에 의해 촬상한 화상은, 비디오 출력 단자(80)를 통하여, 화상 기기, 예를 들면 퍼스널 컴퓨터의 디스플레이나 텔레비전으로 출력할 수 있으므로, 촬상한 화상을 표시부(78) 이외로도 즐길 수 있다. 촬상 장치(74), 아날로그 증폭기(AMP.), A/D 컨버터(A/D), 카메라 신호 처리 회로(75)는 마이크로 컴퓨터(81)에 의해 제어된다. 화상을 캡쳐하는 경우, 조작 버튼, 예를 들면 셔터 버튼(82)을 누른다. 이에 의해, 마이크로 컴퓨터(81)는 메모리 컨트롤러(83)를 제어하여, 카메라 신호 처리 회로(75)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(84)에 기입된다. 비디오 메모리(84)에 기입된 프레임 화상은, 압축/신장 처리 회로(85)에 의해, 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(86)를 통하여 카드 슬롯(72)에 장착되어 있는 메모리 카드(70)에 기록된다.
기록한 화상을 재생하는 경우, 메모리 카드(70)에 기록되어 있는 화상을 카드 인터페이스(86)를 통하여 판독하고, 압축/신장 처리 회로(85)에 의해, 신장한 후 비디오 메모리(84)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(76)에 입력되어, 화상을 모니터하는 경우와 마찬가지로, 표시부(78)나 화상 기기에 투영해낸다.
또, 본 기본 시스템 예에서는, 회로 기판(89) 위에 카드 슬롯(72), 촬상 장치(74), 아날로그 증폭기(AMP.), A/D 컨버터(A/D), 카메라 신호 처리 회로(75), 비디오 신호 처리 회로(76), 표시 신호 처리 회로(77), 비디오 드라이버(79), 마이크로 컴퓨터(81), 메모리 컨트롤러(83), 비디오 메모리(84), 압축/신장 처리 회로(85), 및 카드 인터페이스(86)가 실장되는 예를 설명하고 있다. 또, 카드 슬롯(72)에 대해서는, 회로 기판(89) 위에 실장될 필요는 없으므로, 커넥터 케이블 등에 의해 회로 기판(89)에 접속되어도 된다. 또한, 본 예에서는 회로 기판(89) 위에는, 또한 전원 회로(87)가 실장된다. 전원 회로(87)는 외부 전원, 혹은 전지로부터 전원의 공급을 받아, 디지털 스틸 카메라(71)의 내부에서 사용하는 내부 전원을 발생시킨다. 전원 회로(87)의 일례는, DC-DC 컨버터이다. 내부 전원은, 상기 각 회로에 동작 전원으로서 공급되는 것외에, 스트로브(88)의 전원, 및 표시부(78)의 전원으로서 공급된다.
이와 같이, 본 발명의 일 실시예에 따른 IC 카드는, 휴대 전자 기기, 예를 들면 디지털 스틸 카메라에 이용할 수 있다.
본 발명의 일 실시예에 따른 IC 카드는, 디지털 스틸 카메라에 이용될 뿐만 아니라, 도 52의 (a)∼도 52의 (f), 도 53의 (a)∼도 53의 (f)에 도시한 바와 같이, 예를 들면 비디오 카메라(도 52의 (a)), 텔레비전(도 52의 (b)), 오디오/비주얼 기기(도 52의 (c)), 오디오 기기(도 52의 (d)), 게임 기기(도 52의 (e)), 전자 악기(도 52의 (f)), 휴대 전화(도 53의 (a)), 퍼스널 컴퓨터(도 53의 (b)), 퍼스널 디지털 어시스턴트(PDA, 도 53의 (c)), 보이스 레코더(도 53의 (d)), PC 카드(도 53의 (e)), 전자 서적 단말기(도 53의 (f)) 등에도 이용할 수 있다.
또한, 전자 카드(1)는, 예를 들면 외부 단자(3)가 있는 접촉식 전자 카드와, 외부 단자(3)가 없는 비접촉식 전자 카드로 대별할 수 있다. 상기 제1 ∼ 제3 실시예에 따른 반도체 집적 회로 장치는, 접촉식 전자 카드, 비접촉식 카드 중 어디에도 내장할 수 있지만, 기중 방전은, 접촉식 전자 카드에서 발생하기 쉬운 현상으로 추측된다. 접촉식 전자 카드는, 도전물인 외부 단자(3)가 카드 표면으로부터 노출되어 있기 때문이다. 시험예의 란에서 설명한 바와 같이, 시장에서, 기중 방전이 전자 카드의 어느 곳에서 발생할지 완전하게 예측할 수는 없지만, 일반적으로 절연물인 카드 외장체보다는 도전물인 외부 단자(3)에 대하여 발생할 가능성이 높다. 외부 단자(3)는 칩(2)의 출력 단자 PAD에 접속된다. 이 때문에, 외부 단자(3)에 기중 방전이 발생한 경우에는 실시예의 란에서 설명한 바와 같은 예측할 수 없는 사태가 발생한다. 따라서, 상기 실시 형태에 의한 이점은 접촉식 전자 카드에서 유효하게 얻을 수 있다.
또한, 접촉식 전자 카드에서 기중 방전이 발생할 가능성은, 카드 사이즈에 차지하는 외부 단자(3)의 면적의 비율에도 의존할 것이다. 카드 사이즈에 차지하는 외부 단자(3)의 면적이 크면, 카드 표면으로부터 도전물이 넓게 노출되어 있는 것에 의해, 기중 방전이 발생할 가능성은 높아진다. 예를 들면, 전자 카드(1)에서는 카드 사이즈에 차지하는 외부 단자(3)의 면적의 비율이 25%를 초과하는 것도 있다(예를 들면, 도 38의 (a), 도 38의 (b)의 사시도 참조). 이와 같이, 카드 사이즈에 차지하는 외부 단자(3)의 면적의 비율이 25%를 초과하는 전자 카드(1)에서, 상기 실시예에 의한 이점은 더 유효하게 얻을 수 있다.
물론, 상기 제1 ∼ 제4 실시예에 따른 반도체 집적 회로 장치는, 접촉식 전자 카드나, 카드 사이즈에 차지하는 외부 단자(3)의 면적의 비율이 25%를 초과하는 접촉식 전자 카드에 한하여 이용되는 것은 아니며, 비접촉식 전자 카드, 카드 사이즈에 차지하는 외부 단자(3)의 면적의 비율이 25% 이하의 접촉식 전자 카드에도 이용할 수 있다. 이들 카드에서도, 상기 예측할 수 없는 사태가 발생하지 않는다고 단언할 수 없기 때문이다. 따라서, 상기 제1 ∼ 제3 실시예에 따른 반도체 집적 회로 장치를, 비접촉식 전자 카드나, 카드 사이즈에 차지하는 외부 단자(3)의 면적의 비율이 25% 이하의 접촉식 전자 카드에도 이용한 경우에도, 상기 실시예에 의한 이점을 얻을 수 있다.
이상, 본 발명을 제1 ∼ 제4 실시예에 의해 설명했지만, 본 발명은, 이들 실시예 각각에 한정되는 것은 아니며, 그 실시에서는 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다.
상기 실시예는 각각, 단독으로 실시하는 것이 가능하지만, 적절하게 조합하여 실시하는 것도, 물론 가능하다.
상기 각 실시예에는, 다양한 단계의 발명이 포함되어 있으며, 각 실시예에서 개시한 복수의 구성 요건의 적절한 조합에 의해, 다양한 단계의 발명을 추출하는 것도 가능하다.
본 발명에 따르면, 집적 회로가 접지점이나 전원에 미접속인 상태에서도, 이 집적 회로를 파괴로부터 보호하는 것이 가능한 반도체 집적 회로 장치를 이용한 전자 카드를 제공할 수 있다.
도 1의 (a), 도 1의 (b)는 예측할 수 없는 사태의 일례를 설명하기 위한 도면.
도 2의 (a), 도 2의 (b)는 예측할 수 없는 사태의 다른 예를 설명하기 위한 도면.
도 3의 (a)는 니들을 출력 단자에 접촉시킨 경우의 전류 I와 시간 t와의 관계를 도시하는 도면.
도 3의 (b)는 기중 방전이 발생한 경우의 전압 V와 시간 t와의 관계를 도시하는 도면.
도 4의 (a), 도 4의 (b)는 본 발명의 참고 예에 따른 반도체 집적 회로 장치를 도시하는 회로도.
도 5의 (a)는 본 발명의 참고 예에 따른 반도체 집적 회로 장치를 도시하는 회로도.
도 5의 (b)는 그 단면도.
도 6의 (a)는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치를 도시하는 회로도.
도 6의 (b)는 그 평면 패턴의 일례를 도시하는 평면도.
도 7의 (a), 도 7의 (b)는 각각 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 보호 동작의 일례를 도시하는 도면.
도 8의 (a), 도 8의 (b)는 각각 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 보호 동작의 다른 예를 도시하는 도면.
도 9는 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치를 도시하는 회로도.
도 10은 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치를 도시하는 회로도.
도 11은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제1 레이아웃예를 도시하는 평면도.
도 12는 도 11의 12-12선을 따라 자른 단면도.
도 13은 도 11의 13-13선을 따라 자른 단면도.
도 14는 도 11에 도시하는 평면으로부터, 제1층 메탈층 및 제2층 메탈층을 제거한 상태를 도시하는 평면도.
도 15는 도 11에 도시하는 평면으로부터 제2층 메탈층을 제거한 상태를 도시하는 평면도.
도 16은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제2 레이아웃예를 도시하는 평면도.
도 17은 도 16의 17-17선을 따라 자른 단면도.
도 18은 도 16에 도시하는 평면으로부터 제1층 메탈층 및 제2층 메탈층을 제거한 상태를 도시하는 평면도.
도 19는 도 16에 도시하는 평면으로부터 제2층 메탈층을 제거한 상태를 도시하는 평면도.
도 20은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제3 레이아웃예를 도시하는 평면도.
도 21은 도 20에 도시한 평면으로부터 제2층 메탈층을 제거한 상태를 도시하는 평면도.
도 22는 제3 레이아웃예의 등가 회로를 도시하는 등가 회로도.
도 23은 퓨즈의 접속/비접속의 상태와, 보호 능력 및 전류 구동 능력과의 관계를 도시하는 도면.
도 24는 비접속의 제1 예를 도시하는 평면도.
도 25는 비접속의 제2 예를 도시하는 평면도.
도 26은 비접속의 제3 예를 도시하는 평면도.
도 27은 비접속의 제4 예를 도시하는 평면도.
도 28은 비접속의 제5 예를 도시하는 평면도.
도 29는 접속의 일례를 도시하는 평면도.
도 30은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제3 레이아웃 예의 기본 레이아웃을 도시하는 도면.
도 31은 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제4 레이아웃 예의 기본 레이아웃을 도시하는 도면.
도 32는 본 발명의 제4 실시예에 따른 반도체 집적 회로 장치의 제4 레이아웃 예를 도시하는 평면도.
도 33은 도 32에 도시한 평면으로부터 제2층 메탈층을 제거한 상태를 도시하는 평면도.
도 34는 제4 레이아웃예의 등가 회로를 도시하는 등가 회로도.
도 35는 퓨즈의 접속/비접속의 상태와, 보호 능력 및 전류 구동 능력과의 관계를 도시하는 도면.
도 36은 비접속의 제1 예를 도시하는 평면도.
도 37은 비접속의 제2 예를 도시하는 평면도.
도 38은 비접속의 제3 예를 도시하는 평면도.
도 39는 비접속의 제4 예를 도시하는 평면도.
도 40은 비접속의 제5 예를 도시하는 평면도.
도 41은 접속의 일례를 도시하는 평면도.
도 42의 (a)는 충전 시험예를 도시하는 사시도,.
도 42의 (b)는 방전 시험예를 도시하는 사시도.
도 43의 (a)는 NAND형 EEPROM의 일례를 도시하는 블록도.
도 43의 (b)는 NAND형 EEPROM의 메모리 셀 어레이의 일례를 도시하는 회로도.
도 44는 메모리 카드의 제1예를 도시하는 블록도.
도 45는 메모리 카드의 제2예를 도시하는 블록도.
도 46은 메모리 카드의 제3예를 도시하는 블록도.
도 47은 메모리 카드의 제4예를 도시하는 분해 단면도.
도 48은 메모리 카드의 제5예를 도시하는 분해 단면도.
도 49는 메모리 카드의 제6예를 도시하는 분해 단면도.
도 50은 본 발명의 일 실시예에 따른 IC 카드를 이용하는 전자 기기의 일례를 도시하는 사시도.
도 51은 디지털 스틸 카메라의 기본 시스템을 도시하는 블록도.
도 52의 (a)∼도 52의 (f)는 각각 본 발명의 일 실시예에 따른 IC 카드를 이용하는 전자 기기의 다른 예를 도시하는 도면.
도 53의 (a)∼도 53의 (f)는 각각 본 발명의 일 실시예에 따른 IC 카드를 이용하는 전자 기기의 다른 예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전자 카드
2 : 반도체 집적 회로 장치 칩
3 : 카드 외부 단자
21 : 출력 버퍼
22 : 출력 버퍼 구동 회로
P1∼P3, PFET : P 채널 절연 게이트형 전계 효과 트랜지스터
N1∼N3, NFET : N 채널 절연 게이트형 전계 효과 트랜지스터
QPNP : PNP형 바이폴라 트랜지스터
QNPN : NPN형 바이폴라 트랜지스터

Claims (29)

  1. 카드 단자와,
    출력 회로를 갖고, 상기 카드 단자에, 상기 출력 회로를 접속하는 반도체 집적 회로 장치를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 카드 단자에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 소스/드레인 영역에 인접하여 상기 제1 도전형의 반도체 영역에 형성되며, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 반도체 영역
    을 구비하는 것을 특징으로 하는 전자 카드.
  2. 제1항에 있어서,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제1 절연 게이트형 전계 효과 트랜지스터를 구동하는 제2 절연 게이트형 전계 효과 트랜지스터를 더 구비하고,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 도전형의 반도체 영역까지의 거리가, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  3. 카드 단자와,
    출력 회로를 갖고, 상기 카드 단자에, 상기 출력 회로를 접속하는 반도체 집적 회로 장치를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 카드 단자에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제1 절연 게이트형 전계 효과 트랜지스터를 구동하는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역을 애노드 및 캐소드 중 한쪽으로 하고, 상기 제1 도전형의 반도체 영역에 형성되며, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 애노드 및 캐소드 중 다른 한쪽을 갖는 다이오드를 포함하고,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 애노드 및 캐소드 중 다른 한쪽까지의 거리가, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  4. 카드 단자와,
    출력 회로를 갖고, 상기 카드 단자에, 상기 출력 회로를 접속하는 반도체 집적 회로 장치를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 카드 단자에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제1 절연 게이트형 전계 효과 트랜지스터를 구동하는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 자신의 게이트에 단락되는 소스/드레인 영역과, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 소스/드레인 영역을 갖는 제3 절연 게이트형 게이트형 전계 효과 트랜지스터를 포함하고,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 소스/드레인 영역까지의 거리가, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  5. 카드 단자와,
    출력 회로를 갖고, 상기 카드 단자에, 상기 출력 회로를 접속하는 반도체 집적 회로 장치를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 카드 단자에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제1 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제1 절연 게이트형 전계 효과 트랜지스터를 구동하는 제2 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역을 베이스로 하고, 이 베이스에 단락되는 에미터/콜렉터 영역과, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 에미터/콜렉터 영역을 갖는 바이폴라 트랜지스터를 포함하고,
    상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 바이폴라 트랜지스터의 상기 제1 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 에미터/콜렉터 영역까지의 거리가, 상기 제1 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  6. 제1, 3, 4, 및 5항 중 어느 한 항에 있어서,
    상기 반도체 집적 회로 장치는, 불휘발성 반도체 기억 장치인 것을 특징으로 하는 전자 카드.
  7. 제6항에 있어서,
    상기 불휘발성 반도체 기억 장치는 NAND형, AND형 중 어느 하나인 것을 특징으로 하는 전자 카드.
  8. 제1, 3, 4, 및 5항 중 어느 한 항에 있어서,
    상기 반도체 집적 회로 장치는 컨트롤러인 것을 특징으로 하는 전자 카드.
  9. 제8항에 있어서,
    상기 컨트롤러에 접속되는 불휘발성 반도체 기억 장치를 더 포함하고,
    상기 컨트롤러는, 상기 불휘발성 반도체 기억 장치를 제어하는 컨트롤러인 것을 특징으로 하는 전자 카드.
  10. 제1, 3, 4, 및 5항 중 어느 한 항에 있어서,
    상기 반도체 집적 회로 장치는, 인터페이스 회로인 것을 특징으로 하는 전자 카드.
  11. 제10항에 있어서,
    상기 인터페이스 회로에 접속되는 불휘발성 반도체 기억 장치를 더 포함하고,
    상기 인터페이스 회로는, 상기 불휘발성 반도체 기억 장치를 전자 제품에 전기적으로 접속시키는 인터페이스 회로인 것을 특징으로 하는 전자 카드.
  12. 제9항에 있어서,
    상기 불휘발성 반도체 기억 장치는 출력 회로를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 컨트롤러에 접속되는 제2 도전형 소스/드레인 영역을 갖는 제3 절연 게이트형 전계 효과 트랜지스터와,
    상기 소스/드레인 영역에 인접하여 상기 제1 도전형 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형 반도체 영역을 포함하는 것을 특징으로 하는 전자 카드.
  13. 제12항에 있어서,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제3 절연 게이트형 전계 효과 트랜지스터를 구동하는 제4 절연 게이트형 전계 효과 트랜지스터를 더 포함하고,
    상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 도전형 반도체 영역까지의 거리가, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  14. 제9항에 있어서,
    상기 불휘발성 반도체 기억 장치는 출력 회로를 포함하고,
    상기 출력 회로는,
    제1 도전형 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 컨트롤러에 접속되는 제2 도전형 소스/드레인 영역을 갖는 제3 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제3 절연 게이트형 전계 효과 트랜지스터를 구동하는 제4 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역을 애노드 및 캐소드 중 한쪽으로 하고, 상기 제1 도전형의 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 애노드 및 캐소드 중 다른 한쪽을 갖는 다이오드를 포함하고,
    상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 애노드 및 캐소드 중 다른 한쪽까지의 거리가, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  15. 제9항에 있어서,
    상기 불휘발성 반도체 기억 장치는 출력 회로를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 컨트롤러에 접속되는 제2 도전형 소스/드레인 영역을 갖는 제4 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제4 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제4 절연 게이트형 전계 효과 트랜지스터를 구동하는 제5 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 자신의 게이트에 단락되는 소스/드레인 영역과, 상기 제4 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 소스/드레인 영역을 갖는 제6 절연 게이트형 게이트형 전계 효과 트랜지스터를 포함하고,
    상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제6 절연 게이트형 전계 효과 트랜지스터의 상기 제4 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 소스/드레인 영역까지의 거리가, 상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제5 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  16. 제9항에 있어서,
    상기 불휘발성 반도체 기억 장치는 출력 회로를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 컨트롤러에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제3 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제3 절연 게이트형 전계 효과 트랜지스터를 구동하는 제4 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역을 베이스로 하고, 이 베이스에 단락되는 에미터/콜렉터 영역과, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 에미터/콜렉터 영역을 갖는 바이폴라 트랜지스터를 포함하고,
    상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 바이폴라 트랜지스터의 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 에미터/콜렉터 영역까지의 거리가, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  17. 제11항에 있어서,
    상기 불휘발성 반도체 기억 장치는 출력 회로를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 인터페이스 회로에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제3 절연 게이트형 전계 효과 트랜지스터와,
    상기 소스/드레인 영역에 인접하여 상기 제1 도전형 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형 반도체 영역을 포함하는 것을 특징으로 하는 전자 카드.
  18. 제17항에 있어서,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제3 절연 게이트형 전계 효과 트랜지스터를 구동하는 제4 절연 게이트형 전계 효과 트랜지스터를 더 포함하고,
    상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제2 도전형의 반도체 영역까지의 거리가, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인으로부터 상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  19. 제11항에 있어서,
    상기 불휘발성 반도체 기억 장치는 출력 회로를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 인터페이스 회로에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제3 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제3 절연 게이트형 전계 효과 트랜지스터를 구동하는 제4 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역을 애노드 및 캐소드 중 어느 한쪽으로 하고, 상기 제1 도전형의 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 애노드 및 캐소드 중 다른 한쪽을 갖는 다이오드를 포함하고,
    상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 애노드 및 캐소드 중 다른 한쪽까지의 거리가, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  20. 제11항에 있어서,
    상기 불휘발성 반도체 기억 장치는 출력 회로를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 인터페이스 회로에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제4 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제4 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제4 절연 게이트형 전계 효과 트랜지스터를 구동하는 제5 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 자신의 게이트에 단락되는 소스/드레인 영역과, 상기 제4 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 소스/드레인 영역을 갖는 제6 절연 게이트형 게이트형 전계 효과 트랜지스터를 포함하고,
    상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제6 절연 게이트형 전계 효과 트랜지스터의 상기 제4 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 소스/드레인 영역까지의 거리가, 상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제5 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  21. 제11항에 있어서,
    상기 불휘발성 반도체 기억 장치는 출력 회로를 포함하고,
    상기 출력 회로는,
    제1 도전형의 반도체 영역과,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 인터페이스 회로에 접속되는 제2 도전형의 소스/드레인 영역을 갖는 제3 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역에 형성되며, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 제2 도전형의 소스/드레인 영역을 갖고, 상기 제3 절연 게이트형 전계 효과 트랜지스터를 구동하는 제4 절연 게이트형 전계 효과 트랜지스터와,
    상기 제1 도전형의 반도체 영역을 베이스로 하고, 이 베이스에 단락되는 에미터/콜렉터 영역과, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 에미터/콜렉터 영역을 갖는 바이폴라 트랜지스터를 포함하고,
    상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 바이폴라 트랜지스터의 상기 제3 절연 게이트형 전계 효과 트랜지스터의 게이트에 접속되는 에미터/콜렉터 영역까지의 거리가, 상기 제3 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역으로부터 상기 제4 절연 게이트형 전계 효과 트랜지스터의 상기 소스/드레인 영역까지의 거리보다도 짧은 것을 특징으로 하는 전자 카드.
  22. 제12항에 있어서,
    전원 배선 및 접지 배선을 더 포함하고,
    상기 불휘발성 반도체 기억 장치 및 상기 컨트롤러는 상기 전원 배선 및 상기 접지 배선을 경유하여 전기적으로 결합되어 있는 것을 특징으로 하는 전자 카드.
  23. 제14항에 있어서,
    전원 배선 및 접지 배선을 더 포함하고,
    상기 불휘발성 반도체 기억 장치 및 상기 컨트롤러는 상기 전원 배선 및 상기 접지 배선을 경유하여 전기적으로 결합되어 있는 것을 특징으로 하는 전자 카드.
  24. 제15항에 있어서,
    전원 배선 및 접지 배선을 더 포함하고,
    상기 불휘발성 반도체 기억 장치 및 상기 컨트롤러는 상기 전원 배선 및 상기 접지 배선을 경유하여 전기적으로 결합되어 있는 것을 특징으로 하는 전자 카드.
  25. 제16항에 있어서,
    전원 배선 및 접지 배선을 더 포함하고,
    상기 불휘발성 반도체 기억 장치 및 상기 컨트롤러는 상기 전원 배선 및 상기 접지 배선을 경유하여 전기적으로 결합되어 있는 것을 특징으로 하는 전자 카드.
  26. 제17항에 있어서,
    전원 배선 및 접지 배선을 더 포함하고,
    상기 불휘발성 반도체 기억 장치 및 상기 인터페이스 회로는 상기 전원 배선 및 상기 접지 배선을 경유하여 전기적으로 결합되어 있는 것을 특징으로 하는 전자 카드.
  27. 제19항에 있어서,
    전원 배선 및 접지 배선을 더 포함하고,
    상기 불휘발성 반도체 기억 장치 및 상기 인터페이스 회로는 상기 전원 배선 및 상기 접지 배선을 경유하여 전기적으로 결합되어 있는 것을 특징으로 하는 전자 카드.
  28. 제20항에 있어서,
    전원 배선 및 접지 배선을 더 포함하고,
    상기 불휘발성 반도체 기억 장치 및 상기 인터페이스 회로는 상기 전원 배선 및 상기 접지 배선을 경유하여 전기적으로 결합되어 있는 것을 특징으로 하는 전자 카드.
  29. 제21항에 있어서,
    전원 배선 및 접지 배선을 더 포함하고,
    상기 불휘발성 반도체 기억 장치 및 상기 인터페이스 회로는 상기 전원 배선 및 상기 접지 배선을 경유하여 전기적으로 결합되어 있는 것을 특징으로 하는 전자 카드.
KR1020050090464A 2002-11-29 2005-09-28 반도체 집적 회로 장치를 이용한 전자 카드 KR100616058B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002348935 2002-11-29
JPJP-P-2002-00348935 2002-11-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020030085439A Division KR100616057B1 (ko) 2002-11-29 2003-11-28 반도체 집적 회로 장치

Publications (2)

Publication Number Publication Date
KR20050100581A true KR20050100581A (ko) 2005-10-19
KR100616058B1 KR100616058B1 (ko) 2006-08-28

Family

ID=32844058

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020030085439A KR100616057B1 (ko) 2002-11-29 2003-11-28 반도체 집적 회로 장치
KR1020050090464A KR100616058B1 (ko) 2002-11-29 2005-09-28 반도체 집적 회로 장치를 이용한 전자 카드

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020030085439A KR100616057B1 (ko) 2002-11-29 2003-11-28 반도체 집적 회로 장치

Country Status (4)

Country Link
US (3) US6952027B2 (ko)
KR (2) KR100616057B1 (ko)
CN (4) CN100442516C (ko)
TW (1) TWI246179B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003015169A1 (fr) * 2001-08-07 2003-02-20 Renesas Technology Corp. Dispositif semi-conducteur et carte ci
TW583567B (en) * 2002-06-28 2004-04-11 Powerchip Semiconductor Corp Automatic intelligent system for performing yield rate improvement and multivariate analysis of production process parameters and method thereof
JP2006100436A (ja) * 2004-09-28 2006-04-13 Toshiba Corp 半導体装置
JP5147654B2 (ja) 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
US8735857B2 (en) 2010-12-22 2014-05-27 Easic Corporation Via-configurable high-performance logic block architecture
KR101715215B1 (ko) * 2016-04-29 2017-03-10 우연오 반도체 저장장치의 훼손장치

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0783252B2 (ja) 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
JPS63288056A (ja) 1987-05-20 1988-11-25 Matsushita Electric Ind Co Ltd Ｉｃカ−ド
US4855620A (en) 1987-11-18 1989-08-08 Texas Instruments Incorporated Output buffer with improved ESD protection
JPH02137269A (ja) 1988-11-17 1990-05-25 Mitsubishi Electric Corp 半導体装置
US5608594A (en) 1992-04-14 1997-03-04 Oki Electric Industry Co., Ltd. Semiconductor integrated circuit with surge-protected output MISFET's
JP3025373B2 (ja) 1992-04-14 2000-03-27 沖電気工業株式会社 半導体集積回路
JP3246807B2 (ja) * 1993-07-07 2002-01-15 株式会社東芝 半導体集積回路装置
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
JP2546197B2 (ja) 1995-03-09 1996-10-23 三菱電機株式会社 半導体集積回路
US5615073A (en) * 1995-06-22 1997-03-25 National Semiconductor Corporation Electrostatic discharge protection apparatus
JP3386943B2 (ja) * 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置
US5940258A (en) * 1996-02-29 1999-08-17 Texas Instruments Incorporated Semiconductor ESD protection circuit
JP2953416B2 (ja) * 1996-12-27 1999-09-27 日本電気株式会社 半導体装置
JP3861426B2 (ja) 1996-12-27 2006-12-20 セイコーエプソン株式会社 半導体装置の保護回路
US5849622A (en) * 1997-03-07 1998-12-15 Advanced Micro Devices, Inc. Method of forming a source implant at a contact masking step of a process flow
US5854504A (en) * 1997-04-01 1998-12-29 Maxim Integrated Products, Inc. Process tolerant NMOS transistor for electrostatic discharge protection
JP2959528B2 (ja) * 1997-06-09 1999-10-06 日本電気株式会社 保護回路
KR100337925B1 (ko) * 1997-06-28 2002-11-18 주식회사 하이닉스반도체 반도체 정전기 보호회로
JP3252790B2 (ja) * 1998-04-23 2002-02-04 日本電気株式会社 半導体集積回路
JP2000151304A (ja) * 1998-11-05 2000-05-30 Nec Corp 出力回路
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
JP3815936B2 (ja) * 2000-01-25 2006-08-30 株式会社ルネサステクノロジ Ｉｃカード
TW441074B (en) * 2000-04-15 2001-06-16 United Microelectronics Corp Electrostatic discharge protection circuit structure for high voltage device
EP1376452B1 (en) * 2001-04-02 2007-04-25 Hitachi, Ltd. Multi media card and its manufacturing method
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
US6563175B2 (en) * 2001-09-24 2003-05-13 Texas Instruments Incorporated NMOS ESD protection device with thin silicide and methods for making same
JP4457209B2 (ja) * 2002-04-10 2010-04-28 セイコーインスツル株式会社 絶縁ゲート薄膜トランジスタとその制御方法
US6777757B2 (en) * 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6867103B1 (en) * 2002-05-24 2005-03-15 Taiwan Semiconductor Manufacturing Company Method of fabricating an ESD device on SOI
US6804095B2 (en) * 2002-06-05 2004-10-12 Texas Instruments Incorporated Drain-extended MOS ESD protection structure
US6639284B1 (en) * 2002-10-25 2003-10-28 Texas Instruments Incorporated Compensated-well electrostatic discharge protection structure
DE10350112A1 (de) * 2002-10-29 2004-06-17 NEC Compound Semiconductor Devices, Ltd., Kawasaki Fotovoltaisches Festkörperrelais

Also Published As

Publication number Publication date
US20050219781A1 (en) 2005-10-06
US7408226B2 (en) 2008-08-05
CN100442514C (zh) 2008-12-10
CN1870266A (zh) 2006-11-29
CN1540755A (zh) 2004-10-27
CN1870268A (zh) 2006-11-29
CN1287455C (zh) 2006-11-29
US7235829B2 (en) 2007-06-26
KR100616058B1 (ko) 2006-08-28
CN100442516C (zh) 2008-12-10
TWI246179B (en) 2005-12-21
CN1870265A (zh) 2006-11-29
US6952027B2 (en) 2005-10-04
KR20040047726A (ko) 2004-06-05
US20070228494A1 (en) 2007-10-04
KR100616057B1 (ko) 2006-08-28
US20040159892A1 (en) 2004-08-19
CN100442513C (zh) 2008-12-10
TW200428635A (en) 2004-12-16

Similar Documents

Publication Publication Date Title
US10692856B2 (en) Semiconductor integrated circuit device
US6573566B2 (en) Low-voltage-triggered SOI-SCR device and associated ESD protection circuit
US6788507B2 (en) Electrostatic discharge protection circuit
US6072219A (en) Substrate-triggering electrostatic discharge protection circuit for deep-submicron integrated circuits
KR100616058B1 (ko) 반도체 집적 회로 장치를 이용한 전자 카드
KR20130012565A (ko) 반도체 집적 회로
JP2003124336A (ja) Ｃｍｏｓ出力段用ｅｓｄ保護装置
US7463466B2 (en) Integrated circuit with ESD protection circuit
JP5586819B2 (ja) 半導体装置
US6603177B2 (en) Electrostatic discharge protection circuit device
EP0448119A2 (en) Input protection resistor used in input protection circuit
JP2008078361A (ja) 半導体集積回路装置
US5663678A (en) ESD protection device
JP3102391B2 (ja) 半導体集積回路
KR19980024056A (ko) 반도체 집적 회로장치
JP2679046B2 (ja) メモリ装置
KR101068569B1 (ko) 반도체 소자의 보호회로
US6833590B2 (en) Semiconductor device
JP4098708B2 (ja) 半導体集積回路装置及びそれを用いた電子カード
JP2006019671A (ja) 静電放電防護装置
US7843009B2 (en) Electrostatic discharge protection device for an integrated circuit
US6583475B2 (en) Semiconductor device
KR20070002551A (ko) 정전기 보호 장치
JP2001185688A (ja) 半導体集積回路装置およびこれを用いた半導体集積回路装置カード

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140722

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160719

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180718

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190718

Year of fee payment: 14