以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
実施形態の説明に先立ち、半導体集積回路装置が接地点や電源に未接続の状態で想定される、不測の事態を説明する。
図1A、図1Bは不測の事態の一例を説明するための図である。
図1Aに示すように、電子カード1は、接地された導体(CONDUCTOR)上に置かれている。電子カード1内の半導体集積回路装置チップ2は接地点や電源に未接続である。このような状態の電子カード1に、例えば、“正”に帯電した帯電体、例えば、指先が近づいてきたとする。指先と電子カード1との間の距離が、ある距離になると、図1Bに示すように、指先と電子カード1との間に気中放電(Aerial Discharge)が起こる。この結果、電子カード1及び又はチップ2が充電され、“正”に帯電する。
図2A、図2Bは不測の事態の他例を説明するための図である。
また、図2Aに示すように、電子カード1が、例えば、“正”に帯電していたとする。この電子カード1を、例えば、接地された導体(CONDUCTOR)上に落としてしまったとする。電子カード1内のチップ2は図1A、図1Bと同様に接地点や電源に未接続である。この場合にも、電子カード1と接地された導体との間の距離が、ある距離になると、電子カード1と接地された導体との間に気中放電が起こる。この結果、図1A、図1Bに示した状況とは反対に、電子カード1が放電する。
上記事態はチップ2が接地点や電源に未接続である以上、過大な電流を接地点や電源に逃がすという保護回路や保護機能を用いて集積回路を保護することには限界がある。例えば、MILやEIAJによる試験規格はニードルを出力端子に接触させ、数十nsec〜数μsecという時間をかけて過大な電流を半導体集積回路装置に流す。そのような規格を満足するために、保護回路や保護機能は数十nsec〜数μsecという時間をかけて過大な電流を接地点や電源に逃がす。図3Aに、ニードルを出力端子に接触させた場合の電流Iと時間tとの関係を示す。
しかし、上記事態は、チップ2が接地点や電源に未接続のまま、過大な電圧が電子カード1及び/又はチップ2に与えられ、その結果、電子カード1自身及び/又はチップ2と帯電体、もしくは接地点との間に気中放電が起こるものである。このような気中放電は、数nsec以下、一般的には1nsec以下で終息すると考えられ、MILやEIAJによる試験時間よりもはるかに短い。しかも、その電圧は、過大な電流が流れる場合に比較してはるかに高い。図3Bに、気中放電が起こった場合の電圧Vと時間tとの関係を示す。図3Bには、比較のために、ニードルを出力端子に接触させた場合の電圧Vと時間tとの関係を点線で示しておく。このような不測の事態は、MILやEIAJの試験規格を満足する保護回路や保護機能のみで克服することは難しい。
図4A、図4Bはこの発明の参考例に係る半導体集積回路装置を示す回路図である。
図4A、図4Bはチップ2の出力回路の部分を示しており、かつチップ2が接地点GND及び電源VCCに接続されている状態を示している。この出力回路は、過大な電流が出力端子PADに流れたとき、次のようにして、集積回路を保護する。
まず、図4Aに示すように、正の電位が与えられたニードル17を出力端子PADに接触させ、出力回路のNチャネル型MOSFET N1のドレインD、及びPチャネル型MOSFET P1のドレインDに向かって過大な電流Iを流す。この場合、トランジスタP1のドレインと、このドレインが形成されているN型ウェル(又はN型半導体基板)とのPN接合が順方向バイアスされ、過大な電流Iは電源VCCに流れる。
反対に、負の電位が与えられたニードル17を出力端子PADに接触させる。この場合、図4Bに示すように、トランジスタN1のドレインDとこのドレインが形成されているP型半導体基板(又はP型ウェル)とのPN接合が順方向バイアスされ、過大な電流Iは接地点VSSから出力端子PADに流れる。
このようにして参考例に係る半導体集積回路装置は、MILやEIAJの試験規格を満たし、集積回路を過大な電流Iから保護する。
しかし、図5A、図5Bに示すように、チップ2が接地点GND及び電源VCCに未接続の場合、次のような破壊モードがあることが、本件発明者により見出された。
図5A、図5Bに示すように、チップ2が何らかの原因で正に帯電している、と仮定する。正に帯電したチップ2の出力端子PADに、接地したニードル17を近づける。すると、出力端子PADとニードル17との間に気中放電が起こる(1)。これにより、トランジスタN1のドレインDの電位が低下し、P型半導体基板Psubが順バイアスされ、ドレインDとP型半導体基板との間に電流が流れる。この結果、ドレインDの周囲の基板電位が低下する(2)。この電位低下は、接地点GNDに接続される配線(接地線GND)を介して基板内部に広がっていく(3)。接地線GNDは、抵抗RGNDを持つためである。この電位低下は、やがてトランジスタN1を駆動する駆動回路に達する。駆動回路にはNチャネル型MOSトランジスタN2が含まれている。電位低下がトランジスタN2のドレインDの周囲に達すると、このドレインDとP型半導体基板とがブレークダウンする(4)。トランジスタN2のドレインDはトランジスタのN1のゲートに接続されている。このため、トランジスタN1のゲートが放電され、トランジスタN1のゲートの電位が低下する(5)。
この際、トランジスタN1のドレインDの電位低下と、そのゲートの電位低下との間には時間差が生ずる。この原因は、接地線GNDに抵抗RGNDが存在し、かつトランジスタN2のドレインとトランジスタN1のゲートとを接続する配線にも抵抗RNが存在するためである。このため、ゲートの電位低下が遅れ、トランジスタN1のドレインDと、そのゲートGに図5Bに示すように電位差Aが一時的に生じる。トランジスタN1のゲート絶縁膜は、電位差Aに耐え得ることが必要となるが、気中放電の場合の電位差は数千Vに達すると見込まれ、破壊は避けられない。
このようにして、チップ2が接地点GND及び電源VCCに未接続の場合に、不測の事態が発生すると、集積回路が破壊されてしまう。
以下、上記不測の事態を克服することが可能な半導体集積回路装置を、この発明の第1実施形態〜第4実施形態として説明する。
(第1実施形態)
図6Aはこの発明の第1実施形態に係る半導体集積回路装置を示す回路図である。
図6Aに示すように、第1実施形態に係る半導体集積回路装置は出力回路である。この出力回路は、出力端子PADを駆動する出力バッファ21と、出力バッファ21を、集積回路内部からの信号に基づき駆動する駆動回路22とを含む。
出力バッファ21は、ドレインを出力端子PADに接続し、ソース及びバックゲートを接地点GNDに接続したNチャネル絶縁ゲート型電界効果トランジスタN1と、ドレインを出力端子PADに接続し、ソース及びバックゲートを電源VCCに接続したPチャネル絶縁ゲート型電界効果トランジスタP1とを含む。絶縁ゲート型電界効果トランジスタの一例はMOSFETである。トランジスタP1のゲート、及びトランジスタN1のゲートはそれぞれ駆動回路22に接続されている。
駆動回路22は、ドレインをトランジスタN1のゲートに接続し、ソース及びバックゲートを接地点GNDに接続したNチャネル絶縁ゲート型電界効果トランジスタN2、及びドレインをトランジスタN1のゲートに接続し、ソース及びバックゲートを電源VCCに接続したPチャネル絶縁ゲート型電界効果トランジスタP2を含む。トランジスタN2、P2は、図示せぬ内部の集積回路からの信号に基づき、出力バッファ21のトランジスタN1を駆動する。
また、駆動回路22は、ドレインをトランジスタP1のゲートに接続し、ソース及びバックゲートを接地点GNDに接続したNチャネル絶縁ゲート型電界効果トランジスタN3、及びドレインをトランジスタP2のゲートに接続し、ソース及びバックゲートを電源VCCに接続したPチャネル絶縁ゲート型電界効果トランジスタP3を含む。トランジスタN3、P3も、トランジスタN2、P2と同様に、図示せぬ内部の集積回路からの信号に基づき、出力バッファ21のトランジスタP1を駆動する。
さらに本実施形態に係る出力回路は、カソードをトランジスタN1のゲートに接続し、アノードを接地点GNDに接続したダイオードDNと、アノードをトランジスタP1のゲートに接続し、カソードを電源VCCに接続したダイオードDPとを備える。ダイオードDNのカソードはトランジスタN1のドレインに隣接して形成され、ダイオードDPのアノードはトランジスタP2のドレインに隣接して形成される。そのパターン平面の一例を、図6Bに示す。
図6Bに示すように、一例に係るパターン平面では、トランジスタN1、P1、出力端子PADが、接地線GNDと電源線VCCとの間の領域に配置される。接地線GND及び電源線VCCは、例えば、第2層メタルで形成される。出力端子PADは、トランジスタN1とP1との間に配置される。ダイオードDNのカソードは、例えば、接地線GND下のP型半導体基板Psubに形成され、第2層メタルよりも基板側にある第1層メタルにより、トランジスタN1のゲートに接続される。同様に、ダイオードDPのアノードは、例えば、電源線VCC下のN型ウェルNwellに形成され、第1層メタルにより、トランジスタP1のゲートに接続される。トランジスタN2、P2、N3、P3は、特に図示しないが、トランジスタN1、P1が配置される領域以外の領域に配置される。これにより、トランジスタN1のドレインからダイオードDNのカソードまでの距離は、トランジスタN1のドレインからトランジスタN2のドレインまでの距離よりも短くなる。同様に、トランジスタP1のドレインからダイオードDPのアノードまでの距離は、トランジスタP1のドレインからトランジスタP3のドレインまでの距離よりも短くなる。
このようなダイオードDN、DPを備えることにより、上記不測の事態を克服することが可能となる。以下、これにつき、詳細に説明する。
図7A、図7Bはそれぞれ、この発明の第1実施形態に係る半導体集積回路装置の保護動作の一例を示す図である。本一例は、チップ2が正に帯電している場合を想定する。
図7A、図7Bに示すように、正に帯電したチップ2の出力端子PADに、接地したニードル17を近づけ、出力端子PADとニードル17との間に気中放電を起こす(1)。トランジスタN1のドレインDの電位が低下し、ドレインDとP型半導体基板Psubが順バイアスされ、ドレインDとP型半導体基板との間に電流が流れ、ドレインDの周囲の基板電位が低下する(2)。この基板電位の低下に伴い、基板Psubをアノードとし、ドレインDに隣接して形成されたN型半導体領域N+をカソードとするダイオードDNがブレークダウンする(3)。これにより、トランジスタN1のゲート電位が低下する。このブレークダウンはダイオードDNの逆方向のリバース電圧、一般には約15Vの電位差が生じた後に起こるが、上述した通り、気中放電による電圧は数千Vに及ぶ。このため、ブレークダウンは瞬時に起きる。また、カソードは、トランジスタN1のドレインに隣接して形成されているために、トランジスタN1からカソードまでの距離は十分に小さい。このため、参考例に比較して、トランジスタN1のドレインの電位低下と、そのゲートの電位低下との間の時間差を、より短くすることができる。この結果、トランジスタN1のドレインDとそのゲートGとの間に電位差が、事実上生じない、と考えることができる。よって、チップ2が接地点GND及び電源VCCに未接続の状態で、チップ2が気中放電した場合でも、トランジスタN1のゲート絶縁膜が破壊されることはなく、集積回路を保護することができる。
図8A、図8Bはそれぞれこの発明の第1実施形態に係る半導体集積回路装置の保護動作の他例を示す図である。本他例は、チップ2に、正に帯電した帯電体が近づいた場合を想定する。
図8A、図8Bに示すように、チップ2の出力端子PADに、正に帯電したニードル17を近づけ、出力端子PADとニードル17との間に気中放電を起こす(1)。トランジスタP1のドレインDの電位が上昇し、ドレインDとN型ウェルNwellが順バイアスされ、ドレインDとN型ウェルとの間に電流が流れ、ドレインDの周囲のウェル電位が上昇する(2)。このウェル電位の上昇に伴い、ウェルNwellをカソードとし、ドレインDに隣接して形成されたP型半導体領域P+をアノードとするダイオードDPがブレークダウンする(3)。これにより、トランジスタP1のゲート電位が上昇する。このように、図7A、図7Bとは逆の保護動作により、チップ2が接地点GND及び電源VCCに未接続の状態で、チップに向かって気中放電が起こった場合でも、トランジスタP1のゲート絶縁膜が破壊されることはなく、集積回路を保護することができる。
MILやEIAJの試験規格については、参考例に係る半導体集積回路装置と同様の保護動作により満足することができる。
なお、本実施形態においては、ダイオードをPN接合ダイオードとしたが、PN接合ダイオード以外のダイオードを使用することもできる。
(第2実施形態)
図9は、この発明の第2実施形態に係る半導体集積回路装置を示す回路図である。
図9に示すように、本第2実施形態は、第1実施形態で説明したダイオードDN、DPをそれぞれ、絶縁ゲート型電界効果トランジスタNFET、PFETに置き換えたものである。絶縁ゲート型電界効果トランジスタの例は、例えば、MOSFETである。気中放電によりチップ2が放電されたり、充電されたりするメカニズムは第1実施形態と同じである。本例は、MOSFETのチャネル部のサーフェースブレークダウン特性を利用することで、第1実施形態と同様の効果を得ることができる。
サーフェースブレークダウンは、PN接合のブレークダウンよりも低い電圧で起こる。第2実施形態によれば、第1実施形態に比較して、保護マージンのうち、特に、電圧に関係した保護マージンが、さらに拡がる、という利点を得ることができる。
(第3実施形態)
図10は、この発明の第3実施形態に係る半導体集積回路装置を示す回路図である。
図10に示すように、本第3実施形態は、第1実施形態で説明したダイオードDN、DPをそれぞれ、バイポーラトランジスタQNPN、QPNPに置き換えたものである。本実施形態においても、気中放電によりチップ2が放電されたり、充電されたりするメカニズムは第1実施形態と同じである。本例は、バイポーラトランジスタのパンチスルー特性を利用することで、第1実施形態と同様の効果を得ることができる。
第3実施形態では、バイポーラトランジスタQNPN、QPNPがオンするので、大電流を流すのに有利である。第3実施形態によれば、第1実施形態に比較して、保護マージンのうち、特に、電流に関係した保護マージンが、さらに拡がる、という利点を得ることができる。
(第4実施形態)
次に、第2実施形態に係る半導体集積回路装置のレイアウト例のいくつかを、それらの構造とともに、第4実施形態として説明する。
(第1レイアウト例)
図11はこの発明の第4実施形態に係る半導体集積回路装置の第1レイアウト例を示す平面図、図12は図11中の12−12線に沿う断面図、図13は図11中の13−13線に沿う断面図である。図14は図11に示す平面から、第1層メタル層及び第2層メタル層を取り除いた状態を示す平面図、図15は同じく第2層メタル層を取り除いた状態を示す平面図である。
図11〜図15に示すように、P型半導体基板(P-substrate)、例えば、P型シリコン基板100内には、N型ウェル(N-well)102が形成されている。N型ウェル102が形成されたP型シリコン基板100の表面領域内には、例えば、シリコン酸化膜からなる素子分離領域104が形成されている。本例において、素子分離領域104は、P型シリコン基板100に、活性領域106及び108を分離し、N型ウェル102上に、活性領域110及び112を分離する。活性領域106及び108は、P型シリコン基板100の表面を露呈させ、活性領域110及び112は、N型ウェル102の表面を露呈させる。第2実施形態において説明したトランジスタN1のN型ソース/ドレイン拡散層114は活性領域106に形成され、トランジスタP1のソース/ドレイン拡散層116は活性領域110に形成される。同様に第2実施形態において説明したトランジスタNFETのソース/ドレイン拡散層118は活性領域108に形成され、トランジスタPFETのソース/ドレイン拡散層120は活性領域112に形成される。
活性領域106、108、110及び112上には、例えば、シリコン酸化膜からなるゲート絶縁膜122が形成され、ゲート絶縁膜122上には、ゲート層124が形成されている。ゲート層124は、例えば、導電性ポリシリコン膜の、導電性ポリシリコン膜とシリサイド膜との積層構造膜、導電性ポリシリコン膜とメタル膜との積層構造膜、あるいはメタル膜からなる。本例において、ゲート層124は、トランジスタN1のゲート電極124-N1、トランジスタP1のゲート電極124-P1、トランジスタNFETのゲート電極124-NFET、トランジスタPFETのゲート電極124-PFETを含む。さらに、ゲート電極124-N1の平面形状はU字型であり、トランジスタN1は、電源線VCCと出力端子PADとの間に並列接続された2個のトランジスタを含む構造である。トランジスタN1が並列接続された2個のトランジスタを含むことで、トランジスタN1が1個のトランジスタである場合に比較し、トランジスタN1のチャネル幅が拡大される。チャネル幅を拡大することによって、出力端子PADを駆動するために必要な駆動能力が得られる。なお、ゲート電極P1も、ゲートパターン-N1と同様な平面形状を有しており、トランジスタP1も、トランジスタN1と同様な工夫が為されている。
素子分離領域104、活性領域106、108、110、112、ゲート電極124-N1、124-P1、124-NFET及び124-PFETが形成されたP型シリコン基板100上には、例えば、シリコン酸化膜からなる第1層層間絶縁膜126が形成されている。第1層層間絶縁膜126上には、第1層メタル層128が形成される。本例において、第1層メタル層128は、配線128-N及び配線128-Pを含む。配線128-Nは、駆動回路22のトランジスタN2もしくはP2から出力された信号を、トランジスタN1のゲート電極124-Nに伝え、配線128-Pは、駆動回路22のトランジスタN3もしくはP3から出力された信号を、トランジスタP1のゲート電極124-Pに伝える。
配線128-Nは、第1層層間絶縁膜126に形成されたコンタクト孔、もしくはプラグ130を介して、トランジスタNFETのソース/ドレイン拡散層118のうち、ドレインに接続される。さらに、配線128-Nは、第1層層間絶縁膜126に形成されたコンタクト孔、もしくはプラグ132を介して、トランジスタN1のゲート電極124-N1に接続される。コンタクト孔、もしくはプラグ130は、配線128-Nの、駆動回路22の出力ノード(図示せず)、本例では、トランジスタN2及びトランジスタP2の共通出力ノード(図示せず)と、コンタクト孔、もしくはプラグ132との間の部分に形成される。これにより、トランジスタNFETのドレインは、駆動回路22の出力ノードと、トランジスタN1のゲート電極124-N1との間に接続され、上記実施形態において説明した保護効果を得ることができる。
同様に、配線128-Pは、第1層層間絶縁膜126に形成されたコンタクト孔、もしくはプラグ134を介して、トランジスタPFETのソース/ドレイン拡散層120のうち、ドレインに接続される。さらに、配線128-Pは、第1層層間絶縁膜126に形成されたコンタクト孔、もしくはプラグ136を介して、トランジスタP1のゲート電極124-P1に接続される。コンタクト孔、もしくはプラグ134は、配線128-Pの、駆動回路22の出力ノード(図示せず)、本例では、トランジスタN3及びトランジスタP3の共通出力ノード(図示せず)と、コンタクト孔、もしくはプラグ136との間の部分に形成される。これにより、上記実施形態において説明した保護効果が得られる。
第1層メタル層128が形成された第1層層間絶縁膜126上には、例えば、シリコン酸化膜からなる第2層層間絶縁膜138が形成されている。第1層層間絶縁膜138上には、第2層メタル層140が形成される。本例において、第2層メタル層140は、配線140-GND、140-VCC及び配線140-PADを含む。配線140-GNDは、半導体集積回路装置チップ内の回路に対して、接地電位GNDを供給し、配線140-VCCは、半導体集積回路装置チップ内の回路に対して、電源電位VCCを供給する。配線140-PADは、出力バッファ21のトランジスタN1もしくはP1から出力された信号を、出力端子PADに伝える。
配線140-GNDは、第1層層間絶縁膜126及び第2層層間絶縁膜138に形成されたコンタクト孔、もしくはプラグ142を介して、トランジスタNFETのソース/ドレイン拡散層118のうち、ソースに接続されるとともに、コンタクト孔、もしくはプラグ144を介して、トランジスタNFETの、ゲート電極124-NFETに接続される。トランジスタNFETのゲート電極124-NFETの電位及びソースの電位は、通電時、接地電位GNDとなり、オフとなる。通電時に、トランジスタNFETがオフする結果、通常動作時において、配線128-Nが接地電位に接続されることはなく、集積回路の誤動作は抑制される。さらに、配線140-GNDは、第1層層間絶縁膜126及び第2層層間絶縁膜138に形成されたコンタクト孔、もしくはプラグ146を介して、トランジスタN1のソース/ドレイン拡散層114のうち、ソースに接続される。
配線140-VCCは、第1層層間絶縁膜126及び第2層層間絶縁膜138に形成されたコンタクト孔、もしくはプラグ148を介して、トランジスタPFETのソース/ドレイン拡散層120のうち、ソースに接続されるとともに、コンタクト孔、もしくはプラグ150を介して、トランジスタPFETの、ゲート電極124-PFETに接続される。トランジスタPFETのゲート電極124-PFETの電位及びソースの電位は、通電時、電源電位VCCとなり、オフとなる。通電時に、トランジスタPFETがオフする結果、通常動作時において、配線128-Pが接地電位に接続されることはなく、集積回路の誤動作は抑制される。さらに、配線140-VCCは、第1層層間絶縁膜126及び第2層層間絶縁膜138に形成されたコンタクト孔、もしくはプラグ152を介して、トランジスタP1のソース/ドレイン拡散層116のうち、ソースに接続される。
配線140-PADは、第1層層間絶縁膜126及び第2層層間絶縁膜138に形成されたコンタクト孔、もしくはプラグ154を介して、トランジスタN1のソース/ドレイン拡散層114のうち、ドレインに接続されるとともに、トランジスタP1のソース/ドレイン拡散層116のうち、ドレインに接続される。配線140-PADの、コンタクト孔、もしくはプラグ154間には、パッド領域156が設けられている。パッド領域156の部分は、配線140-PADの、パッド領域156以外の部分よりも幅が広くされ、フリンジ状になっている。
第2層メタル140が形成された第2層層間絶縁膜138上には、例えば、シリコン酸化膜、もしくはシリコン窒化膜、もしくは絶縁性ポリイミド膜からなるパッシベーション膜158が形成されている。パッド領域156上に位置するパッシベーション膜158の部分には、開孔160が形成され、パッド領域156が露呈している。露呈した部分には、例えば、ボンディングパッド、もしくははんだボール電極等が形成され、出力端子PADとして機能する。
第1レイアウト例では、トランジスタN1のゲート電極124-N1と駆動回路22の出力ノード(図示せず)との間に、活性領域108を形成し、活性領域108に、トランジスタNFETを形成する(特に、図14参照)。さらに、トランジスタのNFETのドレインを、配線128-N1のうち、駆動回路22の出力ノードと、コンタクト孔、もしくはプラグ132との間の部分に接続する(特に、図15参照)。これにより、トランジスタNFETのドレインは、駆動回路22の出力ノードと、トランジスタN1のゲート電極124−N1との間に接続される。トランジスタPFETの配置及び構造についても、トランジスタNFETの配置及び構造と同様である。
従って、第1レイアウト例によれば、上記実施形態で説明したように、チップ2が接地点GND及び電源VCCに未接続の状態で、チップ2に対して、あるいはチップ2から、例えば、気中放電が起こった場合でも、トランジスタN1のゲート絶縁膜122、及びトランジスタP1のゲート絶縁膜122それぞれを、破壊から保護することができる。
(第2レイアウト例)
図16はこの発明の第4実施形態に係る半導体集積回路装置の第2レイアウト例を示す平面図、図17は図16中の17−17線に沿う断面図である。図18は、図16に示す平面から、第1層メタル層及び第2層メタル層を取り除いた状態を示す平面図、図19は同じく第2層メタル層を取り除いた状態を示す平面図である。第2レイアウト例において、第1レイアウト例と同様の部分については、同様の参照符号を付し、異なる部分についてのみ説明する。
第2レイアウト例が、第1レイアウト例に対して、特に、異なる部分は、トランジスタNFETを、トランジスタN1が形成される活性領域106に形成し、トランジスタPFETを、トランジスタP1が形成される活性領域110に形成したことにある。
さらに、第2レイアウト例では、トランジスタNFETのソース/ドレイン拡散層118のうち、ソースを、トランジスタN1のソースと共有させ、トランジスタPFETのソース/ドレイン拡散層120のうち、ソースを、トランジスタP1のソースと共有させる。共有されたソース/ドレイン拡散層には、それぞれ参照符号114/118、116/120を付す。
さらに、トランジスタNFETのソース/ドレイン拡散層118のうち、ドレインを、コンタクト孔、もしくはプラグ130、配線128-Nを介して、コンタクト孔、もしくはプラグ132に接続する。第1レイアウト例では、コンタクト孔、もしくはプラグ130を、配線128-Nのうち、駆動回路22の出力ノード(図示せず)とコンタクト孔、もしくはプラグ132との間に形成したが、第2レイアウト例のように、ゲート電極124-N1に達するコンタクト孔、もしくはプラグ132を、配線128-Nのうち、駆動回路22の出力ノード(図示せず)と、トランジスタNFETのドレインに達するコンタクト孔、もしくはプラグ130との間に形成しても良い。トランジスタPFETも同様であり、ゲート電極124-P1に達するコンタクト孔、もしくはプラグ136を、配線128-Pのうち、駆動回路22の出力ノード(図示せず)と、トランジスタPFETのドレインに達するコンタクト孔、もしくはプラグ134との間に形成しても良い。
第2レイアウト例では、トランジスタNFET、PFETを、それぞれ活性領域106、110に形成する(特に、図18参照)。さらに、トランジスタNFETのドレインを、コンタクト孔、もしくはプラグ130、及び配線128-N1を介して、コンタクト孔、もしくはプラグ132に接続する(特に、図19参照)。これにより、トランジスタNFETのドレインは、トランジスタN1のゲート電極124−N1に接続される。同様に、トランジスタPFETのドレインを、コンタクト孔、もしくはプラグ134、及び配線128-Pを介して、コンタクト孔、もしくはプラグ136に接続する。これにより、トランジスタPFETのドレインは、トランジスタP1のゲート電極124-P1に接続される。
従って、第2レイアウト例によれば、第1レイアウト例と同様に、チップ2が接地点GND及び電源VCCに未接続の状態で、チップ2に対して、あるいはチップ2から、例えば、気中放電が起こった場合でも、トランジスタN1のゲート絶縁膜122、及びトランジスタP1のゲート絶縁膜122それぞれを、破壊から保護することができる。
さらに、第2レイアウト例によれば、トランジスタNFET、PFETを、それぞれ活性領域106、110に形成するので、第1レイアウト例に比較して、活性領域108、112を削除することができる。即ち、第2レイアウト例によれば、活性領域108、112が無くなることで、第1レイアウト例に比較して、トランジスタNFET、PFETを、新たに設けることによるチップ面積の増大を抑制することができる、という利点を得ることができる。
さらに、第2レイアウト例によれば、トランジスタNFET、PFETのソースを、トランジスタN1、P1のソースと共有させるので、活性領域106、110の面積の増大も抑制できる。
(第3レイアウト例)
図20はこの発明の第4実施形態に係る半導体集積回路装置の第3レイアウト例を示す平面図、図21は、図20に示す平面から、第2層メタル層を取り除いた状態を示す平面図である。第3レイアウト例において、第2レイアウト例と同様の部分については、同様の参照符号を付し、異なる部分についてのみ説明する。
第3レイアウト例が、第2レイアウト例に対して、特に、異なる部分は、トランジスタNFET、PFETを、それぞれ複数のトランジスタを含むことにある。本例では、複数の一例として、トランジスタNFETは、2個のトランジスタNFET1、NFET2を含み、トランジスタPFETも、2個のトランジスタPFET1、PFET2を含む例を示す。
トランジスタNFET1、NFET2は、駆動回路22のトランジスタN2、P2の共通出力ノード(駆動回路22の出力ノード)と、接地線GNDとの間に並列接続されている。トランジスタNFET1のゲート電極124−NFET1は、配線140-GND(接地線GND)に接続され、同様に、トランジスタNFET2のゲート電極124−NFET2は、配線140-GND(接地線GND)に接続されている。トランジスタNFET1、NFET2のソース/ドレイン拡散層118のうち、ドレインは共有されている。トランジスタNFET1のゲート幅(チャネル幅)、NFET2のゲート幅(チャネル幅)は、ともに“WG”である(図21参照)。
トランジスタPFET1、PFET2は、駆動回路22のトランジスタN3、P3の共通出力ノード(駆動回路22の出力ノード)と、電源線VCCとの間に並列接続されている。トランジスタPFET1のゲート電極124−PFET1は、配線140-VCC(電源線VCC)に接続され、同様に、トランジスタPFET2のゲート電極124−PFET2は、配線140-VCC(電源線VCC)に接続されている。トランジスタPFET1、PFET2のソース/ドレイン拡散層120のうち、ドレインは共有されている。トランジスタPFET1のゲート幅(チャネル幅)、PFET2のゲート幅(チャネル幅)は、ともにWGである(図21参照)。
なお、トランジスタN1、P1も、それぞれ複数のトランジスタ、例えば、2個のトランジスタを含み、そのレイアウトパターンは、第1、第2レイアウト例と同じである。しかし、第3レイアウト例では、便宜上、より詳細に、トランジスタN1は、2個のトランジスタN11、N12を含み、トランジスタP1も同様に、2個のトランジスタP11、P12を含む、と説明する。トランジスタN11、N12、P11、P12のゲート幅(チャネル幅)も、ともにWGである。本例では、トランジスタN11、N12、NFET1、NFET2は、活性領域106に、アレイ状に並んで配置され、トランジスタP11、P12、PFET1、PFET2は、活性領域110に、アレイ状に並んで配置されている。
図22は、第3レイアウト例の等価回路を示す等価回路図である。
図22に示すように、第3レイアウト例を等価回路で示すと、トランジスタN11とNFET1との共通ソース拡散層114/118は、接地線140-GNDに接続され、トランジスタN12のソース拡散層114は、接地線140-GNDに接続され、トランジスタNFET2のソース拡散層118は、接地線140-GNDに接続される。
同様に、トランジスタP11とPFET1との共通ソース拡散層116/120は、電源線140-VCCに接続され、トランジスタP12のソース拡散層116は、電源線140-VCCに接続され、トランジスタPFET2のソース拡散層120は、電源線140-VCCに接続される。
ここで、トランジスタN12のソース拡散層114、及びトランジスタNFET2のソース拡散層118は、接地線140-GNDに対して“常時接続”と考えても良いが、ソース拡散層114、及び118は、接地線140-GNDに対して“任意接続”と考えることが可能である。同様に、トランジスタP12のソース拡散層116、及びトランジスタPFET2のソース拡散層120についても、電源線140-VCCに対して“任意接続”と考えることができる。“任意接続”とすることで、トランジスタN1は、1個のトランジスタN11の場合、及び2個のトランジスタN11、N12の場合を、必要に応じて選択できる。同様に、トランジスタNFETについても、1個のトランジスタN11の場合、及び2個のトランジスタN11、N12の場合を、必要に応じて選択できる。同様に、トランジスタP1についても、1個のトランジスタP11の場合、及び2個のトランジスタP11、N12の場合を、必要に応じて選択できる。同様に、トランジスタPFETについても、1個のトランジスタPFET1の場合、及び2個のトランジスタPFET1、PFET2の場合を、必要に応じて選択できる。この結果、出力バッファ21のトランジスタN1、P1の電流駆動能力の調節、基板〜ゲート間を短絡させる短絡素子、例えば、トランジスタNFET、PFETの短絡能力(以下保護能力という)の調節が可能になる。
保護能力や電流駆動能力を調節する理由は、本実施形態に係る装置を、様々な電子製品に対してフレキシブルに対応させたい、との要求に応えるためである。
この発明において課題提起している“気中放電”に伴って発生する大電力は、例えば、電子カードに充電/蓄積される電荷量に大きさによって変わる。蓄積された電荷量が多大であれば、“気中放電”に発生した電力は大きくなりやすい。蓄積電荷量は、例えば、電子カードのサイズ、あるいは電子カードの材料等によって、様々に変化するであろう。つまり、蓄積電荷量は、電子製品毎に異なる。この蓄積電荷量のばらつきに対応するために、トランジスタNFET、PFETの保護能力の調節を可能にしておく。
本例における保護能力の調節は、トランジスタNFET、PFETの数の増減で対応する。簡単には、高い保護能力を要求する電子製品に対しては、トランジスタNFET、PFETを、それぞれ複数に増やす。本例では、2個にすれば良い。高い保護能力を要求しない電子製品に対しては、トランジスタN1、P1に含まれるトランジスタを減らす。本例では、1個にすれば良い。
同様に、出力バッファ21に要求される電流駆動能力は、電子製品毎に様々である。高い電流駆動能力を要求する電子製品に対しては、トランジスタN1、P1を、それぞれ複数、例えば、2個にすれば良く、高い電流駆動能力を要求しない電子製品に対しては、トランジスタN1、P1に含まれるトランジスタを減らす、例えば、1個にすれば良い。
“任意接続”とする場合の一例は、ソース拡散層114、118を、接地線140-GNDに対して“接続可能”とし、ソース拡散層116、120を、電源線140-VCCに対して“接続可能”とすれば良い。“接続可能”とする一例として、本例では、図22に示すように、ソース拡散層114と接地線140-GNDとの間、ソース拡散層118と接地線140-GNDとの間、ソース拡散層116と電源線140-VCCとの間、及びソース拡散層120との間それぞれに、ヒューズF1、F2、F3、及びF4を配置する。
本明細書例で述べる“ヒューズ”とは、例えば、レーザーあるいは大電流を使って、電気的な接続を機械的に破壊するヒューズだけでなく、配線及びコンタクトの少なくとも一方を形成しないことで電気的な接続を構造的に断つもの、電気的な接続が断たれた状態を、電気的に接続した状態に復活させるもの、これら以外の電気的に接続/非接続の状態を決定/変更できる手法の全てを含む、と定義する。
図23は、ヒューズF1、F2、F3、及びF4の、接続/非接続の状態と、保護能力及び電流駆動能力との関係を示す図である。なお、保護能力及び電流駆動能力については、ゲート幅(チャネル幅)WGの大きさとして示す。
図23に示すように、本例では、保護能力と電流駆動能力との組み合わせに、16通りの組み合わせ(42=16)を得ることができる。
なお、本例では、トランジスタN1、P1、NFET、及びPFETを、それぞれ最大2個まで“任意接続”可能としたが、トランジスタの数は、最大2個に限られるものではなく、その数は任意である。例えば、トランジスタN1に含まれるトランジスタの数を増やしたい場合には、図20及び図21に示すトランジスタN11、N12のパターンを繰り返していけば良い。同様に、トランジスタNFETに含まれるトランジスタの数を増やしたい場合には、トランジスタNFET1、NFET2のパターンを繰り返していけば良い。トランジスタP1、PFETについても、トランジスタN1、NFETの場合と同様にして、増やすことができる。
次に、トランジスタを、電気的に非接続/接続とする、いくつかの例を説明する。なお、この説明においては、トランジスタNFET2を電気的に非接続/接続とする例、即ち、ヒューズF3を非接続状態/接続状態にする例を示すが、ヒューズF1、F2、F4についても、以下の例を適用できる。
(第1の例)
図24は、非接続の第1の例を示す平面図である。
図24に示すように、第1の例は、接地線140-VCCのうち、トランジスタNFET2のソース拡散層118に接続される部分と、接地線140-VCCをソース拡散層118に接続するコンタクト孔、もしくはプラグ146との双方を構造的に無くした例である。図24に示すレイアウトパターンでは、トランジスタNFET2のソース拡散層118が、接地線140-VCCに接続されなくなるので、トランジスタNFET2を、電気的に非接続とすることができる。
第1の例では、トランジスタNFET2を、電気的に接続とするか、電気的に非接続とするかは、例えば、コンタクト孔形成用フォトマスク、及び第2層メタルパターニング用フォトマスクを取り替えるだけで良い。
(第2の例)
図25は、非接続の第2の例を示す平面図である。
図25に示すように、第2の例は、接地線140-VCCのうち、トランジスタNFET2のソース拡散層118に接続される部分を構造的に無くした例である。接地線140-VCCをソース拡散層118に接続するコンタクト孔、もしくはプラグ146は、存在する。この構造でも、トランジスタNFET2を、電気的に非接続とすることができる。
第2の例では、トランジスタNFET2を、電気的に接続とするか、電気的に非接続とするかは、例えば、第2層メタルパターニング用フォトマスクのみを取り替えるだけで良い。第2の例の利点は、第1の例に比較して、取り替えるべきフォトマスクが、少なくとも1枚減ることである。
(第3の例)
図26は、非接続の第3の例を示す平面図である。
図26に示すように、第3の例は、接地線140-VCCをソース拡散層118に接続するコンタクト孔、もしくはプラグ146を構造的に無くした例である。接地線140-VCCのパターンは、トランジスタNFET2を接続する場合と同じである。この構造でも、トランジスタNFET2を、電気的に非接続とすることができる。
第3の例では、トランジスタNFET2を、電気的に接続とするか、電気的に非接続とするかは、例えば、第1層層間絶縁膜126及び第2層層間絶縁膜128を貫通するコンタクト孔形成用フォトマスクのみを取り替えるだけで良い。第3の例の利点は、第2の例と同様に、第1の例に比較して、取り替えるべきフォトマスクが、少なくとも1枚減ることである。
(第4の例)
図27は、非接続の第4の例を示す平面図である。
図27に示すように、第4の例は、トランジスタNFET2を接続する場合と同じ構造のまま、接地線140-VCCのうち、トランジスタNFET2のソース拡散層118に接続される部分(以下局所接地線140-VCC´という)を、機械的に破壊した例である。局所接地線140-VCC´の破壊は、例えば、半導体集積回路装置のヒューズブロー工程で使われている、レーザーや、集束イオンビーム等を用いれば良い。これでも、トランジスタNFET2を、電気的に非接続とすることができる。
第4の例では、半導体製造用フォトマスクを取り替える必要は無い。局所接地線140-VCCの破壊は、ヒューズブロー工程で、もしくはウェーハプロセス中の最終段階で破壊すれば良い。これが、第4の例の利点である。
(第5の例)
図28は、非接続の第5の例を示す平面図である。
図28に示すように、第5の例は、接地線140-VCCと、接地線140-VCCのうち、トランジスタNFET2のソース拡散層118に接続される部分(以下局所接地線140-VCC´という)とを、構造的に切り離した例である。最終構造としては、第4の例に酷似する。異なるところは、第4の例では、局所接地線140-VCC´を機械的に破壊することで、局所接地線140-VCC´を接地線140-VCCから切り離す。対して、第5の例は、例えば、第2層メタルパターニング用フォトマスクを用いて、局所接地線140-VCC´を接地線140-VCCから切り離した状態で形成する。
第5の例では、第2の例と同様に、第2層メタルパターニング用フォトマスクのみを取り替えるだけで、トランジスタNFET2を、電気的に非接続とすることができる。
さらに、第5の例では、次のような使い方ができる。
装置の完成状態を、局所接地線140-VCC´を接地線140-VCCから切り離した状態とする。切り離した状態が完成状態であるので、保護能力を調節する際には、局所接地線140-VCC´を接地線140-VCCに接続すれば良い。つまり、第5の例は、局所接地線140-VCC´を接地線140-VCCに接続可能な状態として使うことができる。
局所接地線140-VCC´を接地線140-VCCに接続する際には、例えば、図29に示すように、切り離された部分に対して、別の導電層200を形成し、電気的な接続を復活させれば良い。
電気的な接続を復活させる例の利点は、完成後において、万が一、保護能力不足が判明した場合でも、装置を破棄することなく、救済できることにある。トランジスタN1、P1の駆動能力不足の場合にも、同様に救済できる。
また、電気的な接続を復活させる例は、第5の例だけでなく、第4の例にも使うことができる。第4の例に使った場合の利点は、局所接地線140-VCC´を、誤って破壊した場合でも、誤破壊された装置を救済できることにある。トランジスタN1、P1の誤破壊の場合にも、同様に救済できる。
なお、第1の例〜第5の例は、様々に組み合わせて適用することができる。
(第4レイアウト例)
図30はこの発明の第4実施形態に係る半導体集積回路装置の、第3レイアウト例の基本レイアウトを示す図、図31はこの発明の第4実施形態に係る半導体集積回路装置の、第4レイアウト例の基本レイアウトを示す図である。
図30に示すように、第3レイアウト例では、ゲート幅(チャネル幅)WGのトランジスタN11、N12、NFET1、NFET2、P11、P12、PFET1、及びPFET2を、つまり、複数のトランジスタを、ゲート長方向に沿ってアレイ状に並べることが、基本レイアウトである。
対して、第4レイアウト例では、図31に示すように、トランジスタN11、N12、NFET1、NFET2、P11、P12、PFET1、及びPFET2を、ゲート長方向に沿ってアレイ状に並べ、かつこれらトランジスタを、ゲート幅方向に沿って、複数に切り離すことが、基本レイアウトである。第4レイアウト例では、トランジスタN1が4個のトランジスタN111、N112、N121、N122を含む。以下、同様に、トランジスタNFETが4個のトランジスタNFET11、NFET12、NFET21、NFET22を含み、トランジスタP1が4個のトランジスタP111、P112、P121、P122を含み、トランジスタPFETが4個のトランジスタPFET11、PFET12、PFET21、PFET22を含む。これら16個のトランジスタのゲート幅(チャネル幅)は、本例ではそれぞれ“WG/2”である。
第4レイアウト例では、ゲート幅(チャネル幅)WG/2のトランジスタN111、N112、N121、N122、NFET11、NFET12、NFET21、NFET22、P111、P112、P121、P122、PFET11、PFET12、PFET21、及びPFET22を、つまり、複数のトランジスタを、ゲート長方向と、ゲート長方向に交差するゲート幅方向とに沿って、マトリクス状に並べることが、基本レイアウトである。
図32はこの発明の第4実施形態に係る半導体集積回路装置の第4レイアウト例を示す平面図、図33は、図32に示す平面から、第2層メタル層を取り除いた状態を示す平面図である。第4レイアウト例と第3レイアウト例との相違は、上述の通りである。図32、図33において、図20、図21と同様の部分については同様の参照符号を付し、その説明は省略する。
図34は、第4レイアウト例の等価回路を示す等価回路図である。
図34に示すように、第4レイアウト例を等価回路で示すと、トランジスタN111とNFET11との共通ソース拡散層114/118は、接地線140-GNDに接続される。トランジスタN121のソース拡散層114は、ヒューズF12を介して接地線140-GNDに接続される。トランジスタNFET21のソース拡散層118は、ヒューズF32を介して接地線140-GNDに接続される。トランジスタNFET11とNFET21との共通ドレイン拡散層118は、トランジスタN2、もしくはP2から出力された信号が伝えられる配線128−Nに接続される。トランジスタN111とN121との共通ドレイン拡散層114は、パッドに接続される配線140-PADに接続される。
トランジスタN112とNFET12との共通ソース拡散層114/118は、接地線140-GNDに接続される。トランジスタN122のソース拡散層114は、ヒューズF12を介して接地線140-GNDに接続される。トランジスタNFET22のソース拡散層118は、ヒューズF32を介して接地線140-GNDに接続される。トランジスタNFET22のソース拡散層118は、ヒューズF32を介して接地線140-GNDに接続される。トランジスタNFET12とNFET22との共通ドレイン拡散層118は、ヒューズF31を介して配線128−Nに接続される。トランジスタN112とN122との共通ドレイン拡散層114は、ヒューズF11を介して配線140-PADに接続される。
なお、トランジスタP111、P121、P112、P122、PFET11、PFET12、PFET21、及びPFET22の接続については、接地線140-GNDを電源線140-VCCに読み替え、配線128-Nを配線128-Pに読み替えれば、ほぼ良いので、その説明は、図面を参照することとして省略する。
図35は、ヒューズF11、F12、F21、F22、F31、F32,F41、F42の、接続/非接続の状態と、保護能力及び電流駆動能力との関係を示す図である。なお、保護能力及び電流駆動能力については、ゲート幅(チャネル幅)WGの大きさとして示す。
本例では、保護能力と電流駆動能力との組み合わせに、64通りの組み合わせ(82=64)を得ることができる。ただし、図35には、主要な16通りの組み合わせのみを示す。
本例による利点は、保護能力を、第3レイアウト例に比較して、より細かく調節できることにある。例えば、第3レイアウト例では、保護能力の調節最小単位が“WG”であったが、第4レイアウト例では、調節最小単位が“WG/2”まで小さくなる。図35中のヒューズF41、F42のカラム、及び保護能力のPFETのカラムを参照する。ヒューズF41、F42の、接続(0)/非接続(1)の組み合わせに従って、PFETの保護能力は、2WG、1.5WG、0.5WGの四段階に調節できる。
なお、本例では、トランジスタN1、もしくはP1、もしくはNFET、もしくはPFET1個当り、ゲート幅方向に“2”、ゲート長方向に“2”、即ち、2カラム×2ロウの行列としたが、カラムの数、及びロウの数は、それぞれ“2”に限られるものではない。例えば、ゲート幅方向に“4”にした場合には、調節最小単位が“WG/4”となり、調節精度が高まる。調節精度を高めたい場合には、ゲート幅方向に沿って並ぶトランジスタの数を増やせば良い。また、ゲート長方向に“4”にした場合には、最大保護能力が“4WG”となり、調節可能範囲が拡がる。調節可能範囲を拡げたい場合には、ゲート長方向に沿って並ぶトランジスタの数を増やせば良い。これらを適宜組み合わせれば良い。
第3、第4レイアウト例に共通な事項であるが、保護能力の調節と電流駆動能力の調節とを同時に達成しても良いが、保護能力のみの調節、電流駆動能力のみの調節を達成するようにしても良い。
次に、トランジスタを、電気的に非接続/接続とする、いくつかの例を説明する。なお、この説明においては、トランジスタNFET22を電気的に非接続とする例、即ち、ヒューズF31を非接続状態/接続状態にする例を示すが、ヒューズF11、F12、F21、F22、F31、F32、F41、F42についても、以下の例を適用できる。
(第1の例)
図36は、非接続の第1の例を示す平面図である。
図36に示す例は、図24に示した第1の例を、第4実施形態に係る装置に適用したものである。図36において、図24と同様の部分については同様の参照符号を付し、その説明は省略する。
(第2の例)
図37は、非接続の第2の例を示す平面図である。
図37に示す例は、図25に示した第2の例を、第4実施形態に係る装置に適用したものである。図37において、図25と同様の部分については同様の参照符号を付し、その説明は省略する。
(第3の例)
図38は、非接続の第3の例を示す平面図である。
図38に示す例は、図26に示した第3の例を、第4実施形態に係る装置に適用したものである。図38において、図26と同様の部分については同様の参照符号を付し、その説明は省略する。
(第4の例)
図39は、非接続の第4の例を示す平面図である。
図39に示す例は、図27に示した第4の例を、第4実施形態に係る装置に適用したものである。図39において、図27と同様の部分については同様の参照符号を付し、その説明は省略する。
(第5の例)
図40は、非接続の第5の例を示す平面図である。図41は、接続の一例を示す平面図である。
図40、図41に示す例は、図28、図29に示した第4の例を、第4実施形態に係る装置に適用したものである。図40、図41において、図28、図29と同様の部分については同様の参照符号を付し、その説明は省略する。
なお、第3、第4のレイアウト例では、ゲート幅WGの調節を示したが、ゲート幅WGの調節の例は、上記の例に限られるものでは無い。また、ゲート幅WGの調節の他、ゲート長を調節するようにしても良い。また、配線層の層の数も、上記の第1〜第4のレイアウト例に限られるものでは無い。
(試験例)
次に、図1A、図1B、図2A、図2Bに示した不測の事態を再現する電子カードの試験例を説明する。
図42Aは、電子カード及び/又はチップを充電する充電試験を示す図である。
図42Aに示すように、絶縁体(insulator)11上に導電板(conducting plate)12を置き、電子カード1を導電板12上に置く。導電板12は接地する。次に、電源13を、蓄電器14に継電器15を介して接続し、蓄電器14を充電する。電源13は数十kVの電圧、例えば、15kVの電圧を発生させる。蓄電器14は数百pFの容量、例えば100pFの容量を持つ。充電が完了したら、蓄電器12を抵抗16の一端に、継電器15を介して接続する。抵抗16は数kΩの抵抗、例えば1.5kΩの抵抗を持ち、その他端はニードル17に接続されている。ニードル17を電子カード1に近づける。ニードル17と電子カード1との間の距離がある距離になると、ニードル17と電子カード1との間に気中放電が起こり、電子カード1及び/又はカード内のチップが充電される。これにより、図1A、図1Bに示した不測の事態が再現される。
図42Bは、電子カード及び/又はチップを放電させる放電試験を示す図である。
図42Bに示すように、例えば、図42Aの試験により充電した電子カード1を、絶縁体11上に置く。今度は、接地されたニードル17を電子カード1に近づける。ニードル17と電子カード1との間の距離がある距離になると、ニードル17と電子カード1との間に気中放電が起こり、電子カード1及び/又はカード内のチップが放電する。これにより、図2A、図2Bに示した不測の事態が再現される。
なお、本充電試験例及び放電試験例では、ニードル17を電子カード1の外部端子3に近づける例を示しているが、試験は外部端子3に対してだけでなく、図42A及び図42B中、点線円に示すように、電子カード1の側面や、電子カードの表面、裏面に対しても行った。市場において、気中放電は電子カード1のどの個所に発生するかは予測できないためである。
いずれの試験においても、第1〜第3の実施形態に係る半導体集積回路装置を具備した電子カード1は破壊されることはなく、正常に動作した。
従って、第1〜第4実施形態に係る半導体集積回路装置及びそれを用いた電子カードは、集積回路が接地点や電源に未接続の状態でも、この集積回路を破壊から保護することができる、という利点を得ることができる。
(応用例1)
上記第1〜第4実施形態に係る半導体集積回路装置は、もちろん、電子製品に組み込まれても良いが、電子カードに組み込まれることが特に良い。電子カードは、人間によって持ち運ばれ、あるいは携帯されるものである。このため、上述した不測の事態に遭遇する可能性が高い。
電子カードの一例としては、メモリカードがある。メモリカードは、その主記憶部として、不揮発性半導体記憶装置を有する。不揮発性半導体記憶装置の例としては、NAND型フラッシュメモリ、AND型フラッシュメモリを挙げることができる。上記第1〜第4実施形態により説明した出力回路は、NAND型フラッシュメモリ、AND型フラッシュメモリの出力回路に使うことができる。図43A、図43BにNAND型フラッシュメモリの一例を示す。
図43AはNAND型EEPROMの一例を示すブロック図、図43BはNAND型EEPROMのメモリセルアレイの一例を示す回路図である。
上記第1〜第4実施形態により説明した出力回路は、例えば、図43Aに示すI/Oピン(I/O1〜I/O8)に接続される出力回路に使用することができる。
また、メモリカードには、主記憶としての不揮発性半導体記憶装置だけでなく、不揮発性半導体記憶装置を制御するメモリコントローラを内蔵しているものもある。上記第1〜第4実施形態により説明した出力回路は、このメモリコントローラのI/Oピンに接続される出力回路にも使用することができる。
以下、メモリカードの具体的な例を説明する。
(メモリカードの第1例)
図44はメモリカードの第1例を示すブロック図である。
図44に示すように、第1例に係るメモリカードは、不揮発性半導体記憶装置300のみを有する。不揮発性半導体記憶装置300のパッドPADは、カード端子302に接続されている。第1〜第4実施形態において説明した保護機能付き出力回路304は、不揮発性半導体記憶装置300の、カード端子302に接続されたPADに接続される。
(メモリカードの第2例)
図45はメモリカードの第2例を示すブロック図である。
図45に示すように、第2例に係るメモリカードは、不揮発性半導体記憶装置300と、コントローラ306とを有する。不揮発性半導体記憶装置300のパッドPADは、コントローラ306のPADに接続されている。コントローラ306の、例えば、別のパッドPADは、カード端子302に接続されている。保護機能付き出力回路304は、コントローラ306の、カード端子302に接続されたPADに接続される。
(メモリカードの第3例)
図46はメモリカードの第3例を示すブロック図である。
図46に示すように、第3例に係るメモリカードは、第2例と同様に、不揮発性半導体記憶装置300と、コントローラ306とを有する。第3例が、第2例と異なるところは、保護機能付き出力回路304が、不揮発性半導体記憶装置300の、コントローラ306に接続されたPADにも、接続されることにある。不揮発性半導体記憶装置300、及びコントローラ306は、回路基板308上の配線に接続され、一つのシステムになっている。回路基板308の配線には、例えば、電源配線VCC、及び接地配線GNDがあり、不揮発性半導体記憶装置300、及びコントローラ306は、電源配線VCC、及び接地配線GNDを介して電気的に結合されている。カード端子302に対して気中放電が起こると、コントローラ306の出力回路304に大電流が流れる。この大電流は半導体基板、もしくはウェルにも流れるので、電源配線VCC、もしくは接地配線GNDを介して、不揮発性半導体記憶装置300の半導体基板、もしくはウェルに達する可能性がある。不測の事態を考慮すれば、第3例のように、不揮発性半導体記憶装置300が、カード端子302に直接に接続されないシステムにおいても、不揮発性半導体記憶装置300に、保護機能付き出力回路304を設けておくのが良いだろう。
なお、第2例、及び第3例では、コントローラ306を示したが、コントローラ306は、例えば、不揮発性半導体記憶装置300を、電子製品に電気的に接続させるための、インターフェース回路に置き換えられても良い。また、全てのシステムを、1つの半導体集積回路装置チップに集積してしまっても良い。
(メモリカードの第4例)
メモリカードの第1例〜第3例では、メモリカードをシステム的に分類した。以下の例では、メモリカードを構造的に分類する。
図47はメモリカードの第4例を示す分解断面図である。
図47に示すように、第4例に係るメモリカードは、カードベース310に設けたパッケージ搭載孔312の底に、不揮発性半導体メモリパッケージ、もしくは不揮発性半導体メモリモジュールパッケージ314を、直接に貼り付けた例である。パッケージ314中には、半導体集積回路装置チップ316が収容されている。チップ316は、第1例〜第3例で説明した不揮発性半導体記憶装置300、もしくは第2例及び第3例で説明したコントローラである。即ち、チップ316は、第1〜第4実施形態において説明した半導体集積回路装置である。
第1〜第4実施形態に係る半導体集積回路装置は、パッケージ314を、搭載孔312の底に、直接に貼り付けた構造の、メモリカードに使用できる。
(メモリカードの第5例)
図48はメモリカードの第5例を示す分解断面図である。
図48に示すように、第5例に係るメモリカードは、カードベース310に設けたパッケージ搭載孔312、この搭載孔312の周囲にステップ状に形成された接着部318に、パッケージ314の周囲に形成されたフリンジ320を、貼り付けた例である。パッケージ314中の、チップ316は、第1〜第4実施形態において説明した半導体集積回路装置である。
第1〜第4実施形態に係る半導体集積回路装置は、パッケージ314のフリンジ320を、搭載孔312の周囲に形成した接着部318に貼り付けた構造の、メモリカードに使用できる。
(メモリカードの第6例)
図49はメモリカードの第5例を示す分解断面図である。
図50に示すように、第6例に係るメモリカードは、パッケージ314を回路基板308に接続し、回路基板308をカードベース310に接着し、回路基板308をカードベース310に設けたカード端子302にボンディングドワイヤ322を用いて電気的に接続した例である。さらに、カードベース310にカバー324を接着して、パッケージ314を外界から遮蔽する。パッケージ314中の、チップ316は、第1〜第4実施形態において説明した半導体集積回路装置である。
第1〜第4実施形態に係る半導体集積回路装置は、パッケージ314を、外界から遮蔽した構造の、メモリカードに使用できる。
(応用例2)
応用例2では、この発明の実施形態に係る電子カードを利用したアプリケーションの、いくつかの例を説明する。
図50は、この発明の実施形態に係るICカードを利用する電子機器の一例を示す斜視図である。図50には、電子機器の一例として、携帯電子機器、例えば、デジタルスチルカメラが示されている。実施形態に係るICカードは、例えば、メモリカードであり、例えば、デジタルスチルカメラの記録メディアとして利用される。
図50に示すように、デジタルスチルカメラ71の筐体(ケース)には、カードスロット72、及びこのカードスロット72に接続される回路基板が収容されている。なお、回路基板は、図50ではその図示を省略している。メモリカード70は、デジタルスチルカメラ71のカードスロット72に取り外し可能な状態で装着される。メモリカード70は、カードスロット72に装着されることで、回路基板上の電子回路に、電気的に接続される。
図51は、デジタルスチルカメラの基本システムを示すブロック図である。
被写体からの光はレンズ73により集光されて撮像装置74に入力される。撮像装置74は、入力された光を光電変換して、例えば、アナログ信号とする。撮像装置74の一例は、CMOSイメージセンサである。アナログ信号は、アナログ増幅器(AMP.)で増幅された後、A/Dコンバータ(A/D)でデジタル信号に変換される。デジタル化された信号は、カメラ信号処理回路75に入力され、例えば、自動露出制御(AE)、自動ホワイトバランス制御(AWB)、及び色分離処理を行った後、輝度信号と色差信号に変換される。
画像をモニタする場合、カメラ信号処理回路75から出力された信号がビデオ信号処理回路76に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、NTSC(National Television System Committee)を挙げることができる。ビデオ信号は、表示信号処理回路77を介して、デジタルスチルカメラ71に取り付けられた表示部78に出力される。表示部78の一例は液晶モニタである。また、ビデオ信号は、ビデオドライバ79を介して、ビデオ出力端子80に出力される。デジタルスチルカメラ71により撮像した画像は、ビデオ出力端子80を介して、画像機器、例えばパーソナルコンピュータのディスプレイやテレビジョンに出力することができ、撮像した画像を表示部78以外でも楽しむことができる。撮像装置74、アナログ増幅器(AMP.)、A/Dコンバータ(A/D)、カメラ信号処理回路75は、マイクロコンピュータ81により制御される。
画像をキャプチャする場合、操作ボタン、例えばシャッタボタン82を押す。これにより、マイクロコンピュータ81は、メモリコントローラ83を制御し、カメラ信号処理回路75から出力された信号がフレーム画像としてビデオメモリ84に書き込まれる。ビデオメモリ84に書き込まれたフレーム画像は、圧縮/伸張処理回路85により、所定の圧縮フォーマットに基づき圧縮され、カードインターフェース86を介してカードスロット72に装着されているメモリカード70に記録される。
記録した画像を再生する場合、メモリカード70に記録されている画像を、カードインターフェース86を介して読み出し、圧縮/伸張処理回路85により、伸張した後、ビデオメモリ84に書き込む。書き込まれた画像はビデオ信号処理回路76に入力され、画像をモニタする場合と同様に、表示部78や、画像機器に映し出される。
なお、本基本システム例では、回路基板89上に、カードスロット72、撮像装置74、アナログ増幅器(AMP.)、A/Dコンバータ(A/D)、カメラ信号処理回路75、ビデオ信号処理回路76、表示信号処理回路77、ビデオドライバ79、マイクロコンピュータ81、メモリコントローラ83、ビデオメモリ84、圧縮/伸張処理回路85、及びカードインターフェース86が実装される例を示している。なお、カードスロット72については、回路基板89上に実装される必要はなく、コネクタケーブル等により、回路基板89に接続されても良い。また、本例では、回路基板89上には、さらに、電源回路87が実装される。電源回路87は、外部電源、あるいは電池から電源の供給を受け、デジタルスチルカメラ71の内部で使用する内部電源を発生する。電源回路87の一例は、DC−DCコンバータである。内部電源は、上記各回路に動作電源として供給される他、ストロボ88の電源、及び表示部78の電源として供給される。
このように、この発明の実施形態に係るICカードは、携帯電子機器、例えば、デジタルスチルカメラに利用することができる。
この発明の実施形態に係るICカードは、デジタルスチルカメラに利用されるばかりでなく、図52A〜図52F、図53A〜図52Fに示すように、例えば、ビデオカメラ(図52A)、テレビジョン(図52B)、オーディオ/ビジュアル機器(図52C)、オーディオ機器(図52D)、ゲーム機器(図52E)、電子楽器(図52F)、携帯電話(図53A)、パーソナルコンピュータ(図53B)、パーソナルデジタルアシスタント(PDA、図53C)、ボイスレコーダ(図53D)、PCカード(図53E)、電子書籍端末(図53F)等にも利用することができる。
また、電子カード1は、例えば、外部端子3が有る接触式電子カードと、外部端子3が無い非接触式電子カードとに大別することができる。上記第1〜第4実施形態に係る半導体集積回路装置は、接触式電子カード、非接触式カードのどちらにも組み込むことができるが、気中放電は、接触式電子カードにおいて起こりやすい現象である、と推測される。接触式電子カードは、導電物である外部端子3がカード表面から露出しているためである。試験例の欄にて説明したように、市場において、気中放電が電子カードのどの個所に発生するかを完全に予測することはできないが、一般に絶縁物であるカード外装体よりは、導電物である外部端子3に対して発生する可能性が高い。外部端子3はチップ2の出力端子PADに接続される。このため、外部端子3に気中放電が発生した場合には、実施形態の欄において説明したような不測の事態が起こる。従って、上記実施形態による利点は、接触式電子カードにおいて、有効に得ることができる。
さらに、接触式電子カードにおいて気中放電が起こる可能性は、カードサイズに占める外部端子3の面積の割合にも依存するだろう。カードサイズに占める外部端子3の面積が大きければ、カード表面から導電物が広く露出していることになり、気中放電が起こる可能性は高まる。例えば、電子カード1では、カードサイズに占める外部端子3の面積の割合が25%を超えるものもある(例えば、図38A、図38Bの斜視図参照)。このように、カードサイズに占める外部端子3の面積の割合が25%を超える電子カード1において、上記実施形態による利点は、さらに有効に得ることができる。
もちろん、上記第1〜第4実施形態に係る半導体集積回路装置は、接触式電子カードや、カードサイズに占める外部端子3の面積の割合が25%を超える接触式電子カードに限って用いられるものではなく、非接触式電子カード、カードサイズに占める外部端子3の面積の割合が25%以下の接触式電子カードにも用いることができる。これらのカードにおいても、上記不測の事態が発生しない、とは断言できないからである。従って、上記第1〜第4実施形態に係る半導体集積回路装置を、非接触式電子カードや、カードサイズに占める外部端子3の面積の割合が25%以下の接触式電子カードにも用いた場合でも、上記実施形態による利点を得ることができる。
以上、この発明を第1〜第4実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
1…電子カード、2…半導体集積回路装置チップ、3…カード外部端子、21…出力バッファ、22…出力バッファ駆動回路、P1〜P3、PFET…Pチャネル絶縁ゲート型電界効果トランジスタ、N1〜N3、NFET…Nチャネル絶縁ゲート型電界効果トランジスタ、QPNP…PNP型バイポーラトランジスタ、QNPN…NPN型バイポーラトランジスタ