CN1822322A - 微细孔电镀和金凸起形成方法、半导体器件及其制造方法 - Google Patents

微细孔电镀和金凸起形成方法、半导体器件及其制造方法 Download PDF

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Abstract

一种对微细孔的电镀方法,使用低毒性且具有与氰基类金电镀液相匹配的性能的、含有碘化金络合离子和非水溶剂的金电镀液,用适当的脉冲电流波形施加仅正电流或正负电流的脉冲波的电镀电流以在光致抗蚀剂微细的开口部中实施金电镀。对在电极焊盘上形成的开口部进行金电镀,由此在电极焊盘上形成金凸起,该凸起面内的高度偏差、晶片面内的凸起高度偏差、以及凸起表面的粗糙度同时减小,连接可靠性高,而且,也不产生因抗蚀剂裂缝而导致的电极间短路。

Description

微细孔电镀和金凸起形成方法、半导体器件及其制造方法
技术领域
本发明涉及一种在微细孔中实施金电镀的对微细孔的电镀方法、使用该方法的金凸起形成方法和半导体器件的制造方法以及半导体器件,特别是涉及一种能用于凸起形成等的电镀方法,使用低毒性且具有与含有氰基化金络合离子的金电镀相匹配的性能的、含有碘化金络合离子和非水溶剂的金电镀液,在微细孔中析出金,形成突起状电极(凸起)。
背景技术
迄今为止,作为半导体芯片(半导体器件)的高密度安装的方法,有TCP(TapeCarrier Package:带载封装)、COF(Chip On Film:将IC封装于柔性线路板上)、COG(Chip On Glass:将IC封装于玻璃上)等。这些是在半导体芯片的电极焊盘上形成称为凸起的突起状电极,通过该凸起,使用热压接或ACF(AnisotropyConductive Film:各向异性导电薄膜)将半导体芯片安装在薄膜基板或玻璃基板上的方法。
作为在半导体芯片上形成的凸起的材料的一种可举出金,以往,为了使用这样的金形成金凸起,使用电场电镀。用图6简单说明使用电场电镀形成金凸起。
首先,在用做半导体芯片的半导体晶片30上的电极焊盘31的形成面上依次形成阻挡金属32和电流薄膜33。接着,在其上形成光致抗蚀剂(抗蚀剂层)34,通过曝光在成为凸起形成部的部分形成开口部34a。接着,将形成了开口部34a状态下的半导体晶片30投入到电镀装置中,通过使用金电镀液的电场电镀方法使在上述开口部34a上生长金凸起35。之后,除去半导体晶片30上的光致抗蚀剂膜34,接着蚀刻电流薄膜33和阻挡金属32,完成金凸起35的形成。
众所周知,作为上述金电镀液是传统的含有氰基化金络合离子的金电镀液(以下,简称为氰基类金电镀液)。如果使用氰基类金电镀液,能使具有致密平滑的优良特性的金电镀膜析出。而且,由于氰基类金电镀液稳定、容易管理,所以广泛使用。但是,氰基的毒性强,在作业环境、废液处理等中有很多问题。
因此,提出了各种非氰基的低毒性金电镀液,例如有含有亚硫酸金络合离子的金电镀液(以下,简称为亚硫酸类的金电镀液)。但是,因为该亚硫酸类金电镀液有低毒性,该溶液中的亚硫酸离子容易被溶液存在的氧或大气中的氧所氧化,所以作为金电镀液的寿命容易降低。因此,无论是保管时或电镀作业中都必须采取利用氮密封(在电镀装置的处理部或管路部中流过氮而用氮充满)等的氧化防止装置,存在操作困难的问题。
作为能够解决上述问题的金电镀液,在日本公开专利公报“特开2004-43958号公报(平成16年2月12日公开)”中公开了含有碘的碘化物离子、碘化金络合离子和非水溶剂的金电镀液(以下简称为碘类金电镀液)。由于该电镀液不仅是低毒性而且难以氧化,所以具有所谓长寿命的、与氰基类金电镀液相匹配的性能。另外,如果阳极材料使用金进行电镀,则阳极的金溶解于电镀液中,能够向电镀液中供给与因电镀减少的金相平衡的数量的金,因此能长时间进行稳定的电镀。而且,可容易地进行对于亚硫酸金类电镀液而言存在困难的金合金电镀。
另一方面,上述半导体芯片中的一个芯片内的电极焊盘数量,在半导体芯片构成液晶驱动用的驱动器的情况下,其数量也为500以上。为了确保全部这些电极焊盘的连接强度和连接可靠性,相对于全部电极焊盘,凸起高度必须一律相同。如果在芯片内的凸起之间产生高度上的偏差,则在上述COG、TCP、COF的连接工序中,当通过热压接或ACF来接合半导体芯片的凸起和薄膜基板或玻璃基板上的端子时,一部分凸起和端子处于未接合的状态,导致半导体芯片工作不良。这样的半导体芯片的凸起和薄膜基板或玻璃基板上的端子的连接可靠性低下,不仅因为凸起之间高度偏差而且如图6所示还因为各金凸起35内发生的凸起面内的高度偏差而产生。
作为抑制上述凸起高度的偏差和电镀中抗蚀剂剥离的方法,在日本公开专利公报“特开平10-223689号公报(平成10年8月21日公开)”中公开了对电源使用占空比是1/39~1/1(2.5~50%)、频率为100Hz~10kHz的脉冲电源在微细孔中实施金电镀的方法。所谓上述电镀中的抗蚀剂剥离是指:通过在电镀中的抗蚀剂下部引起电镀的渗透现象而剥离抗蚀剂,如果引起抗蚀剂的剥离,就在发生抗蚀剂剥离的部分生长的电镀中,发生电极间的短路。
但是,在上述日本公开专利公报“特开2004-43958号公报”中记载的碘类金电镀液虽然具有好的特点,但是在通过使用现在一般使用的直流电源的电场电镀形成金凸起的情况下,发现与使用氰基类金电镀液或亚硫酸类金电镀液形成的金凸起相比,容易产生凸起面内的高度偏差或凸起之间的高度偏差(晶片面内的高度偏差),而且,在电镀中的光致抗蚀剂中容易产生裂缝。
如果在凸起之间和凸起面内产生高度的偏差,如上所述,使具有该金凸起的器件(例如半导体芯片)的连接可靠性降低,引起器件的工作不良。另外,如果在电镀中的光致抗蚀剂中产生裂缝,与上述抗蚀剂剥离一样,在金凸起和金凸起之间渗透电镀液,在裂缝部分上使电镀生长成为电极间短路的原因。另外,经验表明,上述光致抗蚀剂的裂缝在光致抗蚀剂除去工序中容易招致光致抗蚀剂的残留。
而且,对于上述碘类的电镀液,可知即使使用上述日本公开专利公报“特开平10-223689号公报”中记载的抑制凸起高度偏差或电镀中抗蚀剂的剥离的方法,凸起表面也凹凸起伏,凸起表面的粗糙度增大。在图6中示出凸起表面粗糙度增大的样子。
当凸起表面粗糙度增大时,即使能抑制凸起之间和凸起面内发生的高度偏差,在上述COG、TCP、COF的连接工序中,通过热压接或ACF接合半导体芯片的凸起和薄膜基板或玻璃基板上的端子时,一部分凸起和端子的接合面积也减小,会引起半导体芯片工作不良。特别在最近,强烈要求随着凸起间距的狭小化而使ACF导电粒子也倾向于减小,使凸起表面的粗糙度降低。
发明内容
本发明的目的是提供一种对微细孔的电镀方法,其使用含有碘化金络合离子和非水溶剂的金电镀液对微细孔实施电镀,在一个微细孔内使电镀面高度一致,同时使电镀面平滑,而且,可使不同的微细孔之间的电镀面的高度一致;进一步提供一种利用该方法的金凸起形成方法、半导体器件的制造方法以及半导体器件。
为了实现上述目的,本发明的对微细孔的电镀方法是在微细孔中实施金电镀,具有使用含有碘化金络合离子和非水溶剂的金电镀液并施加正电流的脉冲波的电镀电流而在微细孔内实施金电镀的步骤。
由此,由于当在微细孔内实施金电镀时,使用脉冲电源来施加正电流的脉冲波的电镀电流,所以可适当调整脉冲电流波形,即适当调整电流密度、脉冲导通时间、脉冲截止时间等,从而在一个微细孔内使电镀面高度一致,同时使电镀面平滑,而且,能使不同的微细孔间的电镀面的高度一致。另外,即使具有微细孔的层是抗蚀剂,也不产生抗蚀剂剥离。
为了实现上述目的,本发明的另一对微细孔的电镀方法是在微细孔中实施金电镀,具有使用含有碘化金络合离子和非水溶剂的金电镀液并施加正负电流的脉冲波的电镀电流而在微细孔内实施金电镀的步骤。
由此,由于当在微细孔内实施金电镀时,使用脉冲电源来施加正负电流的脉冲波的电镀电流,所以可适当调整脉冲电流波形,即适当调整正电流密度、负电流密度、正脉冲时间、负脉冲时间等,从而在一个微细孔内使电镀面高度一致的同时使电镀面平滑,而且,能使不同的微细孔间的电镀面高度一致。而且,与施加仅有上述正电流的脉冲波的电镀电流来使该脉冲电流波形适当的情况相比,能够进一步有效地获得这些一个微细孔内的电镀面高度一致、同时电镀面平滑、并且能使不同微细孔间的电镀面高度一致的作用和效果。另外,在这种情况下,即使具有微细孔的层是抗蚀剂,也不会产生抗蚀剂的剥离。
因而,通过在半导体器件的制造中利用该电镀方法来进行金凸起的形成,从而能以高成品率得到具有凸起面内的高度偏差、晶片面内的凸起高度的偏差、以及凸起表面的粗糙度共同减小而连接可靠性高的金凸起的半导体器件,不会出现光致抗蚀剂裂缝引起的电极间短路所导致的成品率的降低。
通过以下示出的记载可以充分了解本发明进一步的其它目的、特征、以及优点。另外,本发明的优点通过参考附图说明而明白。
附图说明
图1示出本发明的实施例,是示出了在凸起形成时的金电镀工序适用的、仅有正电流脉冲波的电镀电流的脉冲电流波形的波形图。
图2示出本发明的另一实施例,是示出了在凸起形成时的金电镀工序适用的、正负电流脉冲波的电镀电流的脉冲电流波形的波形图。
图3(a)~图3(e)均是示出在半导体芯片的电极焊盘上的金电镀中形成金凸起工序的半导体芯片主要部分的剖面图。
图4示出了本发明的实施例,是针对凸起内高度偏差、晶片面内的高度偏差、凸起表面的粗糙度、光致抗蚀剂裂缝的有无来确认电流密度CD[mA/cm2]、脉冲导通时间Ton[msec]、脉冲截止时间Toff[msec]的各个依赖性的结果图。
图5示出了本发明的实施例,是针对凸起内高度偏差、晶片面内的高度偏差、凸起表面的粗糙度、光致抗蚀剂裂缝的有无来确认负电流密度CDr[mA/cm2]、负脉冲时间Tr[msec]的各个依赖性的结果图。
图6是通过现有的金电镀方法形成金凸起的半导体芯片的主要部分的剖面图。
具体实施方式
以下根据图1和图3说明本发明的实施例。
以下,详细说明本发明。本发明能在微细金突起物的形成中适用,例如半导体器件的电极焊盘上的凸起形成等。
首先,本发明的对微细孔的电镀方法中,使用例如日本公开专利公报“特开2004-43958号公报”中记载的金电镀液,即含有碘化金络合离子和非水溶剂的金电镀液。更详细地说,上述金电镀液含有碘化物离子(碘的碘化物离子)、碘化金络合离子和非水溶剂。
含有碘(I2)和碘化物离子(I-)的水溶液作为将金溶解为碘化金络合离子的溶液而公知。因而,能通过在该水溶液中使金溶解而得到的金水溶液进行金电镀(电解(电场)金电镀)。而且,此时通过含有非水溶剂,抑制水的电解,得到良好的金电镀膜。
在上述金电镀液中的碘化物离子优选使用碘化物盐等调制。就碘化物盐的阳离子而言,只要能使金稳定溶解、在金电镀中没有负面影响即可。更具体地,可以例示碱金属离子、氨离子、1、2、3或4级烷基氨离子、磷离子和硫离子等。优选是钠离子、钾离子等的碱金属离子,特别优选是钾离子。这些阳离子可以单独使用,也可以组合两种以上的阳离子使用。
另外,根据下式(1)或下式(2)能调制上述金电镀液。即例举通过含有碘化物离子和非水溶剂的溶液或在此中加入氧化剂的溶液并用电解溶解使金溶解的调整方法,或在含有碘化物离子、非水溶剂和氧化剂的溶液中使金溶解的调整方法。
    …(1)
   …(2)
作为氧化剂可以直接使用碘(I2)来调制金电镀液,另外也可以添加氧化电镀液中的碘化物离子(I-)使其成为I2的氧化剂来进行调制。作为上述氧化剂,只要是氧化电镀液中的碘化物离子(I-)为I2就能任意使用。具体地,例举例如碘酸(HIO3)、过碘酸(HIO4)或它们的盐等。但是,考虑到在溶液中的溶解性和溶液中的稳定性等而在调制上述金电镀液时优选使用碘(I2)。
上述金电镀液中的碘元素的含有量可以根据金电镀液中欲含有的碘化金络合离子的量来适宜选择。即,在调整上述金电镀液时,可以根据需要选择金的期望溶解量所必需的I2等的氧化剂量。
所谓在上述金电镀液中的碘元素的含量是指把金电镀液中的碘化物离子或碘化金络合离子、进而为了溶解金而使用I2时其残存量等的合计量换算成碘元素的值。该值能通过测定求出,但是也能由在调制电镀液时使用的装入原料的量计算求出。上述金电镀液中的碘元素的含有量相对于电镀液整体,通常为0.1重量%以上,优选0.5重量%以上,更优选为1重量%以上,特别优选为5重量%以上。另外该含有量的上限通常为75重量%以下,优选为50重量%以下,更优选为30重量%以下,特别优选为20重量%以下。
另外,上述金电镀液中含有碘(I2)和碘化物离子两者时,碘(I2)和碘化物离子的重量比(碘(I2)∶碘化物离子)只要能使金稳定溶解,不损害效果,并无特别限制。
但是,有时如果上述金电镀液中的碘(I2)含有量过多,例如进行金电镀时的金(或金合金)膜的叠层作为阴极使用时,金电镀液中的碘(I2)导致电极溶解显著,不能进行所希望的电镀。因此上述金电镀液中的碘(I2)含有量优选限定在不损害作为金电镀液的性能的较低的方面,作为金源使用金、作为碘源使用碘和碘化物离子的情况下,通常,作为装入时的重量比(碘(I2)∶碘化物离子)是1∶2~1∶1000,优选是1∶3~1∶100,更优选是1∶5~1∶30。
上述金电镀液含有非水溶剂。另外,只要含有非水溶剂,那么也可以含有水。非水溶剂的种类只要能良好电镀、具有对溶质的充分溶解度即可,并无特别限制,但是,优选具有醇羟基和/或酚羟基的化合物或非质子性有机溶剂。
作为具有醇羟基的化合物能使用例如甲醇、乙醇、丙醇、异丙醇等的一元醇;乙二醇、丙二醇等的二元醇;三元以上的多元醇。
其中,具有二个以上醇羟基的优选例如两元醇或三元醇,其中优选乙二醇或丙二醇,更优选为乙二醇。
作为具有酚羟基的化合物能使用例如具有一个羟基的无置换酚或o-/m-/p-甲酚类、二甲苯酚类等的烷基酚类,另外作为具有两个酚羟基的能使用间苯二酚类,另外作为具有三个酚羟基的能使用连苯三酚类等。
分子内具有醇羟基或酚羟基以外的官能团的溶剂只要不阻害本发明所预料的效果就也能使用。例如能使用像甲基溶纤剂或溶纤剂等这样具有醇羟基和烷氧基的溶剂。
非质子性有机溶剂可以是极性溶剂,也可以是非极性溶剂。
作为极性溶剂能例示γ-丁内脂、γ-戊内脂、δ-戊内脂等的内脂类溶剂;碳酸乙烯、碳酸丙烯、碳酸丁烯等的碳酸类溶剂;N-甲基酰胺、N-乙基甲酰胺、N,N-二甲基甲酰胺、N,N-二乙基二酰胺、N-甲基乙酰胺、N,N-二甲基乙酰胺、N-甲基吡咯烷酮等的酰胺类溶剂;3-甲氧基丙腈、戊二腈等的腈类溶剂;磷酸三甲脂、磷酸三乙脂等的磷酸脂类溶剂。
作为非极性溶剂能例示己烷、甲苯、硅油等。这些溶剂可以单独使用一种,也可以组合两种以上使用。在上述金电镀液中,特别优选的非水溶剂是单独的乙二醇或丁内脂,或与上述之一的非水溶剂的混合物。
相对于金电镀液整体,上述金电镀液中的非水溶剂的含有量通常是10重量%以上,优选是30重量%以上,更优选是50重量%以上,特别优选是55重量%以上,通常是95重量%以下,优选是90重量%以下,更优选是85重量%以下,特别优选是80重量%以下。
在上述金电镀液含有水的情况下,相对于金电镀液整体的该含有量通常是1重量%以上,优选是5重量%以上,更优选是7重量%以上,特别优选是10重量%以上,通常是85重量%以下,优选是50重量%以下,更优选是40重量%以下,特别优选是30重量%以下。
水相对于非水溶剂的比例优选是1重量%以上,更优选是5重量%以上,更优选是7重量%以上,特别优选是10重量%以上,通常是90重量%以下,优选是60重量%以下,更优选是50重量%以下,特别优选是40重量%以下。
另外,因为上述金电镀液实质上不含有氰基,所以安全性好而且也容易进行废液处理,对环境的负荷较低,是优良的金电镀液。在此,所谓的“实质上不含有氰基”是指为了金电镀的目的而积极地不含有氰基,优选全部不含有氰基。例如在调整本发明的金电镀液时,在氰基作为杂质混入的情况下,当然优选氰基含有量低的情况,具体地为1重量%以下,其中优选为0.1重量%以下,特别优选为0.01重量%以下。
虽然通过在金电镀液中含有非水溶剂从而就能适宜地进行金电镀的理由尚不明确,但一般认为是由于非水溶剂的存在,而使得阴极中的水的电解所导致的气体产生被抑制,金的还原析出效率良好。
上述金电镀液可以含有能使电镀膜特性提高的添加剂。作为添加剂,以不影响所预期的效果为限,能使用添加了公知的氰基类或亚硫酸类的电镀液中使用的添加剂和从除此之外的物质中选择的一种以上物质。此时,对添加剂的添加量无特别限制,只要考虑其效果和成本来确定为适当的量即可。
另外,通过使金以外的一种以上的金属溶解在本发明的金电镀液中,也可以进行合金电镀。作为金以外的金属可例举作为金合金而公知的铜、银、锡等(古藤田、表面技术、47(2)、142(1996)),但只要能在本发明的金电镀液中溶解,也能使用此外的金属。此时,只要不影响本发明所期望的效果,也可以为了使金以外的金属溶解而加入碘化物离子以外的阴离子。
对上述金电镀液的制造方法并无特别限制,能通过混合金源、碘源、非水溶剂和根据需要的其它成分而得到。优选使用在含有碘、碘化物离子和非水溶剂的溶液中在室温下或根据需要加热溶液来溶解金或金合金的方法。
正如从金根据上式(2)易于在室温下溶解于含有碘和碘化物离子的溶液中所了解的那样,因为上述金电镀液非常稳定,所以即使接触溶液中存在的氧或大气中的氧,金络合物也能稳定存在。
另外,上述金电镀液的碘化金络合离子,存在依赖于溶液中的碘(I2)浓度的下式(3)的平衡,一般认为难以产生上述的不均化反应等引起的金析出。而且根据本发明的金电镀液中的碘浓度和碘化物离子的浓度比式(3)平衡向左偏移较大,作为金电镀液中的金离子主要是以碘化金(I)络合离子存在的,利用少量的电能即可进行有效的电解金电镀。
  …(3)
作为金源可以例举金合金或单体金等,但是从防止杂质混入电镀液出发,优选使用单体金或碘化金等,由于容易得到,所以希望使用单体金。根据金电镀液的制造方法,单体金是块、箔、板、粒、粉等之一的形态均无问题。另外,同样的,从对电镀液组成的影响来看,在合金电镀液的情况下,优选使用与要得到电镀膜的合金同样组成的单体金属。考虑溶解速度,该情况也使用与电镀膜组成相比有若干改变的合金组成。
由于上述金电镀液优选含有碘和碘化物离子两者,所以金溶解能力提高。在使用上述金电镀液的金电镀方法(电解(电场)电镀方法)中,在与析出金发生电镀侧的电极(阴极)相反的电极(阳极)材料中使用金或金合金进行电镀,在阴极中一边进行电镀,一边能从阳极补给金或金合金成分,始终能进行金电镀液中的金浓度和合金成分浓度恒定的稳定运转。这样,通过使用金或金合金作为阳极,能长时间的电镀,能期望延长电镀液的寿命。在使用金或金合金作为阳极的情况下,考虑金电镀液的分解等,优选适当调整组成和形状。
在本发明的对微细孔的电镀方法中,具有微细孔的基板等成为电镀的对象,在半导体芯片的电极焊盘上通过金电镀形成金凸起的情况下,以形成具有电极焊盘的半导体芯片的基板即半导体晶片(划分成每个半导体芯片之前的物体)作为对象。半导体晶片的直径能提高3、4、5、6、8、12英寸。作为基板的材料可以是芳族聚酰胺、氧化铝、玻璃、硅、砷化镓等。在基板的电极焊盘上层叠作为阻挡金属层的由Ti、Ti-W、Ti-N、Ni、W、Cr、Ta、Ta-N等的高熔点金属或其化合物组成的薄膜和作为电流薄膜的由金、银、铜、金-银合金、金-铜合金组成的薄膜。基板的厚度可以是任意的,但是优选是0.2~1.0mm左右。还有,阻挡金属层的膜厚是0.05~0.5μm,优选是0.1~0.3μm左右。电流薄膜的厚度是0.05~0.7μm,优选是0.1~0.4μm左右。
然后,在电流薄膜上形成抗蚀剂层,该抗蚀剂层的电极焊盘的对应部被开口,作为微细孔。微细孔的尺寸是例如100~40000μm2左右的大小,优选是100~10000μm2。能通过在基板上实施旋转涂敷法等常规方法形成抗蚀剂层,抗蚀剂的厚度是10~40μm,更优选是15~30μm左右。在此,抗蚀剂层中的微细孔必须贯通到上述电流薄膜上。另外电极焊盘数是1000~2250000个左右,凸起的总面积是0.001~225cm2左右。
然后,在本发明的对微细孔的电镀方法中,在使用上述金电镀液的同时使用脉冲电源,施加仅有正电流的脉冲波电镀电流或正负电流的脉冲波的电镀电流,并在微细孔内实施金电镀。
详细的说,可以施加以下条件范围的仅有正电流的脉冲波或正负电流的脉冲波电镀电流。在此,如图1所示,仅有正电流的脉冲波的脉冲电流波形通过电流密度CD[mA/cm2]、脉冲导通时间Ton[msec]、脉冲截止时间Toff[msec]表示。此时,频率f和平均电流密度CDave分别用:
f[Hz]=1000[msec]/(Ton+Toff)
CDave[mA/cm2]=CD/(Ton+Toff)提供。
另外,如图2所示,正负电流的脉冲波的脉冲电流波形通过正电流密度CDf[mA/cm2]、负电流密度CDr[mA/cm2]、正脉冲时间Tf[msec]、负脉冲时间Tr[msec]表示。此时,频率f和平均电流密度CDave分别由:
f[Hz]=1000[msec]/(Tf+Tr)
CDave[mA/cm2]=(CDf×Tf+CDr×Tr)/(Tf+Tr)提供。
如果用脉冲电流波形表示电镀电流的适当条件,则对仅有正电流的脉冲波而言,电流密度CD[mA/cm2]是0<CD<20,更优选是0.5≤CD≤15,进一步优选是2≤CD≤6。另外,脉冲导通时间Ton[msec]是0<Ton<10000,更优选是1≤Ton≤5000,进一步优选是10≤Ton≤1000。另外,脉冲截止时间Toff[msec]是Toff>0.5,更优选是Toff≥1。另外,就电流密度和脉冲导通时间以及脉冲截止时间而言,能够是各种的许可范围、更优选范围、进一步优选范围的适宜组合。
通过在上述条件内实施,可使一个微细孔内的电镀面的高度一致,同时使电镀面平滑,并且,在不同的微细孔间内能使电镀面的高度一致。另外,即使具有微细孔的层是抗蚀剂,也不产生抗蚀剂的剥离。
另一方面,就正负电流的脉冲波而言,正电流密度CDf[mA/cm2]是0<CDf<20,更优选是0.5≤CDf≤15,进一步优选是2≤CDf≤6。负电流密度CDr[mA/cm2]是-20<CDr<0,更优选是-15≤CDr,进一步优选是-5≤CDr。另外,正脉冲时间Tf[msec]是0<Tf<10000,更优选是1≤Tf≤5000,进一步优选是10≤Tf≤1000。负脉冲时间Tr[msec]是Tr>0.5,更优选是Tr≥1。另外,就正电流密度、负电流密度、正脉冲时间以及负脉冲时间而言,能够是各种的许可范围、更优选范围、进一步优选范围的适宜组合。
通过在上述条件内实施,可使一个微细孔内的电镀面的高度一致,同时使电镀面平滑,并且,在不同的微细孔间内能使电镀面的高度一致。另外,即使具有微细孔的层是抗蚀剂,也不产生抗蚀剂的剥离。
由此,使用含有碘化金络合离子和非水溶剂的金电镀液对微细孔实施电镀,使用脉冲电源,最优化电流密度、脉冲时间,可使一个微细孔内的电镀面的高度一致,同时使电镀面平滑,并且能使不同的微细孔间内的电镀面的高度一致。特别地,在施加正负电流的脉冲波电镀电流的情况下,与施加仅正电流的脉冲波的电镀电流相比,能够进一步有效地使一个微细孔内的电镀面高度一致,同时使电镀面平滑,并且能使不同的微细孔间内的电镀面的高度一致。
因而,通过利用这种方法形成金凸起,能使凸起面内的高度偏差、晶片面内的凸起高度的偏差、和凸起表面的粗糙度一起减小并提高连接可靠性,同时能够防止光致抗蚀剂裂缝,从而防止电极间短路并提高成品率。
以下,通过实施例说明本发明。
[实施例1]
首先,如图3(a)所示,用现有技术形成具有含电极焊盘2的半导体芯片和保护膜3的直径为8英寸的半导体晶片1。接着,如图3(b)所示,通过溅射法依次形成阻挡金属4和电流薄膜5。作为阻挡金属4可使用Ti、Ti-W、Ti-N等的高熔点金属、或其化合物,但是在此使用Ti-W。另外,其膜厚为0.25μm。另外,使用金作为电流薄膜5,膜厚为0.3μm。
接着,如图3(c)所示,在形成到电流薄膜5的半导体晶片1上,通过旋转涂敷法形成厚度为20μm的正型光致抗蚀剂6的膜,在电极凸起2上的凸起形成部中进行曝光,通过显像在光致抗蚀剂6的膜上形成开口部6a。在此,形成电极焊盘数710000个,光致抗蚀剂6的开口部6a的面积为2.1E-5cm2的半导体晶片1。此时,凸起的总面积是15cm2
接着,如图3(d)所示,通过电场电镀法在光致抗蚀剂6的开口部6a使金析出,生长金凸起7。在此,使用在日本公开专利公报“特开2004-43958号公报”中记载的上述金电镀液,即,含有碘化金络合离子和非水溶剂的金电镀液,更详细地说,使用含有碘化物离子(碘元素的碘化物离子)、碘化金络合离子、以及非水溶剂的金电镀液。使用的金电镀液的碘元素含有量是0.5~50[重量%],非水溶剂是具有醇羟基和/或酚羟基的化合物或非质子性溶剂。
另外,就施加电镀电流的电源而言,使用脉冲电源,对置电极使用在钛制造的网孔中实施了铂电镀的电极。电镀电流的脉冲电流波形是如图1中示出的只有正电流的脉冲波形。
其后,如图3(e)所示,除去光致抗蚀剂6,经过电流薄膜5和阻挡金属4的蚀刻,完成金凸起7的形成。
在图4中,展示了在以上述顺序形成金凸起的过程中,针对凸起内的高度偏差、晶片面内的高度偏差、凸起表面的粗糙度、光致抗蚀剂裂缝的有无,确认电流密度CD[mA/cm2]、脉冲导通时间Ton[msec]、脉冲截止时间Toff[msec]的各依赖性的结果。在此,调节电镀时间,以使电镀膜厚恒定为10μm。
实验No.1~5是研究Ton=100msec、Toff=10msec为一定时的电流密度CD依赖性的结果。可知如果为CD=20mA/cm2以上,则凸起的高度偏差、晶片面内的高度偏差、凸起表面的粗糙度同时恶化。
实验No.6~10是研究CD=5mA/cm2、Toff=1000msec为一定时的脉冲导通时间Ton依赖性的结果。可知如果为Ton=10000msec以上,则凸起的高度偏差、晶片面内的高度偏差、凸起表面的粗糙度同时恶化。
实验No.11~16是研究CD=5mA/cm2、Ton=100msec为一定时的脉冲截止时间Toff依赖性的结果。可知如果为Toff=0.5msec以下,则凸起的高度偏差、晶片面内的高度偏差、凸起表面的粗糙度同时恶化。
实验No.17~20是研究占空比Ton/(Ton+Toff)=50%为一定时的频率[Hz]依赖性的结果。可知如果频率为1kHz以上(Ton=Toff=0.5msec以下),则凸起表面粗糙度恶化。因而,上述日本公开专利公报“特开平10-223689号公报”中公开的条件范围(占空比1/39~1/1(2.5~50%)、频率100Hz~10kHz)很难适用于碘类电镀液。
如上所述,用碘类电镀液进行形成金凸起的电镀时最优的正电流脉冲条件至少是电流密度CD[mA/cm2]0<CD<20、脉冲导通时间Ton[msec]是0<Ton<10000、脉冲截止时间Toff[msec]是Toff>0.5,更优选是0.5≤CD≤15、1≤Ton≤5000、,Toff≥1。
而且,在此,如果一并考虑生产性,则因为希望10μm厚度的电镀时间为60min以下,所以希望平均电流密度CDave[mA/cm2]为3mA/cm2以上,更优选为4mA/cm2以上,由此决定Toff希望的上限。
另外,实验No.21~23是使用与No.1~20相同的半导体晶片、金电镀液、对置电极并用电流密度CD=5mA/cm2的直流进行电镀的结果。凸起的高度偏差、晶片面内的高度偏差、凸起表面的粗糙度增大。另外,还产生光致抗蚀剂裂缝。因此,能确认脉冲电源的优越性。
[实施例2]
如上所述,随着凸起间距的狭小化,ACF的导电粒子也有变小的倾向,强烈要求减小凸起表面粗糙度。因此,为了进一步减小凸起粗糙度,所以试着加入脉冲反方向的脉冲电流。
与实施例1相同,在此,首先,如图3(a)所示,用现有技术形成具有含电极焊盘2的半导体芯片和保护膜3的直径为8英寸的半导体晶片1。接着,如图3(b)所示,通过溅射法依次形成阻挡金属4和电流薄膜5。作为阻挡金属4可使用Ti、Ti-W、Ti-N等的高熔点金属,或其化合物,但是在此使用Ti-W。另外,其膜厚为0.25μm。另外,使用金作为电流薄膜5,膜厚为0.3μm。
接着,如图3(c)所示,在形成到电流薄膜5的半导体晶片1上,通过旋转涂敷法形成厚度为20μm的正型光致抗蚀剂6的膜,对电极凸起2上的凸起形成部进行曝光,通过显像在光致抗蚀剂6的膜上形成开口部6a。在此,形成电极焊盘数710000个、光致抗蚀剂6的开口部6a的面积为2.1E-5cm2的半导体晶片1。此时,凸起的总面积是15cm2
接着,如图3(d)所示,通过电场电镀法在光致抗蚀剂6的开口部6a使金析出,生长金凸起7。在此,使用在日本公开专利“特开2004-43958号公报”中记载的上述金电镀液,即,含有碘化金络合离子和非水溶剂的金电镀液,更详细地说,使用含有碘化物离子(碘元素的碘化物离子)、碘化金络合离子、以及非水溶剂的金电镀液。使用的金电镀液的碘元素含有量是0.5~50[重量%],非水溶剂是具有醇羟基和/或酚羟基的化合物或非质子性溶剂。
另外,就施加电镀电流的电源而言,使用脉冲电源,对置电极使用在钛制造的网孔中实施了铂电镀的电极。而且,这里使用的电镀电流的脉冲电流波形是如图2中示出的正负电流的脉冲波形。
在图5中,展示了在以上述顺序形成金凸起的过程中,针对凸起内的高度偏差、晶片面内的高度偏差、凸起表面的粗糙度、光致抗蚀剂裂缝的有无,确认负电流密度CDr[mA/cm2]、负脉冲时间Tr[msec]的各依赖性的结果。在此,调节电镀时间,以使电镀膜厚恒定为10μm。
实验No.31~36是研究CDf=5mA/cm2、Tf=100msec、Tr=10msec为一定时的负电流密度CDr依赖性的结果。与CDf=0mA/cm2的情况(相当于仅有正电流的脉冲波)相比,在CDr=-0.5~-15mA/cm2的范围中,改善了凸起内的高度偏差、晶片面内的高度偏差、凸起表面的粗糙度。另外,也没有产生光致抗蚀剂裂缝。如果向含有CDr=-20mA/cm2的负侧增大,则可知凸起的高度偏差、晶片面内的高度偏差、凸起表面的粗糙度同时恶化。
实验No.37~40是研究CDf=5mA/cm2、CDr=-5mA/cm2、Tf=100msec为一定时的负脉冲时间Tr[msec]依赖性的结果。
在Tr=0.5msec以下,可知凸起高度偏差、晶片面内的高度偏差、凸起表面的粗糙度同时恶化。
从上述可知,用碘类电镀液进行形成金凸起的电镀时最优的正负电流脉冲条件是负电流密度CDr[mA/cm2]为-20<CDr<0,优选是-15≤CDr,更优选是-15≤CDr≤-0.5。另外,与实施例1的Toff相同,负脉冲时间Tr[msec]是Tr>0.5,更优选是Tr≥1。
正脉冲时间Tf能够适用与实施例1相同的电流密度CD、脉冲导通时间。即,正电流密度CDf[mA/cm2]为0<CDf<20、脉冲导通时间Tf[msec]为0<Tf<10000,更优选是0.5≤CDf≤15、1≤Tf≤5000。
而且,在此,如果一并考虑生产性,则因为希望10μm厚度的电镀时间为60min以下,所以希望平均电流密度CDave[mA/cm2]为3mA/cm2以上,更优选为4mA/cm2以上,由此决定Toff希望的上限。
如上所述,本发明的对微细孔进行电镀的方法是使用含有碘化金络合离子和非水溶剂的金电镀液,施加正电流脉冲波的电镀电流以在微细孔内实施金电镀。
由此,在微细孔内实施金电镀时,因为使用脉冲电源,施加正电流的脉冲波的电镀电流,所以要使脉冲电流波形适当,即通过使电流密度、脉冲导通时间、脉冲截止时间等适当,可使一个微细孔内的电镀面高度一致,同时平滑电镀面,而且,能够使不同的微细孔间的电镀面高度一致。
作为脉冲电流波形的适当条件,正电流的脉冲波电流密度CD[mA/cm2]是0<CD<20,脉冲导通时间Ton[msec]是0<Ton<10000,脉冲截止时间Toff[msec]是Toff>0.5,通过施加至少满足该范围的脉冲电流作为电镀电流,使一个微细孔内的电镀面高度一致,同时平滑电镀面,而且,能使不同微细孔间的电镀面高度一致。另外,即使具有微细孔的层是抗蚀剂,也不产生抗蚀剂剥离。
另外,本发明的对微细孔进行电镀的方法,使用含有碘化金络合离子和非水溶剂的金电镀液,施加正负电流的脉冲波的电镀电流以在微细孔内实施金电镀。
由此,在微细孔内实施金电镀时,因为使用脉冲电源,施加正负电流的脉冲波的电镀电流,所以要使脉冲电流波形适当,即通过使正电流密度、负电流密度、正脉冲时间、负脉冲时间等适当,可使一个微细孔内的电镀面高度一致,同时平滑电镀面,而且,能够使不同的微细孔间的电镀面高度一致。并且,这些使一个微细孔内的电镀面高度一致,同时平滑电镀面,而且,不同的微细孔间的电镀面高度一致的作用和效果,比施加上述仅正电流的脉冲波的电镀电流并使该脉冲电流波适当时有更好的效果。另外,在这种情况下也与施加上述仅正电流的脉冲波电镀电流一样,即使具有微细孔的层是抗蚀剂,也不产生抗蚀剂剥离。
作为脉冲电流波形的适当条件是正负电流的脉冲波的正电流密度CDf[mA/cm2]为0<CDf<20,负电流密度CDr[mA/cm2]为-20<CDr<0,正脉冲时间Tf[msec]为0<Tf<10000,负脉冲时间Tr[msec]为Tr>0.5,通过施加至少满足该范围的脉冲电流作为电镀电流,可使一个微细孔内的电镀面高度一致,同时平滑电镀面,而且,能够使不同的微细孔间的电镀面高度一致。
本发明的金凸起形成方法是通过在基板电极焊盘形成面上层叠的抗蚀剂层的微细孔中实施电镀而在上述电极焊盘上形成金凸起的金凸起形成方法,使用上述本发明的对微细孔的电镀方法,在上述抗蚀剂层的微细孔中实施电镀以形成金凸起。
由此,可使一个微细孔内的电镀面高度一致,同时平滑电镀面,而且,能够使不同的微细孔间的电镀面高度一致,而且,即使具有微细孔的层是抗蚀剂,也不产生抗蚀剂剥离,使用具有该作用和效果的本发明的对微细孔的电镀法,在电极焊盘上形成金电镀。
因而,可以形成凸起面内的高度偏差、晶片面内的凸起高度偏差和凸起表面粗糙度同时减小的连接可靠性高的金凸起,不会产生因抗蚀剂裂缝引起的电极间短路。
本发明的半导体器件的制造方法是在电极焊盘上形成金凸起,包括以下工序:在形成具有电极焊盘的半导体器件的基板上形成抗蚀剂层,采用本发明的对微细孔的电镀方法,在形成于上述抗蚀剂层上的微细孔中实施电镀,由此在上述电极焊盘上形成金凸起。
本发明的半导体器件是在电极焊盘上形成金凸起的半导体器件,使用本发明的对微细孔的电镀方法形成上述金凸起。
由此,可使一个微细孔内的电镀面高度一致,同时平滑电镀面,而且,能够使不同的微细孔间的电镀面高度一致,而且,即使具有微细孔的层是抗蚀剂,也不产生抗蚀剂剥离,使用具有该作用和效果的本发明的对微细孔的电镀法,在电极焊盘上形成金电镀来制造半导体器件。
因而,能以高成品率得到具有凸起面内的高度偏差、晶片面内的凸起高度偏差、凸起表面的粗糙度同时减小的连接可靠性高的金凸起的半导体器件,不会招致因抗蚀剂裂缝引起的电极间短路而导致的成品率降低。
在发明的详细说明项中的具体实施方式或实施例,彻底说明了本发明的技术内容,但不限于这些具体例而进行狭义解释,在本发明的精神和一同提交的权利要求范围内,能进行各种变更来加以实施。

Claims (10)

1.一种对微细孔的电镀方法,是在微细孔中实施金电镀,具有以下步骤:
使用含有碘化金络合离子和非水溶剂的金电镀液,施加正电流脉冲波的电镀电流以在微细孔内实施金电镀。
2.根据权利要求1所述的对微细孔的电镀方法,上述正电流的脉冲波是电流密度CD[mA/cm2]为0<CD<20、脉冲导通时间Ton[msec]为0<Ton<10000、脉冲截止时间Toff[msec]为Toff>0.5。
3.一种对微细孔的电镀方法,是在微细孔中实施金电镀,具有以下步骤:
使用含有碘化金络合离子和非水溶剂的金电镀液,施加正负电流脉冲波的电镀电流以在微细孔内实施金电镀。
4.根据权利要求3所述的对微细孔的电镀方法,上述正负电流的脉冲波是正电流密度CDf[mA/cm2]为0<CDf<20、负电流密度CDr[mA/cm2]为-20<CDr<0、正脉冲时间Tf[msec]为0<Tf<10000、负脉冲时间Tr[msec]为Tr>0.5。
5.一种金凸起形成方法,是在形成于基板上的电极焊盘上形成金凸起,具有以下步骤:
使用含有碘化金络合离子和非水溶剂的金电镀液,施加正电流脉冲波的电镀电流,在层叠于基板的电极焊盘形成面上的抗蚀剂层的微细孔中实施金电镀。
6.一种金凸起形成方法,是在形成于基板上的电极焊盘上形成金凸起,具有以下步骤:
使用含有碘化金络合离子和非水溶剂的金电镀液,施加正负电流脉冲波的电镀电流,在层叠于基板的电极焊盘形成面上的抗蚀剂层的微细孔中实施金电镀。
7.一种半导体器件的制造方法,该半导体器件是在电极焊盘上形成金凸起而成,
具有在上述电极焊盘上形成金凸起的金凸起形成步骤,
在该金凸起形成步骤中,包括:
在形成了具有上述电极焊盘的半导体器件的基板上形成抗蚀剂层的步骤;
在上述抗蚀剂层上形成微细孔的步骤;以及
在形成的微细孔中使用含有碘化金络合离子和非水溶剂的金电镀液并施加正电流脉冲波的电镀电流以实施金电镀的步骤。
8.一种半导体器件的制造方法,该半导体器件是在电极焊盘上形成金凸起而成,
包括在上述电极焊盘上形成金凸起的金凸起形成步骤,
在该金凸起形成步骤中,包括:
在形成了具有上述电极焊盘的半导体器件的基板上形成抗蚀剂层的步骤;
在上述抗蚀剂层上形成微细孔的步骤;以及
在形成的微细孔中使用含有碘化金络合离子和非水溶剂的金电镀液并施加正负电流脉冲波的电镀电流以实施金电镀的步骤。
9.一种半导体器件,是在电极焊盘上形成金凸起而成,
使用含有碘化金络合离子和非水溶剂的金电镀液,施加正电流脉冲波的电镀电流以在微细孔中实施金电镀,由此形成金凸起。
10.一种半导体器件,是在电极焊盘上形成金凸起而成,
使用含有碘化金络合离子和非水溶剂的金电镀液,施加正负电流脉冲波的电镀电流以在微细孔中实施金电镀,由此形成金凸起。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103339291A (zh) * 2011-02-09 2013-10-02 大日本印刷株式会社 具有镀金层的不锈钢基板和对不锈钢基板的形成部分镀金图案的方法
CN103915374A (zh) * 2013-01-09 2014-07-09 台湾积体电路制造股份有限公司 钝化后互连结构及其形成方法
CN107385486A (zh) * 2016-05-16 2017-11-24 中国科学院微电子研究所 脉冲电镀金的方法及形成的金镀层
CN107881534A (zh) * 2017-11-10 2018-04-06 广州东有电子科技有限公司 一种具备金属电极的器件与基板的互连方法
CN109056038A (zh) * 2018-10-10 2018-12-21 德淮半导体有限公司 电镀装置及其电镀方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4934765B2 (ja) * 2005-12-28 2012-05-16 国立大学法人信州大学 金めっき膜およびその製造方法
EP2041786A2 (en) * 2006-07-10 2009-04-01 Nxp B.V. Integrated circuit, transponder, method of producing an integrated circuit and method of producing a transponder
KR100819557B1 (ko) * 2006-08-17 2008-04-07 삼성전자주식회사 금속 식각용액, 이를 이용하는 금속 식각방법 및 이를이용하는 반도체 제품의 제조방법
JP4992434B2 (ja) * 2007-01-18 2012-08-08 三菱化学株式会社 金メッキ液および金メッキ方法
CN103179806B (zh) * 2011-12-21 2019-05-28 奥特斯有限公司 组合的通孔镀覆和孔填充的方法
JP6362337B2 (ja) * 2014-01-21 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102315276B1 (ko) 2014-10-06 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
TWI575623B (zh) * 2015-12-10 2017-03-21 南茂科技股份有限公司 凸塊結構與其製作方法
CN113424309A (zh) * 2019-02-14 2021-09-21 朗姆研究公司 金通硅掩模电镀

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4742023A (en) * 1986-08-28 1988-05-03 Fujitsu Limited Method for producing a semiconductor device
US4999054A (en) * 1986-12-19 1991-03-12 Lamerie, N.V. Gold plating solutions, creams and baths
US4832743A (en) * 1986-12-19 1989-05-23 Lamerie, N.V. Gold plating solutions, creams and baths
US5750017A (en) * 1996-08-21 1998-05-12 Lucent Technologies Inc. Tin electroplating process
JP3735173B2 (ja) * 1997-02-06 2006-01-18 ディップソール株式会社 微細孔に電気めっきを柱状に析出させる方法
US6069406A (en) * 1997-05-20 2000-05-30 Shinko Electric Industries Co., Ltd. Wiring patterned film and production thereof
US6203684B1 (en) * 1998-10-14 2001-03-20 Faraday Technology Marketing Group, Llc Pulse reverse electrodeposition for metallization and planarization of a semiconductor substrates
KR20010033089A (ko) * 1998-10-14 2001-04-25 패러데이 테크놀로지, 인크. 피변조 전계를 이용한 작은 홈 내의 금속 전착
US6524461B2 (en) * 1998-10-14 2003-02-25 Faraday Technology Marketing Group, Llc Electrodeposition of metals in small recesses using modulated electric fields
US6210555B1 (en) * 1999-01-29 2001-04-03 Faraday Technology Marketing Group, Llc Electrodeposition of metals in small recesses for manufacture of high density interconnects using reverse pulse plating
US6319384B1 (en) * 1998-10-14 2001-11-20 Faraday Technology Marketing Group, Llc Pulse reverse electrodeposition for metallization and planarization of semiconductor substrates
US6878259B2 (en) * 1998-10-14 2005-04-12 Faraday Technology Marketing Group, Llc Pulse reverse electrodeposition for metallization and planarization of semiconductor substrates
US6297155B1 (en) * 1999-05-03 2001-10-02 Motorola Inc. Method for forming a copper layer over a semiconductor wafer
US7446030B2 (en) * 1999-08-27 2008-11-04 Shocking Technologies, Inc. Methods for fabricating current-carrying structures using voltage switchable dielectric materials
US6297157B1 (en) * 1999-11-01 2001-10-02 Advanced Micro Devices, Inc. Time ramped method for plating of high aspect ratio semiconductor vias and channels
JP2002121699A (ja) * 2000-05-25 2002-04-26 Nippon Techno Kk めっき浴の振動流動とパルス状めっき電流との組み合わせを用いた電気めっき方法
US6548393B1 (en) * 2000-10-13 2003-04-15 Charles W. C. Lin Semiconductor chip assembly with hardened connection joint
JP2002222823A (ja) * 2001-01-29 2002-08-09 Sharp Corp 半導体集積回路およびその製造方法
US6737353B2 (en) * 2001-06-19 2004-05-18 Advanced Semiconductor Engineering, Inc. Semiconductor device having bump electrodes
US6723219B2 (en) * 2001-08-27 2004-04-20 Micron Technology, Inc. Method of direct electroplating on a low conductivity material, and electroplated metal deposited therewith
JP3976564B2 (ja) * 2001-12-20 2007-09-19 日本リーロナール有限会社 ビアフィリング方法
KR20040093095A (ko) * 2002-03-13 2004-11-04 미쓰비시 가가꾸 가부시키가이샤 금 도금액 및 금 도금방법
JP3680838B2 (ja) * 2002-03-13 2005-08-10 三菱化学株式会社 金メッキ液および金メッキ方法
DE60336539D1 (de) * 2002-12-20 2011-05-12 Shipley Co Llc Methode zum Elektroplattieren mit Umkehrpulsstrom
JP2004207685A (ja) * 2002-12-23 2004-07-22 Samsung Electronics Co Ltd 無鉛ソルダバンプの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103339291A (zh) * 2011-02-09 2013-10-02 大日本印刷株式会社 具有镀金层的不锈钢基板和对不锈钢基板的形成部分镀金图案的方法
CN103339291B (zh) * 2011-02-09 2015-07-08 大日本印刷株式会社 具有镀金层的不锈钢基板和对不锈钢基板的形成部分镀金图案的方法
CN103915374A (zh) * 2013-01-09 2014-07-09 台湾积体电路制造股份有限公司 钝化后互连结构及其形成方法
CN107385486A (zh) * 2016-05-16 2017-11-24 中国科学院微电子研究所 脉冲电镀金的方法及形成的金镀层
CN107881534A (zh) * 2017-11-10 2018-04-06 广州东有电子科技有限公司 一种具备金属电极的器件与基板的互连方法
CN109056038A (zh) * 2018-10-10 2018-12-21 德淮半导体有限公司 电镀装置及其电镀方法

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