CN1723567A - 具有外露的集成电路设备的封装 - Google Patents

具有外露的集成电路设备的封装 Download PDF

Info

Publication number
CN1723567A
CN1723567A CNA2003801054634A CN200380105463A CN1723567A CN 1723567 A CN1723567 A CN 1723567A CN A2003801054634 A CNA2003801054634 A CN A2003801054634A CN 200380105463 A CN200380105463 A CN 200380105463A CN 1723567 A CN1723567 A CN 1723567A
Authority
CN
China
Prior art keywords
integrated device
encapsulation
device electronics
electroactive
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003801054634A
Other languages
English (en)
Other versions
CN100563024C (zh
Inventor
迈克尔·H·麦克雷甘
谢菲杜尔·伊斯拉姆
里柯·森南托尼欧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Interconnect Technology Ltd
Original Assignee
Advanced Interconnect Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Interconnect Technology Ltd filed Critical Advanced Interconnect Technology Ltd
Publication of CN1723567A publication Critical patent/CN1723567A/zh
Application granted granted Critical
Publication of CN100563024C publication Critical patent/CN100563024C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一个封装(10)包括具有一个电活性表面(16)和一个相反背面表面(14)的一个集成电路设备(12)。一个电介质模制树脂(26)至少部分包裹了所述集成电路模片和多个导电引线(20)，其中所述背面表面(14)和所述多个电接触(24)外露在所述封装(10)的诸个相反面上。特征(30)被形成在所述集成电路模片(12)的非电活性部分中，以封住水汽通路和减轻封装应力。所述特征(30)的形成是通过对齐一个锯街(48)部分并且穿过所述晶片(40)的背面(56)形成一个槽沟(54)，所述槽沟(54)具有第一宽度；以及形成一个从所述槽沟(54)延伸到所述电活性表面(42)的通道(62)，从而单片化所述集成电路设备元件，所述通道(62)具有小于所述第一宽度的第二宽度。

Description

具有外露的集成电路设备的封装
对相关申请的交叉引用
本申请要求2002年12月9日提交的美国临时专利申请号60/431,833的优先权，它在这里被全部包含作为参考。
技术领域
本发明涉及用来包裹一个集成电路设备(模片)的一个封装。更确切的，本发明涉及具有一个外露集成电路设备的一个封装，以及用来制造这样一个封装的方法。
背景技术
模制塑料电子封装对集成电路设备提供了环境保护。诸如PQFP(塑料四方平整包装)以及PLCC(塑料含铅芯片承载)的封装保护一个被包裹的设备不受到诸如水汽这样的污染以及机械冲击的影响。
模制塑料封装的一个缺点是不良散热。在工作中，所述集成电路设备产生热量，所述热量必须被移除以维持所述设备的操作完整性。一些热量通过接合线和引线框架被消散，剩下的被吸收到模制树脂中。所述模制树脂是一种不良热导体，所以所述设备温度就会升高。为了防止所述设备过热，提供给所述设备的功率就必须被限制。
提高散热的一种方法是将所述集成电路设备的背面装配到一个金属散热器上。如美国专利号5,608,267所公开的，该散热器可以仅仅部分被包裹进所述模制树脂来提供增强的散热。然而，让模制树脂界面具有一个散热器提供了水汽进入的一个源。水汽沿着所述界面移动，并且导致内部金属部件腐化。同样，在被加热时，所述水汽可以膨胀，这破坏了所述模制塑料封装的完整性。如美国专利号6,188,130所公开的，一个解决方法就是在所述散热器中包含特征来增加水汽要达到被包裹部件所需经过的距离。专利5,608,267以及专利6,188,130整个都在这里被包含作为参考。
尽管一个外露背面散热器提高了散热，但所述模制塑料封装的厚度必须足以部分包裹所述散热器。此外，封装有一个趋势来具有增强的传感能力，例如光、热和机械传感。一个大金属散热器的存在干扰了所述传感能力。
需要这样的一个模制塑料封装，其具有有效散热与良好传感能力组合，所述封装比现有的电子封装更薄。还需要一种方法来很容易的装配这样的模制塑料封装。
发明内容
根据本发明一个第一实施例，本发明提供了包裹一个集成电路设备的一个封装。所述集成电路设备具有一个电活性表面和一个相反的背面表面。所述电活性表面具有终止在金属化突出的多个电活性电路轨线。所述封装还包括多个导电引线，每条导电引线都具有各自的第一表面和相反的第二表面，其中多个电接触从所述第一表面向外延伸。焊料在电学上和机械上将金属化突出接合到所述第二表面上。一个电介质模制树脂被形成在一个封装中，并且至少部分包裹了所述集成电路模片和多个导电引线，所述背面表面和所述多个电接触外露在所述封装的相反面上。
根据本发明一个第二实施例，提供了用来单片化(singulate)一个集成电路模片元件的一种方法。该方法包括步骤：(a)提供一个晶片，所述晶片包含集成电路设备元件的一个矩阵，所述集成电路设备元件中的每一个都具有各自的一个电活性面以及一个相反的背面，以及限制每个所述集成电路元件的一个锯街；(b)与所述锯街对齐，部分通过所述晶片的所述背面形成一个槽沟，所述槽沟具有一个第一宽度；以及(c)形成从所述槽沟延伸到所述电活性面的一个通道，从而分离所述集成电路设备元件，所述通道具有小于所述第一宽度的一个第二宽度。
本发明一个或多个实施例的细节在附图和下文的描述中得到阐述。本发明的其它特征、目标和优点将从描述和附图以及从权利要求中变得清楚。
附图说明
图1用截面图表示了一个现有技术中公知的带有外露散热器的模制塑料封装。
图2用截面图表示了根据本发明一个实施例的具有外露集成电路模片背面的模制塑料封装。
图3用顶视平面图表示了在分离前包含多个集成电路设备的一个晶片。
图4是图3中一部分的放大部分，它表示了锯街。
图5A-5C表示了根据本发明一个实施例来制造图2所示模制塑料封装的一系列处理步骤。
图6A-6C表示了根据本发明另一个实施例来制造图2所示模制塑料封装的一系列处理步骤。
多幅图中类似的附图标记代表类似的元件。
具体实施方式
图1在一个截面表示中示出了带有外露散热器的一个模制塑料封装100，其在现有技术中，尤其在美国专利No.6,188,130中是熟知的。所述封装100包括一个半导体设备102，例如一个背部接合104到一个模片片106上的硅基集成电路。为了增强热的消散，所述模片片106被接合，或热接触到一个散热器200。所述半导体设备102的电活性表面通过线接合103与外部引线105相互电连接。当电信号经过形成在所述半导体设备上的电路时，内部电阻就以热的形式被表现。不能去除该热量将减少所述半导体设备的工作寿命。
诸如一个环氧的聚合模制树脂101包裹了所述半导体设备102、模片片106、引线框架105的内部引线以及所述散热器200的一部分。所述散热器的一个表面201被暴露于外部环境，并且希望被接合到一个外部热沉或者一个印刷线路板。所述聚合模制树脂101一般是一个不良散热体，所以暴露所述散热器200的表面201增强了从所述集成电路设备102对热量的移除。
图2在一个截面表示中示出了一个模制塑料封装10，其根据本发明具有一个带有外露背面14的集成电路设备12。“背面”意味着所述集成电路设备12的不含有导电电路轨线的主平面表面，它与包含了所述电路轨线的电活性表面16相区别。延伸于这两个主表面之间的是侧面17。所述电路轨线一般都终止于金属化的突出18。典型的，所述金属化突出被涂以焊料(例如用铅和锡的合金)，但也可以涂以单种金属，例如锡。此外，不使用涂层，所述金属化突出可以终止于一个金属帽，其例如从铜或一种铜合金来形成。所述金属化突出通过焊料22被接合且电相互连接到电路20。电路20是本领域中熟知的导电电路轨线的任何形式，例如带自动接合(TAB)带，或一个引线框架。所述金属化突出18与电路20之间的接合是通过倒装芯片接合或其它方法来实现的。诸如导电柱24这样的电接触从所述电路20延伸，以提供到诸如一个印刷线路板的外部电路的电相互连接。
然后，一个电介质模制树脂26，最好是一个诸如环氧的聚合物，包裹了除了所述背面14和所述导电柱24以外的所述装置。可选择的，如图2所示，所述电路20的一部分也可以是外露的。所述背面14与模制树脂26之间的界面28是水分有可能进入所述封装10的一个地方。台阶特征30封住了沿着界面28的水分通道，提高了封装的可靠性。所述台阶特征包括至少两个非平行的元件，例如侧壁58和基底60。优选的，所述两个元件以大约90°的角度相交。
所述封装10与现有技术的封装相比还具有其它优点。在所述聚合模制树脂26与所述集成电路设备12之间一般存在热膨胀系数的不匹配。在操作中，所述封装10可能处于温度波动中，其可以是外部导致的，例如当所述封装处于不同的温度中时，或者是由于所述集成电路设备在服务的过程中电阻发热而内部导致的。所述台阶特征30在机械上将所述集成电路设备锁在所述模制树脂上，防止滑动。
此外，非平衡应力被减小，以将沿着所述模片-模制树脂界面的挠曲最小化。被外露的背面尤其适于传感应用市场，其中的集成电路设备对诸如压强或温度差别这样的环境变化做出反应。
此外，通过去掉对一个散热器的需要，所述封装的厚度被减小。可以制造出小于所述集成电路设备厚度三倍的一个封装厚度。这支持了所述工业向剃须刀或纸张-薄封装的方向发展，其具有的总封装厚度“t”在0.25毫米(0.01英寸)的量级。所述封装尤其适用于一个传感器，以检测光、热和机械的外部刺激。示例的机械刺激是触摸。
通过参考图3到6可以最好的来理解封装10的制造。首先参考图3，从硅或其它半导体材料(诸如砷化镓)形成的一个晶片40具有在26-30mils(0.026-0.030英寸)量级的初始厚度，并且一般会经过背面研磨来减小所述厚度以实现更好的热特性。所述晶片40的一个前表面42被形成为多个半导体模片44，它们都具有终止于焊料涂层突出46的导电电路轨线(未示出)的一个样式。如图4最佳示出的，所述半导体模片44被称为“锯街”或“切割街”的电非活性部分48所隔开。典型的，所述电非活性部分具有一个大约为4mils(0.004英寸)的宽度“w”。
图5A到图5C表示了用来制造对本发明所述半导体封装有用的一个集成电路设备的第一方法。如图5A所示，所述晶片40被安装为电活性面42与一个非导电衬底50相接触。优选的，所述电活性面例如通过聚合物粘合来非永久性的接合到所述非导电衬底。所述非导电衬底50最好是一个粘性带，例如蓝带(被称为BlueTape SPV 224，由日本大阪的Nitto Denko制造)。所述非导电衬底50被一个外部框架52所支撑和对齐。
参考图5B，一个平整镶齿的锯子或者其它能够形成“U形”槽沟54的切割设备从背面56穿过晶片切割出深度为30％到70％的一个部分。更优选的，所述槽沟54的深度为所述晶片厚度的40％到60％，以及最优选的，大约为所述晶片厚度的50％。所述槽沟的宽度在3mils到6mils(0.003英寸-0.006英寸)的量级，并且最好与相反的电活性面42上的锯街的宽度相同。锯片的宽度可以小于所述槽沟的理想宽度，在这种情况下，可以使用带有锯片的若干平行通道。所述槽沟54与所述锯街对齐，并且基本位于所述锯街下面。优选的，所述槽沟的基底58与侧壁60以大约90°的角度相交。
在形成U形槽沟54之后，如图5C所示，晶片40被从所述非导电衬底50移除，翻过来，然后被重新装配，让所述背面56与非导电衬底50相接合。然后，通道62沿着所述锯街被形成，其深度能够穿过U形槽沟54基底58，从而将晶片40分离成多个单个的集成电路设备12。所述通道54具有小于所述U形槽沟宽度的宽度，从而在每个集成电路设备12中形成台阶特征30。然后，所述被分离的集成电路设备被从非导电衬底50移除，然后被处理以装配到图2所示类型的一个封装中。
尽管所述槽沟54最好是U形的，但所述槽沟和通道的形状可以被改变来实现许多特征，例如切口、凹处、栅格、肋条以及对角通道。所述特征设计被选择来引入或保留所述晶片的结构强度，同时减轻应力并且提高对被包裹半导体设备的锁定。所得到的最终结果就是一个具有提高的热性能和更好的传感能力的半导体封装。
图6A到6C所示的一个替换过程不需要在形成U形槽沟后将所述晶片从非导电衬底移除、然后翻转。参考图6A，所述晶片40被装配到非导电衬底50，其中电活性面42与所述非导电衬底相接触。如前面的实施例所述，如图6B所示，槽沟54从背面56穿过所述晶片40被部分切割。如前述实施例，所述槽沟54基本位于所述锯街48下面。
参考图6C，接着，通道62从槽沟基底60延伸形成，以穿过在锯街48的所述电活性面42。为了确保所述通道62与所述锯街48之间的对齐，由于在本过程实施例中所述锯街是不可见的，所以图6A的晶片装配过程可以包括了一个视觉摄像头，它在“空闲中”为所述锯街和晶片识别特征拍摄多幅快照，并将这些快照在形成所述槽沟和台阶特征之前送到一个设备对齐算法。这就不需要在背面研磨后移除所述薄晶片、重新装配使电活性表面向上、以及在形成所述通道前与翻转所述晶片相关的附加调用和处理。其结果就是，所述晶片可以被背面研磨到25微米或更小的一个厚度。
将所述模片按图6C所示的形式分离，让焊料涂层突出18接触所述非导电衬底50，并且让背面56外露，就不需要在电路和所述焊料涂层突出之间进行倒装芯片接合之前翻转所述半导体设备。其结果就是，传统的模片固定“拾取然后放置”的设备能够被用于倒装芯片接合。这就不需要下一代倒装芯片设备技术和资金费用。
本发明的一个或多个实施例已经被描述。然而需要理解，可以做多种修改而不偏离本发明的精神和范围。所以，其它实施例属于下列权利要求的范围之内。
2.一种集成电路设备封装(10)，包括：
一个集成电路设备(12)，它包括一个电活性表面(16)以及一个相反的背面表面(14)，以及位于它们之间延伸的多个侧面(17)，所述电活性表面(16)具有形成在其上的多个电活性电路轨线，以及在所述电路轨线上从选定位置延伸的多个金属化突出(18)；
多个导电引线(20)，每个所述导电引线都具有各自的第一表面和相反的第二表面；
多个电接触(24)，其从所述各个第一表面向外延伸；
一个焊料(22)，所述焊料将所述多个金属化突出(18)电气地和机械地接合到所述多个第二表面；以及
一个电介质模制树脂(26)被形成在一个封装中，其至少部分包裹了所述集成电路设备(12)和所述多个导电引线(20)，所述多个侧面(17)被所述电介质模制树脂(26)所覆盖，以及所述背面表面(14)和所述多个电接触(24)被外露在所述封装的诸个相反面上，其中所述多个侧面(17)包括至少一个特征，该特征有效限制了沿着所述集成电路设备(12)和所述电介质模制树脂(26)之间的界面的水汽进入。
3.权利要求2所述的封装(10)，其中所述至少一个特征包括以大约90°相交的两个元件(58、60)。
4.权利要求2所述的封装(10)，其中所述封装(10)的厚度小于所述集成电路设备(12)厚度的三倍。
5.权利要求4所述的封装(10)，其中所述封装(10)的所述厚度为大约0.01英寸。
6.权利要求2所述的封装(10)，其中所述集成电路设备(12)是对外部刺激作出反应的一个传感器。
7.权利要求6所述的封装(10)，其中所述外部刺激是一个触摸。
8.用来单片化一个集成电路设备元件的一种方法，所述方法包括：
a)提供一个晶片(40)，所述晶片(40)包含多个集成电路设备元件(44)的一个矩阵，所述多个集成电路设备元件(44)中的每一个都具有各自的一个电活性面(42)以及一个相反的背面(56)，以及限制每个所述集成电路元件(44)的一个锯街(48)；
b)与所述锯街(48)对齐，部分穿过所述晶片(40)的所述背面(56)形成一个槽沟(54)，所述槽沟(54)具有一个第一宽度；以及
c)形成从所述槽沟(54)延伸到所述电活性面(54)的一个通道(62)，从而单片化所述集成电路设备元件(44)，所述通道(62)具有小于所述第一宽度的第二宽度，从而所述槽沟(54)的一部分形成了一个台阶特征(30)，该特征在单片化后限制了所述集成电路设备元件(44)；以及
d)将所述集成电路设备元件(44)的至少一部分包裹在一个电介质模制树脂(26)中以形成一个封装(10)，其中所述背面(56)的至少一部分从所述封装(10)外露，并且所述电介质模制树脂(26)覆盖了所述台阶特征(30)。
9.权利要求8所述的方法，其中在步骤(b)之前，所述电活性面(54)被非永久性的接合到一个第一非导电衬底(50)。
10.权利要求9所述的方法，其中所述非永久性接合是用粘合剂来实现的。
11.权利要求10所述的方法，其中所述第一非导电衬底(50)被选为一个聚合物底的带子。
12.权利要求9所述的方法，其中所述槽沟(54)被形成为具有侧壁(58)和一个基底(60)，其深度为所述集成电路设备元件(44)厚度的30％到70％。
13.权利要求12所述的方法，其中所述侧壁(58)和所述基底(60)被形成为以大约90°的一个角度相交。
14.权利要求13所述的方法，其中所述通道(62)在所述基底(60)开始被形成。
15.权利要求12所述的方法，其中在步骤(c)之前，所述晶片(40)被从所述第一非导电衬底(50)移除，被翻转并附着到一个第二非导电衬底，其所述背面(56)与所述非导电衬底(50)相接触。
16.权利要求15所述的方法，其中所述通道(62)在所述锯街(48)开始被形成。
17.权利要求14所述的方法，其中在单片化之后，所述集成电路设备(44)通过一个模片/芯片接合拾取和放置机器被从所述非导电衬底(50)移除。
18.权利要求17所述的方法，其中所述薄晶片(40)已经被背面研磨到25微米或更小的一个厚度。
19.权利要求8所述的方法，还包括：
提供多个导电引线(20)，每个所述导电引线(30)具有各自的第一表面和相反的第二表面；
提供从所述各个第一表面向外延伸的多个电接触(24)；
在步骤(b)前，将所述集成电路设备元件(44)的所述电活性面(42)的多个部分与所述导电引线(20)的所述多个第二表面互相电气接合；以及
其中步骤(d)还包括将所述导电引线(20)与所述电接触(24)的至少一部分包裹在所述电介质模制树脂(26)中，从而让所述多个电接触(24)中的每个电接触的一部分外露于所述电介质模制树脂(26)。

Claims (18)

1.一种集成电路设备封装(10)，包括：
一个集成电路设备(12)，它包括一个电活性表面(16)以及一个相反的背面表面(14)，以及位于它们之间延伸的多个侧面(17)，所述电活性表面(16)具有形成在其上的多个电活性电路轨线，以及在所述电路轨线上从选定位置延伸的多个金属化突出(18)；
多个导电引线(20)，每个所述导电引线都具有各自的第一表面和相反的第二表面；
多个电接触(24)，其从所述各个第一表面向外延伸；
一个焊料(22)，所述焊料将所述多个金属化突出(18)电气地和机械地接合到所述多个第二表面；以及
一个电介质模制树脂(26)被形成在一个封装中，其至少部分包裹了所述集成电路设备(12)和所述多个导电引线(20)，所述背面表面(14)和所述多个电接触(24)被外露在所述封装的诸个相反面上。
2.权利要求1所述的封装(10)，其中所述多个侧面(17)包括至少一个特征，其有效的限制了沿着所述集成电路设备(12)和所述电介质模制树脂(26)之间的界面的水汽进入。
3.权利要求2所述的封装(10)，其中所述至少一个特征包括以大约90°相交的两个元件(58、60)。
4.权利要求2所述的封装(10)，其中所述封装(10)的厚度小于所述集成电路设备(12)厚度的三倍。
5.权利要求4所述的封装(10)，其中所述封装(10)的所述厚度为大约0.01英寸。
6.权利要求2所述的封装(10)，其中所述集成电路设备(12)是对外部刺激作出反应的一个传感器。
7.权利要求6所述的封装(10)，其中所述外部刺激是一个触摸。
8.用来单片化一个集成电路设备元件的一种方法，所述方法包括：
a)提供一个晶片(40)，所述晶片(40)包含多个集成电路设备元件(44)的一个矩阵，所述多个集成电路设备元件(44)中的每一个都具有各自的一个电活性面(42)以及一个相反的背面(56)，以及限制每个所述集成电路元件(44)的一个锯街(48)；
b)与所述锯街(48)对齐，部分穿过所述晶片(40)的所述背面(56)形成一个槽沟(54)，所述槽沟(54)具有一个第一宽度；以及
c)形成从所述槽沟(54)延伸到所述电活性面(54)的一个通道(62)，从而单片化所述集成电路设备元件(44)，所述通道(62)具有小于所述第一宽度的第二宽度。
9.权利要求8所述的方法，其中在步骤(b)之前，所述电活性面(54)被非永久性的接合到一个第一非导电衬底(50)。
10.权利要求9所述的方法，其中所述非永久性接合是用粘合剂来实现的。
11.权利要求10所述的方法，其中所述第一非导电衬底(50)被选为一个聚合物底的带子。
12.权利要求9所述的方法，其中所述槽沟(54)被形成为具有侧壁(58)和一个基底(60)，其深度为所述集成电路设备元件(44)厚度的30％到70％。
13.权利要求12所述的方法，其中所述侧壁(58)和所述基底(60)被形成为以大约90°的一个角度相交。
14.权利要求13所述的方法，其中所述通道(62)在所述基底(60)开始被形成。
15.权利要求12所述的方法，其中在步骤(c)之前，所述晶片(40)被从所述第一非导电衬底(50)移除，被翻转并附着到一个第二非导电衬底，其所述背面(56)与所述非导电衬底(50)相接触。
16.权利要求15所述的方法，其中所述通道(62)在所述锯街(48)开始被形成。
17.权利要求14所述的方法，其中在单片化之后，所述集成电路设备(44)通过一个模片/芯片接合拾取和放置机器被从所述非导电衬底(50)移除。
18.权利要求17所述的方法，其中所述薄晶片(40)已经被背面研磨到25微米或更小的厚度。
CNB2003801054634A 2002-12-09 2003-12-02 具有外露的集成电路设备的封装 Expired - Fee Related CN100563024C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US43183302P 2002-12-09 2002-12-09
US60/431,833 2002-12-09

Publications (2)

Publication Number Publication Date
CN1723567A true CN1723567A (zh) 2006-01-18
CN100563024C CN100563024C (zh) 2009-11-25

Family

ID=32507803

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003801054634A Expired - Fee Related CN100563024C (zh) 2002-12-09 2003-12-02 具有外露的集成电路设备的封装

Country Status (8)

Country Link
US (2) US7554180B2 (zh)
EP (1) EP1570524A4 (zh)
JP (1) JP2006509371A (zh)
KR (1) KR20050085424A (zh)
CN (1) CN100563024C (zh)
AU (1) AU2003291199A1 (zh)
TW (1) TWI316740B (zh)
WO (1) WO2004053931A2 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683221A (zh) * 2011-03-17 2012-09-19 飞思卡尔半导体公司 半导体装置及其组装方法
CN101626001B (zh) * 2008-07-10 2013-03-27 三菱电机株式会社 半导体装置及其制造方法
CN103489797A (zh) * 2012-06-12 2014-01-01 星科金朋有限公司 具有薄膜辅助的集成电路封装系统及其制造方法
CN106293196A (zh) * 2015-06-29 2017-01-04 精材科技股份有限公司 触控面板与感测晶片封装体模组的复合体及其制造方法
CN107251213A (zh) * 2015-02-20 2017-10-13 国际商业机器公司 使用晶片级集成的超级计算机

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070111399A1 (en) * 2005-11-14 2007-05-17 Goida Thomas M Method of fabricating an exposed die package
JP4957220B2 (ja) * 2006-12-04 2012-06-20 株式会社デンソー 電子パッケージ
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
JP4696227B2 (ja) * 2007-12-28 2011-06-08 スパンション エルエルシー 半導体装置の製造方法
JP5763924B2 (ja) 2008-03-12 2015-08-12 インヴェンサス・コーポレーション ダイアセンブリを電気的に相互接続して取り付けられたサポート
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
KR101147081B1 (ko) * 2010-12-24 2012-05-17 한국과학기술원 반도체 칩 패키지 및 이를 포함하는 반도체 모듈
US20120299171A1 (en) * 2011-05-27 2012-11-29 International Business Machines Corporation Leadframe-based ball grid array packaging
US8653635B2 (en) * 2011-08-16 2014-02-18 General Electric Company Power overlay structure with leadframe connections
US8828848B2 (en) * 2011-12-16 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Die structure and method of fabrication thereof
US8581384B2 (en) * 2012-03-22 2013-11-12 Chipbond Technology Corporation Semiconductor package structure
US9651981B2 (en) * 2012-08-09 2017-05-16 Infineon Technologies Austria Ag Integrated chip with heating element and reference circuit
DE102012018928A1 (de) * 2012-09-25 2014-03-27 Infineon Technologies Ag Halbleitergehäuse für Chipkarten
US10269688B2 (en) 2013-03-14 2019-04-23 General Electric Company Power overlay structure and method of making same
US9318405B2 (en) 2014-05-01 2016-04-19 Qualcomm Incorporated Wafer level package without sidewall cracking
US10720495B2 (en) * 2014-06-12 2020-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US11768229B2 (en) * 2021-08-23 2023-09-26 Allegro Microsystems, Llc Packaged current sensor integrated circuit

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63143851A (ja) 1986-12-08 1988-06-16 Nec Corp 半導体装置
JPH02177447A (ja) 1988-12-28 1990-07-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5302849A (en) * 1993-03-01 1994-04-12 Motorola, Inc. Plastic and grid array semiconductor device and method for making the same
US6326678B1 (en) * 1993-09-03 2001-12-04 Asat, Limited Molded plastic package with heat sink and enhanced electrical performance
JPH0831773A (ja) 1994-07-15 1996-02-02 Sony Corp 半導体装置とダイシングブレードおよびこれを用いたダイシング方法
US6280662B1 (en) * 1994-07-22 2001-08-28 Raytheon Company Methods of fabrication of ceramic wafers
JP3374880B2 (ja) * 1994-10-26 2003-02-10 三菱電機株式会社 半導体装置の製造方法、及び半導体装置
JPH09260538A (ja) * 1996-03-27 1997-10-03 Miyazaki Oki Electric Co Ltd 樹脂封止型半導体装置及び製造方法とその実装構造
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP3497722B2 (ja) * 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
JP2000091490A (ja) 1998-09-11 2000-03-31 Sanyo Electric Co Ltd 半導体装置
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP3440997B2 (ja) * 2000-03-27 2003-08-25 関西日本電気株式会社 半導体ウェーハ及びその製造方法
US6815803B1 (en) * 2000-06-16 2004-11-09 Infineon Technologies Ag Multiple chip semiconductor arrangement having electrical components in separating regions
JP3399453B2 (ja) * 2000-10-26 2003-04-21 松下電器産業株式会社 半導体装置およびその製造方法
DE10101737A1 (de) * 2001-01-16 2002-07-25 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln von Wafern in Chips
US20020096766A1 (en) * 2001-01-24 2002-07-25 Chen Wen Chuan Package structure of integrated circuits and method for packaging the same
DE10206661A1 (de) * 2001-02-20 2002-09-26 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip
US6420776B1 (en) * 2001-03-01 2002-07-16 Amkor Technology, Inc. Structure including electronic components singulated using laser cutting
US6686225B2 (en) * 2001-07-27 2004-02-03 Texas Instruments Incorporated Method of separating semiconductor dies from a wafer
US6541352B2 (en) * 2001-07-27 2003-04-01 Texas Instruments Incorporated Semiconductor die with contoured bottom surface and method for making same
JP3530158B2 (ja) * 2001-08-21 2004-05-24 沖電気工業株式会社 半導体装置及びその製造方法
US6759745B2 (en) * 2001-09-13 2004-07-06 Texas Instruments Incorporated Semiconductor device and manufacturing method thereof
US6812548B2 (en) * 2001-11-30 2004-11-02 Intel Corporation Backside metallization on sides of microelectronic dice for effective thermal contact with heat dissipation devices
US6790709B2 (en) * 2001-11-30 2004-09-14 Intel Corporation Backside metallization on microelectronic dice having beveled sides for effective thermal contact with heat dissipation devices
JP2003234359A (ja) * 2002-02-08 2003-08-22 Hitachi Ltd 半導体装置の製造方法
JP3766034B2 (ja) * 2002-02-20 2006-04-12 富士通株式会社 指紋センサ装置及びその製造方法
US6700206B2 (en) * 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US7071545B1 (en) * 2002-12-20 2006-07-04 Asat Ltd. Shielded integrated circuit package
JP3844467B2 (ja) * 2003-01-08 2006-11-15 沖電気工業株式会社 半導体装置及びその製造方法
SG153627A1 (en) * 2003-10-31 2009-07-29 Micron Technology Inc Reduced footprint packaged microelectronic components and methods for manufacturing such microelectronic components
US7242076B2 (en) * 2004-05-18 2007-07-10 Fairchild Semiconductor Corporation Packaged integrated circuit with MLP leadframe and method of making same
JP2006196701A (ja) * 2005-01-13 2006-07-27 Oki Electric Ind Co Ltd 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101626001B (zh) * 2008-07-10 2013-03-27 三菱电机株式会社 半导体装置及其制造方法
CN102683221A (zh) * 2011-03-17 2012-09-19 飞思卡尔半导体公司 半导体装置及其组装方法
CN102683221B (zh) * 2011-03-17 2017-03-01 飞思卡尔半导体公司 半导体装置及其组装方法
CN103489797A (zh) * 2012-06-12 2014-01-01 星科金朋有限公司 具有薄膜辅助的集成电路封装系统及其制造方法
CN107251213A (zh) * 2015-02-20 2017-10-13 国际商业机器公司 使用晶片级集成的超级计算机
CN107251213B (zh) * 2015-02-20 2020-10-16 国际商业机器公司 使用晶片级集成的超级计算机
CN106293196A (zh) * 2015-06-29 2017-01-04 精材科技股份有限公司 触控面板与感测晶片封装体模组的复合体及其制造方法
US10318784B2 (en) 2015-06-29 2019-06-11 Xintec Inc. Touch panel-sensing chip package module complex and a manufacturing method thereof
CN106293196B (zh) * 2015-06-29 2019-07-30 精材科技股份有限公司 触控面板与感测晶片封装体模组的复合体及其制造方法

Also Published As

Publication number Publication date
WO2004053931A3 (en) 2004-08-05
AU2003291199A8 (en) 2004-06-30
JP2006509371A (ja) 2006-03-16
TW200425356A (en) 2004-11-16
US8053869B2 (en) 2011-11-08
WO2004053931A2 (en) 2004-06-24
EP1570524A4 (en) 2007-07-04
TWI316740B (en) 2009-11-01
US20070145547A1 (en) 2007-06-28
CN100563024C (zh) 2009-11-25
KR20050085424A (ko) 2005-08-29
WO2004053931B1 (en) 2005-03-03
EP1570524A2 (en) 2005-09-07
US20090215244A1 (en) 2009-08-27
US7554180B2 (en) 2009-06-30
AU2003291199A1 (en) 2004-06-30

Similar Documents

Publication Publication Date Title
CN1723567A (zh) 具有外露的集成电路设备的封装
US7205651B2 (en) Thermally enhanced stacked die package and fabrication method
US6075288A (en) Semiconductor package having interlocking heat sinks and method of fabrication
US7064429B2 (en) Electronic package having integrated cooling element with clearance for engaging package
US7350293B2 (en) Low profile ball-grid array package for high power
EP2577726B1 (en) Stacked interposer leadframes
KR101629259B1 (ko) 몰딩된 초박형 반도체 패키지들 및 패키지 제조 방법
CN1455455A (zh) 中心焊点芯片的叠层球栅极阵列封装件及其制造方法
US6713868B2 (en) Semiconductor device having leadless package structure
US7396763B2 (en) Semiconductor package using flexible film and method of manufacturing the same
US20060038202A1 (en) Heatsink apparatus and thermally-conductive intermediate material for dissipating heat in semiconductor packages
US7678610B2 (en) Semiconductor chip package and method of manufacture
US8722462B2 (en) Semiconductor package
US5349233A (en) Lead frame and semiconductor module using the same having first and second islands and three distinct pluralities of leads and semiconductor module using the lead frame
CN205723519U (zh) 半导体器件
US20040032014A1 (en) Substrate for semiconductor package
CN102709199B (zh) 包覆基板侧边的模封阵列处理方法
TW202129850A (zh) 包括堆疊式個別模組之半導體裝置總成
US5596172A (en) Planar encapsulation process
KR101708870B1 (ko) 적층형 반도체 패키지 및 이의 제조방법
US9125308B2 (en) Semiconductor device and method of manufacturing thereof
JPH05275570A (ja) 半導体装置
CA2065124A1 (en) Semiconductor device
KR20020045674A (ko) 테이프를 이용한 듀얼 다이 패키지 제조 방법
KR20100065787A (ko) 기판, 상기 기판을 사용하는 반도체 패키지 및 상기 기판의제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091125

Termination date: 20141202

EXPY Termination of patent right or utility model