JPH02177447A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH02177447A
JPH02177447A JP63332252A JP33225288A JPH02177447A JP H02177447 A JPH02177447 A JP H02177447A JP 63332252 A JP63332252 A JP 63332252A JP 33225288 A JP33225288 A JP 33225288A JP H02177447 A JPH02177447 A JP H02177447A
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JP
Japan
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semiconductor chip
semiconductor
lead frame
steps
semiconductor wafer
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Ichiro Hayashi
一郎 林
Toshio Takeuchi
竹内　利夫
Katsuyuki Fukutome
勝幸 福留
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、側面支持グイボンドを容易にした半導体装
置及びその製造方法に関するものである。
〔従来の技術〕
従来の半導体装置及びその製造方法を図により説明する
。第５図（ａ）〜（Ｃ）は従来の半導体ウェハのダイシ
ング工程を示す側面図、第６図は第５図の半導体ウェハ
のダイシング工程により分離された半導体チップの斜視
図、第７図は第６図の半導体チップをリードフレームに
搭載しワイヤボンディングを行った半導体装置を示す斜
視図である。
図において、１は集積回路が形成された半導体ウェハ、
１ａはこの半導体ウェハ１を素子単位に分離した半導体
チップ（ダイス）、２はこの半導体チップｌａを固定す
るリードフレームのアイランド部、３はリードフレーム
のインナーリード部、４はこのインナーリード部３と半
導体チップｉａ上に形成された電極（図示せず）とを電
気的に結ぶ金属細線である。
次に従来の半導体装置の製造方法について説明する。ま
ず、第５図（ａ）に示す半導体ウェハ１に対して素子単
位に上部から切り込みを入れ（第５図（ｂ））、第５図
（Ｃ）に示すように半導体チップｌａごとに分離する。
その結果分離された半導体チップｌａは第６図に示すよ
うな形状となり、半導体チップｌａの側面は平坦になる
。その後、第７図に示すように半導体チップ１ａはリー
ドフレームのアイランド部２に搭載固着され、半導体チ
ップｌａ上の電極（図示せず）とリードフレームのイン
ナーリード部３とを金属細線４により結線するものであ
る（ワイヤボンディング）。
〔発明が解決しようとする課題〕
従来の半導体装置は以上のように半導体チップ（ダイス
）　ｌａの側面を平坦に加工しているので、後続するグ
イボンド工程（半導体チップをリードフレームに固定す
る工程）において、半導体チップｌａの側面を利用する
ことが困難であり、半導体チップ１ａをリードフレーム
のアイランド部２上に載置固着するしかなかった。その
ためグイボンド後の熱処理工程等によって半導体チップ
１ａとアイランド部２との間に熱応力が生じ、ソリが生
じやすくなる問題があった。
一方、従来のダイシング方法においては、半導体ウェハ
１の表面から分離加工するため、側面支持グイボンドの
ための段差を設けようとすると、半導体ウェハ１の表面
の消失面積が大きくなる問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体ウェハ及び半導体チップの表面の消失
面積を少なくし、グイボンド後のソリの影響の少ない側
面支持ダイボンドを容易にする半導体装置及びその製造
方法を提供するものである。
〔課題を解決するための手段〕
■この出願に係る半導体装置の発明は、半導体チップの
側面と集積回路等が形成されていない面（裏面）とにか
けて段差部を形成し、前記段差部にリードフレームの一
部を接合したことを特徴とするものである。
■この出願に係る半導体装置の製造方法の発明は、半導
体ウェハを半導体チップ単位に分離する工程において、
半導体ウェハの裏面側より加工することにより半導体チ
ップの側面及び裏面にかけて裏面側が小さくなるような
段差部を形成することを特徴とするものである。
〔作用〕
この出願の半導体装置の発明においては、半導体チップ
の側面と裏面とにかけて形成した段差部を、リードフレ
ームに固着させる構成としたので、グイボンド後の熱応
力によるソリの影響の少ない安定した側面支持ダイボン
ドが達成できる。
また、この出願の半導体装置の製造方法においては、半
導体ウェハの裏面方向から、まず幅の広い切削刃で段差
部を形成した後、幅の狭い切削刃で素子単位に分離する
工程を採用した。それにより半導体チップの側面及び裏
面にかけて側面支持グイボンド用の段差部を容易に形成
できるようにしたものである。
〔実施例〕
第１図（ａ）〜（Ｃ）及び第２図はこの出願の半導体装
置の製造方法の発明の一実施例を示した側面図及び斜視
図であり、第３図はこの出願の半導体装置の発明の一実
施例を示したもので、（ａ）は側面断面図、（ｂ）は底
面図である。
図において、１１はその上部に集積回路が形成された半
導体ウェハ、ｌｌａはこの半導体ウェハ１１を素子単位
に分離した半導体チップ（ダイス）、１３はリードフレ
ームのインナーリード部、１４はこのインナーリード部
１３と半導体チップｌｌａ上に形成された電極（図示せ
ず）とを電気的に結ぶ金属細線、２０は半導体チップｌ
ｌａの側面下方に設けられた段差部である。
次に上記実施例の動作について説明する。まず、第１図
（ａ）に示す半導体ウェハ１１に対してその裏面より幅
の広い切削刃を用いて第１図（ｂ）に示すような溝を形
成する０次に幅の狭い切削刃を用いて半導体ウェハ１１
を素子単位に分離する（第１図（Ｃ））　。
その結果、第２図に示すような側面下方に段差部２０を
有する半導体チップｌｌａができ上がる。その後第３図
に示すように半導体チップｌｌａの段差部２０とリード
フレームのインナーリード部！３とを絶縁性の有機材料
２１を用いて固定し、半導体チップ１１ａ上の電極（図
示せず）とインナーリ−ド部１３とを金属細線１４によ
り結線する。
上記実施例による半導体装置によれば、半導体チップＩ
ｌａの側面下方に段差部２０を設けてリードフレームの
インナーリード部１３上に固定したので。
半導体ウェハｌｌａの表面の消失面積を少なくできると
ともに、安定した側面支持グイボンドが達成できる。
また、上記実施例による製造方法によれば、半導体ウェ
ハ１１の裏面より切削加工することにより、半導体ウェ
ハ１１の表面の消失面積を少なくすることができ、かつ
半導体チップｌｌａの側面下方に段差部２０を容易に作
成できる。
なお上記実施例の半導体装置によれば、半導体チップの
段差部２０をリードフレームのインナーリード部１３に
固着したものを示したが、第４図に示すようにリードフ
レームのアイランド部１２に固着しても上記と同様の効
果を奏する。
〔発明の効果〕
以上のように、この半導体装置の発明によれば、半導体
チップの側面及び裏面にかけて形成した段差部をリード
フレームに固着させたので、グイボンド後の熱処理等に
よる影響の少ない安定した側面支持グイボンドを得られ
る効果がある。
また、半導体装置の製造方法の発明によれば、半導体ウ
ェハの裏面側から加工することにより、半導体チップに
比較的大きな段差部を設けることができ、グイボンド後
の半導体チップのソリ等の問題のない半導体チップ側面
を利用した固定方法が容易に利用できる効果がある。
【図面の簡単な説明】
第１図ａ−′−Ｃはこの発明の一実施例による半導体装
置の製造工程を示す側面図、第２図は上記実施例による
製造された半導体チップの斜視図、第３図ａ、ｂはこの
発明の一実施例による半導体装置を示す側面断面図及び
底面図、第４図はこの発明の他の実施例を示す半導体装
置の側面断面図、第５図ａ　−ｃは従来の半導体装置の
製造工程を示す側面図、第６図は従来の半導体チップの
斜視図、第７図は従来の半導体装置の斜視図である。 図中、１１は半導体ウェハ、ｌｌａは半導体チップ、１
２はリードフレームのアイランド部、１３はリードフレ
ームのインナーリード部、１４は金属細線、２０は段差
部を示す。 なお、図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体チップの側面と集積回路などが形成されて
    いない面（裏面）とにかけて段差部を形成し、前記段差
    部にリードフレームの一部を接合したことを特徴とする
    半導体装置。
  2. （２）半導体ウェハを半導体チップ単位に分離する工程
    において、半導体ウェハの裏面側より加工することによ
    り、半導体チップの側面及び裏面にかけて裏面側が小さ
    くなるような段差部を形成する半導体装置の製造方法。
JP63332252A 1988-12-28 1988-12-28 半導体装置及びその製造方法 Pending JPH02177447A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1570524A2 (en) * 2002-12-09 2005-09-07 Advanced Interconnect Technologies Limited Package having exposed integrated circuit device

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