CN1499517A - 非易失性半导体存储装置 - Google Patents

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Abstract

一种非易失性半导体存储装置，包括：能够存储多个数据值的第一存储单元；能够存储多个数据值的第二存储单元；能够调节电阻的电阻调节部分，该电阻调节部分调节电阻，以减小连接到第一存储单元的第一连接线的电阻值与连接到第二存储单元的第二连接线的电阻值之间的差值。

Description

非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置。
背景技术
一种已知的非易失性半导体存储装置是浮栅型快速擦写存储器。通过向浮栅注入电荷以改编MOS晶体管的阈值电压来将数据写入浮栅型快速擦写存储器(flash memory)。
图7是表示常规浮栅型快速擦写存储器700的重要部分的电路图。
在快速擦写存储器700中，多个存储单元M111至M11j排列在矩阵中。每个存储单元包括具有浮栅的MOS晶体管。在快速擦写存储器700中，交替地设置沿行的方向定向的多条字线和多条源线(source line)，并沿列的方向定向多条位线。
为了简化描述，图7示出了连接到一条字线WL1的j个存储单元M111至M11j。
此外，为了简化描述，图7示出了连接到每条位线的一个存储单元，但在整个快速擦写存储器700中，有多个存储单元连接到每条位线。
沿行方向设置的相应的j个MOS晶体管的栅极连接到公共字线WL11。MOS晶体管的源极连接到公共源线S11。更具体地将，由该多个存储单元M111至M11j共享源线S11。
多个MOS晶体管的漏极分别连接到每条位线Bit11至Bit1j。
为了将数据写入存储单元，由选择器11选择位线Bit11至Bit1j中的一条。写入电压通过所选择的位线施加到与所选择的位线连接的存储单元。
除了浮栅型快速擦写存储器，铁磁存储器是已知的另一种类型的非易失性半导体存储装置。铁磁存储器使用能够通过选择铁磁物质的磁化方向来选择电阻值的可变电阻元件。铁磁存储器也被称为MRAM(磁随机存取存储器)。
图8是表示常规铁磁存储器800的重要部分的电路图。
铁磁存储器800是使用可变电阻元件的1T1R(单晶体管单电阻)型存储器。在例如日本专利申请公开No.2002-140899中描述了这种铁磁存储器800。
在铁磁存储器800中，多个存储单元M111至M11j排列在矩阵中。每个存储单元包括作为电流控制元件的n型MOS晶体管和可变电阻元件。
在铁磁存储器800中，交替地设置沿行的方向定向的多条字线和多条源线，并沿列的方向分别定向多条位线。
为了简化描述，图8示出了连接到一条字线WL11的j个存储单元M111至M11j。
此外，图8示出了连接到每条位线的一个存储单元，但在整个铁磁存储器800中，有多个存储单元连接到每条位线。
沿行方向设置的相应的多个MOS晶体管111a至11ja的栅极连接到公用字线WL11。MOS晶体管111a至11ja的源极通过与MOS晶体管对应的可变电阻元件111b至11jb连接到公用源线S11。更具体地讲，由该多个存储单元M111至M11J共享源线S11。
多个MOS晶体管111a至11ja的漏极分别连接到每条位线Bit11至Bit1j。
为了将数据写入存储单元，由选择器11选择位线Bit11至Bit1j中的一条。写入电压通过所选择的位线施加到与所选择的位线连接的存储单元。
在图7的浮栅型快速擦写存储器700中，如下所述向浮栅注入电荷。电压，例如通过字线，施加到MOS晶体管的栅极。另外，电压通过位线施加到MOS晶体管的漏极。MOS晶体管的源极通过源线连接到接地电压Vss。因此，在MOS晶体管的漏极附近产生热电子。
在此，当假设每个存储单元的源线的电阻值为R0时，在存储单元M111的源线的累积电阻值是，例如，(R0 X j)。在存储单元M11j的源线的累积电阻值是R0。因此，在存储单元M111的累积电阻值是在存储单元M11j的累积电阻值的j倍。
存储单元的源线电阻值中的这种差值造成诸如MOS晶体管的源漏电位中的差值和阈值电压(ON电阻)变化之类的问题。
与上面描述的快速擦写存储器700类似，在使用图8的可变电阻元件的铁磁存储器800中，在每个存储单元的源线的累积电阻值依据存储单元的位置而改变。因此，例如，在将同样的数据值写入两个不同的存储单元之后，存储单元中的状态(更具体地讲，可变电阻元件的电阻值)产生变化。
存储单元状态中的这种变化可能是一个大问题，特别是在引入多级技术以使一个存储单元可存储三个或更多数据值时更是如此。下面参考图9A和9B详细描述该问题。
图9A是表示能够存储两个数据值的存储单元的电阻值的概率分布的曲线图。图9B是表示能够存储四个数据值的存储单元的电阻值的概率分布的曲线图。在图9A和9B中，水平轴表示存储单元的电阻值，垂直轴表示概率分布。
如图9A所示，在一个存储单元能够存储两个数据值的情况下，需要使存储单元的电阻值在两个范围内，即，从Ra到Ra’的范围和从Rb到Rb’的范围。向电阻值在Ra到Ra’范围内的存储单元分配数据值“0”。向电阻值在Rb到Rb’范围内的存储单元分配数据值“1”。
如图9B所示，在一个存储单元能够存储四个数据值的情况下，需要使存储单元的电阻值在四个范围内，即，从R1到R1’的范围，从R2到R2’的范围，从R3到R3’的范围，和从R4到R4’的范围。向电阻值在R1到R1’范围内的存储单元分配数据值“0”。向电阻值在R2到R2’范围内的存储单元分配数据值“1”。向电阻值在R3到R3’范围内的存储单元分配数据值“2”。向电阻值在R4到R4’范围内的存储单元分配数据值“3”。
通常，存储单元的最大和最小电阻值是固定的。因此，Ra＝R1，和Rb’＝R4’。因此，在能够存储四个数据值的存储单元中，应在比能够存储两个数据值的存储单元中更窄的范围内控制存储单元的电阻值。
因此，当根据存储单元的位置在每个存储单元的源线的累积电阻值中产生差值，并因此在存储单元的状态中产生变化时，电阻值可能未落入每个状态的窄的允许范围内。因此，可能获得不正确的数据。
在常规的非易失性半导体存储装置中，向源线施加恒定电压，而与存储单元的位置无关。因此，难以根据存储单元的位置抑制在每个存储单元的源线的累积电阻值的变化。特别是，随着存储器容量的增加，以及作为增加容量的方法而引入了多级技术，需要减小每个存储状态的电阻值中的变化。
发明内容
根据本发明的一个方面，提供一种非易失性半导体存储装置，包括：能够存储多个数据值的第一存储单元；能够存储多个数据值的第二存储单元；能够调节电阻的电阻调节部分，该电阻调节部分调节电阻，以减小连接到第一存储单元的第一连接线的电阻值与连接到第二存储单元的第二连接线的电阻值之间的差值。
在本发明的一个实施例中，第一存储单元包括具有第一栅极，第一源极，和第一漏极的第一晶体管；第二存储单元包括具有第二栅极，第二源极，和第二漏极的第二晶体管；第一连接线包括连接到第一漏极的第一位线和连接到第一源极的第一源线；和第二连接线包括连接到第二漏极的第二位线和连接到第二源极的第二源线。
在本发明的一个实施例中，第一存储单元包括具有第一栅极，第一源极，和第一漏极的第一晶体管；第二存储单元包括具有第二栅极，第二源极，和第二漏极的第二晶体管；第一连接线包括连接到第一源极的第一源线；和第二连接线包括连接到第二源极的第二源线。
在本发明的一个实施例中，向电阻调节部分输入指定第一存储单元或第二存储单元的地址信号；电阻调节部分根据该地址信号来调节电阻。
在本发明的一个实施例中，电阻调节部分连接到第一源线和第二源线。
在本发明的一个实施例中，电阻调节部分提供在第一位线和第二位线的起始部分之前。
在本发明的一个实施例中，电阻调节部分根据第一存储单元的位置和第二存储单元的位置来调节电阻。
在本发明的一个实施例中，第一存储单元包括第一串联电路，其中第一可变电阻元件和第一电流控制元件串联，第一串联电路的一端连接到第一位线，第一串联电路的另一端连接到第一源线；第二存储单元包括第二串联电路，其中第二可变电阻元件和第二电流控制元件串联，第二串联电路的一端连接到第二位线，第二串联电路的另一端连接到第二源线。
在本发明的一个实施例中，第一可变电阻元件和第二可变电阻元件中的每一个包括PCMO(Pr0.7Ca0.3MnO3)。
在本发明的一个实施例中，第一存储单元包括具有第一浮栅的第一MOS晶体管，第一MOS晶体管的一端连接到第一位线，第一MOS晶体管的另一端连接到第一源线；第二存储单元包括具有第二浮栅的第二MOS晶体管，第二MOS晶体管的一端连接到第二位线，第二MOS晶体管的另一端连接到第二源线。
在本发明的一个实施例中，第一存储单元和第二存储单元各能够存储三个或更多数据值。
在本发明的一个实施例中，电阻调节部分包括多个电阻元件并控制该多个电阻元件中电连接到第一连接线和第二连接线的电阻元件的数量。
在本发明的一个实施例中，电阻调节电路包括：多个电阻元件串联的电阻部分；多个开关元件，开关元件连接到电阻部分的两端和该多个电阻元件连接到的连接部分；和选择电路，用于根据指定第一存储单元或第二存储单元的地址信号来选择接通或断开该多个开关元件中的每一个，该选择电路选择接通或断开该多个开关元件中的每一个，以改变电阻部分的电阻。
在本发明的一个实施例中，电阻调节部分包括：具有栅极，源极，和漏极的晶体管，和变换电路，用于根据指定第一存储单元或第二存储单元的地址信号，改变要施加到晶体管的栅极的栅极电压，变换电路改变栅极电压以改变晶体管的ON电阻。
在本发明的一个实施例中，电阻调节部分包括：各具有不同电阻值的多个布线路径；与该多个布线路径对应的多个开关元件，在该多个布线路径相应的一个中布线路径提供有该多个开关元件的每一个；和选择电路，用于根据指定第一存储单元或第二存储单元的地址信号，选择接通或断开该多个开关元件中的每一个，选择电路利用该多个开关元件中的每一个来选择该多个布线路径中的至少一个。
下面描述具有上述结构的本发明的效果。
根据本发明，电阻调节部分减小在每个存储单元连接到多个存储单元的连接线的累积电阻值的差值。因此，能够防止存储单元因在每个存储单元连接到存储单元的连接线的累积电阻值的差值造成的不正确的存取。
此外，在源线的一端和位线的一端中的至少一个，将根据指定存储单元地址的地址信号，与存储单元的位置对应的电阻值加到在依据存储单元的位置改变的每个存储单元的源线电阻值和位线电阻值中的至少一个，以便平衡路径电阻的总值。因此，能够抑制存储单元的存储状态的变化。
特别是，在具有能够存储多个数据值的存储单元的非易失性半导体存储装置中，每个存储状态中可允许的操作范围较窄。因此，优选是减小因源线电阻值和位线电阻值中的差值造成的存储单元的存储状态的变化。
因此，在此描述的本发明能够提供在对存储单元进行诸如写入操作，擦除操作，读取操作之类对存储单元的存取期间防止存储单元中存储的数据被错误地存取的优点的非易失性半导体存储装置。
本领域技术人员通过阅读和理解下面参考附图所做的详细描述，将使本发明的这些和其它优点变得显而易见。
附图说明
图1是表示根据本发明实例1的非易失性半导体存储装置的一排重要部分的电路图；
图2是表示图1的电阻调节电路一个实例的电路图；
图3是表示图1的电阻调节电路另一个实例的电路图；
图4是表示根据本发明实例2的非易失性半导体存储装置的一排重要部分的电路图；
图5是表示图4的电阻调节电路一个实例的电路图；
图6是表示图4的电阻调节电路另一个实例的电路图；
图7是表示常规浮栅型快速擦写存储器的结构的电路图；
图8是表示使用常规可变电阻元件的1T1R型存储器结构的电路图；
图9A是表示能够存储两个数据值的存储单元的电阻值概率分布的曲线图；和
图9B是表示能够存储四个数据值的存储单元的电阻值概率分布的曲线图；
具体实施方式
下面参考附图描述根据本发明的非易失性半导体存储装置。
(实例1)
图1是表示根据本发明实例1的非易失性半导体存储装置100的一排重要部分的电路图。
非易失性半导体存储装置100包括具有多个存储单元M11至Mnj(n和j是自然数)的存储阵列，多个存储单元M11至Mnj排列在矩阵中。存储单元M11至Mnj中的每一个是使用可变电阻元件和电流控制元件的1T1R存储器。
图1示出了在存储阵列中的一排(一行)存储单元M11至Mnj。现在通过考虑存储单元M11至Mnj之一，例如，存储单元M11，更详细地描述存储单元。存储单元M11包括一个作为电流控制元件(也称为选择晶体管)的n型MOS晶体管和一个其电阻由电脉冲改变的可变电阻元件11b(其材料包括，例如，PCMO：Pr0.7Ca0.3MnO3)。
交替地设置沿行定向的多条字线WL和多条源线S，在列方向定向多条位线，以使它们在靠近矩阵中排列的多个存储单元中对应的一个存储单元通过。
为了简化描述，图1示出了连接到一条字线WL1的j个存储单元M11至M1j。
沿行方向设置的多个MOS晶体管11a至1ja的栅极连接到公用字线WL11。MOS晶体管11a至1ja的源极通过对应的可变电阻元件11b至1jb连接到公用源线S1。更具体地讲，由该多个存储单元M11至M1J共享源线S1。源线S1被认为是存储单元M11至M1J的相应源线的组合线。
设置的多个MOS晶体管11a至1ja的漏极分别连接到每条位线Bit1至Bitj。
一条位线和一条源线连接到一个存储单元。更具体地讲，例如，一条位线Bit1和一条源线S1连接到一个存储单元M11。
下文中将连接到存储单元的位线和/或源线称为连接线。
为了将数据写入存储单元，由选择器1依次选择位线Bit1至Bitj。将写入电压通过所选择的位线施加到连接到所选择的位线的存储单元。
在非易失性半导体存储装置100中，电阻调节电路2连接在源线S1的一端(终接端)。电阻调节电路2调节电阻，以便减小在根据存储单元的位置改变的每个存储单元的源线的累积电阻值中的差值。
当在非易失性半导体存储装置100中进行写入操作时，非易失性半导体存储装置100接收指定要被写入数据的存储单元的地址或要被写入数据的存储单元的位置的地址信号，或由其自身产生该地址信号。
例如，在地址信号指定最左边的存储单元M11时和地址信号指定最右边的存储单元M1j时在每个存储单元的源线的累积电阻值之间是不同的。在此，在存储单元M11的源线的累积电阻值和在存储单元M1j的源线的累积电阻值之间的差值最大。
如上所述，由于在每个存储单元的源线的累积电阻值改变，存储单元M11的源极的电位与存储单元M1j的源极的电位之间存在着较大的差值。存储单元M11的源线的累积电阻值是(R0 X j)。存储单元M1j的源线的累积电阻值是R0。因此，在一个存储单元的源线的累积电阻值是在另一个存储单元的累积电阻值的j倍。假设每个存储单元的源线的累积电阻值是R0。
通常，电阻值的差值经常达到约几千欧姆。例如，当1mA的电流通过源线S1时，依据存储单元的位置产生约几伏的电位差。如果在源线的累积电阻值中存在这样的差值，MOS晶体管11a的源漏电位则与MOS晶体管1ja的源漏电位不同。因此，在MOS晶体管的ON电阻中产生变化。
因此，在实例1中，为了将数据写入在存储单元的源线的具有低累积电阻值的存储单元M1j，在根据与存储单元的位置对应的源线的累积电阻值增加预定的电阻值后，将预定的电压施加到存储单元M1j的源极，以使电阻调节电路2施加与用于将数据写入在存储单元的源线的具有大累积电阻值的源漏极电位基本相同的源漏极电位(即，减小在每个存储单元的源线的累积电阻值之间的差值)。
这种情况下，要施加到源线S1的电压与用于将数据写入存储单元M1j和用于将数据写入存储单元M11的电压相同。
因此，根据存储单元的位置(即，存储单元连接到源线S1的位置)，能够减小用于写入数据状况下的差值。
在上面的描述中，由于在存储单元M11至M1j中的每一个的位线的累积电阻值基本相等，描述了在存储单元M11至M1j中的每一个的源线的累积电阻值中的差值。然而，即使在存储单元M11至M1j中的每一个的位线的累积电阻值中存在差值，只要电阻调节电路2起到减小在存储单元M11至M1j中的每一个的位线的累积电阻值中的差值的作用，可以得到与上述效果类似的效果。
因此，只要减小在存储单元M11至M1j中的每一个的连接线的累积电阻值中的差值，电阻调节电路2可得到与上述效果类似的结果。
图2是表示图1的电阻调节电路2的一个实例的电路图。图2示出了图1的电阻调节电路2的具体结构。
在图2中，电阻调节电路2包括多个电阻元件R1和R2串联的电阻部分2c，作为连接到电阻部分2c两端的，和电阻元件R1和R2之间的连接部分的多个开关元件的n型MOS晶体管ST1至ST3，和作为选择电路的源线电阻选择器2a，该选择电路根据地址信号选择是接通还是断开n型MOS晶体管ST1至ST3。
图2在电阻部分2c中仅示出了两个电阻元件，即电阻元件R1和电阻元件R2。然而，在电阻部分2c中可以有任何数量的电阻元件。
电阻部分2c中串联的该多个电阻元件的电阻值可以相同，也可以不同。然而，在每个存储单元的源线的电阻值总是R0的情况下，该多个电阻元件最好具有相同的电阻值。
源线电阻选择器2a根据地址信号选择是接通还是断开n型MOS晶体管ST1至ST3，并改变电阻部分2c的电阻。因此，电阻调节电路2可实现与存储单元的位置(存储单元连接到源线S1的位置)对应的所需的电阻值。
在该多个存储单元M11至M1j设置在矩阵中的存储阵列中，当地址信号指定存储单元M11时，电阻调节电路2中的n型MOS晶体管ST1接通。因此，在存储单元M11的源线的累积电阻值是(R0×j)。
当地址信号指定存储单元M1j时，电阻调节电路2中的n型MOS晶体管ST3接通，并断开n型MOS晶体管ST1和ST2。因此，在存储单元M1j的源线的累积电阻值是(R0+R1+R2)。在此，设定电阻元件R1和R2的电阻值满足下面的条件：
   (R0×j)＝(R0+R1+R2)。
因此，能够根据存储单元M11和存储单元M1j的位置减小写入状况中的差值。
同样，对于存储单元M12和M13，选择n型MOS晶体管ST1至ST3中的至少一个，并控制是接通还是断开n型MOS晶体管ST1至ST3，以使在每个存储单元的源线的累积电阻值的总和与电阻调节电路2的电阻值变得接近电阻值(R0×j)。因此，能够进行调节以减轻(抑制或减小)在依据存储单元的位置(存储单元连接到源线S1的位置)而改变的存储单元的源线的累积电阻值中的差值。
在电阻调节电路2中，源线电阻选择器2a根据已经输入的地址信号来选择接通或断开n型MOS晶体管ST1至ST3中的哪个晶体管。
在上面的描述中，提供了三个n型MOS晶体管ST1至ST3作为可选择的开关元件，并改变电阻以得到与存储单元的位置对应的所需的电阻值。然而，开关元件的数量不限于此。开关元件的数量可以是，例如，最大为j个，以与存储单元的数量相匹配。当开关元件的数量是j时，可以提供j个电阻元件以便与开关元件对应，j个电阻元件中的每一个的电阻值可以是R0。
如上所述，电阻调节电路2包括多个电阻元件，并且能够从电连接到源线S1的多个电阻元件来控制电阻元件的数量。
在上面的描述中，描述了一种选择开关元件和改变该电阻以获得与存储单元的位置对应的所需电阻值的方法作为调节电阻调节电路2中的电阻的方法的实例。然而，在本发明中，调节电阻的方法不限于这种实例。
例如，可以通过控制施加到栅极的电压和改变开关晶体管的ON电阻来调节电阻，以获得与存储单元的位置对应的所需电阻值。下面参考图3描述这种形式。
图3是表示电阻调节电路2A，即，图1的电阻调节电路2的另一个实例的电路图。
电阻调节电路2A包括作为开关晶体管的一个n型MOS晶体管ST1，和根据地址信号控制提供给n型MOS晶体管ST1的栅极电压，以使栅极电压变成可变的变换电路2b。
地址信号输入到电阻调节电路2A的变换电路2b。变换电路2b根据该地址信号控制要施加到n型MOS晶体管ST1的栅极的栅极电压，以使栅极电压变为可变。通过调节n型MOS晶体管ST1的ON电阻，能够获得与存储单元的位置(存储单元连接到源线S1的位置)对应的所需电阻值。
在多个存储单元M11至M1j设置在矩阵中的存储阵列中，选择存储单元M11时的存储单元的源线的累积电阻值与选择存储单元M1j时的存储单元的源线的累积电阻值之间存在差值。
例如，施加到n型MOS晶体管ST1的栅极的栅极电压在指定在存储单元具有低累积电阻值的存储单元M1jj的情况与指定在存储单元具有高累积电阻值的存储单元M11的情况之间改变。因此，改变n型MOS晶体管ST1的ON电阻。
更具体地讲，设定n型MOS晶体管ST1的ON电阻，以使ON电阻在指定在存储单元具有低累积电阻值时变得比在指定在存储单元具有高累积电阻值时大。因此，能够调节电阻，以减轻(抑制或减小)在根据存储单元的位置(存储单元连接到源线S1的位置)改变的每个存储单元的源线的累积电阻值中的差值。
在电阻调节电路2A中，变换电路2b根据已输入的地址信号来控制要施加到n型MOS晶体管ST1的栅极电压。
如上所述，根据实例1的非易失性半导体存储装置，在源线的一端(或终接端)提供的电阻调节电路2或电阻调节电路2A可根据存储单元的位置减小在每个存储单元的源线的累积电阻值中的差值。因此，能够调节电阻，以减轻(抑制或减小)在根据存储单元的位置(存储单元连接到源线的位置)改变的每个存储单元的源线的累积电阻值中的差值。
(实例2)
在实例1中，电阻调节电路提供在源线的终接端侧。在实例2中，电阻调节电路提供在位线的起始位置之前。
图4是表示根据本发明的实例2的非易失性半导体存储装置200的一排重要部分的电路图。
如参考实例1描述的非易失性半导体存储装置，非易失性半导体存储装置200包括具有多个存储单元M11至Mnj(n和j是自然数)的存储阵列，多个存储单元M11至Mnj排列在矩阵中。存储单元M11至Mnj中的每一个是使用可变电阻元件和电流控制元件的1T1R存储器。
图4示出了在存储阵列中的一排(一行)存储单元M11至Mnj。相对于存储单元M11至M1j之一，例如，存储单元M11，更详细地描述存储单元。存储单元M11包括n型MOS晶体管11a与可变电阻元件11b串联的串联电路。n型MOS晶体管作为电流控制元件，并且也被称为选择晶体管。可变电阻元件11b包括，例如，作为材料的，并由电脉冲改变电阻的PCMO：Pr0.7Ca0.3MnO3。
交替地设置沿行方向定向的多条字线和多条源线，沿列方向定向多条位线，以使它们在多个存储单元附近通过。
沿行方向设置的多个MOS晶体管11a至1ja的栅极连接到公用字线WL1。该多个MOS晶体管11a至1ja的源极通过对应的可变电阻元件11b至1jb连接到公用源线S1。设置的多个MOS晶体管11a至1ja的漏极分别连接到每条位线Bit1至Bitj。
一条位线和一条源线连接到一个存储单元。更具体地讲，例如，一条位线Bit1和一条源线S1连接到一个存储单元M11。
为了将数据写入存储单元，由选择器1依次选择位线Bit1至Bitj。将写入电压通过所选择的位线施加到连接到所选择的位线的存储单元。
在根据实例2的非易失性半导体存储装置200中，用于调节源线电阻的电阻调节电路3通过选择器1连接到位线Bit1至Bitj的起始部分。
当在非易失性半导体存储装置200中进行写入操作时，当地址指定存储单元M11时在存储单元M11的源线的累积电阻值与当地址指定存储单元M1j时在存储单元的源线的累积电阻值是不同的。如上面参考实例1所描述的，可根据存储单元的位置产生几伏的电位差。
当在每个存储单元源线的累积电阻值中产生差值时，根据该存储单元在MOS晶体管的源漏电位中产生差值。因此，MOS晶体管的阈值电压(ON电阻)产生变化。
因此，在实例2中，为了将数据写入在存储单元的源线具有低累积电阻值的存储单元M1j，电阻调节电路3通过选择器1和位线Bitj将电压施加到存储单元M1j的漏极，以便可获得与为了将数据写入在存储单元的源线具有大累积电阻值的存储单元M11的基本相同源漏电位。因此，能够根据存储单元的位置减轻写入状况中的差值。
对于上面的描述，由于在存储单元M11至M1j的位线的累积电阻值基本相等，因此，描述了在存储单元M11至M1j的源线的累积电阻值中的差值。然而，即使在存储单元M11至M1j的位线的累积电阻值中存在差值，只要电阻调节电路3起到减小在存储单元M11至M1j的位线的累积电阻值中的差值的作用，可获得与上述效果相同的效果。
因此，只要电阻调节电路3减小在存储单元M11至M1j的连接线的累积电阻值中的差值，就可获得与上述效果相同的结果。
图5是表示图4的电阻调节电路3的一个实例的电路图。
在图5中，电阻调节电路3包括位线电阻选择器3a，n型MOS晶体管SA，n型MOS晶体管SB，和n型MOS晶体管SC。n型MOS晶体管SA，SB，和SC的栅极分别连接到位线电阻选择器3a。
将写入电压施加到电阻调节电路3。该写入电压通过三个布线路径中的任何一个传送到选择器1。
能够传送写入电压的布线路径之一是未被设置规定的电阻元件的布线路径。布线路径设置有n型MOS晶体管SA。
能够传送写入电压的另一个布线路径设置有电阻元件R1和n型MOS晶体管SB。
能够传送写入电压的再一个布线路径设置有电阻元件R2和n型MOS晶体管SC。
n型MOS晶体管SA，SB，和SC中的每一个作为开关元件。
地址信号输入到电阻调节电路3的位线电阻选择器3a。位线电阻选择器3a作为根据地址信号来选择接通还是断开n型MOS晶体管SA至SC的选择电路。结果是，选择了用于传送写入电压的布线路径，并获得与存储单元的位置对应的所需电阻值。
在矩阵中提供多个存储单元的存储阵列中，当指定存储单元M11时在存储单元的源线的累积电阻值与当指定存储单元M1j时在存储单元的源线的累积电阻值是不同的。
为了获得将数据写入在存储单元(例如，存储单元M1j)的源线的具有低电阻值的存储单元，和将数据写入在存储单元的源线的具有高累积电阻值的存储单元M11的相同源漏电位，使用要从位线电阻选择器3a输出的选择信号来选择接通或断开n型MOS晶体管SA至SC中的每一个，和选择至少一个具有不同电阻值的布线路径。因此，可减小由在每个存储单元的源线的累积电阻值中的差值造成的影响。
在电阻调节电路3中，位线电阻选择器3a根据已输入的地址信号选择接通或断开n型MOS晶体管SA至SC中的哪一个。
在此，通过选择三个布线路径中的一个或更多来获得与存储单元的位置对应的所需电阻值。然而，能够选择的布线路径的数量不限于此。
图6是表示电阻调节电路3A，即，图4的电阻调节电路3的另一个实例的电路图。
在图6中，电阻调节电路3A包括作为开关晶体管的n型MOS晶体管BT1，和用于根据地址信号改变施加到n型MOS晶体管BT1的栅极的栅极电压的变换电路3b。
地址信号输入到电阻调节电路3A的变换电路3b。变换电路3b根据地址信号改变施加到n型MOS晶体管BT1的栅极的栅极电压，以改变n型MOS晶体管BT1的ON电阻。因此，能够获得与存储单元的位置对应的所需的电阻值。
在矩阵中提供多个存储单元的存储阵列中，当地址信号指定存储单元M11时在存储单元的源线的累积电阻值与当地址信号指定存储单元M1j时在存储单元的源线的累积电阻值是不同的。为了获得将数据写入在存储单元(例如，存储单元M1j)的源线具有低电阻值的存储单元，和将数据写入在存储单元(例如，存储单元M11)的源线具有高累积电阻值的存储单元的相同源漏电位，改变施加到n型MOS晶体管BT1的栅极的栅极电压，并改变n型MOS晶体管BT1的ON电阻。因此，可减小由在每个存储单元的源线的累积电阻值中的差值造成的影响。
在电阻调节电路3A中，变换电路3b根据已输入的地址信号控制要施加到n型MOS晶体管BT1的栅极的栅极电压。
如上所述，根据实例2的非易失性半导体存储装置，提供在位线的起始位置之前的电阻调节电路3或电阻调节电路3A可减轻因根据存储单元的位置在每个存储单元的源线的累积电阻值中的差值造成的影响。
因此，实例1和2提供了多个存储单元M11和M1j排列在矩阵中，沿行方向定向包括源线S1的多条源线和沿列方向定向多条位线Bit1至Bitj的非易失性半导体存储装置。沿行方向设置的多个存储单元的源极连接到公共源线。沿列方向设置的多个存储单元的漏极连接到公共位线。在这种非易失性半导体存储装置，在源线的一端和位线的一端中的一个提供电阻调节电路。因此，能够减轻因在每个存储单元的连接线中的累积电阻值中的差值造成的影响，以抑制存储单元的存储状态中的变化。
在实例1中，电阻调节电路设置在源线的一端。在实例2中，电阻调节电路设置在位线的一端。然而，可以在源线的一端，也可以在位线的一端提供电阻调节电路，以便利用两个电阻调节电路根据存储单元的位置减小每个存储单元的连接线的累积电阻值中的变化的影响。
在实例1和2中，描述了对存储单元进行写入操作的实例。然而，本发明不限于写入操作。通过根据存储单元的位置减轻因在每个存储单元的连接线的累积电阻值中的差值造成的影响，能够增强包括向和从存储单元进行数据擦除操作和数据读取操作的存取操作的操作余量。
在上述实例1和2中，描述了针对沿行方向设置的，并连接到公共源线的存储单元M11和M1j，根据存储单元的位置，减轻因在每个存储单元的源线的累积电阻值中的差值造成的影响的方法。然而，本发明不限于此。本发明可针对沿列方向设置的，并连接到公共源线的存储单元M11和M1j，根据存储单元的位置，减轻因在每个存储单元的位线的累积电阻值中的差值造成的影响。
另外，在上面描述的实例1和2中，存储单元是使用可变电阻元件的1T1R型可变电阻元件存储器。然而，本发明中使用的存储单元不限于此。本发明中的存储单元可以是具有浮动栅的浮栅型快速擦写存储器。这种情况下，能够减轻因根据存储单元的位置变化的在每个存储单元的源线的累积电阻值中的差值，和在每个存储单元的位线的累积电阻值中的差值。
根据本发明，电阻调节部分减小连接到存储单元的连接线的电阻值中的差值。因此，能够防止存储单元因连接到存储单元的连接线的电阻值中的差值而未被正确地存取。
此外，能够调节在每个存储单元的源线和位线之一的累积电阻值中的差值。因此，在到和从存储单元的存取操作中(更具体地说，写入操作，擦除操作或读取操作)，可抑制在每个存储单元的源线和位线的累积电阻值根据存储单元的位置而改变的影响。这样会使操作余量增强。这在能够存储多个数据值的非易失性半导体存储装置中非常有效。
在不脱离本发明的范围和精神下的各种其它改进对本领域技术人员是显而易见的，并且很容易做出。因此，所附权利要求的范围不限于在此所做的描述，而是要求更广的解释。

Claims (15)

1.一种非易失性半导体存储装置，包括：
能够存储多个数据值的第一存储单元；
能够存储多个数据值的第二存储单元；
能够调节电阻的电阻调节部分，该电阻调节部分调节电阻，以减小连接到第一存储单元的第一连接线的电阻值与连接到第二存储单元的第二连接线的电阻值之间的差值。
2.根据权利要求1所述的非易失性半导体存储装置，其中
第一存储单元包括具有第一栅极，第一源极，和第一漏极的第一晶体管；
第二存储单元包括具有第二栅极，第二源极，和第二漏极的第二晶体管；
第一连接线包括连接到第一漏极的第一位线和连接到第一源极的第一源线；和
第二连接线包括连接到第二漏极的第二位线和连接到第二源极的第二源线。
3.根权利要求1所述的非易失性半导体存储装置，其中
第一存储单元包括具有第一栅极，第一源极，和第一漏极的第一晶体管；
第二存储单元包括具有第二栅极，第二源极，和第二漏极的第二晶体管；
第一连接线包括连接到第一源极的第一源线；和
第二连接线包括连接到第二源极的第二源线。
4.根据权利要求1所述的非易失性半导体存储装置，其中
向电阻调节部分输入指定第一存储单元或第二存储单元的地址信号；和
电阻调节部分根据该地址信号来调节电阻。
5.根据权利要求2所述的非易失性半导体存储装置，其中电阻调节部分连接到第一源线和第二源线。
6.根据权利要求2所述的非易失性半导体存储装置，其中电阻调节部分提供在第一位线和第二位线的起始部分之前。
7.根据权利要求1所述的非易失性半导体存储装置，其中电阻调节部分根据第一存储单元的位置和第二存储单元的位置来调节电阻。
8.根据权利要求2所述的非易失性半导体存储装置，其中：
第一存储单元包括第一串联电路，其中第一可变电阻元件和第一电流控制元件串联，第一串联电路的一端连接到第一位线，第一串联电路的另一端连接到第一源线；和
第二存储单元包括第二串联电路，其中第二可变电阻元件和第二电流控制元件串联，第二串联电路的一端连接到第二位线，第二串联电路的另一端连接到第二源线。
9.根据权利要求8所述的非易失性半导体存储装置，其中第一可变电阻元件和第二可变电阻元件中的每一个包括PCMO(Pr0.7Ca0.3MnO3)。
10.根据权利要求2所述的非易失性半导体存储装置，其中：
第一存储单元包括具有第一浮栅的第一MOS晶体管，第一MOS晶体管的一端连接到第一位线，第一MOS晶体管的另一端连接到第一源线；和
第二存储单元包括具有第二浮栅的第二MOS晶体管，第二MOS晶体管的一端连接到第二位线，第二MOS晶体管的另一端连接到第二源线。
11.根据权利要求1所述的非易失性半导体存储装置，其中第一存储单元和第二存储单元各能够存储三个或更多数据值。
12.根据权利要求1所述的非易失性半导体存储装置，其中电阻调节部分包括多个电阻元件并控制该多个电阻元件中电连接到第一连接线和第二连接线的电阻元件的数量。
13.根据权利要求1所述的非易失性半导体存储装置，其中电阻调节电路包括：
多个电阻元件串联的电阻部分；
多个开关元件，开关元件连接到电阻部分的两端和该多个电阻元件连接到的连接部分；和
选择电路，用于根据指定第一存储单元或第二存储单元的地址信号，选择接通或断开该多个开关元件中的每一个，该选择电路选择接通或断开该多个开关元件中的每一个，以改变电阻部分的电阻。
14.根据权利要求1所述的非易失性半导体存储装置，其中电阻调节电路包括：
具有栅极，源极，和漏极的晶体管；和
变换电路，用于根据指定第一存储单元或第二存储单元的地址信号，改变要施加到晶体管的栅极的栅极电压，变换电路改变栅极电压以改变晶体管的ON电阻。
15.根据权利要求1所述的非易失性半导体存储装置，其中电阻调节电路包括：
各具有不同电阻值的多个布线路径；
与该多个布线路径对应的多个开关元件，在该多个布线路径中相应的一个中提供有该多个开关元件的每一个；和
选择电路，用于根据指定第一存储单元或第二存储单元的地址信号，选择接通或断开该多个开关元件中的每一个，选择电路利用该多个开关元件中的每一个来选择该多个布线路径中的至少一个。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339847A (zh) * 2010-07-15 2012-02-01 海力士半导体有限公司 存储器件

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4278140B2 (ja) * 2003-09-03 2009-06-10 シャープ株式会社 半導体記憶装置
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
US7064970B2 (en) * 2003-11-04 2006-06-20 Micron Technology, Inc. Serial transistor-cell array architecture
DE102005004338B4 (de) * 2004-02-04 2009-04-09 Samsung Electronics Co., Ltd., Suwon Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren
DE102004025675B4 (de) * 2004-05-26 2008-02-14 Qimonda Ag Integrierter Halbleiterspeicher mit organischem Auswahltransistor
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
KR100690914B1 (ko) * 2005-08-10 2007-03-09 삼성전자주식회사 상변화 메모리 장치
US7339814B2 (en) * 2005-08-24 2008-03-04 Infineon Technologies Ag Phase change memory array having equalized resistance
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
JP4684297B2 (ja) * 2005-10-19 2011-05-18 富士通株式会社 不揮発性半導体記憶装置の書き込み方法
JP2007234133A (ja) 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US8454810B2 (en) * 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
JP4344372B2 (ja) 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US7692999B2 (en) * 2006-12-25 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Nonvolatile memory and semiconductor device including nonvolatile memory
KR100872165B1 (ko) * 2006-12-28 2008-12-09 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
KR100868101B1 (ko) * 2007-01-08 2008-11-11 삼성전자주식회사 반도체 메모리 장치
US7626868B1 (en) * 2007-05-04 2009-12-01 Flashsilicon, Incorporation Level verification and adjustment for multi-level cell (MLC) non-volatile memory (NVM)
US20080135087A1 (en) * 2007-05-10 2008-06-12 Rangappan Anikara Thin solar concentrator
TWI342022B (en) * 2007-07-05 2011-05-11 Ind Tech Res Inst A writing circuit for a phase change memory
JP5212378B2 (ja) * 2007-11-21 2013-06-19 日本電気株式会社 半導体装置のコンフィギュレーション方法
WO2009108875A1 (en) * 2008-02-28 2009-09-03 Contour Semiconductor, Inc. Storage array with diagonal connection of power supplies
EP2107571B1 (en) * 2008-04-03 2012-04-25 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP2009259316A (ja) * 2008-04-14 2009-11-05 Toshiba Corp 半導体記憶装置
WO2010089815A1 (ja) * 2009-02-06 2010-08-12 パナソニック株式会社 不揮発性半導体メモリ
KR101019895B1 (ko) * 2009-06-23 2011-03-04 주식회사 하이닉스반도체 반도체 메모리 어레이 및 이를 포함하는 반도체 메모리 소자
US8233309B2 (en) 2009-10-26 2012-07-31 Sandisk 3D Llc Non-volatile memory array architecture incorporating 1T-1R near 4F2 memory cell
EP2363862B1 (en) * 2010-03-02 2016-10-26 Crocus Technology MRAM-based memory device with rotated gate
JP2011204302A (ja) 2010-03-24 2011-10-13 Toshiba Corp 半導体記憶装置
US8456930B2 (en) * 2010-10-07 2013-06-04 Hynix Semiconductor Inc. Variable resistance memory device having equal resistances between signal paths regardless of location of memory cells within the memory array
US8780612B2 (en) * 2012-08-22 2014-07-15 SK Hynix Inc. Resistive memory device and programming method thereof
US8923040B2 (en) * 2013-01-30 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Accommodating balance of bit line and source line resistances in magnetoresistive random access memory
WO2015182100A1 (ja) * 2014-05-26 2015-12-03 パナソニックＩｐマネジメント株式会社 半導体記憶装置
KR102379705B1 (ko) 2015-08-20 2022-03-28 삼성전자주식회사 그라운드 스위치를 갖는 메모리 장치
KR102028476B1 (ko) * 2017-11-24 2019-10-04 광주과학기술원 비 휘발성 메모리
JP2022095431A (ja) * 2020-12-16 2022-06-28 ソニーセミコンダクタソリューションズ株式会社 メモリセルアレイユニット

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4734886A (en) * 1985-10-22 1988-03-29 Harris Corporation Auxiliary word line driver for effectively controlling programmability of fusible links
US5182725A (en) * 1987-11-20 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device with reduced variation in source potential of floating gate type memory transistor and operating method therefor
IT1242142B (it) * 1990-09-20 1994-02-16 Texas Instruments Italia Spa Resistore variabile non volatile, realizzato in circuito integrato, in particolare per la composizione di reti neuronali
JP3380107B2 (ja) * 1996-03-22 2003-02-24 シャープ株式会社 半導体記憶装置
JP3709606B2 (ja) * 1996-04-16 2005-10-26 富士通株式会社 不揮発性半導体記憶装置及びベリファイ方法
US5912839A (en) * 1998-06-23 1999-06-15 Energy Conversion Devices, Inc. Universal memory element and method of programming same
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6259627B1 (en) * 2000-01-27 2001-07-10 Multi Level Memory Technology Read and write operations using constant row line voltage and variable column line load
JP2002140889A (ja) 2000-11-01 2002-05-17 Canon Inc 強磁性体メモリおよびその情報再生方法
JP4726169B2 (ja) * 2001-04-19 2011-07-20 キヤノン株式会社 磁気メモリ及びその駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339847A (zh) * 2010-07-15 2012-02-01 海力士半导体有限公司 存储器件

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