CN1143382C - 绝缘衬底、其制作方法及具有绝缘衬底的模块半导体器件 - Google Patents
绝缘衬底、其制作方法及具有绝缘衬底的模块半导体器件 Download PDFInfo
- Publication number
- CN1143382C CN1143382C CNB991261097A CN99126109A CN1143382C CN 1143382 C CN1143382 C CN 1143382C CN B991261097 A CNB991261097 A CN B991261097A CN 99126109 A CN99126109 A CN 99126109A CN 1143382 C CN1143382 C CN 1143382C
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric substrate
- ceramic layer
- dielectric
- ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
- H05K1/0256—Electrical insulation details, e.g. around high voltage areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09145—Edge details
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S428/00—Stock material or miscellaneous articles
- Y10S428/901—Printed circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
一种绝缘衬底(1),包括:互相叠置的绝缘陶瓷层(2、3)、由与陶瓷层材料不同的材料构成并位于互相邻接的陶瓷层之间以将它们接合在一起的中间层(4)、与陶瓷层中的顶层的顶面接合的第一导电层(5);以及与陶瓷层中的底层的底面接合的第二导电层(6)。即使陶瓷层中的任何一个具有低于设计强度的强度并由于例如热应力而引发裂纹,其余的陶瓷层也能够确保绝缘衬底的规定击穿电压。
Description
技术领域
本发明涉及由具有适当的击穿电压的绝缘陶瓷层组成的绝缘衬底、此种绝缘衬底的制作方法以及采用此种绝缘衬底的半导体器件。本发明还涉及模块半导体器件,如具有控制大电流的半导体芯片的功率半导体器件。
背景技术
半导体芯片用于控制数毫安至数安的小电流。当前,半导体芯片可控制数十安至大约100安的大电流。现在还有将半导体芯片结合于绝缘树脂壳体内的模块半导体器件可控制电流达数百安至大约1000安。模块半导体器件广泛用作驱动车辆或轧钢厂及化工厂中大型马达的功率源。
模块半导体器件不仅能够处理大电流,而且能够提供高击穿电压,比如5kV(千伏)。将来将会需要10kV或更高的击穿电压。更高的电流值意味着更高的发热量。模块半导体器件必须能够有效地将半导体芯片的热量散发出去,因此它们必须是由高热导率材料构成。
图1B为示出根据现有技术的模块半导体器件65的剖视图。绝缘衬底51借助焊接层59接合在半导体芯片57的顶面上。绝缘衬底51的底面借助焊接层61连接到基底60的顶面。基底60由金属或金属和陶瓷的复合材料构成。半导体芯片57、焊接层59及61以及绝缘衬底51用绝缘密封树脂63密封并填装于绝缘树脂壳体64之内而形成模块半导体器件65。利用螺栓67将水冷或气冷散热器66固定于基底60的底面上。
图1A示出图1B的模块半导体器件65的绝缘衬底51。绝缘衬底51的构成包括绝缘陶瓷层52及导电层55及56。导电层55及56分别通过采用活性金属钎焊材料的直接铜焊连接到绝缘陶瓷层52的顶面及底面上。
现有技术的模块半导体器件65将半导体芯片57的热量散发到绝缘衬底51、基底60及散热器66。因此,绝缘衬底51,特别是,导电层55及56必须具有良好的热导率。为此,导电层55及56通常由铜、铝、其合金或其复合材料构成。
模块半导体器件65的击穿电压由半导体芯片57的击穿电压确定,而半导体芯片57的击穿电压又由绝缘衬底51的击穿电压确定。为提高模块半导体器件65的击穿电压,必须提高绝缘衬底51的击穿电压。提高绝缘衬底51的击穿电压可通过加厚绝缘陶瓷层52而得到。绝缘陶瓷层52可由具有良好介电性质的氧化铝(Al2O3)或氮化铝(AlN)构成。
模块半导体器件具有由低热膨胀系数的半导体芯片和绝缘陶瓷层及具有高热膨胀系数的导电层和基底形成的分层结构。当向半导体芯片供能时,半导体芯片发热而反复对这些元件施加很大的应力,并能使陶瓷层产生裂纹造成介电击穿。
为解决这一问题,在日本公开专利说明书No.9-275166中在陶瓷层的顶面和底面都形成一个难熔金属(如钨及钼)层,其热膨胀系数接近绝缘衬底的绝缘陶瓷层的热膨胀系数,以使陶瓷层上的热应力释放并使其强化。然而,难熔金属具有比铜及铝低的热导率,因而在冷却半导体芯片方面并非总是最佳。此外,通常的铜及铝实际上会发生变形而释放绝缘陶瓷层上的热应力。另一方面,难熔金属具有很高的弹性系数及屈服强度,因此不会提供应力释放效果。对难熔金属层上的热应力的分析显示在难熔金属层上出现高热应力。另外,难熔金属层的断裂韧性不高。由于这些因素,难熔金属层极可能由于热应力而引起裂纹。
在日本专利公开说明书No.89-195450和8-195458中应用氧化铝来形成绝缘陶瓷层以防止裂纹。氧化铝强度可比氮化铝高,但热导率比氮化铝低。如在氧化铝中添加增强元素会使氧化铝的该低热导率进一步降低。
用来形成绝缘陶瓷层的材料通常具有低断裂韧性和高裂纹敏感度。甚至绝缘陶瓷层上一个很小的缺陷也可能萌生一个穿过其厚度的裂纹。本发明的发明人研究了绝缘衬底经过热循环的断裂行为的细节并发现绝缘陶瓷层的断裂韧性与金属材料的断裂韧性相比是很低的,并且一旦在绝缘陶瓷材料层中出现裂纹,就会迅速沿该层的整个厚度传播。绝缘陶瓷材料的击穿电压为10kV以上/1mm厚度。然而,即使是一个穿过1mm厚度的小裂纹也会使击穿电压劣化降低到空气的击穿电压,即3~4kV。这可能立即导致应用陶瓷层的模块半导体器件发生介电击穿。在高湿度的情况下,空气的击穿电压会进一步恶化而导致在低于3kV或4kV的低压下出现介电击穿。
如1mm厚的绝缘陶瓷层没有穿透其厚度的裂纹,它就可以保持10kV或更高的击穿电压。因此,防止绝缘陶瓷层中出现裂纹很重要。
陶瓷材料的强度值因材料不同而变化很大。因此,对于一种给定陶瓷材料的强度测试数据在确定该种陶瓷材料的应力门槛值之前必须利用标准偏差和韦伯(Weibull)分布进行统计处理。一旦确定了应力门槛值之后,就利用该值来设计应用该陶瓷材料的模块半导体器件。
在多个绝缘陶瓷层之中,某些的强度可能低于设计强度。为防止由此种陶瓷材料构成的模块半导体器发生介电击穿,必须彻底消除陶瓷层中的裂纹。为了做到这一点,陶瓷层的设计应力必须设定为尽可能地小。然而,要做到这一点实际上是行不通的。这样,陶瓷材料就发生可靠性的问题。
发明内容
本发明的目的在于提供一种具有高击穿电压的绝缘衬底以获得高可靠性。
本发明的另一目的在于提供一种制作具有高击穿电压并且可靠性高的绝缘衬底的方法。
为实现上述目的,本发明的第一方面可提供一种绝缘衬底,其构成包括绝缘陶瓷层、位于互相邻接的陶瓷层之间将其接合在一起的中间层、与陶瓷层顶层的顶面接合的第一导电层以及与陶瓷层底层的底面接合的第二导电层。
第一方面将具有预定击穿电压的各绝缘陶瓷层互相接合并使第一导电层处于陶瓷层顶层的顶面,而使第二导电层处于陶瓷层底层的底面。中间层由不同于陶瓷层的材料构成。
即使衬底的陶瓷层中任何一个具有低于可能由于热应力而引起击穿的设计值的强度,但其余的陶瓷层将完好无损不会导致介电击穿。
一般讲,绝缘衬底具有击穿电压低的爬电表面(creepage surface解释见下文)。因此,绝缘陶瓷层具有可保证所要求的击穿电压的厚度是不够的。即陶瓷层必须具有即使在爬电表面时也足以保证所要求的击穿电压的厚度。本发明用多个绝缘陶瓷层来解决这一问题而无需大大增加绝缘衬底的厚度。制作薄绝缘陶瓷层比制作厚绝缘陶瓷层生产效率高并且节约成本。薄陶瓷层体积小,而这又可减少出现缺陷的几率并提高可靠性。
为防止绝缘衬底由于热应力等发生击穿,第一方面选择形成绝缘衬底的材料。对这些材料将在下文中说明。绝缘衬底的绝缘陶瓷层可由金属氧化物和金属氮化物组成的组中选择的材料构成。绝缘衬底的中间层可由屈服强度为绝缘陶瓷层材料的断裂强度一半或一半以下的金属构成,或是由热膨胀系数在绝缘陶瓷层材料的热膨胀系数±2×10-6/K范围内的金属或陶瓷构成。绝缘衬底的第一和第二导电层可由铜、铝及铜和铝的合金组成的一组材料中选择的材料构成。如绝缘衬底的组成包含3层或更多层的绝缘陶瓷层,陶瓷层的顶层和底层可由强度和断裂韧性比其余各层的材料的强度和断裂韧性为高的材料构成。绝缘衬底可通过将铜层接合到各绝缘陶瓷层的各顶面和底面并将铜层互相接合而生成。绝缘陶瓷层、中间层以及第一和第二导电层可通过从焊接、活性金属钎焊及直接铜焊组成的一组中选择一种方法进行接合。
为提高绝缘衬底的击穿电压,第一方面采用特殊结构。对这些结构将予以说明。各绝缘陶瓷层的各端面从第一和第二导电层及中间层的端面突出0.5mm以上,最好是突出1.0mm以上。绝缘陶瓷层的各边缘可在绝缘陶瓷层的厚度的1/5或以上的大小范围进行倒角处理,角度为与垂直线成30至60度的范围内。最好是在绝缘陶瓷层的厚度的1/3或以上的大小范围进行倒角处理,角度为与垂直线成45度。绝缘衬底的倒角表面也可通过将绝缘体插入绝缘陶瓷层之间的间隙而提供。绝缘体的一个端面可从绝缘陶瓷层的端面突出。各绝缘陶瓷层暴露于大气中的的表面可由阻断湿气的绝缘物覆盖。
作用于各绝缘陶瓷层的热应力可根据有关绝缘陶瓷层的材料强度的统计数据计算而得出。如两个绝缘陶瓷层互相重叠而形成绝缘衬底,则这两个绝缘陶瓷层发生击穿的几率为万分之一。如要求更高的可靠性,则可采用3个绝缘陶瓷层来形成绝缘衬底以大大减小发生击穿的几率。
本发明的第二方面可提供一种制作绝缘衬底的方法,其步骤包括将多个绝缘陶瓷层以给定几个固定于锻模中;将熔融金属浇铸到锻模中,锻造并凝固熔融金属以形成位于邻接陶瓷层之间用来将其互相接合的各中间层、在陶瓷层顶层的顶面上的第一导电层和在陶瓷层底层的底面上的第二导电层;以及从凝固金属去除多余的部分以完成绝缘衬底。
“给定间隔”设定为适于在熔融金属固化时形成中间层。去除多余的部分以完成绝缘陶瓷层可通过机械加工或电场刻蚀实现。
第二方面不涉及通过焊接或活性金属钎焊形成的接合层,并因而不会引起强度问题并可提高绝缘衬底对热循环的抵抗能力。与直接铜焊相比较,第二方面在锻造绝缘衬底时涉及大量的熔融金属。结果,第二方面在绝缘衬底的各接合界面上几乎不形成像气孔这样的缺陷。
本发明的第三方面可提供一种制作绝缘衬底的方法,其构成包括将铜层与各绝缘陶瓷层的各顶面及底面接合并将这些铜层互相接合的步骤。
第三方面形成绝缘衬底的各接合界面是借助同样的材料,即铜,以防止在接合界面上形成翘曲和空隙,从而可提高接合界面的强度。
本发明的第四方面提供一种模块半导体器件,包括:绝缘衬底,该绝缘衬底包括:绝缘陶瓷层、位于邻接陶瓷层之间用来将其互相接合的各中间层、与陶瓷层顶层的顶面接合的第一导电层、以及与陶瓷层底层的底面接合的第二导电层;与第一导电层的顶面接合的半导体芯片;以及与第二导电层的底面接合的基底。
即使形成衬底的绝缘陶瓷层中任何一个具有低于可能由于热应力而引起击穿的设计值的强度,但第四方面的其余的陶瓷层将完好无损而保持所要求的绝缘衬底的击穿电压。即使一个陶瓷层发生击穿,第四方面的模块半导体器件也可以连续运行。
根据第四方面,沿着所述绝缘衬底的爬电表面,在陶瓷层中邻接陶瓷层之间的间隙及底陶瓷层和基底之间的间隙可利用绝缘密封材料填充。
附图说明
图1A为示出根据现有技术的绝缘衬底的剖视图;
图1B为示出根据现有技术的模块半导体器件的剖视图;
图2A为示出根据本发明的第一实施方案的绝缘衬底的剖视图;
图2B为示出根据本发明的第一实施方案的模块半导体器件的剖视图;
图3为示出热循环测试结果的图表,其中包含本发明及现有技术的绝缘衬底的介电击穿率与温度差(ΔT)的关系;
图4为示出形成绝缘陶瓷层所使用的各种材料的电阻率与热导率及推荐用于制作根据本发明的第二实施方案的绝缘陶瓷层的合适材料的图表;
图5为示出包含铜、钨以及铌的介电击穿率的热循环测试结果及推荐用于制作根据本发明的第三实施方案的中间层的合适材料的图表;
图6A为示出绝缘衬底的边缘距离(d1)的剖视图;
图6B为示出边缘距离(d1)与介电强度比的关系并表明根据本发明的第六实施方案的合适边缘距离的曲线图;
图7A为示出绝缘衬底的角部处的曲率半径(d2)的平面图;
图7B为示出角部半径(d2)与介电强度比的关系并表明根据本发明的第七实施方案的合适角部半径的曲线图;
图8A为示出根据本发明的第八实施方案的绝缘衬底的经过处理的爬电表面的剖视图;
图8B为示出沿着根据本发明的第九实施方案的绝缘衬底的爬电表面在绝缘陶瓷层之间的各间隙中插入的绝缘体的剖视图;
图8C为示出沿着根据本发明的第九实施方案的改变例的绝缘衬底的爬电表面在绝缘陶瓷层之间的各间隙中插入的另一个绝缘体的剖视图;
图9为示出根据本发明的第十实施方案的由3层绝缘陶瓷层组成的绝缘衬底的剖视图;
图10为示出根据本发明的第十一实施方案的借助焊接形成的绝缘衬底的剖视图;
图11A至11C为示出根据本发明的第十二实施方案的制作绝缘衬底的方法的剖视图;
图12为示出根据本发明的第十三实施方案的制作绝缘衬底的方法的剖视图;
图13为示出根据本发明的第十四实施方案的模块半导体器件的剖视图;
图14为示出根据本发明的第十五实施方案的制作绝缘衬底的方法的剖视图。
具体实施方式
下面参考附图对本发明的各种实施方案进行描述。应当指出,在各图中自始至终以同一或相似的标号表示同一或相似的部件及零件,并且对同一或相似的部件及零件的描述省略或简化。应当了解,一般讲,并且通常在半导体器件的图示中都是如此,各图之间和在各给定图的内部都不是按比例绘制的,并且特别是层厚是随意绘制的以便于看图。
(第一实施方案)
图2A为示出根据本发明的第一实施方案的绝缘衬底1的剖视图。绝缘衬底1的组成至少包括绝缘陶瓷层2和3、位于互相邻接的陶瓷层2和3之间并将其接合在一起的中间层4、与陶瓷层2的顶层的顶面接合的第一导电层5以及与陶瓷层3的底层的底面接合的第二导电层6。中间层4由不同于陶瓷层2和3的材料构成。导电层5和6由铜构成并且分别通过直接铜焊与绝缘陶瓷层2和3接合。
图2B为示出根据本发明的第一实施方案的模块半导体器件15的剖视图。器件15的构成至少包括一个和多个半导体芯片8、半导体芯片8接合于其上的绝缘衬底1以及半导体芯片8接合于其上的基底10。半导体芯片8互相连接并通过键合线12与外部接头连接。
器件15具有一个用于将半导体芯片8接合到衬底1的顶面的焊接层9;用于将衬底1的底面接合到基底10的焊接层11;用于密封半导体芯片8、焊接层9和11以及绝缘衬底1的绝缘密封树脂13;以及绝缘树脂壳体14。
基底10通过螺栓17固定于水冷或气冷散热器16上。半导体芯片8产生的热量通过衬底1和基底10散发到散热器16上。
根据第一实施方案,陶瓷层2和3中的每一个都是1mm厚的氮化铝层。用于将陶瓷层2和3互相接合的中间层4是厚度为0.3mm铜层。陶瓷层2和3及中间层4是借助直接铜焊接合。
虽然第一实施方案应用两个绝缘陶瓷层2和3,绝缘陶瓷层的数目是任选的,比如三层或更多,这一点将参考本发明的第八实施方案进行说明。
本发明的发明人对每个分别具有由一个或多个绝缘陶瓷层构成的绝缘衬底的模块半导体器件进行了测试。测试时是向各器件供能使器件上的半导体芯片发热而在衬底中产生热应力。之后,将各器件冷却到室温并在器件上施加10kV的电压。当向各器件供能时,逐渐增加电流以使衬底上的热应力逐步增加。图3为示出热循环测试结果的图表。此图表示出测试中表现为介电击穿的模块半导体器件的数目与不同温度差(ΔT)的关系。对具有由2mm厚的单层氮化铝层作为绝缘陶瓷层而构成的通常的绝缘衬底的模块半导体器件和具有由3层每层都为0.7mm厚的氮化铝层构成的绝缘衬底的模块半导体器件进行了比较测试。由图3可知,采用通常的单层绝缘衬底的模块半导体器件在温度差(ΔT)加大时介电击穿的试件数目逐渐增加。在ΔT=200℃时,通常的器件在每100个试件中出现17次介电击穿事故。介电击穿的每个试件都有从顶到底通过氮化铝层的贯穿裂纹。这表明模块半导体器件的介电击穿是由用作器件的绝缘衬底的绝缘陶瓷层的氮化铝层的裂纹造成的。另一方面,采用2个氮化铝层作为绝缘衬底的模块半导体器件在ΔT=200℃时在100个试件中只有1次介电击穿。而采用3个氮化铝层作为绝缘衬底的模块半导体器件在ΔT=200℃时在100个试件中没有介电击穿。从这些结果可知,多层氮化铝层可有效防止介电击穿。在检查过测试器件的绝缘衬底之后发现,某些具有2层或3层氮化铝层且未发生介电击穿的试件在其一个氮化铝层中有裂纹。这证明将多层氮化铝层用作绝缘衬底的模块半导体器件时,即使在其一个氮化铝层中出现裂纹也可保证所要求的击穿电压。
(第二实施方案)
本发明的第二实施方案涉及形成本发明的绝缘衬底的绝缘陶瓷层的材料。用来形成绝缘陶瓷层的材料包含具有高击穿电压的材料及具有合适热导率用来冷却半导体芯片的材料。图4示出典型的陶瓷材料,包括金属氧化物,如氧化铝(Al2O3)、氧化硅(SiO2)、氧化锆(ZrO2)以及氧化硅和氧化锆的复合物;金属氮化物,如氮化硼(BN)、氮化硅(Si3N4)以及氮化铝(AlN);金属碳化物,如碳化硅(SiC)、碳化钛(TiC)、碳化钨(WC)以及碳化锆(ZrC);金属硼化物,如硼化镧(LaB6)、硼化钛(TiB2)以及硼化锆(ZrB2);及它们的热导率数值和电阻率数值。就图4的电阻率数值而言,从氧化物和氮化物组成的材料组中选择的材料适于形成绝缘陶瓷层。再考虑到图4中的热导率数值,氧化铝(Al2O3)和金属氮化物适于制作绝缘陶瓷层。特别是氮化铝(AlN)尽管其强度低,具有合适的电阻率和热导率,因而最适于制作可实现高击穿强度和大控制电流的模块半导体器件。
(第三实施方案)
本发明的第三实施方案涉及适于形成本发明的绝缘衬底1(图2A和2B)的中间层4的金属材料。为了选择中间层4使用的材料,发明人对具有由不同材料构成的中间层4的如图2A所示的两个绝缘陶瓷层构成的绝缘衬底的模块半导体器件进行了测试。测试的方式与第一实施方案的基本一样。中间层4由铜(Cu)、钨(W)及铌(Nb)构成,并且其各自的厚度为大约0.3mm。由中间层4互相接合的两个陶瓷层(氮化铝层)2和3每个的厚度都为1mm。第一和第二铜导电层5和6分别在陶瓷层2和3的顶面和底面上形成,与第一实施方案相同。图5示出测试的结果。由铜构成的中间层未出现介电击穿。由钨构成的中间层在温度差(ΔT)大时出现击穿电压。由铌构成的中间层就是在小温度差(ΔT)的情况下也出现介电击穿,所以不适于制作中间层。
对这些材料进行了热应力分析。铜的热膨胀系数与氮化铝的热膨胀系数相差很大,具有很低的屈服强度,在氮化铝层2和3中引起的热应力小。因此,铜适于构成中间层4。除了铜,铝、银、金等等也适用。尽管钨具有很大的屈服强度,但它不会引起很大的热应力。这是因为钨的热膨胀系数接近氮化铝的热膨胀系数,并因此适于构成中间层4。除了钨,钼也合适。铌的屈服强度和热膨胀系数介于铜和钨的中间, 因而铌不适于构成中间层4。
因此,适于构成中间层4的材料是与陶瓷层2和3相比屈服强度低很多的材料,或是热膨胀系数很接近陶瓷层2和3的热膨胀系数的材料。根据热应力分析,屈服强度为绝缘陶瓷层材料的断裂强度一半或一半以下的材料是最合适的,并且热膨胀系数在陶瓷层2和3的材料的热膨胀系数的±2×10-6/K范围内的材料也是最合适的。
(第四实施方案)
本发明的第四实施方案采用陶瓷材料制作本发明的绝缘衬底1(图2A和2B)的中间层4。发明人对每个分别具有由各种不同陶瓷材料构成的中间层4的两层绝缘陶瓷层的绝缘衬底进行了测试。测试的方式与第一实施方案相同。
与图5所示的测试结果类似,热膨胀系数接近绝缘陶瓷层2和3的热膨胀系数的陶瓷材料在用来形成绝缘衬底的中间层时表现出优异的热循环特性。根据热应力分析,适于构成中间层的材料是热膨胀系数在绝缘陶瓷层2和3的热膨胀系数的±2×10-6范围内的材料。
(第五实施方案)
本发明的第五实施方案涉及适于制作本发明的绝缘衬底1的第一和第二导电层5和6(图2A和2B)的材料。由于与中间层4同样的原因,与绝缘衬底1的顶面和底面接合的导电层5和6每个都可由具有低屈服应力的不会在绝缘陶瓷层2和3中引起很大热应力的导电金属薄膜构成,或是由热膨胀系数接近陶瓷层2和3的热膨胀系数的金属或陶瓷材料构成。如导电层5和6是由难熔金属或陶瓷材料构成,则在将图2B中的半导体芯片8和基底10分别焊接到导电层5和6上时,需要进行特殊处理。在此场合,接合层的强度并非总是很高。适于构成导电层5和6的材料可包含具有良好焊接性能及低屈服强度的铜、铝、银及金。从材料成本考虑,铜和铝最合适。
(第六实施方案)
本发明的第六实施方案涉及提高绝缘衬底的击穿电压的技术。图6A为示出根据本发明的绝缘衬底的爬电表面的剖视图。爬电表面从中间层4及第一和第二导电层5和6的端面28中的任何一个延伸到绝缘陶瓷层2和3的相应端面27。陶瓷层2和3的多层结构大大提高除爬电表面之外的绝缘衬底1的击穿强度。为了提高爬电表面的击穿强度,发明人通过改变端面27和28中间的边缘距离(d1)进行了击穿测试。
图6B为示出测试结果的曲线图。在此曲线图中,将边缘距离(d1)为5mm时的击穿电压设定为1(10kV),并对不同的边缘距离(d1)测量了击穿电压。随着边缘距离(d1)的加大,击穿电压增加。然而,当边缘距离(d1)超过2mm时,击穿电压饱和。因此,这就是说,加大边缘距离(d1)可有效提高爬电表面上的击穿电压。但是,这会使模块半导体器件的尺寸加大,并因而最好是不要过分加大边缘距离(d1)。如边缘距离(d1)为0.5mm,爬电表面上的击穿电压是可以容许的。然而,从可靠性考虑,合适的边缘距离(d1)为1.0mm或更大。
如中间层4和导电层5和6比绝缘陶瓷层2和3大,即如图6A中的边缘距离(d1)为负,则爬电表面上的击穿电压将极度恶化,见图6B中的星号。因此,将陶瓷层2和3制作成大于包括中间层4和导电层5和6的金属层,是很重要的。
根据发明人所进行的测试,氮化铝可与空气中的湿气发生水解反应而使爬电表面的击穿电压恶化。因此,利用可阻断湿气的绝缘材料覆盖绝缘陶瓷层上任何暴露于大气中的部分是行之有效的办法。如绝缘陶瓷层是由氮化铝构成,将绝缘陶瓷层上任何暴露于大气中的部分氧化形成氧化铝薄膜是行之有效的办法。
(第七实施方案)
本发明的第七实施方案涉及进一步提高绝缘衬底的爬电表面的击穿电压的技术。图7A为示出图2A的绝缘衬底1的的平面图。爬电表面的击穿电压取决于绝缘陶瓷层2和3中的任何一个的端面与中间层4及第一和第二导电层5和6的相应端面之间的边缘距离(d1),以及绝缘陶瓷层2和3、中间层4及导电层5和6的每个角部的形状。发明人对具有各种不同的角部曲率半径(d2)的绝缘衬底进行了击穿测试。
图7B为示出测试结果的曲线图。在此曲线图中,将具有曲率半径(d2)为5mm的角部的击穿电压设定为1(10kV),并对不同的曲率半径(d2)测量了击穿电压。随着绝缘陶瓷层2和3、中间层4及第一和第二导电层5和6的角部的曲率半径(d2)的加大,爬电表面的击穿电压增加,但当曲率半径(d2)超过2mm时,击穿电压饱和。加大各个角部的曲率半径(d2)可有效提高爬电表面上的击穿电压。
如曲率半径(d2)为0.5mm或更大,爬电表面上的击穿电压是可以令人满意的。考虑到数据的波动并为了保证可靠性,曲率半径(d2)可为1.0mm或更大。
由于电场的聚集,角部形状对击穿电压的影响在金属层(包含中间层4及第一和第二导电层5和6)中比在陶瓷层2和3中要大。因此,最好是如上所述至少将中间层4及导电层5和6的角部进行形状处理。
(第八实施方案)
本发明的第八实施方案涉及进一步提高绝缘衬底的爬电表面的击穿电压的技术。图8A为示出具有3个绝缘陶瓷层18a、18b和18c的绝缘衬底30的爬电表面的剖视图。对绝缘陶瓷层18a、18b和18c中的每一个的边缘进行倒角处理,如20所示,以便提高爬电表面上的击穿电压。倒角部20的尺寸(d3)越大,爬电表面上的击穿电压越高。倒角部20的合适尺寸是绝缘陶瓷层18a、18b和18c的相应层的厚度(d4)的1/5,最好是1/3。倒角部20的角度(θ)最好是相对绝缘衬底的垂直线在30至60度的范围内,如为图8A所示的45度就更好。
(第九实施方案)
图8B为示出具有3个绝缘陶瓷层18a、18b和18c的绝缘衬底30的爬电表面的剖视图。第九实施方案可通过在绝缘衬底30的绝缘陶瓷层18a、18b和18c之间的每个间隙中插入一个绝缘体21而进一步提高绝缘衬底的爬电表面上的击穿电压。为了易于在绝缘陶瓷层18a、18b和18c之间的间隙中填充绝缘体,绝缘体21可以是热固性树脂,如环氧树脂,环氧树脂在注入时为液体,而在注入到所要求的形状中之后固化。
如图8C所示,插入到绝缘衬底30的绝缘陶瓷层18a、18b和18c之间的各间隙中的绝缘体22的各端面可延伸到各陶瓷层的各端面29之外以便进一步提高衬底30的爬电表面的击穿电压。
(第十实施方案)
本发明的第十实施方案涉及强化绝缘衬底的强度的方法。图9为示出由具有3个绝缘陶瓷层18a、18b和18c的绝缘衬底30的剖视图。当出现使采用绝缘衬底30的模块半导体器件发生变形的热应力时,顶陶瓷层18a和底陶瓷层18c承受最大应力。为了克服这一现象,第十实施方案利用绝缘陶瓷材料,如具有比氮化铝的断裂韧性和强度更高的氧化铝,形成顶陶瓷层18a和底陶瓷层18c,从而强化绝缘衬底30的强度。提高绝缘陶瓷层18a和18c的强度可容许将层18a和18c制作得更薄以抑制热阻的增加。尽管第十实施方案采用三个绝缘陶瓷层18a至18c,本发明也应用于具有2个、4个或更多绝缘陶瓷层的绝缘衬底中。
(第十一实施方案)
第十一实施方案涉及制作绝缘衬底的方法,特别是涉及制作由图10的3个绝缘陶瓷层18a、18b和18c组成的绝缘衬底30的方法。陶瓷层18a至18c、中间层4及第一和第二导电层5和6通过焊接、活性金属钎焊、直接铜焊或其他方法互相接合以易于形成绝缘衬底30。
焊接是通过将焊接片插入到材料层的接合表面中间并在250℃至350℃进行热处理使焊接片熔化并将材料层接合在一起。活性金属接合与焊接类似,是通过将包含银、铜或钛的活性金属钎焊材料插入到待接合的材料层中间并通过将其在800℃至900℃进行热处理使钎焊材料熔化而将材料层接合在一起。直接铜焊是将铜在材料层的接合表面处加热到铜的熔点(1083℃)和铜和一氧化铜的共晶温度(1065℃)之间的温度并利用液态一氧化铜共晶化合物作为接合剂将材料层接合在一起。如绝缘衬底的中间层或导电层是由氮化铝构成,则在中间层的各接合表面上形成一个10mm厚的一氧化铜薄膜并在陶瓷层的各接合表面上形成一个10mm厚的氧化铝(Al2O3)薄膜作为接合层。
本发明人对借助焊接、活性金属钎焊及直接铜焊形成的绝缘衬底进行了热循环测试并观察了其剖面结构。
借助焊接接合的绝缘衬底表现出良好的接合状态,几乎没有像气孔这样的小缺陷。每个焊接层23(图10)都具有很低的疲劳强度,并因而在热循环期间出现很大温度差时会产生裂纹。因此,在严峻的温度条件下焊接法不适合模块半导体器件。
借助活性金属钎焊接合的绝缘衬底表现出良好的接合状态,几乎没有像气孔之类的小缺陷,与焊接的情况类似。每个活性金属钎焊材料层都具有很低的断裂韧性,并因而在热循环时具有很大温度差时会产生裂纹。因此,在恶劣的温度条件下活性金属钎焊不适合模块半导体器件。
与焊接法及活性金属钎焊法相比较,直接铜焊法在将材料层接合在一起时会产生少量的液体,因而借助直接铜焊法接合的绝缘衬底在各接合界面上包含很多气孔。然而,借助直接铜焊法接合的各绝缘衬底的绝缘陶瓷层18a至18c、中间层19a和19b、第一和第二导电层5和6及铜层在热循环测试期间未发现裂纹。所以,可以说在这3种接合方法中间直接铜焊法最佳。在直接铜焊法形成的各接合界面中观察到的气孔可通过在将各材料层接合在一起之前对各材料层的表面进行平面修整而减少。
(第十二实施方案)
在第十一实施方案中说明的接合方法在生产率和对热循环的抵抗能力方面存在一些问题。第十二实施方案可提供一种能够克服这些问题的绝缘衬底制作方法。图11A值11C为示出第十二实施方案的制作方法的剖视图。
(1)在图11A中,绝缘陶瓷层18a、18b和18c以预定间隔固定于锻模25之中。将熔融金属24注入到模25之中以形成中间层4、第一导电层及第二导电层。此时,陶瓷层18a至18c充分预热以防止出现很大的热应力。金属24可为适于构成中间层和导电层的铜或铝。
(2)在图11B中,陶瓷层18a至18c及金属24从模25中取出。用作中间层和导电层的锻造金属24固化并包围陶瓷层18a至18c。
(3)在图11C中,借助机械加工、电场刻蚀等等方法将多余的金属从金属24上去掉而完成具有陶瓷层18a至18c、中间层19a和19b及导电层5和6的绝缘衬底30。
第十二实施方案的方法不涉及图10中的可能产生强度问题的接合层(焊接或钎焊金属层)23。因此,采用第十二实施方案的方法形成的绝缘衬底表现出对热循环具有良好的抵抗能力。与直接铜焊法比较,第十二实施方案的方法在接合(锻造)阶段涉及大量的液体以减少在各接合界面上的缺陷,如气孔,并提高绝缘衬底的接合强度。
(第十三实施方案)
第十一实施方案的制作方法可能在绝缘陶瓷层和中间层或导电层之间产生翘曲。即第十一实施方案在保持平整接合界面方面具有一定的困难并可能在互相接合的表面中间形成间隙。此间隙会降低接合强度,减小击穿电压并引起应力集中。为解决这一问题,第十三实施方案提供一种可避免翘曲或间隙的制作具有双重中间层的绝缘衬底的方法。
图12为示出第十三实施方案的制作方法的剖视图。绝缘陶瓷层2具备铜层4a和5,并且绝缘陶瓷层3具备铜层4b和6。铜层4a和4b借助在第十一实施方案中所说明的焊接、活性金属钎焊或直接铜焊互相接合而形成绝缘衬底。
根据第十三实施方案,铜层4a和4b的接合表面是由单一材料,即铜,构成以防止形成间隙。结果,由第十三实施方案的方法制作的绝缘衬底具有很高的接合强度。
尽管第十三实施方案是将两个绝缘衬底接合形成两层绝缘衬底,此方法也应用于形成具有三层或更多层的绝缘衬底。
(第十四实施方案)
本发明的第十四实施方案提供一种采用上述实施方案中任何一种的绝缘衬底的模块半导体器件。图13为示出根据第十四实施方案采用由3个绝缘陶瓷层18a、18b和18c构成的绝缘衬底30的模块半导体器件。
说得更准确些,此模块半导体器件的组成包括绝缘陶瓷层18a至18c、配置于陶瓷层18a至18c的相应层中间以便将其互相接合的各中间层19a和19b、接合到顶陶瓷层18a的顶面上的第一导电层5、接合到底陶瓷层18c的底面上的第二导电层6、接合到第一导电层5的顶面上的半导体芯片8以及接合到第二导电层6的底面上的基底10。基底10由金属、陶瓷或其复合材料构成。
即使是陶瓷层18a至18c中任何一层具有低于设计强度的强度并由于,比如热应力,而产生击穿,其余的陶瓷层可保证不会在绝缘衬底中形成介电击穿。即第十四实施方案中的模块半导体器件即使在其陶瓷层的任何一层中发生击穿也能够连续保持正常运行。
一般讲,模块半导体器件的半导体芯片和绝缘衬底是使用绝缘密封树脂,如硅胶,密封以提高绝缘衬底的爬电表面上的击穿电压。对于图14所示的模块半导体器件,本发明将陶瓷层18a至18c之中的每个间隙26都以绝缘密封树脂浸渍以进一步提高绝缘衬底30的爬电表面上的击穿强度。树脂13可为硅胶、环氧树脂或其他。树脂浸渍可在真空或低压气氛中进行。
(第十五实施方案)
上述实施方案的绝缘衬底与现有技术的绝缘衬底具有不同的结构。即本发明的绝缘衬底每个都由多个绝缘陶瓷层构成。结果,本发明的绝缘衬底在生产时可能需要单独的生产线。这可能在生产率和成本方面造成一定的困难。为解决这一问题,图14中所示的第十五实施方案可提供另外一种制作方法。第十五实施方案将绝缘衬底32a、32b和32c互相叠置。这些衬底中的每一个都是现有技术的衬底,由绝缘陶瓷层30a及接合于陶瓷层30a的顶面和底面上的导电层31a和31b构成。衬底32a至32c中的邻接衬底借助导电接合层33互相接合以形成集成的绝缘衬底。这些工序可通过不经改造的通常的生产线执行。
绝缘衬底32a至32c可借助钎焊、焊接或直接铜焊互相接合,依应用情况而定。在每个接合都要求高强度时可采用钎焊。在制作期间必须减小热应力时可采用焊接法。当每个接合都需要很高的热疲劳强度时可采用直接铜焊法。
如果不是每个接合都需要高强度,可从包含提高热导率的导热组分如金属和陶瓷的浆料和有机树脂中选择一种用作粘合材料,而不使用上述的接合方法。采用粘合材料可大大降低制作绝缘衬底的成本。
这样,第十五实施方案可采用通常的衬底生产线来生产具有高可靠性低成本的绝缘衬底。
Claims (22)
1.一种绝缘衬底,包括:
互相叠置的绝缘陶瓷层;
配置于邻接陶瓷层之间用来将邻接陶瓷层互相接合的中间层;
与陶瓷层中的顶层的顶面接合的第一导电层;以及
与陶瓷层中的底层的底面接合的第二导电层。
2.如权利要求1所述的绝缘衬底,其中陶瓷层是由从金属氧化物和金属氮化物组成的组中选择的材料构成的。
3.如权利要求1或2所述的绝缘衬底,其中中间层是由其屈服应力为陶瓷层最大断裂强度的一半的金属构成的。
4.如权利要求1或2所述的绝缘衬底,其中中间层是由其热膨胀系数在陶瓷层的热膨胀系数的±2×10-6/K范围内的金属构成的。
5.如权利要求1或2所述的绝缘衬底,其中中间层是由其热膨胀系数在陶瓷层的热膨胀系数的±2×10-6/K范围内的陶瓷材料构成的。
6.如权利要求1或2所述的绝缘衬底,其中第一和第二导电层是由从铜、铝、铜和铝的合金组成的组中选择的材料构成的。
7.如权利要求1或2所述的绝缘衬底,其中陶瓷层的端面从第一和第二导电层及中间层的相应端面突出至少0.5mm。
8.如权利要求1或2所述的绝缘衬底,其中陶瓷层、第一和第二导电层及中间层的每个角部都具有至少为0.5mm的曲率半径。
9.如权利要求1或2所述的绝缘衬底,其中第一和第二导电层及中间层的每个角部都具有至少为0.5mm的曲率半径。
10.如权利要求1或2所述的绝缘衬底,其中陶瓷层的每个边缘都进行倒角处理,倒角为与绝缘衬底的垂直线的夹角在30~60度的范围内,并且倒角的尺寸至少是陶瓷层厚度的1/5。
11.如权利要求1或2所述的绝缘衬底,其中还包括:
沿着绝缘衬底的爬电表面区浸入邻接陶瓷层之间的各间隙之内的绝缘材料。
12.如权利要求11所述的绝缘衬底,其中绝缘材料的端面从陶瓷层的相应端面突出。
13.如权利要求1或2所述的绝缘衬底,其中陶瓷层暴露于大气中的区域由绝缘材料覆盖以阻断湿气。
14.如权利要求1或2所述的绝缘衬底,其中陶瓷层的数目至少为3,并且陶瓷层的顶层和底层是由强度和断裂韧性比形成其余陶瓷层的材料的强度和断裂韧性更高的材料构成。
15.一种制作绝缘衬底的方法,包括下列步骤:
以预定间隔将绝缘陶瓷层固定于锻模之中;
将熔融金属注入到锻模之中并锻造凝固,以形成在陶瓷层的邻接层之间的将邻接陶瓷层互相接合的中间层、接合到顶陶瓷层的顶面上的第一导电层及接合到底陶瓷层的底面上的第二导电层;以及
从凝固金属上去掉多余的部分,以完成绝缘衬底。
16.一种制作绝缘衬底的方法,包括下列步骤:
将铜层接合到各绝缘陶瓷衬底的各顶面和底面;以及
将邻接的各陶瓷层的铜层互相接合。
17.如权利要求16所述的制作绝缘衬底的方法,其中陶瓷层、中间层及第一、第二导电层是通过从焊接、活性金属接合和直接铜焊所组成的组中选择的方法互相接合的。
18.一种模块半导体器件,包括:
绝缘衬底,该绝缘衬底包括:
互相叠置的绝缘陶瓷层;
配置于邻接陶瓷层之间用来将邻接的陶瓷层互相接合的中间层;
与陶瓷层中的顶层的顶面接合的第一导电层;以及
与陶瓷层中的底层的底面接合的第二导电层;
接合到第一导电层的顶面的半导体芯片;以及
接合到第二导电层的底面的基底。
19.如权利要求18所述的模块半导体器件,其中还包括:
沿着所述绝缘衬底的爬电表面区浸入陶瓷层的邻接层之间的各间隙之内以及底陶瓷层和基底之间的各间隙之内的绝缘材料。
20.一种制作绝缘衬底的方法,包括下列步骤:
将多个绝缘衬底单元互相叠置,各绝缘衬底单元包括绝缘陶瓷层及分别与陶瓷层的顶面和底面接合的导电层;以及
将邻接的绝缘衬底单元互相接合。
21.如权利要求20所述的方法,其中绝缘衬底单元是通过下面方法中的至少一种互相接合的:钎焊、焊接以及用双氧化物共晶体的液相接合。
22.如权利要求20所述的方法,其中绝缘衬底单元是通过从包含导热组分如金属和陶瓷的浆料和有机树脂中选择的粘合材料互相接合的。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35159698A JP3445511B2 (ja) | 1998-12-10 | 1998-12-10 | 絶縁基板、その製造方法およびそれを用いた半導体装置 |
JP351596/1998 | 1998-12-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1256514A CN1256514A (zh) | 2000-06-14 |
CN1143382C true CN1143382C (zh) | 2004-03-24 |
Family
ID=18418346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB991261097A Expired - Lifetime CN1143382C (zh) | 1998-12-10 | 1999-12-10 | 绝缘衬底、其制作方法及具有绝缘衬底的模块半导体器件 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6605868B2 (zh) |
JP (1) | JP3445511B2 (zh) |
KR (1) | KR100373471B1 (zh) |
CN (1) | CN1143382C (zh) |
Families Citing this family (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2829661B1 (fr) * | 2001-08-17 | 2004-12-03 | Valeo Equip Electr Moteur | Module de composants electroniques de puissance et procede d'assemblage d'un tel module |
JP2003086747A (ja) * | 2001-09-10 | 2003-03-20 | Hitachi Ltd | 絶縁回路基板とその製法およびそれを用いた半導体パワー素子 |
US6844621B2 (en) * | 2002-08-13 | 2005-01-18 | Fuji Electric Co., Ltd. | Semiconductor device and method of relaxing thermal stress |
US6787803B1 (en) * | 2003-06-24 | 2004-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Test patterns for measurement of low-k dielectric cracking thresholds |
JP4102788B2 (ja) * | 2004-08-16 | 2008-06-18 | シャープ株式会社 | 液晶表示装置の製造方法 |
GB2418539A (en) * | 2004-09-23 | 2006-03-29 | Vetco Gray Controls Ltd | Electrical circuit package |
US7521788B2 (en) * | 2004-11-15 | 2009-04-21 | Samsung Electronics Co., Ltd. | Semiconductor module with conductive element between chip packages |
JP4547279B2 (ja) * | 2005-02-08 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4721929B2 (ja) * | 2005-04-13 | 2011-07-13 | 京セラ株式会社 | 多層回路基板および電子部品モジュール |
AU2005339694B2 (en) * | 2005-12-30 | 2011-04-07 | Smc Electrical Products, Inc. | Variable frequency drive system apparatus and method for reduced ground leakage current and transistor protection |
KR100700936B1 (ko) * | 2006-01-25 | 2007-03-28 | 삼성전자주식회사 | 냉각 장치 및 이를 갖는 메모리 모듈 |
JP4967447B2 (ja) * | 2006-05-17 | 2012-07-04 | 株式会社日立製作所 | パワー半導体モジュール |
JP2007329387A (ja) * | 2006-06-09 | 2007-12-20 | Mitsubishi Electric Corp | 半導体装置 |
DE102006057718A1 (de) * | 2006-12-01 | 2008-06-05 | Forschungsverbund Berlin E.V. | Halbleiterbauelement und Verfahren zu dessen Herstellung |
JP4371151B2 (ja) * | 2007-05-28 | 2009-11-25 | 日立金属株式会社 | 半導体パワーモジュール |
US8018047B2 (en) * | 2007-08-06 | 2011-09-13 | Infineon Technologies Ag | Power semiconductor module including a multilayer substrate |
US8154114B2 (en) * | 2007-08-06 | 2012-04-10 | Infineon Technologies Ag | Power semiconductor module |
JP5070014B2 (ja) * | 2007-11-21 | 2012-11-07 | 株式会社豊田自動織機 | 放熱装置 |
JP2009130060A (ja) * | 2007-11-21 | 2009-06-11 | Toyota Industries Corp | 放熱装置 |
JP5113815B2 (ja) * | 2009-09-18 | 2013-01-09 | 株式会社東芝 | パワーモジュール |
FR2957192B1 (fr) * | 2010-03-03 | 2013-10-25 | Hispano Suiza Sa | Module electronique de puissance pour un actionneur pour aeronef |
DE102010003533B4 (de) * | 2010-03-31 | 2013-12-24 | Infineon Technologies Ag | Substratanordnung, Verfahren zur Herstellung einer Substratanordnung, Verfahren zur Herstellung eines Leistungshalbleitermoduls und Verfahren zur Herstellung einer Leistungshalbleitermodulanordnung |
US8516831B2 (en) | 2010-07-01 | 2013-08-27 | Toyota Motor Engineering & Manufacturing North America, Inc. | Thermal energy steering device |
CN103222053A (zh) | 2010-09-24 | 2013-07-24 | 半导体元件工业有限责任公司 | 电路装置 |
DE102010049499B4 (de) * | 2010-10-27 | 2014-04-10 | Curamik Electronics Gmbh | Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines solchen Substrates |
US8427833B2 (en) * | 2010-10-28 | 2013-04-23 | International Business Machines Corporation | Thermal power plane for integrated circuits |
US8253234B2 (en) | 2010-10-28 | 2012-08-28 | International Business Machines Corporation | Optimized semiconductor packaging in a three-dimensional stack |
US8405998B2 (en) | 2010-10-28 | 2013-03-26 | International Business Machines Corporation | Heat sink integrated power delivery and distribution for integrated circuits |
JP5625794B2 (ja) * | 2010-11-18 | 2014-11-19 | 三菱マテリアル株式会社 | パワーモジュール用基板の製造方法 |
JP2012119597A (ja) * | 2010-12-03 | 2012-06-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
WO2012093509A1 (ja) * | 2011-01-07 | 2012-07-12 | 富士電機株式会社 | 半導体装置およびその製造方法 |
TWI449138B (zh) * | 2011-01-19 | 2014-08-11 | Subtron Technology Co Ltd | 封裝載板 |
JP2012234857A (ja) * | 2011-04-28 | 2012-11-29 | Denki Kagaku Kogyo Kk | セラミックス回路基板及びそれを用いたモジュール |
FR2975528B1 (fr) * | 2011-05-17 | 2014-02-28 | Alstom Transport Sa | Dispositif d'isolation electrique d'un plan conducteur presentant un premier potentiel electrique par rapport a un deuxieme potentiel, comprenant des moyens de diminution de la valeur du champ electrostatique en un point du bord peripherique du plan conducteur |
TWI541488B (zh) * | 2011-08-29 | 2016-07-11 | 奇鋐科技股份有限公司 | 散熱裝置及其製造方法 |
US10186903B2 (en) * | 2012-08-28 | 2019-01-22 | Philips Lighting Holding B.V. | Electrical breakdown protection for a capacitive wireless powering system |
KR102094566B1 (ko) * | 2012-08-31 | 2020-03-27 | 미쓰비시 마테리알 가부시키가이샤 | 파워 모듈용 기판 및 파워 모듈 |
JP6307832B2 (ja) * | 2013-01-22 | 2018-04-11 | 三菱マテリアル株式会社 | パワーモジュール用基板、ヒートシンク付パワーモジュール用基板、ヒートシンク付パワーモジュール |
JP6040803B2 (ja) * | 2013-02-22 | 2016-12-07 | 三菱マテリアル株式会社 | パワーモジュール |
JP6201532B2 (ja) * | 2013-08-30 | 2017-09-27 | 富士電機株式会社 | 半導体装置 |
WO2016020389A1 (en) * | 2014-08-05 | 2016-02-11 | At & S Austria Technologie & Systemtechnik Aktiengesellschaft | Warpage control with intermediate material |
JP6327105B2 (ja) | 2014-10-17 | 2018-05-23 | 三菱電機株式会社 | 半導体装置 |
CN104992932B (zh) * | 2015-05-26 | 2018-05-08 | 株洲南车时代电气股份有限公司 | 用于承载芯片的绝缘衬板以及igbt模块 |
JP6616166B2 (ja) * | 2015-09-26 | 2019-12-04 | 京セラ株式会社 | 回路基板および電子装置 |
WO2017086911A1 (en) * | 2015-11-16 | 2017-05-26 | Intel Corporation | Sintered heat spreaders with inserts |
JP6904094B2 (ja) * | 2016-06-23 | 2021-07-14 | 三菱マテリアル株式会社 | 絶縁回路基板の製造方法 |
CN106550534B (zh) * | 2016-07-06 | 2019-11-19 | 深圳市微纳科学技术有限公司 | 多层陶瓷印制电路板及其制造方法 |
KR102378938B1 (ko) * | 2016-08-10 | 2022-03-25 | 주식회사 아모센스 | 고주파 기판의 제조 방법 |
DE102016119485A1 (de) * | 2016-10-12 | 2018-04-12 | Infineon Technologies Ag | Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt |
DE102016125348B4 (de) * | 2016-12-22 | 2020-06-25 | Rogers Germany Gmbh | Trägersubstrat für elektrische Bauteile und Verfahren zur Herstellung eines Trägersubstrats |
JP7064710B2 (ja) * | 2018-02-28 | 2022-05-11 | 三菱マテリアル株式会社 | 絶縁回路基板、及び、絶縁回路基板の製造方法 |
CN109509744B (zh) * | 2018-12-19 | 2024-05-28 | 常州瑞华新能源科技有限公司 | 高压功率模块封装结构 |
CN109541281A (zh) * | 2018-12-26 | 2019-03-29 | 新纳传感系统有限公司 | 玻璃隔离器件及其制造方法、电流传感器 |
CN109541280A (zh) * | 2018-12-26 | 2019-03-29 | 新纳传感系统有限公司 | 集成电流传感器 |
CN109757027A (zh) * | 2019-01-26 | 2019-05-14 | 深圳莱必德科技股份有限公司 | 一种超导高频高速线路板及其制造方法 |
JP7346178B2 (ja) * | 2019-09-05 | 2023-09-19 | 株式会社東芝 | 半導体装置 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5572064A (en) * | 1978-11-25 | 1980-05-30 | Kyocera Corp | Ceramic substrate |
US4221047A (en) * | 1979-03-23 | 1980-09-09 | International Business Machines Corporation | Multilayered glass-ceramic substrate for mounting of semiconductor device |
JPS55133597A (en) * | 1979-04-06 | 1980-10-17 | Hitachi Ltd | Multilayer circuit board |
JPS58102532A (ja) * | 1981-12-15 | 1983-06-18 | Toshiba Corp | 半導体装置 |
US4849284A (en) * | 1987-02-17 | 1989-07-18 | Rogers Corporation | Electrical substrate material |
JPH0648666B2 (ja) * | 1987-09-29 | 1994-06-22 | 三菱マテリアル株式会社 | 積層セラミックコンデンサ及びその製法 |
JPH0360471A (ja) * | 1989-07-25 | 1991-03-15 | Alps Electric Co Ltd | 積層セラミックスの製造方法 |
JPH03232242A (ja) * | 1989-10-27 | 1991-10-16 | Fuji Electric Co Ltd | 半導体装置実装用積層板体 |
JPH10135634A (ja) * | 1990-03-19 | 1998-05-22 | Hitachi Ltd | 多層配線基板及びその製造方法 |
EP0714127B1 (en) * | 1991-11-28 | 2003-01-29 | Kabushiki Kaisha Toshiba | Semiconductor package |
JP2656416B2 (ja) | 1991-12-16 | 1997-09-24 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法、並びに半導体装置に用いられる複合基板および複合基板の製造方法 |
US5276955A (en) * | 1992-04-14 | 1994-01-11 | Supercomputer Systems Limited Partnership | Multilayer interconnect system for an area array interconnection using solid state diffusion |
US5521332A (en) * | 1992-08-31 | 1996-05-28 | Kyocera Corporation | High dielectric layer-containing alumina-based wiring substrate and package for semiconductor device |
DE4418426B4 (de) * | 1993-09-08 | 2007-08-02 | Mitsubishi Denki K.K. | Halbleiterleistungsmodul und Verfahren zur Herstellung des Halbleiterleistungsmoduls |
JP3045213B2 (ja) * | 1993-06-30 | 2000-05-29 | 三菱マテリアル株式会社 | 端面型サーマルヘッド用基板 |
EP0661748A1 (en) * | 1993-12-28 | 1995-07-05 | Hitachi, Ltd. | Semiconductor device |
US5907187A (en) * | 1994-07-18 | 1999-05-25 | Kabushiki Kaisha Toshiba | Electronic component and electronic component connecting structure |
JP2992464B2 (ja) * | 1994-11-04 | 1999-12-20 | キヤノン株式会社 | 集電電極用被覆ワイヤ、該集電電極用被覆ワイヤを用いた光起電力素子及びその製造方法 |
JP3383892B2 (ja) * | 1995-03-17 | 2003-03-10 | 同和鉱業株式会社 | 半導体実装構造体の製造方法 |
US5644327A (en) * | 1995-06-07 | 1997-07-01 | David Sarnoff Research Center, Inc. | Tessellated electroluminescent display having a multilayer ceramic substrate |
JP2772274B2 (ja) | 1995-06-23 | 1998-07-02 | 株式会社東芝 | 複合セラミックス基板 |
US5769989A (en) * | 1995-09-19 | 1998-06-23 | International Business Machines Corporation | Method and system for reworkable direct chip attach (DCA) structure with thermal enhancement |
EP0794616B1 (en) * | 1996-03-08 | 2003-01-29 | Matsushita Electric Industrial Co., Ltd. | An electronic part and a method of production thereof |
JP2939444B2 (ja) | 1996-09-18 | 1999-08-25 | 株式会社東芝 | 多層窒化けい素回路基板 |
JPH10218360A (ja) * | 1997-02-03 | 1998-08-18 | Sumitomo Kinzoku Electro Device:Kk | セラミック基板シート、該セラミック基板シートの搬送方法、及び収納ケースへの前記セラミック基板シートの収納方法 |
US6190834B1 (en) * | 1997-05-15 | 2001-02-20 | Hitachi, Ltd. | Photosensitive resin composition, and multilayer printed circuit board using the same |
JP2856193B2 (ja) * | 1997-05-15 | 1999-02-10 | 日本電気株式会社 | マルチチップモジュールの実装構造体 |
JPH10335579A (ja) * | 1997-05-27 | 1998-12-18 | Toshiba Corp | 大電力半導体モジュール装置 |
US6139666A (en) * | 1999-05-26 | 2000-10-31 | International Business Machines Corporation | Method for producing ceramic surfaces with easily removable contact sheets |
-
1998
- 1998-12-10 JP JP35159698A patent/JP3445511B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-09 US US09/457,335 patent/US6605868B2/en not_active Expired - Lifetime
- 1999-12-10 CN CNB991261097A patent/CN1143382C/zh not_active Expired - Lifetime
- 1999-12-10 KR KR10-1999-0056391A patent/KR100373471B1/ko active IP Right Grant
-
2003
- 2003-01-27 US US10/351,312 patent/US7263766B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR20000048052A (ko) | 2000-07-25 |
US20020066953A1 (en) | 2002-06-06 |
US7263766B2 (en) | 2007-09-04 |
KR100373471B1 (ko) | 2003-02-25 |
US20030168729A1 (en) | 2003-09-11 |
CN1256514A (zh) | 2000-06-14 |
JP2000183212A (ja) | 2000-06-30 |
US6605868B2 (en) | 2003-08-12 |
JP3445511B2 (ja) | 2003-09-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1143382C (zh) | 绝缘衬底、其制作方法及具有绝缘衬底的模块半导体器件 | |
TWI390663B (zh) | A joining structure and a method for manufacturing the same | |
KR100885060B1 (ko) | 플라즈마 발생용 전극내장형 서셉터 및 그 제조 방법 | |
KR100371974B1 (ko) | 구리회로접합기판 및 그 제조방법 | |
CN110622301A (zh) | 功率半导体装置及其制造方法 | |
KR101975633B1 (ko) | 금속-세라믹스 접합 기판 및 그 제조 방법 | |
EP2214201B1 (en) | Process for producing substrate for power module, substrate for power module, and power module | |
CN100342527C (zh) | 电源模块用基板 | |
KR102120785B1 (ko) | 반도체용 방열기판 및 그 제조 방법 | |
JP7241163B2 (ja) | 電子モジュールとその製造方法 | |
CN105453256A (zh) | 电源模块 | |
CN1395464A (zh) | 制造多层陶瓷基板的方法 | |
CN107848246A (zh) | 用于电气电路的基底和用于制造这种基底的方法 | |
JP2008198905A (ja) | セラミックス基板及びセラミックス回路基板の製造方法並びに集合基板と半導体モジュール | |
JP2003273289A (ja) | セラミックス回路基板およびパワーモジュール | |
CN104163029A (zh) | 多层复合材料的制造方法 | |
US20180093927A1 (en) | Method for Producing a Metal-Ceramic Substrate, and a Metal-Ceramic Substrate | |
CN100338751C (zh) | 半导体装置 | |
JPWO2007010615A1 (ja) | 熱伝導シートおよびその製造方法、並びに熱伝導シートを用いたパワーモジュール | |
CN1165209C (zh) | 多层集成式基片和多层陶瓷元件的制造方法 | |
CN111788677A (zh) | 金属陶瓷基板和用于制造金属陶瓷基板的方法 | |
CN1007679B (zh) | 制造半导体元件的方法 | |
US20240057255A1 (en) | Method of manufacturing a printed circuit board assembly | |
EP2315242A1 (en) | Circuit arrangement and manufacturing method thereof | |
JP2001345402A (ja) | モジュール型半導体装置及びその方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term |
Granted publication date: 20040324 |
|
CX01 | Expiry of patent term |