CN1103179C - 微电子连接元件以及包含该元件的组件 - Google Patents

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Abstract

一种微电子连接元件(62)具有柔性引线(36)，引线由带金属导体的聚合物条(46，50)形成。金属导体(46，50)可以非常薄，希望其厚度小于5微米，并提供良好的耐疲劳性。每根聚合物条(46，50)上可以具有两个导体，一个起主导体或信号导体的作用，用于与芯片(62)上的一个触点或其它微电子元件连通，另一个起电势参考导体或接地导体的作用。引线上的电势参考导体增强了的抗串扰能力。

Description

微电子连接元件以及包含该元件的组件
与相关申请的相互关系
本申请要求保护美国临时申请第60/003,927号的利益，该申请于1995年9月18日提交，其内容通过引用包括在此。
发明领域
本发明涉及在安装和连接诸如半导体芯片等微电子元件时使用的元件和方法。
发明背景
一般，半导体芯片和其它微电子元件都具有必须接至外部电路的触点，外部电路有诸如支持衬底或电路板的电路等。迄今已提出了各种实行这些连接的工艺和元件。例如，在引线键合的组件中，用物理方式将芯片装在衬底上，并且将各个细引线连接在芯片触点和衬底上的接触盘(contact pad)之间。在带自动键合即“TAB”工艺中，使诸如薄箔聚合物等介电支持带具有一个略大于芯片的孔。在介电带的一面提供一个金属引线阵列。这些引线从孔的周围向内延伸，致使每条引线的内端向内伸出孔的边缘。这些端部以对应于芯片上触点的间距并排分开。引线的内端与芯片上的触点键合，而引线的外端固定于衬底的接触盘。在“梁式引线”工艺中，为芯片配备了从芯片触点向外延伸出芯片边缘的引线。芯片位于衬底上，致使引线的外端位于合适的衬底接触盘上，并且引线与接触盘键合。
半导体技术的快速发展需要在给定的空间内提供日益增多的触点和引线数量。单块芯片需要几百甚至几千个触点和引线。例如，目前实践中复杂的半导体芯片具有以0.5毫米或更小的中心距相互隔开的成行触点。随着半导体技术的持续发展，这些距离正日益缩小。由于触点间隔如此接近，接至芯片触点的引线(诸如引线键合中的引线)以及在TAB和梁式引线工艺中使用的引线必须是极精细的结构，宽度一般小于0.1毫米。在制造期间，这些精细结构容易损坏和变形。在键合加工期间即使引线相对其所需位置有少量偏移也会导致最终组件出现缺陷。
例如，如美国专利第5,489,749号和第5,536,909号以及1994年2月3日公布的PCT国际公开申请WO 94/03036中所揭示的，用于安装半导体芯片的元件可以包括一个支持结构(诸如限定一个或多个间隙的聚合物薄膜)以及一条或多条延伸跨过该间隙的引线，所述专利和国际申请的内容通过引用包括在此。一般，支持结构上有端子。每条引线有一个连接部分，连接部分的第一端永久地固定于间隙一侧的支持结构上，而第二端则远离第一端。引线连接部分的第一端一般与端子相连。每个连接部分的第二端与间隙的另一侧作可松开的固定。例如，每条引线可以包括一个将连接部分的第二端与支持结构相连的易断部分。因此，每条引线跨过支持结构中的间隙而桥接。将引线保持在合适的位置和取向上，以便当把连接元件与芯片并列放置时，每条引线都相对芯片上相关的触点处于所需的位置上或者与之接近。然后，用一插入间隙并迫使每条引线向下与芯片之合适触点接合的键合工具使每条引线键合。最好，在该过程中用键合工具引导每条引线。由于每条引线支撑在两端，所以引线在键合工艺之前保持就位。当引线与芯片触点键合时，支持结构上的端子与芯片电气连接。因此，可通过将支持结构上的端子连接在较大的衬底上(例如用焊料将端子键合至较大衬底)，使芯片与外部电路相连。经键合的引线一般在芯片触点和端子之间提供柔性的互连，并因此可以补偿芯片和衬底的热膨胀和收缩。如专利′749和′909以及国际′306出版物中所揭示的元件和键合方法提供了坚固的、小型而廉价的芯片固定件，并提供了许多好处。美国专利第5,398,863号和美国专利第5,491,302号揭示了对这种芯片固定件的进一步改进和提高，其内容也通过引用包括在此。美国专利第5,390,844号揭示了对依照专利′749和′306出版物以及为其它目的而固定引线时有用的键合工具，其内容也通过引用包括在此。
依照上述专利和出版物制造的引线连接部分一般由诸如铜、金、铂、镍、铝、银以及这些金属的合金制成。也可使用多层金属层的组合。专利′749和′909还揭示了在引线中使用聚合物条，诸如与支持结构形成一整体的聚合物条。因此，聚合物条与一层或多层金属一起起部分引线结构的作用。在这些专利所描述的某些实施例中，通过中断金属层形成易断部分。在这些实施例中，聚合物层延伸跨过易断部分，致使当把连接部分的端部向下移动与芯片键合时，聚合物层就断裂。如这些专利中进一步揭示的，可以在悬臂引线(即依照这些专利的优选实施例，引线两端不受支撑)中使用聚合物条。这些专利提出的其它结构还把聚合物条作为加强件，该加强件仅与引线连接部分的第一端相邻，即仅处于引线与支持结构键合的地方，以便缓解应力集中在该点。引线的剩余部分仅由金属层构成。
美国专利第5,518,964号揭示了其它引线结构，其内容也通过引用包括在此。如专利′964的某些实施例所示，微电子连接元件可以包括一个具有细长条状线引线阵列的介电片。每条引线可以具有一个与介电片永久固定的末端以及与介电片可分离连接的尖端。在使用中，可将介电片与诸如芯片或一整块大圆片并列放置。使引线的尖端与芯片上的触点键合，同时尖端仍固定在介电片上。键合后，使介电片与微电子元件相互移离，从而使尖端与介电片分离，并将引线弯曲远离介电片。这将引线保持纵向扩展的柔性结构。
除了这些改进之外，还期望有更进一步的改进。因此，希望聚合物加强引线结构的改进有利于制造这种引线和键合加工。
还希望提供这样的引线设计，它能提供更好地抵抗操作中所遇到的有关弯曲的能力，并且即使用相当脆弱的易于疲劳的金属，也能很好地阻止这类失效。
另外，互连元件的电特性会在总体上影响微电子电路的性能。例如，如PaulD.Franxon在1993年的论文集《多芯片模块技术及其它技术-基础》第11章《数字多芯片模块的电学设计》(525页-568页)中所述的，互连元件的电特性会影响电路的工作速度。尽管全面论述微电子电路的电学设计超出了该文章的范围，但信号传输的质量以及信号从一个微电子元件传播至另一个元件所需的时间将依赖于诸如构成连接之传输线的长度和特性阻抗等因素。一般将在电路板内部延伸的导体作为“条状线”。在一条条状线中，传输信号的导体与诸如电源平面或接地平面等电压参考平面并置。一般在导体和参考平面之间提供一介电层。
但是，以前没有将从电路板延伸到芯片触点的引线作为条状线。因此，在引线键合、TAB和梁式引线工艺中，引线是单一导体，在导体附近没有任何电压参考平面。因此，引线的电学性能(诸如特性阻抗)与电路板的条状线明显不同。另外，上述结构中使用的引线易受“串扰”。在一条引线上传播的信号会在相邻引线和电路的连接元件上引起假信号。引线间较近的物理间距会加重串扰问题，并且当电路元件的工作速度增大时会进一步加重串扰。希望提供能更好控制引线中电学特性及具有更好的抗串扰能力的微电子连接元件和方法。尤其希望提供结构小型化且廉价的引线，且该结构适合于微电子元件上间距紧密的触点。
发明内容
本发明满足了这些需求。
本发明的一个方面提供了一种微电子连接元件，该连接元件包括介电支持结构和多根连接于支持结构的柔性引线。每条引线包括一个柔性介电构件、一个主导体以及一个沿介电构件与主导体同向延伸的参考导体。最好，每个柔性介电构件是具有上下表面的介电条。每条引线的主导体覆盖在介电条的上表面或下表面上，而参考导体覆盖在介电条的另一表面上。支持结构希望是平坦的片状元件，其上下表面与介电条的上下表面连续。可以把端子安置在支持结构的一个或多个表面上，并且可以将引线的主导体与端子相连。介电条与支持结构可以相互形成一整体，并可以具有相同的厚度或不同的厚度。最好使支持结构和介电条成为公共介电片的一部分。元件最好包括覆盖在支持结构一表面上的导电的第一电势参考元件或电势平面。至少有一些引线的参考导体与第一电势参考元件电气连接。
在一种布置中，第一电势参考元件覆盖在支持结构的上表面上，而第一电势参考元件中有孔。端子位于孔中衬底的上表面上。至少有一些端子与第一电势参考元件电气隔离。引线的参考导体覆盖在介电条的上表面上，并与第一电势参考元件连续，而引线的主导体位于介电条的下表面上。元件可以包括从至少一些端子延伸至支持结构下表面的导电通路，例如通过沿支持结构下表面延伸的导电线路可使至少一些引线的主导体与通路相连。
在依照本发明该方面的元件中，参考导体、主导体和介电条形成沿柔性引线延伸的成对导体。每对这样的导体可以与由线路和第一电势参考元件限定的其它条状线或成对导体连续。成对导体引线基本上能抗串扰。引线连接适于与芯片或其它微电子元件上的触点键合。
本发明的另一方面包括一种组件，该组件包括如上所述的元件以及一微电子元件，其中微电子元件的正表面面向支持结构和介电条的下表面，微电子元件在其正表面上具有触点。引线的主导体与微电子元件上的触点相连，而引线的参考导体延伸至触点附近。
本发明的再一方面提供了一种连接元件，该连接元件包括一支持结构以及一根或多根柔性引线。每条引线包括一个连接部分，该连接部分具有固定于支持结构的第一端以及远离第一端的第二端。每条这样的引线包括一个在第一和第二端之间延伸的柔性介电条，介电条具有方向相反的上下表面。每条这样的引线还包括覆盖在介电条一个表面上的第一导体或导电层。第一导体的厚度小于10微米，能小于大约5微米更好，但最好在大约2微米和大约5微米之间。依照本发明该方面的元件还可以包括覆盖在柔性介电条另一表面上的第二导体。第二导体的厚度可以与以上有关第一导体的描述相同。希望第一和第二导体是金属。希望介电条是厚度在大约10微米和大约50微米之间的柔性聚合物条。依照本发明该方面，柔性介电条为引线连接部分的结构强度提供了一个重要部分，最好为主要部分。因此，导电层主要起提供导电性的作用。本发明的该方面包含以下贡献，即厚度小于10微米且希望小于约5微米的非常薄的导电层可以提供极佳的抗弯曲疲劳能力，即使导电层由通常被认为在抗弯曲疲劳方面很弱或无此能力的金属材料制成。因此，金属导电层可以由诸如铜和铜基合金等低成本的金属制成。金属层可以包括多层由金之类的其它金属形成的更小的层或涂层，或者全部由金之类的金属制成。即便使用诸如金等相当贵的金属，形成这些薄层所需的用金量也是很小的。另外，利用如此薄的导电层，可以大大减少电镀或腐蚀各层所需的加工时间。
最好，每条引线中连接部分的第二端能与支持结构作可解除的连接。例如，可以用引线中的易断部分将每条引线的第二端连接于支持结构。依照本发明该方面的引线提供了类似以上专利′749和′909所讨论的优点。依照本发明该方面的一特佳的连接元件具有从连接部分第一端延伸至连接部分第二端但不跨过易断部分的柔性聚合物层。因此，易断部分没有聚合物层但包括一层或多层金属层。尤其，当使用上述非常薄的金属层时，金属层很容易断裂而提供可靠的易断连接。
依照本发明的另一种变化，可以在如专利′964所述的结构中包含上述带聚合物层的引线，并如该专利中所述，在键合和变形工艺中使用这种引线。
本发明的又一方面提供了引线适于键合的连接元件。因此，每条引线包括一个如上所述的连接部分，该连接部分具有固连接支持结构的第一端和远离第一端的第二端。同样，每个连接部分包括一个具有方向相反的上下表面的聚合物条以及覆盖在其中一个表面上的第一金属层。本发明该方面的连接元件具有从引线金属层向下延伸并从相邻于连接部分第二端的键合区中引线的剩余部分向下突出的金属突起。金属突起有利于聚集通过引线施加的声能或超声能。在第一金属层位于聚合物条的上表面时，突起可以穿过聚合物条。另一种方法是，使形成主导体使之与芯片或其它微电子元件上的触点键合的层位于聚合物条的下表面上。在该情况下，希望介电条在键合区有一个孔。如以下进一步讨论的，可以将键合工具插入孔中，从而使能量直接从工具耦合至下表面上的金属层，不需要通过插入的聚合物层传递能量。另外，该孔可以在工具和引线之间提供稳固的相互键合，并由此可使工具在键合工艺期间引导引线。
本发明的另一个方面提供了键合上述连接元件的方法以及制造上述微电子元件的方法。
附图概述
图1是依照本发明一实施例、结合半导体芯片而获得的一个元件的顶视示意图。
图2是图1所示元件的底视示意图。
图3是一放大的局部示图，示出了图1所示元件的一部分。
图4是沿图3中4-4线截取的局部截面示意图，示出了与键合工具相结合的芯片和元件。
图5是一局部截面示意图，示出了由图1-4所示芯片和元件制成的组件。
图6是沿图5中6-6线截取的局部截面示意图，但它示出了在后道制造阶段的组件。
图7是一局部顶视图，示出了依照本发明另一实施例的一个元件的一部分。
图8是沿图7中8-8线截取的截面图。
图9类似于图8，但它结合芯片示出了后道制造阶段的元件。
图10类似于图9，但它示出了在后道制造阶段的元件和芯片。
图11A-11H是局部示图，示出了在制造各阶段期间图7-10的元件部分。
图12A-12H分别是图11A-11H所示元件的截面示意图。
图13A和13B分别是局部顶视示意图和局部底视示意图，示出了依照本发明又一实施例的一个元件部分。
图13C是沿图13A中13C线截取的截面图。
图13D类似于图13C，但它示出了依照本发明另一实施例的元件。
图14是一局部透视示意图，示出了用图13A-13B的元件制成的组件。
图15A和15B分别是依照本发明再一实施例的一个元件的局部底视示意图和局部顶视示意图。
图15C是沿图15B中15C线截取的截面图。
图15D类似于图15C，但它示出了依照本发明又一实施例的一个元件。
优选实施例的详细描述
依照本发明一实施例的连接元件包括一聚合薄膜支持结构10，该结构具有中心区12、周边区14以及一系列将中心区与周边区隔开的槽17。槽17相互联合，在中心区的周围形成一个环状的环形通道。支持结构或薄膜10可以由一种柔性片状介电材料(例如由杜邦化学公司出售的商标为KAPTOM E的材料)聚酰亚胺形成，厚度宜在大约10微米和大约50微米之间，且最好在大约10微米和大约25微米之间。薄膜10具有图1所示的上表面16和图2所示的下表面18。在中心区12中，上表面16基本上被第一电势参考平面20覆盖，其中第一电势参考平面为薄的金属导电层形式。如以下所讨论的，导电层20可以用作接地平面。导电层20具有许多形成于其中的孔22。多个金属通路衬垫24穿过孔22，并穿过支持结构或介电膜延伸到达中心区12的下表面18。每个通路衬垫24在支持结构的上表面16上提供一个外露端。大多数的通路衬垫24与导电层20电气绝缘，并且不接触导电层。少数通路衬垫24a通过柔性金属小桥26与导电层20电气连接，如图6清楚所示，金属小桥26从孔20的边缘向里延伸至通路衬垫24a。
在支持结构的上表面16上，金属总线28在周边区14的周围延伸，平行于槽17的外缘。在支持结构的下表面18上，有类似的总线30在周边区的周围延伸。
第二电势参考元件32位于中心区12中支持结构的下表面上。第二电势参考元件32也可以是一金属薄层。但电势参考元件32仅覆盖中心区相当小的部分。多根金属线路34沿中心区的下表面从通路衬垫24的下端向中心区的边缘延伸并由此向槽17延伸。
多条引线36延伸跨过槽17。每条引线36都具有一个连接部分，其第一端38与支持结构的中心区12相连，而第二端40远离支持结构的中心区并远离第一端38。每条引线的连接部分包括一介电条41，其上表面44与中心区12中支持结构之上表面16连续，下表面46与中心区中支持结构下表面18连续。每条引线还包括一覆盖介电条40之下表面46的金属带形式的主导体48，以及一覆盖介电条41之上表面的电势参考导体50。将导体48和50制成薄的金属层。导体48和50的厚度宜小于约10微米，能小于约5微米则更好，但最好在2微米和5微米之间。每个主导体48与一线路34连续，致使每个主导体至少与一个通路衬垫24电气连接，并因此至少与一个由上表面通路衬垫确定的端子电气连接。有几条线路34与第二电势参考元件32电气相连，致使与这些线路相连的特定的主导体48与若干通路衬垫相连。因此，所有与第二电势参考元件32相连的线路、主导体48和通路衬垫24互相电气连接。如以下将阐述的，这些元件对相关半导体芯片起电力连接作用。各种引线的所有电势参考导体50与第一电势参考元件或接地平面20连续。
每条引线36都有一个突起52，它在连接部分的键合区从主导体或金属层48向下延伸，与其第二端40相邻。每条引线还有一个在键合区向下伸入聚合物层41的孔54，该孔54与突起52对准，并且电势参考导体50中的孔与孔54对准，致使孔54开向元件的上表面。在每个聚合物条41之上表面上形成电势参考导体50的金属层与周边区14之上表面上的总线28连续。但是，中断聚合物条41和下金属层48，以便在连接部分第二端40和周边部分14之聚合物层之间的这些层中提供间隙56。这使连接部分的第二端40仅通过上表面上金属层的一小部分58连接至周边部分14。如图3中清楚所示，该部分58的宽度W小于金属层相邻部分的宽度。因此，金属层部分58在连接部分第二端40与支持结构周边部分14之间形成一脆弱的连接。在中心部分下表面18之下布置一种由诸如泡沫材料、凝胶或弹性材料等软材料形成的顺从性介电垫片60。
使用时，将连接元件组装到一芯片62上，芯片62的正面64上具有触点66。触点66沿芯片的四周排列成行。连接元件与芯片对准，使每行触点66沿一条槽17延伸。引线的连接部分36，特别是引线的键合区和突起52与触点66对准。支持结构的中心区12覆盖在芯片的中央，并且通过顺从性层60支承在芯片的正面64上。环状支撑物68包围芯片的四周，并且支撑支持结构的周边区14。键合工具70从组件的顶部向下推进，与每条引线36接合。如图4中清楚所示，键合工具的下端有一个突出部72。该突出部的长度略大于上金属层或参考导体50与介电条41的组合厚度，因此突出部72对下金属层或主导体48的上表面加压。工具上的肩形凸出部78也可以对上金属层或参考导体50加压。当工具向下行进时，它迫使连接部分的第二端40向下，从而破坏易断部分58中的上金属层。
工具的继续移动迫使连接部分的第二端40向下，直至突起52与芯片上的一个触点66键合。在其向下移动期间，键合工具70可以横向移动，以便引导每条引线与适当的的触点66精确对准。键合工具可以由合适的机械视觉系统来控制(未示出)。键合工具最好还能相对引线向引线的第一端38作纵向移动，从而将引线制成一般弯曲的S形结构。对引线对准、弯曲和键合的过程作更全面描述的那些专利，通过引用包括在此。但是，在使用图1-6中引线的过程中，利用突出部72在孔54中的键合来实现工具与引线的键合。该键合会使引线键合工具横向和纵向移动引线的第二端。当引线已与合适的触点66键合时，突起52对触点加压。当施加热能、声能或超声能使突起52与触点66键合时，能量是通过工具70施加的。由于突出部72直接加压在下金属层或主导体48的金属上，所以能量不通过聚合物介电条41，有效地在金属中传递至金属触点。
所得的组件具有覆盖芯片正表面64之中心部分的支持结构的中心部分12，并具有与芯片上的端子66相连的各种引线的连接部分50。每根聚合物条下表面上的主导体或下金属层46与芯片的一个触点66相连。因此，芯片的每个触点66与中心区12之下表面上的一条线路34相连，并与一个通路衬垫24相连，从而使每个触点与中心区或芯片载体12之上表面上的一个端子相连。如上所述，有几条线路34乃至几个主导体46和芯片触点66共同接至中心区12之下表面上的第二电势参考元件32(图6)。最好将这些连接的引线用作芯片的电力连接。因此，如此连接的特定的芯片触点就是芯片的电力输入端。电势参考导体50和第一电势参考元件20与大多数主导体46电气绝缘。因此，引线连接部分36提供了各别的条状线导体，它们具有一对电气绝缘的、共同延伸的导体46和50。如上所述，有几个通路衬垫24a与第一电势参考元件20电气连接，从而使几个导体46和几个芯片触点66与第一电势参考元件相连。最好，将第一电势参考元件和这些相连的芯片触点和端子接至地电势，并对组件起接地参考的作用。
在中心区12的上表面以及周边区14的上表面上加一层焊料掩模层76(图6)。焊料掩膜层具有与通路衬垫或端子24对准的开口。在引线连接部分36周围的空隙中，在焊料掩膜层之下提供一种诸如凝胶或弹性材料78等柔性、顺从性密封剂。在端子24上提供诸如焊接球80等导电键合材料。可以用一种合适的金属散热剂(spreader)覆盖芯片62的后表面65以及支持部分68的相应表面。所得的组件是一个完全封装的芯片。运用标准的表面安装技术，通过激活键合材料80可以将其装在电路板或其它电路面板上。
在使用时，因冷热而引起的尺寸变化会使通路衬垫或端子24相对芯片触点66产生移动，移动方向为平行于芯片正表面64的水平向以及接近和远离芯片的垂直方向。顺从性层60和柔性引线36以及柔性芯片载体或支持结构中心区12允许端子相对芯片触点自由移动。在这种移动期间，引线36弯曲。极薄的金属导体46和50可以弯曲而不经受实质疲劳。因此，金属导体基本上抵御了因反复弯曲引线而引起的疲劳破坏。密封剂78进一步限制了引线上的应力，并提高了组件的耐疲劳性。
在工作中，当在端子24和芯片触点66之间传递信号时，双导体引线能基本上阻止相邻引线上信号间串扰。线路34和第一电势平面元件或接地平面20也提供了一个双导体的条状线引线结构，用于沿芯片载体下表面或中心区12传播信号。由于将双导体或条状线引线结构贯彻至引线36中，所以在每条引线和相关线路之间有良好的连续性；在线路与引线连接处，每单位长度的特征阻抗平滑过渡，没有突然的变化。所有这些因素均有利于系统在高速下操作。
宜使中心部分12上表面上的第一电势参考元件20、介电条41上表面上的参考导体50以及周边区上表面上的总线28相互形成一个整体，而中心区下表面上的线路34、介电条下表面上的主导体46以及周边区下表面上的总线30也相互成为一个整体。最好，在开始制造元件开始时，将连续的金属层覆盖在连续的聚合物薄片的上下表面上。例如通过施加选择性的掩膜层并用光刻法对掩膜层蚀刻图案，腐蚀金属层以形成各种特征。聚合物层中的槽17、孔54和间隙56以及层10中容纳通路衬垫24的通路可以通过激光融化和/或用化学方法腐蚀聚合物层来形成。在形成过程中，金属元件可以对腐蚀或融化聚合物层起掩膜的作用。上下金属层乃至电势平面元件、导体和线路可以由诸如铜或其它铜基合金(最好是铍铜合金)制成。每个金属层都可以包括一个或多个附加层或者诸如金、铂等金属涂层。亚层的厚度可以约为0.2至2.0微米。这些亚层保护底下的金属不受氧化和腐蚀。通路衬垫24和突起52可以由铜、镍、金或其它合适的材料制成。宜用传统的电镀工艺淀积通路衬垫和突起。最好用一层金或其它合适的材料覆盖突起52的下表面，以便与芯片触点66形成金属键合。
依照本发明另一实施例的元件具有与图1-6所示元件之引线相似的引线136(图7)。因此，每条引线包括一个聚合物条141，该条的上表面上覆盖有参考导体或上金属层150，并且该条的下表面上覆盖有主导体或下金属层148。同样，每条引线的第一端138与一介电片或支持结构110永久连接，而每条引线的第二端140则通过一易断元件158与介电片或支持结构作可分离的连接，其中易断元件158由从引线第二端跨接至支持结构的一小部分上金属层构成。但在该实施例中，引线被布置成基本上在支持元件的整个表面上延伸的“面阵列(area array)”或格栅。每条引线延伸跨过在支持结构中的各个间隙或孔117。端子或通路124也布置成面阵列，基本上在支持结构的整个表面上延伸，从而使端子与引线和孔一起分布。每条引线的主导体148通过沿支持结构下表面延伸的一短线路134与一相邻通路124的底端相连。支持结构的上表面基本上被支持结构上表面上的第一电势参考元件120所覆盖，其中电势参考元件120与引线上表面上的参考导体150构成一体。通路124穿过介电支持层120，并且还穿过上表面上电势参考元件120中的孔。因此，孔124以及下表面上的相关主导体148和线路134与上表面上第一电势参考元件电气隔离。但是，有几个通路124a通过与上述类似的桥126接至第一电势参考元件。可以基本相同的方式，把图7和8所示的元件用作上述参照图1-6所讨论的元件，但芯片上的触点分布成面阵列，覆盖在芯片的正表面上。再一次，将元件固定在芯片承载触点的正表面上，并且通过一顺从性层(未示出)将其支持在芯片的正表面上，其中顺从性层具有与孔117对准的孔。可以用与上述参照图4所讨论的工具相似的工具，使其与每条引线顶部的孔154键合，从而迫使每条引线向下并使突起152与引线上的触点键合。
上述元件还可用在如图9和10所示的键合过程中。将图7和8所示的元件与微电子元件162对准，其中图7和8所示的元件包括其上具有引线的支持结构110。将元件和微电子元件放在一对相对的板状工具190和192之间，在加热和加压的情况下迫使它们合在一起，以便使引线下表面上的突起152与芯片的触点166键合。在该键合过程期间，易断元件158将引线136的尖端或第二端140保持在介电支持层110上的适当位置上。键合之后，将一焊接掩膜层176(图10)加在元件的上表面上，从而封闭介电支持层中的孔117(图7)。元件和微电子元件162已发生相对移动，其中元件沿垂直方向V移动，致使连接元件的支持结构110向下移动，脱离微电子元件162。由此，引线的尖端或第二端140相对引线的端子或第一端138向下移动，从而将引线键合到垂直延伸的一般呈S形的结构中。在连接元件介电层110和芯片162正表面之间注入可流动的顺从性液体材料160，并使该材料固化，在介电层和芯片正表面之间形成一柔性顺从性层。键合、移动和注入过程可以基本上按照上述的美国专利第5,518,964号。通过在压力下将液体注入到介电层和微电子元件或芯片之间，可以全部或部分完成介电层和芯片相对移动的步骤。压力下注入的液体可以是可流动的液体密封剂160，或者是一种随后被可流动液体替代的气体。如专利′518中进一步揭示的，介电层和微电子元件的垂直移动可以伴随着水平方向的相对移动，以便将每条引线的第二端或尖端140移向引线的第一端或端子138，从而有利于将引线弯成S形。另一种方法是，实现垂直移动，但介电片110和微电子元件或芯片162不发生相对的水平移动。因此，如美国专利5,518,964号所教导的，当制造时，可以在元件的水平平面内弯曲引线。这有利于垂直移动。在其它布置中，可以按美国专利临时专利申请60/003,619中所述的物理结构制造依照本发明带有聚合物条以及覆盖聚合物条的金属导体的引线，其中所述专利申请于1995年9月12日提交，并转让给本申请的同一受让人，其内容通过引用包括在此，或者如要求所述临时申请之利益的非临时专利申请所述进行制造，其中所述非临时申请题为“引线结构”，于1996年9月12日提交，发明人为Thomas DiStefano和John W.Smith，该申请也已转让给本受让人，其内容通过引用包括在此。另外，可以按共同转让的Thomas DiStefano的美国临时专利申请中所教导的结构制造依照本发明的引线，所述申请题为“弯曲的引线结构”，于1996年9月12日提交，其内容也通过引用包括在此。
如果要用图9和10的组装方法使用元件，那么如上述专利′964所述的，应使引线尖端或第二端上的突起152具有适于由热或压力激励的键合材料。在合适的键合材料中，可以使用的是易熔的键合材料。例如，当引线或芯片触点包含金时，键合材料可以包括一种金属，该金属被选成与金一起形成低熔点的易熔物质，例如金属选自由锡或锗及其组合物组成的组。其它合适的键合材料包括扩散型键合材料，它们适于在导电金属层或主导体与芯片触点之间形成一键合，无需形成液相；焊料；或承载金属的聚合物成分。另一种方法是，通过如以上参照图1-8所讨论的使引线与工具键合，使引线的每一尖端与相关的芯片触点键合，不使引线向下弯曲。键合之后，可以将介电层110移离微电子元件162，以便使引线向下弯曲，并用以上参照图9和10的方式破坏易断部分158。
如专利′964中进一步揭示的，可将单个连接元件与包含许多芯片的整个大圆片的正表面或承载触点的表面键合，或者将其与由若干各别的芯片或其它微电子元件组成的组件键合。另外，连接元件可以包括附加的引线或线路(未示出)，它们在介电支持结构110的表面上延伸，或者在该结构内延伸，以便与多个芯片或微电子元件互连。
如图11A-11H和图12A-12H所示，用于制造图7-10所示元件的过程首先从介电层110着手，在介电层110的上下表面分别有上述连续的金属层200和210。如图11B和12B所示，将光致抗蚀剂230和240施加在上下金属层200和210上，并用光刻法蚀刻图案。然后，如图11C和12C所示，对上下层进行腐蚀。如图11D和12D所示，去除光致抗蚀剂，使介电层110的背后具有蚀刻图案的金属层。该过程在上金属层中形成孔242和环244。环244将最终形成通路衬垫124的顶部。相同的工艺还在形成引线的每个区域相对两侧的上层中制出开口246。开口246确定了一个狭窄的桥接区，它将构成易断元件158。掩模和腐蚀工艺还在将形成引线的每个区域顶端附近的上金属层中形成一个孔247，将在每个环244的中心形成另外一个孔249。在下层上的抗蚀刻图案以及对下层的腐蚀还在介电层的下表面上形成各别的条或主导体148，以及构成条148延续的线路134。每条线路134延伸至环244内的一个孔249之下。用激光器和由钼或另一种抗激光辐射材料形成的掩模252，在层110中形成孔154和155，这两个孔从上表面穿过上金属层中的孔247和249。在该工艺中，上金属层还起掩模作用，并精确限定孔154和155的位置。然后施加另一种光致抗蚀剂，仅留下与孔249对准的开口，并在这些孔中形成导电通路衬垫124，致使每个通路衬垫与线路134金属键合。通路衬垫可以用传统电镀法或其它合适的淀积法形成(图11F和12F)。利用下表面上的另一光致抗蚀剂，通过把导电键合材料电镀到引线148的尖端区，形成突起152(图11G和12G)。去除光致抗蚀剂后，用激光器进一步融化上层开口246内的介电层，从而形成孔117，确定了构成每条引线136结构单元的细长条介电材料。
依照本发明另一实施例的元件(图13A-13C和图14)在聚合物条341的上表面上只有一个导体348。导电金属凸起或隆起352从导体348向下延伸穿过引线键合区聚合介电层341中的孔。易断区358的宽度比引线的相邻部分窄，但它包括金属层或导体348以及聚合物层341两者。在该结构中，引线没有穿过其上表面的孔。当使用引线时，如美国专利第5,390,844号所教导的，用键合工具将其键合。通过金属层348的上表面加上热能和超声能，并通过金属凸起352将能量传递至芯片上的触点。将图13A-13C和图14中所示的引线接至介电支持结构的中心区312和周边区314，并且一般可以如以上参照图1-6所讨论的进行布置。同样，可以用键合工具迫使每条引线向下移动，以破坏各引线的易断部分358。如图14清楚所示，聚合物条341上表面上的单个导体或金属层348与沿中心区或芯片载体312中介电层上表面316延伸的线路334连续。键合后，引线具有如图14所示的结构，突起352与芯片的触点366键合。由此，引线及相关线路334与中心部分316上表面上端子324相连。依照本发明该实施例的连接元件和组件不在柔性引线上提供电势参考导体，并因此不提供与这些参考导体相关的增强的电特性。但是，依照本发明该实施例的元件通过使用只带一层薄金属导体的聚合物引线条，提供了增强的适应性和耐疲劳性。如图13D所示，依照该一般结构的引线具有一易断部分358′，在聚合物层341′中形成中断，以便只通过金属层348′的一狭窄部分桥接易断部分358′。
图15a-15c示出了依照一相反结构的引线。该引线包含具有上下表面的聚合物层441和位于条441下表面上的单一金属层或导体448。同样，易断部分458由一窄小的引线区构成，它具有聚合物层和金属层两者。由可键合材料452形成的小突起从下金属层448向下延伸。该引线也只具有由层448构成的单个主导体。在连接元件中，导体或层448与支持结构下表面上的线路(未示出)连续。每条这样的线路可以与支持结构下表面上的端子相连，或者与通过与上述相似的通路结构与支持结构上表面上的端子相连。图15b所示的引线与之类似，只是该引线的易断部分458′去除了聚合物层441，在引线的键合区也有与突起452′对准的孔454，以便如以上参照图4所讨论的，用一键合工具进行键合。
容易理解，不脱离权利要求所限定的本发明可以利用上述特征的许多变化和组合。仅作为举例，上述专利和PCT出版物公开了引线的许多结构和图案。这些图案中的任何一种都可以依照本发明的原理制作。例如，图1-6示出了这样一种结构，在该结构中，引线和线路从芯片周边处的触点“扇入”或向内延伸至覆盖在芯片中心区的端子。但是，本发明也适用于“扇出”结构，在该结构中引线向外延伸至芯片周边之外；或者适用于一种“扇入-扇出”结构，该结构具有向内延伸至支持结构中心区上各端子的引线和线路，还具有向外延伸至支持结构周边区上各端子的引线和线路。实际上，本发明的特征基本上适用于任何包括柔性引线结构的微电子连接元件。除了这里所述的特殊制造方法之外，可以使用许多制造方法来制造上述结构。由于不脱离本发明可以使用上述特征的这些和其它变化和组合，所以应把以上对优选实施例的描述看成是说明，而不是如权利要求所限定的作为对本发明的限制。

Claims (41)

1.一种微电子连接元件，它包括其上具有端子的介电支持结构，以及连接于所述介电支持结构的多条柔性引线，其特征在于，
所述多根柔性引线相互分离，所述引线突出于所述介电支持结构，每条所述引线包括一柔性介电构件、至少与一个所述端子相连的主导体以及沿介电构件同向延伸的参考导体。
2.如权利要求1所述的元件，其特征在于，每个所述柔性介电构件是具有上下表面的介电条，每条所述引线的主导体覆盖在该引线中介电条的一个所述表面上，并且参考导体覆盖在该引线中介电条的另一表面上。
3.如权利要求2所述的元件，其特征在于，所述介电支持结构具有上下表面，并且所述端子位于所述支持结构的一个所述表面上。
4.如权利要求3所述的元件，其特征在于，所述介电条的所述上下表面分别与所述支持结构的上下表面连续。
5.如权利要求4所述的元件，其特征在于，所述介电条和所述支持结构相互形成一整体。
6.如权利要求5所述的元件，其特征在于，所述介电条和所述支持结构具有相同的厚度。
7.如权利要求3所述的元件，其特征在于，还包括一导电的第一电势参考元件，它覆盖在所述支持结构的一个所述表面上，至少有一些所述引线的所述参考导体与所述电势参考元件电气连接。
8.如权利要求7所述的元件，其特征在于，所述第一电势参考元件覆盖在所述支持结构的所述上表面上，并且所述第一电势参考元件中开有孔，所述端子位于所述孔中所述支持结构的所述上表面上，至少有一些所述端子与所述第一电势参考元件电气隔离，所述引线的所述参考导体覆盖在所述介电条的所述上表面上并且与所述第一电势参考元件连续，所述引线的所述主导体位于所述介电条的下表面上。
9.如权利要求8所述的元件，其特征在于，还包括从至少一些所述端子延伸至所述支持结构之下表面的导电通路，至少有一些所述引线的主导体与所述通路相连。
10.如权利要9所述的元件，其特征在于，还包括导电线路，它们沿所述支持结构的下表面延伸并将至少一些所述通路与至少一些所述主导体电气连接。
11.如权利要求10所述的元件，其特征在于，至少一些所述主导体与所述线路连续。
12.如权利要求7所述的元件，其特征在于，至少一个所述端子与所述第一电势参考元件电气连接。
13.如权利要求12所述的元件，其特征在于，至少一个所述引线的主导体与所述第一电势参考元件电气连接。
14.如权利要求13所述的元件，其特征在于，还包括第二电势参考元件，它覆盖在所述支持结构中与第一电势参考元件相对的一侧，并与所述第一电势参考元件电气隔离，至少一个所述端子以及至少一个所述引线的主导体与所述第二电势参考元件电气连接。
15.如权利要求3所述的元件，其特征在于，所述导体由厚度大约为10微米或更薄的金属形成。
16.如权利要求15所述的元件，其特征在于，所述导体由厚度大约为5微米或更薄的金属形成。
17.如权利要求16所述的元件，其特征在于，所述金属的厚度在大约2微米和大约5微米之间。
18.如权利要求15所述的元件，其特征在于，所述金属选自铜和铜合金组成的组。
19.如权利要求1所述的元件，其特征在于，每条引线远离所述支持结构的一端可相对所述支持结构移动，且与其余柔性引线的端部移动无关。
20.如权利要求1所述的元件，其特征在于，所述介电支持结构具有方向相反的上下表面，每个所述柔性介电构件都包括一个具有上下表面的柔性介电条，所述主导体位于介电条一个表面上，所述参考导体位于介电条的相对面上，每条所述引线的所述主导体和所述参考导体可以移位，并它们的位移与所述多条引线中其余引线的所述介电条、所述主导体与所述参考导体的位移无关。
21.如权利要求20所述的元件，其特征在于，所述介电条和所述支持结构作为普通柔性介电片的一部分相互形成一整体。
22.如权利要求20所述的元件，其特征在于，还包括第一电势参考元件，它与至少一些覆盖在所述支持结构一表面上的所述参考导体电气连接。
23.如权利要求20所述的元件，其特征在于，还包括端子，它们位于所述支持结构的一个表面上，所述支持结构与至少一些所述主导体电气连接。
24.一种包含权利要求2、3、8、15或20所述元件的组件，其特征在于，还包括一微电子元件，该微电子元件的正表面面对所述支持结构和所述介电条的下表面，并在所述正表面上具有触点，所述引线的所述主导体与所述触点相连，所述引线的所述参考导体延伸至所述触点的附近。
25.如权利要求24所述的组件，其特征在于，所述微电子元件是一半导体芯片。
26.如权利要求1所述的连接元件，其特征在于，每条所述引线包括一个连接部分，该连接部分的第一端连接于所述支持结构，第二端远离所述第一端，每条这样的引线的所述介电构件包括具有方向相反的上下表面的聚合物条，并且所述主导体包括覆盖在一个所述表面上的第一金属层
27.如权利要求26所述的元件，其特征在于，所述第一导电层是金属层。
28.如权利要求27所述的元件，其特征在于，所述第一导电层的厚度在大约2微米和大约5微米之间。
29.如权利要求26所述的元件，其特征在于，所述参考导体包括第二导电层，它覆盖在另一所述表面上，所述第二导电层的厚度小于10微米。
30.如权利要求26所述的元件，其特征在于，所述聚合物条的厚度在大约10微米和大约50微米之间。
31.如权利要求1所述的元件，其特征在于，所述支持结构确定了一间隙；并且一条或多条引线延伸跨过所述间隙，每条所述引线包括一个连接部分，该连接部分具有在间隙一侧与所述支持结构固定的第一端，以及第二端，每条所述引线还包括一个易断部分，所述易断部分位于所述间隔内，连接部分的第二端通过该易断部分在所述间隔的另一侧与支持结构相连，每条所述引线的连接部分包括延伸至所述连接部分第二端且与所述易断部分相邻的柔性聚合物层，以及一层或多层覆盖在所述聚合物层上的金属层，易断部分没有所述聚合物层但包括一层或多层所述金属层。
32.如权利要求31所述的元件，其特征在于，所述一层或多层金属层包括两层金属层，它们位于所述聚合物层的相对表面上，所述易断部分只包括一层所述金属层。
33.如权利要求32所述的元件，其特征在于，所述一层金属层的厚度大约为10微米或更小。
34.如权利要求33所述的元件，其特征在于，所述金属层在所述易断部分的宽度小于所述金属层在所述引线相邻部分的宽度。
35.如权利要求1所述的元件，其特征在于，每条所述引线包括一个连接部分，该连接部分的第一端连接于支持结构，第二端远离第一端，每个所述连接部分包括所述介电构件，一个所述导体和一个金属突起，其中所述介电构件具有方向相反的上下表面，所述一个导体是覆盖在一个所述表面上的第一金属层，而所述金属突起从所述金属层向下延伸并从相邻于所述第二端的引线向下凸起。
36.如权利要求35所述的元件，其特征在于，每层所述第一金属层位于相关介电构件的上表面上，每个所述突起延伸穿过这样的介电构件。
37.如权利要求35所述的元件，其特征在于，每层所述第一金属层位于相关介电构件的下表面上。
38.如权利要求37所述的元件，其特征在于，每个所述介电构件都具有一孔，该孔从其上表面至少部分穿过所述聚合物条，与突起对准。
39.如权利要求38所述的元件，其特征在于，每条所述引线还包括另一导体，所述另一导体是在介电构件顶部覆盖所述介电构件的第二金属层，所述第二金属层延伸至引线的第二端并具有一孔，该孔与所述介电构件中的孔对准并与该引线的突起对准。
40.如权利要求1所述的元件，其特征在于，每条所述引线包括一个连接部分，该连接部分的第一端连接至所述支持结构，第二端远离第一端，每个所述连接部分包括所述介电构件，所述介电构件包括具有方向相反的上下表面的聚合物条，一个所述导体是覆盖在聚合物条下表面上的第一金属层，另一所述导体是覆盖在所述聚合物条上表面上的第二金属层，两层所述金属层延伸至与引线第二端相邻的键合区，所述第二金属层和所述聚合物条具有在所述键合区相互对准的孔。
41.如权利要求1所述的元件，其特征在于，每条所述引线包括一个连接部分，该连接部分的第一端连接至所述支持结构，第二端远离第一端，每个所述连接部分包括所述介电构件，所述介电构件包括具有方向相反的上下表面的聚合物条，一个所述导体是覆盖在聚合物条下表面上的第一金属层，所述第一金属层延伸至与引线第二端相邻的键合区，每根聚合物条在所述键合区具有一个从所述上表面延伸至少部分穿过所述聚合物条的孔。
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228686B1 (en) 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
US6361959B1 (en) 1994-07-07 2002-03-26 Tessera, Inc. Microelectronic unit forming methods and materials
US6848173B2 (en) 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US6429112B1 (en) 1994-07-07 2002-08-06 Tessera, Inc. Multi-layer substrates and fabrication processes
US6261863B1 (en) 1995-10-24 2001-07-17 Tessera, Inc. Components with releasable leads and methods of making releasable leads
KR100306937B1 (ko) * 1996-12-04 2001-12-17 모기 준이치 수지 밀폐형 반도체 장치 및 그의 제조 방법
US6687842B1 (en) 1997-04-02 2004-02-03 Tessera, Inc. Off-chip signal routing between multiply-connected on-chip electronic elements via external multiconductor transmission line on a dielectric element
AU2594399A (en) * 1998-02-09 1999-08-23 Tessera, Inc. Components with releasable leads
US6557253B1 (en) 1998-02-09 2003-05-06 Tessera, Inc. Method of making components with releasable leads
US6492201B1 (en) * 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
EP1035577A4 (en) * 1998-08-03 2006-04-19 Shinko Electric Ind Co WIRING SUBSTRATE, ITS MANUFACTURE AND SEMICONDUCTOR DEVICE
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6675469B1 (en) 1999-08-11 2004-01-13 Tessera, Inc. Vapor phase connection techniques
US6664621B2 (en) 2000-05-08 2003-12-16 Tessera, Inc. Semiconductor chip package with interconnect structure
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6657286B2 (en) 2000-09-21 2003-12-02 Tessera, Inc. Microelectronic assembly formation with lead displacement
US6885106B1 (en) 2001-01-11 2005-04-26 Tessera, Inc. Stacked microelectronic assemblies and methods of making same
US20050155957A1 (en) * 2001-02-26 2005-07-21 John Gregory Method of forming an opening or cavity in a substrate for receiving an electronic component
US6632733B2 (en) 2001-03-14 2003-10-14 Tessera, Inc. Components and methods with nested leads
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6809848B2 (en) * 2001-06-01 2004-10-26 Agere Systems Inc. MEMS device
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US6856007B2 (en) 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
DE10211875A1 (de) * 2002-03-18 2003-10-02 Mann & Hummel Filter Verfahren zum Vibrationsschweissen und Werkzeug zu dessen Durchführung
JP2004087802A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 光通信装置
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US20050023682A1 (en) * 2003-07-31 2005-02-03 Morio Nakao High reliability chip scale package
US7172465B2 (en) * 2005-02-22 2007-02-06 Micron Technology, Inc. Edge connector including internal layer contact, printed circuit board and electronic module incorporating same
US7332799B2 (en) * 2005-12-28 2008-02-19 Tessera, Inc. Packaged chip having features for improved signal transmission on the package
US7147479B1 (en) * 2006-02-08 2006-12-12 Lotes Co., Ltd. Electrical connector
US7582966B2 (en) 2006-09-06 2009-09-01 Megica Corporation Semiconductor chip and method for fabricating the same
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
SG148054A1 (en) 2007-05-17 2008-12-31 Micron Technology Inc Semiconductor packages and method for fabricating semiconductor packages with discrete components
TWI378546B (en) * 2009-09-16 2012-12-01 Powertech Technology Inc Substrate and package for micro bga
JP6001956B2 (ja) * 2012-08-10 2016-10-05 株式会社東芝 半導体装置
US20140264938A1 (en) * 2013-03-14 2014-09-18 Douglas R. Hackler, Sr. Flexible Interconnect
WO2017039790A1 (en) * 2015-09-01 2017-03-09 R&D Circuits, Inc. Trace anywhere interconnect
JP6906228B2 (ja) * 2017-08-18 2021-07-21 ナミックス株式会社 半導体装置

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2758797A (en) 1952-05-09 1956-08-14 Western Electric Co Tool for winding wire on terminals
NL283807A (zh) 1961-09-29
US3331125A (en) 1964-05-28 1967-07-18 Rca Corp Semiconductor device fabrication
US3374537A (en) 1965-03-22 1968-03-26 Philco Ford Corp Method of connecting leads to a semiconductive device
US3517438A (en) 1966-05-12 1970-06-30 Ibm Method of packaging a circuit module and joining same to a circuit substrate
JPS4826069B1 (zh) 1968-03-04 1973-08-04
US3684818A (en) 1970-10-20 1972-08-15 Sprague Electric Co Multi-layer beam-lead wiring for semiconductor packages
NL162580B (nl) 1970-12-17 1980-01-15 Philips Nv Werkwijze voor het ultrasoonlassen van draden op het metalen oppervlak van een drager.
US4030657A (en) 1972-12-26 1977-06-21 Rca Corporation Wire lead bonding tool
CH592365A5 (zh) 1975-12-23 1977-10-31 Esec Sales Sa
US4141712A (en) 1977-07-18 1979-02-27 Diacon Inc. Manufacturing process for package for electronic devices
US4234666A (en) 1978-07-26 1980-11-18 Western Electric Company, Inc. Carrier tapes for semiconductor devices
US4323914A (en) 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
US4320572A (en) 1980-03-19 1982-03-23 Gte Products Corporation Die-stamped circuit board assembly having relief means-method of making
US4413404A (en) 1980-04-14 1983-11-08 National Semiconductor Corporation Process for manufacturing a tear strip planarization ring for gang bonded semiconductor device interconnect tape
US4331740A (en) * 1980-04-14 1982-05-25 National Semiconductor Corporation Gang bonding interconnect tape process and structure for semiconductor device automatic assembly
US4312926A (en) 1980-04-14 1982-01-26 National Semiconductor Corporation Tear strip planarization ring for gang bonded semiconductor device interconnect tape
US4435741A (en) 1980-09-03 1984-03-06 Canon Kabushiki Kaisha Electrical circuit elements combination
US4616412A (en) 1981-01-13 1986-10-14 Schroeder Jon M Method for bonding electrical leads to electronic devices
US4380042A (en) * 1981-02-23 1983-04-12 Angelucci Sr Thomas L Printed circuit lead carrier tape
JPS5856360A (ja) 1981-09-29 1983-04-04 Sumitomo Metal Mining Co Ltd Ｉｃ用リ−ドフレ−ム及びその製造方法
US4812421A (en) 1987-10-26 1989-03-14 Motorola, Inc. Tab-type semiconductor process
US4756080A (en) 1986-01-27 1988-07-12 American Microsystems, Inc. Metal foil semiconductor interconnection method
JPS6320846A (ja) 1986-07-15 1988-01-28 Shinkawa Ltd 外部リ−ド接合装置
GB8624513D0 (en) 1986-10-13 1986-11-19 Microelectronics & Computer Single point bonding method
US5057461A (en) 1987-03-19 1991-10-15 Texas Instruments Incorporated Method of mounting integrated circuit interconnect leads releasably on film
US4891104A (en) 1987-04-24 1990-01-02 Smithkline Diagnostics, Inc. Enzymatic electrode and electrode module and method of use
US5162896A (en) 1987-06-02 1992-11-10 Kabushiki Kaisha Toshiba IC package for high-speed semiconductor integrated circuit device
JPH0638417B2 (ja) * 1987-10-07 1994-05-18 株式会社東芝 半導体装置
US5059559A (en) 1987-11-02 1991-10-22 Hitachi, Ltd. Method of aligning and bonding tab inner leads
JPH01183837A (ja) 1988-01-18 1989-07-21 Texas Instr Japan Ltd 半導体装置
US4859806A (en) 1988-05-17 1989-08-22 Microelectronics And Computer Technology Corporation Discretionary interconnect
US4912547A (en) 1989-01-30 1990-03-27 International Business Machines Corporation Tape bonded semiconductor device
JPH02306690A (ja) 1989-05-22 1990-12-20 Toshiba Corp 表面実装用配線基板の製造方法
US5217154A (en) 1989-06-13 1993-06-08 Small Precision Tools, Inc. Semiconductor bonding tool
US4949453A (en) 1989-06-15 1990-08-21 Cray Research, Inc. Method of making a chip carrier with terminating resistive elements
US4931134A (en) 1989-08-15 1990-06-05 Parlex Corporation Method of using laser routing to form a rigid/flex circuit board
JPH03120746A (ja) 1989-10-03 1991-05-22 Matsushita Electric Ind Co Ltd 半導体素子パッケージおよび半導体素子パッケージ搭載配線回路基板
JP2501473B2 (ja) 1989-10-05 1996-05-29 シャープ株式会社 配線基板の製造方法
JPH04129180A (ja) 1989-12-19 1992-04-30 Rogers Corp 接続要素及びその製造方法
US5007576A (en) 1989-12-26 1991-04-16 Hughes Aircraft Company Testable ribbon bonding method and wedge bonding tool for microcircuit device fabrication
US4989069A (en) 1990-01-29 1991-01-29 Motorola, Inc. Semiconductor package having leads that break-away from supports
DE4115043A1 (de) 1991-05-08 1997-07-17 Gen Electric Dichtgepackte Verbindungsstruktur, die eine Kammer enthält
JP3280394B2 (ja) 1990-04-05 2002-05-13 ロックヒード マーティン コーポレーション 電子装置
WO1992000603A1 (en) * 1990-06-26 1992-01-09 Seiko Epson Corporation Semiconductor device and method of manufacturing the same
US5127570A (en) 1990-06-28 1992-07-07 Cray Research, Inc. Flexible automated bonding method and apparatus
EP0464232B1 (de) 1990-06-30 1994-03-16 Dr. Johannes Heidenhain GmbH Lötverbinder und Verfahren zur Herstellung einer elektrischen Schaltung mit diesem Lötverbinder
US5189363A (en) 1990-09-14 1993-02-23 Ibm Corporation Integrated circuit testing system having a cantilevered contact lead probe pattern mounted on a flexible tape for interconnecting an integrated circuit to a tester
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP2789384B2 (ja) 1990-10-16 1998-08-20 株式会社新川 タブテープへの半導体素子接合方法及び超音波ボンデイング装置
JP2513076B2 (ja) 1990-10-19 1996-07-03 日本電気株式会社 半導体装置の製造方法及びその装置
JPH04162543A (ja) 1990-10-25 1992-06-08 Fujitsu Ltd インナーリードボンディング用ツール
US5065504A (en) 1990-11-05 1991-11-19 Microelectronics And Computer Technology Corporation Method of forming flexible metal leads on integrated circuits
US5252784A (en) 1990-11-27 1993-10-12 Ibiden Co., Ltd. Electronic-parts mounting board and electronic-parts mounting board frame
JP2780498B2 (ja) 1991-01-31 1998-07-30 日本電気株式会社 シングルポイントボンディングツール
JPH04287939A (ja) 1991-02-21 1992-10-13 Mitsubishi Electric Corp ボンディング・ツール
US5130783A (en) 1991-03-04 1992-07-14 Texas Instruments Incorporated Flexible film semiconductor package
US5148967A (en) 1991-07-15 1992-09-22 Hughes Aircraft Company Apparatus and method for detecting missing interconnect material
US5193732A (en) 1991-10-04 1993-03-16 International Business Machines Corporation Apparatus and methods for making simultaneous electrical connections
US5225633A (en) 1991-10-04 1993-07-06 The United States Of America As Represented By The Secretary Of The Air Force Bridge chip interconnect system
JP3330387B2 (ja) 1992-01-24 2002-09-30 日本メクトロン株式会社 可撓性多層回路配線基板
US5177863A (en) * 1992-03-27 1993-01-12 Atmel Corporation Method of forming integrated leadouts for a chip carrier
JPH0653277A (ja) 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
JP3151219B2 (ja) 1992-07-24 2001-04-03 テツセラ，インコーポレイテッド 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法
US5390844A (en) 1993-07-23 1995-02-21 Tessera, Inc. Semiconductor inner lead bonding tool
US5398863A (en) * 1993-07-23 1995-03-21 Tessera, Inc. Shaped lead structure and method
US5394009A (en) 1993-07-30 1995-02-28 Sun Microsystems, Inc. Tab semiconductor package with cushioned land grid array outer lead bumps
US5477611A (en) 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5367763A (en) 1993-09-30 1994-11-29 Atmel Corporation TAB testing of area array interconnected chips
US5548091A (en) 1993-10-26 1996-08-20 Tessera, Inc. Semiconductor chip connection components with adhesives and methods for bonding to the chip
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5706174A (en) 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
US5491302A (en) 1994-09-19 1996-02-13 Tessera, Inc. Microelectronic bonding with lead motion
US5629239A (en) 1995-03-21 1997-05-13 Tessera, Inc. Manufacture of semiconductor connection components with frangible lead sections
JP2716005B2 (ja) 1995-07-04 1998-02-18 日本電気株式会社 ワイヤボンド型半導体装置

Also Published As

Publication number Publication date
EP0956745A4 (zh) 1999-11-17
WO1997011588A1 (en) 1997-03-27
AU7161596A (en) 1997-04-09
JP2006108704A (ja) 2006-04-20
KR19990045755A (ko) 1999-06-25
KR100407055B1 (ko) 2004-03-31
JP3807508B2 (ja) 2006-08-09
US6329607B1 (en) 2001-12-11
JPH11513532A (ja) 1999-11-16
CN1196869A (zh) 1998-10-21
EP0956745A1 (en) 1999-11-17

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