CN110223955A - 用于去除金属氧化物的方法 - Google Patents

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乌代·米特拉
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Abstract

描述了从基板表面去除金属氧化物的方法。本公开内容的一些实施方式利用碱性水溶液以使用湿式方法从基板表面去除金属氧化物。本公开内容的一些实施方式在大气压力和较低温度下执行。还描述了形成自对准过孔的方法。

Description

用于去除金属氧化物的方法
相关申请的交叉引用
本申请要求2018年3月2日提交的美国临时申请第62/637,730号的优先权，该申请的全部公开内容以引用的方式并入本文。
技术领域
本公开内容的实施方式整体涉及用于从基板去除金属氧化物材料的方法。另外的实施方式涉及产生过孔(via)的方法，所述过孔自对准而使得具有在相反方向上延续(run)的线的导电层连接。
背景技术
对于许多材料，已经很好地建立了去除金属氧化物(例如氧化钨，WOx)的干式方法。金属卤化物可以通过热方法(thermal method)去除金属氧化物。例如，WOx可以通过WCl5、WF6和其它氯基化学物质去除。其它方法利用等离子体反应物。例如，氯气(Cl2)的等离子体也可以用于去除WOx。然而，仍然需要另外的工艺，特别是那些可以在没有真空、等离子体或其它特殊工艺条件下进行的工艺。
典型地，在集成电路制造中，金属化层中的金属线的图案化独立于在该金属化层上方或下方的过孔而执行。然而，常规的过孔制造技术不能提供完全的过孔自对准。在常规的技术中，形成以将上部金属化层中的线连接到下部金属化层的过孔通常未对准于下部金属化层中的线。这种未对准增加过孔电阻并引起错误的金属线的潜在短路。这些错误可能导致装置故障、降低产量并增加制造成本。因此，还需要产生自对准过孔的方法。
发明内容
本公开内容的一个或多个实施方式涉及一种方法，所述方法包括提供基板，所述基板具有介电基板表面，所述介电基板表面中形成有至少一个特征。所述至少一个特征从所述基板表面向所述基板中延伸某一距离，并且具有侧壁和底部。所述至少一个特征中还具有第一金属氧化物膜。将所述基板暴露于碱性水溶液以从所述特征去除所述第一金属氧化物膜而不影响与所述特征相邻的所述基板表面。
本公开内容的另外实施方式涉及一种方法，所述方法包括提供基板，所述基板具有基板表面，所述基板表面中形成有至少一个特征。所述至少一个特征从所述基板表面向所述基板中延伸某一距离，并且具有侧壁和底部。所述至少一个特征具有大于或等于约10:1的深宽比。所述至少一个特征中具有氧化钨膜。将所述基板暴露于氢氧化物水溶液以从所述特征去除所述氧化钨膜而不影响与所述特征相邻的所述基板表面。用包含水和异丙醇的溶液清洗(rinse)所述基板。
本公开内容的其它实施方式涉及一种提供自对准过孔的方法。所述方法包括提供基板，所述基板具有在多个第一绝缘层之间的多个第一导电线，所述多个第一导电线大体上共面并沿着第一方向延伸。所述第一导电线的部分是凹陷的。将衬里沉积在所述第一导电线的凹陷部分上。在衬里上形成第一金属膜。将所述第一金属膜氧化以形成包括所述第一金属膜的氧化物的柱。在所述柱周围沉积第二绝缘层。通过将所述基板暴露于碱性水溶液以去除所述柱和所述第一金属膜来去除所述柱以在所述第二绝缘层中形成过孔而不影响所述第一绝缘层、所述衬里或所述第二绝缘层。
附图简述
为了能够详细地理解本公开内容的上述特征所用方式，本公开内容的更具体描述可以参考若干实施方式进行，一些实施方式示于附图中。然而，将注意，附图仅示出本公开内容的典型实施方式，并且因此不应视为对本公开内容的范围的限制，因为本公开内容可允许其它等效实施方式。
图1A示出根据一些实施方式的基板的侧视剖视图，基板具有特征；
图1B示出根据一些实施方式的在处理期间的基板的侧视剖视图，基板在特征内具有第一金属氧化物膜；
图1C示出根据一些实施方式的在处理期间的基板的侧视剖视图，基板在特征内具有第一金属氧化物膜和第一金属膜；
图2A示出根据一些实施方式的基板的侧视剖视图，基板具有特征、第二金属膜和衬里；
图2B示出根据一些实施方式的在处理期间的基板的侧视剖视图，基板在特征内具有第一金属氧化物膜和在衬里下方的第二金属膜；
图2C示出根据一些实施方式的在处理期间的基板的侧视剖视图，基板具有含有在衬里下方的第二金属膜和在衬里上的第一金属氧化物膜和第一金属膜的特征；
图3A示出根据一些实施方式的提供自对准过孔的电子器件结构的侧视剖视图；
图3B是图3A中描绘的电子器件结构的俯视图；
图4A是根据一些实施方式的在形成掩模层之后的电子器件结构的侧视剖视图；
图4B是图4A的电子器件结构的俯视图；
图5A是根据一些实施方式的在去除导电线的一部分之后的电子器件结构的侧视剖视图；
图5B是图5A的电子器件结构的俯视图；
图6A是根据一些实施方式的在去除掩模层之后的电子器件结构的侧视剖视图；
图6B是图6A的电子器件结构的俯视图；
图7A是根据一些实施方式的在将衬里沉积在绝缘层和凹陷导电线上之后的电子器件结构的侧视剖视图；
图7B是图7A的电子器件结构的俯视图；
图8A是根据一些实施方式的在从绝缘层去除衬里的部分之后的电子器件结构的侧视剖视图；
图8B是图8A的电子器件结构的俯视图；
图9A是根据一些实施方式的在将种晶间隙填充层沉积在衬里上之后的电子器件结构的侧视剖视图；
图9B是图9A的电子器件结构的俯视图；
图10A是根据一些实施方式的在去除种晶间隙填充层的部分之后的电子器件结构的侧视剖视图；
图10B是图10A中所示的电子器件结构的俯视图；
图11A是根据一些实施方式的在形成自对准选择性生长柱之后的电子器件结构的侧视剖视图；
图11B是图11A中所示的电子器件结构的俯视图；
图12A是根据一些实施方式的在沉积第二绝缘材料之后的电子器件结构的侧视剖视图；
图12B是图12A中所示的电子器件结构的俯视图；
图13A是根据一些实施方式的在去除多余第二绝缘材料以暴露柱的顶部之后的电子器件结构的侧视剖视图；
图13B是图13A中所示的电子器件结构的俯视图；
图14A是根据一些实施方式的在去除柱之后的电子器件结构的侧视剖视图；
图14B是图14A中所示的电子器件结构的俯视图；
图15A是根据一些实施方式的在沉积第三绝缘层之后的电子器件结构的侧视剖视图；
图15B是图15A中所示的电子器件结构的俯视图；
图16A是根据一些实施方式的在去除第三绝缘层的覆盖层之后的电子器件结构的侧视剖视图；
图16B是图16A中所示的电子器件结构的俯视图；
图17A是根据一些实施方式的在将第三绝缘层沉积到预定深度之后的电子器件结构的侧视剖视图；
图17B是图17A中所示的电子器件结构的俯视图；
图18A是根据一些实施方式的在掩蔽之后的电子器件结构的侧视剖视图；
图18B是图18A中所示的电子器件结构的俯视图；
图19A是根据一些实施方式的在将第三绝缘层蚀刻到已知深度之后的电子器件结构的侧视剖视图；
图19B是图19A中所示的电子器件结构的俯视图；
图20A是根据一些实施方式的在形成堆叠结构并进行掩蔽之后的电子器件结构的侧视剖视图；
图20B是图20A中所示的电子器件结构的俯视图；
图21A是根据一些实施方式的在蚀刻第三绝缘层以形成过孔之后的电子器件结构的侧视剖视图；
图21B是图21A中所示的电子器件结构的俯视图；
图22A是根据一些实施方式的在去除掩模层之后的电子器件结构的侧视剖视图；
图22B是图22A的电子器件结构的俯视图；
图23A是根据一些实施方式的在形成第二导电线并填充过孔之后的电子器件结构的侧视剖视图；
图23B是图23A中所示的电子器件结构的俯视图；和
图24示出根据本公开内容的一个或多个实施方式的具有自对准过孔的电子器件的一部分。
具体实施方式
在以下描述中，阐述许多细节诸如材料、化学物质、元件尺寸等，以便提供对本公开内容的一个或多个实施方式的透彻理解。本领域的一般技术人员将理解，可以在没有这些细节的情况下实践本公开内容的一个或多个实施方式。在其它情况下，没有详细地描述半导体制造工艺、技术、材料、设备等，以避免不必要地使本说明书模糊。通过所包括的描述，本领域的一般技术人员将能够实现适当的功能性而无需进行过多实验。
虽然描述并且在附图中示出本公开内容的某些示例性实施方式，但是将理解，这些实施方式仅是说明性的，而不是对本公开内容的限制，并且本公开内容不限于所示出和描述的具体结构和布置，因为本领域的一般技术人员可以进行修改。
在本说明书全文中提到“一个实施方式”、“另一个实施方式”或“实施方式”意味着结合实施方式描述的特定特征、结构或特性包括在本公开内容的至少一个实施方式中。因此，本说明书全文各处出现诸如“在一个实施方式中”或“在实施方式中”的短语不一定全都是指本公开内容的相同实施方式。此外，特定特征、结构或特性可以以任何合适的方式组合在一个或多个实施方式中。
在描述本公开内容的若干示例性实施方式前，将理解，本公开内容不限于以下描述中阐述的构造或工艺步骤的细节。本公开内容也能够具有其它实施方式并以各种方式实践或实施。
在本说明书和所附权利要求书中使用的术语“基板”是指工艺所作用的表面或表面的部分。本领域的技术人员还将理解，提及基板可以仅指基板的一部分，除非上下文清楚地另外指明。另外，提及在基板上沉积可以是指裸露基板(bare substrate)和在基板上沉积或形成有一或多个膜或特征的基板两者。
如本文所用的“基板”是指任何基板或在基板上形成的材料表面，在制造工艺期间在所述任何基板或在基板上形成的材料表面上执行膜处理。例如，可执行处理的基板表面包括某些材料，诸如硅、氧化硅、应变硅、绝缘体上硅(SOI)、碳掺杂氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石和任何其它材料(诸如金属、金属氮化物、金属合金和其它导电材料)，这取决于应用。基板包括但不限于半导体晶片。基板可以暴露于预处理工艺以对基板表面进行抛光、蚀刻、还原、氧化、羟基化、退火、UV固化、电子束(e-beam)固化和/或烘烤。除了直接地在基板本身的表面上的膜处理之外，在本公开内容中，所公开的膜处理步骤中的任一者也可以在基板上形成的下层上执行，如下文更详细地公开的，并且术语“基板表面”旨在包括如上下文指示的这种下层。因此，例如，在膜/层或部分膜/层已经沉积到基板表面上的情况下，新沉积的膜/层的暴露表面成为基板表面。
本公开内容的一个或多个实施方式有利地提供用于去除金属氧化物的方法。本公开内容的一些实施方式有利地提供去除金属和金属氧化物两者的用于去除金属氧化物的方法。本公开内容的一些实施方式有利地提供可以在大气压力下和/或在较低的基板温度下执行的去除金属氧化物的方法。本公开内容的一些实施方式有利地提供可以在不使用苛刻的(harsh)反应物(例如等离子体)的情况下执行的去除金属氧化物的方法。本公开内容的一些实施方式有利地提供可以在不净化反应腔室的情况下执行的去除金属氧化物的方法。
一个或多个实施方式提供自对准过孔，自对准过孔有利地消除未对准问题并避免错误的金属线的短路。一些实施方式的自对准过孔提供比常规的过孔更低的过孔电阻和电容益处。本公开内容的一些实施方式提供过孔与金属化层的导电线之间的完全对准。本公开内容的一些实施方式提供自对准过孔，自对准过孔大体上没有错误并有利地增加器件产量和降低器件成本。
本公开内容的一些实施方式提供从基板特征(例如，沟槽或过孔)去除金属氧化物膜而不影响与特征相邻的基板表面的方法。换句话说，本公开内容的一些实施方式提供相对于电介质(例如，SiN)从基板特征选择性蚀刻金属氧化物膜的方法。
本文所述的一些方法被认为是湿式方法，更具体地是湿式蚀刻方法。如本文所用，“湿式方法”是依赖于使用液相反应物的那些方法。这些方法与“干式方法”形成对比，“干式方法”不依赖于液体反应物而替代地依赖于气态反应物(热的或含离子的)，或不依赖于反应物(例如，机械蚀刻方法)。
本公开内容的一个或多个实施方式涉及用于从基板表面去除金属氧化物的方法。在一些实施方式中，从基板表面的特征内去除金属氧化物。参照图1A至图1C，本公开内容的一个或多个实施方式涉及一种方法10，方法10包括提供基板15，基板15具有介电基板表面20，介电基板表面20中形成有至少一个特征30。为清楚起见，图1A图示在特征30内没有任何材料的基板15。
一般地讲，出于说明目的，附图示出具有两个特征的基板；然而，本领域的技术人员将理解，可以不存在特征、存在少于两个的特征或存在多于两个的特征。如就此所用，术语“特征”是指任何有意的表面不规则处。特征30的形状可以是任何合适的形状。特征的合适示例包括但不限于具有一个顶部、两个侧壁和一个底部的沟槽、具有顶部和从表面向上延伸的两个侧壁的尖峰和具有从表面向下延伸的连续侧壁和敞开底部或由与侧壁不同的材料形成的底部的过孔。
在具体实施方式中，特征30是沟槽。出于本公开内容目的，沟槽具有顶部、从表面向下延伸到底部的两个侧壁。如图所示，每个侧壁31、32可以大体上正交于底部35，或可以相对于底部35以不同于90度的角度倾斜，使得开口在基板表面20处大于在特征30的下部部分处。
在一些实施方式中，特征30从基板表面20向基板15中延伸距离D而至底部35。特征30具有第一侧壁31和第二侧壁32，第一侧壁31和第二侧壁32限定特征30的宽度W。
特征的深宽比是特征的深度D相对于特征的宽度W的比率。较高深宽比特征将具有比较低深宽比特征更窄/更长的形状。在一些实施方式中，特征具有大于或等于约3:1、4:1、5:1、6:1、7:1、8:1、9:1、10:1、15:1、20:1、25:1或30:1的深宽比。
如图1B所示，在一些实施方式中，特征30中具有第一金属氧化物膜40。在一些实施方式中，第一金属氧化物膜40在基板表面20上方延伸。在一些实施方式中，第一金属氧化物膜40与基板表面20大体上共面。在一些实施方式中，第一金属氧化物膜40完全地在特征30内，使得第一金属氧化物膜40的顶部在基板表面20下方。第一金属氧化物膜40包括第一金属。换句话说，第一金属氧化物膜包括第一金属的氧化物。例如，如果第一金属包括钨，那么第一金属氧化物将会包括氧化钨(WOx)。
第一金属可以是能够形成金属氧化物的任何合适的金属。第一金属可以包括Co、Mo、W、Ta、Ti、Ru、Rh、Cu、Fe、Mn、V、Nb、Hf、Zr、Y、Al、Sn、Cr或La中的一种或多种或由上述材料中的一种或多种组成。在一些实施方式中，第一金属作为金属合金包括金属的组合。在一些实施方式中，第一金属包括钨。在一些实施方式中，第一金属由钨组成。在一些实施方式中，第一金属基本上由钨组成。如以此方式所用，术语“基本上由……组成”意味着膜的金属组成以原子计大于或等于陈述的金属的约95％、98％或99％。
方法10将基板15暴露于碱性水溶液以从特征30去除第一金属氧化物膜40而不影响与特征30相邻的基板表面20。将基板暴露于碱性水溶液可以通过任何合适的湿法工艺执行。在一些实施方式中，通过在静态条件或动态(即，活动流动(active flowing))条件下浸入、浸没或浸泡来将基板暴露于碱性水溶液。
在一些实施方式中，方法10在环境条件(即，处理/制造环境的类似压力和气体组成)下执行。在一些实施方式中，方法10在不使用真空的情况下执行。在一些实施方式中，方法10在不使用等离子体的情况下执行。
如图1C所示，在一些实施方式中，特征30具有第一金属膜50，并且第一金属氧化物膜40在第一金属膜50上。本领域的技术人员应理解，第一金属氧化物膜40和第一金属膜50可以包括相同的第一金属或可以具有不同的金属。在一些实施方式中，第一金属膜50包括与第一金属氧化物膜40相同的金属。
方法10将基板15暴露于碱性水溶液以从特征30去除第一金属氧化物膜40和第一金属膜50而不影响与特征30相邻的基板表面20。
在一些实施方式中，第一金属膜50形成在特征30中，并且第一金属膜50部分氧化以在第一金属膜50上形成第一金属氧化物膜40。在第一金属膜50在特征30中完全地氧化的情况下，将会不再存在第一金属膜50，并且将会产生图1B所示的实施方式。
在一些实施方式中，使用沉积技术中的一种来沉积第一金属膜50，沉积技术诸如但不限于ALD、CVD、PVD、MBE、MOCVD、旋涂或微电子器件制造领域的一般技术人员已知的其它沉积技术。
使第一金属膜50氧化可以通过任何合适的方法或技术完成。在一些实施方式中，第一金属膜50通过暴露于氧化剂或氧化条件而被氧化以将第一金属膜50转变为第一金属氧化物膜40。技术人员将认识到膜的氧化可以是化学氧化(即，添加氧原子)或电化学氧化(即，从零价金属去除电子以形成氧化金属)。氧化剂可以是任何合适的氧化剂，包括但不限于O2、O3、N2O、H2O、H2O2、CO、CO2、NH3、N2/Ar、N2/He、N2/Ar/He或上述项的任何组合。在一些实施方式中，氧化条件包括热氧化、等离子体增强氧化、远程等离子体氧化、微波和射频氧化(例如，电感耦合等离子体(ICP)、电容耦合等离子体(CCP))。在一些实施方式中，使第一金属膜50氧化造成形成包括第一金属的原子和氧原子的膜，或基本上由第一金属原子和氧原子组成的膜。如以此方式所用，术语“基本上由......组成”意味着膜的组成以任何合适的比例大于或等于陈述的元件的约95％、98％、99％或99.5％。
在一些实施方式中，第一金属氧化物膜40是通过在任何合适的温度下氧化第一金属膜50而形成，所述温度取决于例如第一金属膜50的组成和氧化剂。在一些实施方式中，氧化在约25℃至约800℃范围中的温度下发生。在一些实施方式中，第一金属膜50的氧化在大于或等于约50℃、100℃、150℃、200℃、250℃、300℃、350℃、400℃、450℃、500℃、550℃、600℃、650℃、700℃、750℃或800℃的温度下发生。
在一些实施方式中，特征30包括衬里。如在此方面所用，包括衬里的特征具有定位在基板与沉积在特征内的膜或其它材料之间的衬里。在一些实施方式中，衬里定位在特征30的侧壁31、32上。在一些实施方式中，衬里定位在特征30的侧壁31、32和底部35上。在一些实施方式中，衬里还定位在特征30外部的基板表面20上。
在一些实施方式中，沉积衬里以保护相邻材料在之后的工艺中不会改变性质或在之后的工艺中用作蚀刻停止。在一些实施方式中，沉积衬里以防止蚀刻在衬里下方的材料。在一些实施方式中，衬里是导电衬里。在另一个实施方式中，衬里是非导电衬里。在一些实施方式中，当衬里是非导电衬里时，方法进一步包括在之后的工艺中去除衬里，如下面进一步详细描述的。在一些实施方式中，衬里大体上不包括金属。如在此方面所用，“大体上不包括金属”意味着衬里包括以原子计小于2％、1％或0.5％的金属。在一些实施方式中，衬里是氮化物，例如氮化硅(SiN)。在一些实施方式中，衬里包括SiN或SiCN中的一种或多种。在一个实施方式中，衬里具有在约0.1nm至约50nm的范围内、或在约0.5nm至约30nm的范围内或在约1nm至约20nm的范围内的厚度。
如图2A至图2C所示，在一些实施方式中，特征30包括第二金属膜60。如图2A所示，在一些实施方式中，第二金属膜60在衬里70下方。在一些实施方式(未示出)中，基板表面20还具有衬里70。在一些实施方式中，衬里仅存在于特征30内。在一些实施方式中，衬里70仅存在于特征的底部处。
第二金属膜60包括第二金属。在一些实施方式中，第二金属不同于第一金属。第二金属可以是任何合适的金属或金属合金。在一些实施方式中，第二金属包括以下项中的一种或多种、基本上由以下项中的一种或多种组成或由以下项中的一种或多种组成：铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)，铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、银(Ag)、铂(Pt)、铟(In)、锡(Sn)、铅(Pb)、锑(Sb)、铋(Bi)、锌(Zn)或镉(Cd)。在一些实施方式中，第二金属包括铜、钴或钌中的一种或多种。
如图2B中所示，在一些实施方式中，特征30具有在衬里70下方的第二金属膜60和在衬里70上的第一金属氧化物膜40。方法10将基板15暴露于碱性水溶液以从特征30去除第一金属氧化物膜40而不影响衬里70或在下面的第二金属膜60。在未示出的一些实施方式中，与特征30相邻的基板表面20也不受影响。
如图2C所示，在一些实施方式中，特征30具有在衬里70下方的第二金属膜60、在衬里上的第一金属膜50和在第一金属膜50上的第一金属氧化物膜40。方法10将基板15暴露于碱性水溶液以从特征30去除第一金属氧化物膜40和第一金属膜50而不影响衬里70。在未示出的一些实施方式中，与特征30相邻的基板表面20也不受影响。
碱性水溶液包括水和可溶性碱。在一些实施方式中，碱性水溶液包含具有小于或等于约5、小于或等于约4.8、小于或等于约4.75、小于或等于约4.7、小于或等于约4.5、小于或等于约3、小于或等于约2、或小于或等于约1的pKb的碱。在一些实施方式中，碱包括有机碱(例如，吡啶、甲胺、咪唑、有机阳离子的氢氧化物)。在一些实施方式中，碱包括碱性盐(例如，碳酸钠、乙酸钠、具有水解形成碱性溶液的弱酸组分的化合物)。在一些实施方式中，碱包括碱金属。在一些实施方式中，碱包括氢氧根离子。在一些实施方式中，碱包括NaOH、KOH或NH4OH中的一种或多种。
在一些实施方式中，碱性水溶液具有约0.1M至约10M、或约0.5M至约5M、或约1M至约2M范围中的氢氧化物浓度。在一些实施方式中，碱性水溶液具有小于或等于约10M、小于或等于约5M、小于或等于约2M、小于或等于约1M、小于或等于约0.5M、小于或等于约0.2M、或小于或等于约0.1M的氢氧化物浓度。
方法10可以在任何合适的压力和温度下执行。在一些实施方式中，在大气压力(即制造或处理环境的压力)下将基板暴露于碱性水溶液。本领域的技术人员将认识到，大气压力取决于例如海拔和制造空气处理(handling)条件。在一些实施方式中，大气压力在约0.9atm(684托)至约1.1atm(836托)的范围内。
在处理期间，可以加热或冷却基板。这种加热或冷却可以通过任何合适的手段来完成，包括但不限于改变基板支撑件的温度和使加热气体或冷却气体流动到基板表面、加热或冷却碱性水溶液。在一些实施方式中，基板支撑件包括加热器/冷却器，加热器/冷却器可以被控制来传导地改变基板温度。在一个或多个实施方式中，所采用的气体(反应气体或惰性气体)被加热或冷却以局部地改变基板温度。在一些实施方式中，加热器/冷却器邻近基板表面定位在腔室内，以对流地改变基板温度。
在一些实施方式中，将基板保持在约室温(25℃)至约400℃的范围内、或约50℃至约250℃的范围内的温度下。在一些实施方式中，将基板保持在小于或等于约400或等于℃、小于或等于约350℃、小于或等于约300℃、小于或等于约250℃、小于或等于约200℃、小于或等于约150℃、小于或等于约100℃、小于或等于约50℃或小于或等于约25℃的温度下。
在一些实施方式中，方法10在封闭的处理容积内执行。例如，封闭的处理容积可以是原子层沉积处理腔室或其它密封腔室。在一些实施方式中，碱性水溶液在基板表面上沸腾并在封闭处理容积内回流。
虽然附图中未示出，但是方法10可以进一步包括用水溶液清洗基板15。不受理论束缚，相信用水溶液清洗基板可以有利地去除任何残余碱性溶液、过量的盐、反应产物/副产物和/或其它污染物。在一些实施方式中，用水或基本上由水组成(即，以摩尔计小于1％的非水分子)的水溶液清洗基板。
在一些实施方式中，水溶液进一步包括醇。在一些实施方式中，水溶液进一步包括异丙醇。在一些实施方式中，水与异丙醇的比例在约99:1至约10:90的范围内。在一些实施方式中，水与异丙醇的比率小于或等于约99:1、小于或等于约98:1、小于或等于约95:1、小于或等于约90:1、小于或等于约50:1、小于或等于约20:1、小于或等于约10:1、小于或等于约5:1、小于或等于约2:1、小于或等于约1:1、或小于或等于约1:5。
在一些实施方式中，水溶液进一步包括中和剂。在一些实施方式中，中和剂是弱酸。在一些实施方式中，中和剂是缓冲溶液。
本公开内容的一个或多个实施方式涉及提供自对准过孔的方法。参考图3A至图24描述了用于形成自对准过孔的工艺。在图3A至图23B中的每一个中，指示为“A”的附图示出剖视图，并且指示为“B”的附图示出半导体器件的俯视图。A图的侧视剖视图沿着相应B图中所示的线A-A'截取。例如，图3B图示器件结构的俯视图，而图3A示出沿着轴线A-A'的图3B中所示的器件结构的剖视图。
图3A图示根据一些实施方式的用于提供自对准过孔或气隙的电子器件结构的剖视图100。剖视图100沿着如图3B所示的轴线A-A'。图3B是图3A中描绘的电子器件结构的俯视图110。下部金属化层(Mx)包括沿着基板101上的X轴(方向)121延伸的一组导电线，如图3A和图3B所示。如图3B所示，X方向121以角度123与Y轴(方向)122交叉。在一个或多个实施方式中，角度123为约90度。在一些实施方式中，角度123是非90度角度的角度。绝缘层102包括沟槽104，沟槽104是相邻的绝缘层102之间的间隙。导电线103沉积在沟槽104中。导电线包括上面标识的第一金属。
在一些实施方式中，基板101包括半导体材料，例如硅(Si)、碳(C)、锗(Ge)、锗硅(SiGe)、砷化镓(GaAs)、InP、GaAs、InGaAs、InAIAs、其它半导体材料或上述项的任何组合。在一些实施方式中，基板101是绝缘体上半导体(SOI)基板，包括块状(bulk)下部基板、中间绝缘层和顶部单晶层。顶部单晶层可以包括上面列出的任何材料，例如硅。在各种实施方式中，基板101可以是例如有机基板、陶瓷基板、玻璃基板或半导体基板。虽然本文中描述了可形成基板的材料的一些示例，但是可用作基础(在所述基础上可构建无源电子器件和有源电子器件(例如，晶体管、存储器、电容器、电感器、电阻器、开关、集成电路、放大器、光电器件或任何其它电子器件)))的任何材料落入本公开内容的精神和范围内。
在一些实施方式中，基板101包括用于集成电路的一个或多个金属化互连层。在一些实施方式中，基板101包括互连，例如过孔，所述互连被配置为连接金属化层。在一些实施方式中，基板101包括电子器件，例如晶体管、存储器、电容器、电阻器、光电器件、开关和由电绝缘层分开的任何其它有源和无源电子器件，电绝缘层例如是层间电介质、沟槽绝缘层或电子器件制造领域的一般技术人员已知的任何其它绝缘层。在一些实施方式中，基板包括一个或多个缓冲层，以适应基板101与在基板101上方的一个或多个层之间的晶格失配并限制晶格位错和缺陷。
绝缘层102可以是适合于使相邻器件绝缘并防止泄漏的任何材料。在一些实施方式中，电绝缘层102是氧化物层，例如二氧化硅，或由电子器件设计确定的任何其它电绝缘层。在一些实施方式中，绝缘层102包括层间电介质(ILD)。在一些实施方式中，绝缘层102是低k电介质，包括但不限于诸如二氧化硅、氧化硅、碳掺杂氧化物(“CDO”)(例如碳掺杂二氧化硅)、多孔二氧化硅、氮化硅或上述项的任何组合的材料。
在一些实施方式中，绝缘层102包括k值小于5的介电材料。在一些实施方式中，绝缘层102包括k值小于2的介电材料。在一些实施方式中，绝缘层102包括氮化物、氧化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃、有机硅酸盐玻璃(SiOCH)、由电子器件设计确定的另一个电绝缘层或上述项的任何组合。在一些实施方式中，绝缘层102可以包括聚酰亚胺、环氧树脂、光可限定的(photodefinable)材料(例如苯并环丁烯(BCB)、WPR系列材料)和/或旋涂玻璃。
在一些实施方式中，绝缘层102是低k层间电介质，以将一条金属线与基板101上的其它金属线隔离。在一些实施方式中，层102的厚度在约10纳米(nm)至约2微米(μm)的近似范围内。。
在一些实施方式中，使用沉积技术中的一种沉积绝缘层102，诸如但不限于化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)、旋涂或微电子器件制造领域的一般技术人员已知的其它绝缘沉积技术。
在一些实施方式中，包括金属线103的下部金属化层Mx是电子器件的后端金属化的一部分。在一些实施方式中，使用硬掩模对绝缘层102进行图案化和蚀刻，以使用微电子器件制造领域的一般技术人员已知的一种或多种图案化和蚀刻技术来形成沟槽104。在一些实施方式中，绝缘层102中的沟槽的大小由之后在工艺中形成的导电线的大小确定。
在一些实施方式中，形成导电线103涉及用一层导电材料(第一金属)填充沟槽104。在一些实施方式中，首先将基层或衬里(未示出)沉积在沟槽104的内侧壁和底部上，并且然后将导电层沉积在基层上。在一些实施方式中，基层包括沉积在导电阻挡层(未示出)上的导电种晶层(未示出)。种晶层可以包括铜，并且导电阻挡层可以包括铝、钛、钽、氮化钽和类似的金属。导电阻挡层可以用于防止导电材料从种晶层(例如铜)扩散到绝缘层102中。另外，导电阻挡层可以用于为种晶层(例如，铜)提供粘附力。
在一些实施方式中，为了形成基层，将导电阻挡层沉积到沟槽104的侧壁和底部上，并且然后将种晶层沉积在导电阻挡层上。在另一个实施方式中，导电基层包括直接地沉积在沟槽104的侧壁和底部上的种晶层。可以使用在半导体制造领域的一般技术人员已知的任何薄膜沉积技术(例如，溅射、均厚沉积(blanket deposition)等)沉积导电阻挡层和种晶层中的每一个。在一个实施方式中，导电阻挡层和种晶层中的每一个的厚度在约1nm至约100nm的近似范围内。在一些实施方式中，导电阻挡层可以是薄电介质，所述薄电介质已经被蚀刻以建立到下面的金属层的导电性。在一些实施方式中，可以完全地省略导电阻挡层，并且可以使用铜线的适当掺杂来形成“自形成阻挡层”。
在一些实施方式中，通过电镀工艺将导电层(例如铜)沉积在铜的基层的种晶层上。在一些实施方式中，使用微电子器件制造领域的一般技术人员已知的镶嵌工艺将导电层沉积到沟槽104中。在一个实施方式中，使用选择性沉积技术将导电层沉积在沟槽104中的种晶层上，选择性沉积技术诸如但不限于电镀、无电、CVD、PVD、MBE、MOCVD、ALD、旋涂或微电子器件制造领域的一般技术人员已知的其它沉积技术。
在一些实施方式中，导电线103的导电层的材料的选择确定种晶层的材料的选择。例如，如果导电线103的材料包括铜，那么种晶层的材料可以也包括铜。在一些实施方式中，导电线103包括金属，例如，铜(Cu)、钌(Ru)、镍(Ni)、钴(Co)、铬(Cr)、铁(Fe)、锰(Mn)、钛(Ti)、铝(Al)、铪(Hf)、钽(Ta)、钨(W)、钒(V)、钼(Mo)、钯(Pd)、金(Au)、银(Ag)、铂(Pt)、铟(In)、锡(Sn)、铅(Pb)、锑(Sb)、铋(Bi)、锌(Zn)、镉(Cd)或上述项的任何组合。
在一些实施方式中，可用于金属化层Mx的导电线103的导电材料的示例是，但不限于，金属(例如，铜、钽、钨、钌、钛、铪、锆、铝、银、锡、铅)、金属合金、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝)、其它导电材料或上述项的任何组合。
在一些实施方式中，使用微电子器件制造领域的一般技术人员已知的化学机械抛光(“CMP”)技术，去除导电层和基层的部分以使导电线103的顶部与绝缘层102的顶部齐平。
在一个非限制性示例中，导电线103的厚度在约15nm至约1000nm的近似范围内。在一个非限制性示例中，导电线103的厚度为约20nm至约200nm。在一个非限制性示例中，导电线103的宽度在约5nm至约500nm的近似范围内。在一个非限制性示例中，导电线103之间的间隔(间距)为约2nm至约500nm。在更具体的非限制性示例中，导电线103之间的间隔(间距)为约5nm至约50nm。
在一些实施方式中，下部金属化层Mx被配置为连接到其它金属化层(未示出)。在一些实施方式中，金属化层Mx被配置为提供与电子器件的电接触，电子器件例如晶体管、存储器、电容器、电阻器、光电器件、开关和由电绝缘层分开的任何其它有源和无源电子器件，电绝缘层例如是层间电介质、沟槽绝缘层或电子器件制造领域的一般技术人员已知的任何其它绝缘层。
图4A是类似于图3A的视图100的视图200。图4B是类似于图3B的视图210。为了简单起见，图4A或任何接下来的附图中未示出基板101，图4A和图4B示出根据一些实施方式的在电子器件的一部分上方沉积第一掩模201和第二掩模202之后的电子器件。图示第一掩模201和第二掩模202。本领域的技术人员将认识到，掩蔽和绝缘层可以是单层或多层。
为了清楚起见，在一些实施方式中，第一掩模201沉积在整个电子器件(包括第一导电线和第一绝缘层)上方。除了如图4B所示的第一导电线的部分之外，第二掩模202沉积在几乎整个电子器件上方。掩模201和/或掩模202可以是任何合适的材料。在一些实施方式中，掩模201或掩模202中的一个或多个包括氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。在一些实施方式中，掩模201或掩模202中的一个或多个包括光刻胶。
图5A和图5B是分别类似于图4A和图4B的根据一些实施方式的在去除导电线103的部分之后的视图。可以通过任何合适的技术或技术组合去除导电线103和掩模201。例如，蚀刻工艺可以选择性去除导电线103和掩模201而不影响绝缘层102。
导电线103凹陷到预定深度以形成凹陷的导电线301。如图5A和图5B所示，沟槽302形成在绝缘层102中。每个沟槽302具有作为绝缘层102的部分的侧壁304和作为凹陷的导电线301的顶表面303的底部。
在一些实施方式中，沟槽302的深度为从约10nm至约500nm。在一些实施方式中，沟槽302的深度为导电线的厚度的约10％至约100％。在一些实施方式中，使用湿法蚀刻、干法蚀刻或电子器件制造领域的一般技术人员已知的技术的组合中的一种或多种来使导电线103凹陷。
图6A和图6B是分别类似于图5A和图5B的根据一些实施方式的在去除掩模201和掩模202的部分之后的视图。可以通过任何合适的技术或技术组合去除掩模201和掩模202。例如，蚀刻工艺可以选择性去除掩模201和掩模202而不影响绝缘层102或导电线103。
在一些实施方式中，从图4A和图4B至图6A和图6B的工艺可以涉及使用多于一种蚀刻工艺去除导电线103、掩模201和掩模202的部分。例如，可以使用第一蚀刻工艺去除掩模201，并且可以使用第二蚀刻工艺去除掩模202和去除导电线103的部分。在一些实施方式中，存在用于去除三个层的三种蚀刻工艺，其中每种蚀刻工艺选择性用于其中一层。
在一些实施方式中，工艺以如图6A和图6B所示的器件开始。例如，器件结构可以设有已经形成的凹陷的导电线301。
图7A和图7B是分别类似于图6A和图6B的在衬里501沉积在电子器件上之后的视图。衬里501可以是任何合适的衬里材料，如上面参考图2A所述。
图8A和图8B是分别类似于图7A和图7B的在衬里501从电子器件的顶表面601去除而仍保留在沟槽302中之后的视图。在一些实施方式中，使用微电子器件制造领域的一般技术人员已知的化学机械抛光(“CMP”)技术去除衬里。
在一些实施方式中，衬里501选择性沉积在沟槽302的底部和侧壁上，如图8A所示，而没有将衬里501沉积在电子器件的顶表面上。在一些实施方式(未示出)中，衬里501选择性沉积在沟槽302的底部上，而不是侧壁304上。
在一些实施方式中，沉积衬里501以保护导电线301不会之后在工艺中改变性质(例如，在钨沉积或其它工艺期间)。在一些实施方式中，衬里501是导电衬里。在另一个实施方式中，衬里501是非导电衬里。在一些实施方式中，当衬里501是非导电衬里时，衬里501之后在工艺中被去除，如下面进一步详细地描述的。在一些实施方式中，衬里501包括氮化钛(TiN))、钛(Ti)、钽(Ta)、氮化钽(TaN)或上述项的任何组合。在又一个实施方式中，衬里501包括氮化物(例如，SiN)或碳化物(例如，SiC)或碳氮化物(例如SiCN)。在一个实施方式中，衬里501被沉积到约0.1nm至约50nm的厚度。
在一些实施方式中，使用原子层沉积(ALD)技术沉积衬里501。在一些实施方式中，使用沉积技术中的一种沉积衬里501，沉积技术诸如但不限于CVD、PVD、MBE、MOCVD、旋涂或微电子器件制造领域的一般技术人员已知的其它衬里沉积技术。
图9A和图9B是分别类似于图8A和图8A的根据一些实施方式的在第一金属膜701沉积在衬里501上之后的视图。在一些实施方式中，第一金属膜701是自对准选择性生长种晶膜。如图9A和图9B所示，第一金属膜701沉积在凹陷的导电线301的顶表面303上和沟槽302的侧壁304上的衬里501上。
在一些实施方式中，第一金属膜701是钨(W)层或其它种晶间隙填充层，以提供选择性生长柱。在一些实施方式中，第一金属膜701是金属膜或含金属的膜。在一些实施方式中，第一金属膜701包括钨(W)，并且可以被称为种晶间隙填充层。
在一些实施方式中，使用沉积技术中的一种沉积第一金属膜701，沉积技术诸如但不限于ALD、CVD、PVD、MBE、MOCVD、旋涂或微电子器件制造领域的一般技术人员已知的其它沉积技术。
图10A和图10B是分别类似于图9A和图9B的根据一个实施方式的在去除第一金属膜701的部分以暴露绝缘层102的顶部部分之后的视图。在一些实施方式中，去除第一金属膜701的部分，使得第一金属膜701与电子器件的顶表面601共面。在一些实施方式中，使用微电子器件制造领域的一般技术人员已知的化学机械抛光(CMP)技术中的一种去除第一金属膜701的部分。
在一些实施方式中，第一金属膜701沉积在沟槽302内而不沉积在电子器件的顶表面601上。在一些实施方式中，沟槽302未被第一金属膜701完全地填充，例如，如图2B或图2C中图示的实施方式所示。
图11A和图11B是分别类似于图10A和图10B的根据一个或多个实施方式的在使用在凹陷的导电线301上的衬里501上的第一金属膜701形成自对准选择性生长柱(即，第一金属氧化物膜901)之后的视图。如图11A和图11B所示，第一金属氧化物膜901的阵列具有与导电线301的一部分相同的图案。如图11A和图11B所示，柱从电子器件的顶表面601大体上正交地延伸。如图11A和图11B所示，柱由间隙904分开。
在一些实施方式中，由第一金属氧化物膜901形成的柱从衬里501的在导电线103上的部分上的第一金属膜701选择性生长。在一些实施方式中，第一金属膜701的在导电线103上方的部分例如通过氧化、氮化或其它工艺来扩展以使柱生长。在一些实施方式中，通过暴露于氧化剂或氧化条件以使第一金属膜701氧化来将第一金属膜701转变为金属氧化物柱。本领域的技术人员将理解，形成柱是通过电化学氧化完成的，并且不一定含有氧。在一些实施方式中，柱包括上面列出的一种或多种金属的氧化物。在更具体的实施方式中，柱包括氧化钨(例如，WO、WO3或其它钨氧化物)。在一些实施方式中，柱是氮化物。
氧化剂可以是任何合适的氧化剂，包括但不限于O2、O3、N2O、H2O、H2O2、CO、CO2、NH3、N2/Ar、N2/He、N2/Ar/He或上述项的任何组合。在一些实施方式中，氧化条件包括热氧化、等离子体增强氧化、远程等离子体氧化、微波和射频氧化(例如，电感耦合等离子体(ICP)、电容耦合等离子体(CCP))。
在一些实施方式中，第一金属氧化物膜901的柱通过在任何合适的温度下使第一金属膜701氧化而形成，所述温度取决于例如第一金属膜701的组成和氧化剂。在一些实施方式中，氧化在约25℃至约800℃的近似范围内的温度下发生。在一些实施方式中，氧化在大于或等于约150℃的温度下发生。在一些实施方式中，柱的高度在约5埃至约10微米(μm)的近似范围内。
图12A和图12B是分别类似于图11A和图11B的根据一些实施方式的在沉积绝缘层1001以超量装填(overfill)柱901之间的间隙904以及与第一金属氧化物膜901的柱相邻的区域911、912之后的视图。如图12A和图12B所示，绝缘层1001沉积在与柱相邻的区域911、912中和间隙904中。绝缘层1001也可以被称为第二绝缘层并且由第二绝缘材料组成。第二绝缘层1001可以是如本文关于绝缘层102所述的任何合适的介电材料。
在图12A和图12B中所示的实施方式中，第二绝缘层1001具有大于柱的高度。换句话说，第二绝缘层1001的厚度足以覆盖柱。在一些实施方式中，形成第二绝缘层1001，使得第二绝缘层的顶部与柱大体上平齐或略低于柱的顶部。
在一些实施方式中，绝缘层1001是低k间隙填充层。在一些实施方式中，绝缘层1001是可流动的。在一个实施方式中，绝缘层1001是可流动氧化硅(FSiOx)层。在一些实施方式中，绝缘层1001是氧化物层，例如二氧化硅，或由电子器件设计确定的任何其它电绝缘层。在一些实施方式中，绝缘层1001是层间电介质(ILD)。在一些实施方式中，绝缘层1001是低k电介质，包括但不限于诸如二氧化硅、氧化硅、碳基材料(例如，多孔碳膜、碳掺杂氧化物(“CDO”)，例如碳掺杂二氧化硅)、多孔二氧化硅、多孔碳氢氧化硅(SiOCH)、氮化硅或上述项的任何组合。在一些实施方式中，绝缘层1001是k值小于3的介电材料。在一些实施方式中，绝缘层1001是k值在约2.2至约2.7的近似范围内的介电材料。在一些实施方式中，绝缘层1001包括k值小于2的介电材料。在一些实施方式中，绝缘层1001表示本文关于绝缘层102描述的绝缘层中的一个。
在一些实施方式中，绝缘层1001是低k层间电介质，以将一条金属线与其它金属线隔离。在一些实施方式中，使用沉积技术中的一种沉积绝缘层1001，沉积技术诸如但不限于CVD、旋涂、ALD、PVD、MBE、MOCVD或微电子器件制造领域的一般技术人员已知的其它低k绝缘层沉积技术。
图13A和图13B是分别类似于图12A和图12B的根据一些实施方式的在绝缘层1001的化学机械平面化(CMP)以暴露第一金属氧化物膜901的柱的顶部1101之后的视图。如图所示，去除绝缘层1001，使得柱暴露，同时绝缘层1001保持与柱的顶部1101大体上共面。CMP工艺可以是本领域的技术人员已知的任何合适的平面化工艺。在一些实施方式中，沉积绝缘层1001，使得绝缘层1001的顶部与柱的顶部1101平齐或略低于柱的顶部1101，并且不执行CMP工艺。
图14A和图14B是分别类似于图13A和图13B的根据一些实施方式的在去除第一金属氧化物膜901的柱以经由蚀刻形成间隙1201之后的视图。柱的蚀刻可以通过任何合适的技术完成。在一些实施方式中，蚀刻柱包括将柱暴露于碱性水溶液。去除柱而不影响衬里501或绝缘层1001。
在示例性非限制性工艺中，柱包括钨并通过与氧反应生长以形成氧化钨柱，氧化钨柱可以采取WO3形式。将WO3暴露于KOH形成可溶K2WO4和/或WO2Cl2，可溶K2WO4和/或WO2Cl2离开表面直至去除所有氧化钨。一旦去除氧化钨部分(或一般是金属氧化物部分)，反应就会自发地停止。
在所示的实施方式中，衬里501保留在间隙1201中。在一些实施方式(未示出)中，使用电子器件制造领域的一般技术人员已知的干法蚀刻技术和湿法蚀刻技术中的一种或多种去除衬里501。
图15A和图15B是分别类似于图14A和图14B的根据一些实施方式的在绝缘层1301已经沉积在绝缘层1001上和间隙1201中之后的视图。绝缘层1301可以被称为第三绝缘层并且由第三绝缘材料构成。第三绝缘层1301可以是与本文关于绝缘层102所述的第二绝缘层1001材料不同的任何合适的电介质。第三绝缘层1301填充间隙1201并接触衬里501(如图所示)或凹陷的第一导电线301(如果不存在衬里501)。
图16A和图16B是分别类似于图15A和图15B的在用第三绝缘层1301对间隙1201进行间隙填充之后的视图1300和视图1310。第三绝缘层1301可以是与第二绝缘层1001不同的任何合适的介电材料。第三绝缘层1301填充间隙1201并接触衬里501(如图所示)或凹陷的第一导电线301(如果不存在衬里501)。
图17A和图17B是分别类似于图16A和图16B的根据一些实施方式的在已经沉积和/或蚀刻绝缘层以使得保留预定深度之后的视图。在所示的实施方式中，沉积绝缘层1301的覆盖层，如图15A和图15B所示，并且然后将绝缘层1301的覆盖层去除以与第二绝缘层1001共面，如图16A和图16B所示，然后，再沉积到预定深度，如图17A和图17B所示。在一些实施方式中，沉积绝缘层，如图15A和图15B所示，并且然后将绝缘层去除以留下预定深度，如图17A和图17B所示。在一些实施方式中，可以通过本领域的技术人员已知的化学机械平面化(CMP)工艺去除覆盖层。
在一些实施方式中，沉积绝缘层1301使得绝缘层1301与绝缘层1001共面，如图16A和图16B所示，然后再沉积预定深度的绝缘层1301以建立预定深度的绝缘层1301，如图17A和图17B所示。无论具体方法如何，预定深度的绝缘层1301都会保留，如图17A和图17B所示。
图18A和图18B是分别类似于图17A和图17B的根据一些实施方式的在第一掩模1620和第二掩模1630已经沉积在绝缘层1301上之后的视图。第一掩模1620和第二掩模1630可以与本文其它地方公开的第一掩模201和第二掩模202相同或不同。
在绝缘层1301上图示第一掩模1620和第二掩模1630。第一掩模1620被示出为覆盖绝缘层1301的全部，并且第二掩模1630覆盖如图11A和图11B所示的在柱的区域和间隙904外部的区域。第一掩模1620和第二掩模1630可以与本文其它地方公开的第一掩模201和第二掩模202相同或不同。本领域的技术人员将认识到，掩蔽和绝缘层可以是单层或多层。
在绝缘层1001上方的绝缘层1301的厚度(即，不在间隙1201内的绝缘层1301的深度)和第一掩模1620的厚度大体上相同。
图19A和图19B是分别类似于图18A和图18B的根据一些实施方式的在蚀刻工艺各向同性地去除不位于掩模1630正下方的绝缘材料1301的一部分之后的视图。在各向同性去除之后，暴露绝缘层1301的一部分和绝缘层1001的部分。
可以通过任何合适的技术或技术组合来去除绝缘层1301、掩模1620和掩模1630。例如，蚀刻工艺可以选择性去除绝缘层1301、掩模1620和掩模1630而不影响绝缘层1001。在一些实施方式中，使用多于一种蚀刻工艺来去除绝缘层1301、掩模1620和掩模1630。例如，可以使用第一蚀刻工艺来去除掩模1630，并且可以使用第二蚀刻工艺来去除掩模1620和绝缘层1301。在一些实施方式中，存在用于去除三个层的三种蚀刻工艺，其中每种蚀刻工艺选择性用于其中一层。
图20A和图20B是分别类似于图19A和图19B的根据一些实施方式的在去除先前的第一掩模1620和第二掩模1630并已经在绝缘层1301和绝缘层1001上沉积第一掩模1820和第二掩模1830之后的视图。第一掩模1820和第二掩模1830可以与本文其它地方公开的第一掩模201和第二掩模202和/或第一掩模1620和第二掩模1630相同或不同。本领域的技术人员将认识到，掩蔽和绝缘层可以是单层或多层。
在绝缘层1301和绝缘层1001上图示第一掩模1820和第二掩模1830。第一掩模1820被示出为覆盖绝缘层1301和绝缘层1001的全部。第二掩模1830被示出为覆盖与图4A和图4B中所示的掩模202类似的区域。本领域的技术人员将认识到，掩蔽和绝缘层可以是单层或多层。另外的第一掩模1830和间隙1201内的绝缘层1301的厚度大体上相同。
图21A和图21B是分别类似于图20A和图20B的根据一些实施方式的在蚀刻工艺各向同性地去除不位于掩模1830正下方的绝缘材料1301之后的视图。
图22A和图22B是分别类似于图21A和图21B的根据一些实施方式的在去除掩模1820和掩模1830之后的视图。在去除掩模层之后，暴露绝缘层1301的一部分、绝缘层1001的一部分和衬里501的部分。
可以通过任何合适的技术或技术组合来去除绝缘层1301、掩模1820和掩模1830。例如，蚀刻工艺可以选择性去除绝缘层1301、掩模1820和掩模1830而不影响绝缘层1001。在一些实施方式中，使用多于一种蚀刻工艺来去除绝缘层1301、掩模1820和掩模1830。例如，可以使用第一蚀刻工艺来去除掩模1830，并且可以使用第二蚀刻工艺来去除掩模1820和绝缘层1301。在一些实施方式中，存在用于去除三个层的三种蚀刻工艺，其中每种蚀刻工艺选择性用于其中一层。无论蚀刻工艺的数量如何，去除绝缘层1301和掩模1820都会形成沟槽2001和过孔2002、2003。
沟槽2001在与第一导电线103的第一方向不同的第二方向上延伸。在所示的实施方式中，第一导电线103沿着x轴延伸，并且沟槽2001沿着y轴延伸。在一些实施方式中，第二方向与第一方向成在约30°至约150°的范围内、或在约50°至约130°的范围内、或在约70°至约110°的范围内、或在约80°至约100°的范围内、或在约85°至约95°的范围内、或在约87°至约93°的范围内、或在约89°至约91°的范围内的角度。
图23A和图23B是分别类似于图22A和图22B的根据一些实施方式的在沉积第二导电材料以在过孔2002、2003和沟槽2001中形成第二导电线2101之后的视图。第二导电线2101可以是任何合适的金属，并且可以通过任何合适的沉积技术沉积。如本文所述，第二导电线2101在与第一导电线103的第一方向不同的第二方向上延伸。
图24示出器件2100的一部分，其中自对准过孔在嵌套结构中。第一导电线103在图中竖直地延伸，并且第二导电线2101在页面上水平地延伸。图示发生第一导电线103与第二导电线2101之间的连接的过孔2002、2003。导电线和过孔的封装和布置可以比所示的实施方式更紧密(即，更高的密度)或更松散(即，更低的密度)。
虽然本文中的公开内容参考特定实施方式进行描述，但是本领域的技术人员将理解，所述的实施方式仅说明本公开内容的原理和应用。本领域的技术人员将清楚，在不脱离本公开内容的精神和范围的情况下，可以对本公开内容的方法和设备进行各种修改和变化。因此，本公开内容可以包括在所附权利要求和其等同物的范围内的修改和变化。

Claims (20)

1.一种方法，所述方法包括：
提供基板，所述基板具有介电基板表面，所述介电基板表面中形成有至少一个特征，所述至少一个特征从所述基板表面向所述基板中延伸某一距离，并且具有侧壁和底部，所述至少一个特征中具有第一金属氧化物膜，所述第一金属氧化物膜包括第一金属；和
将所述基板暴露于碱性水溶液以从所述特征去除所述第一金属氧化物膜而不影响与所述特征相邻的所述基板表面。
2.如权利要求1所述的方法，其中所述第一金属包括钨。
3.如权利要求1所述的方法，其中所述至少一个特征具有包括第一金属的第一金属膜，并且所述第一金属氧化物膜在所述第一金属膜上，并且所述碱性水溶液去除所述第一金属氧化物膜和所述第一金属膜。
4.如权利要求3所述的方法，其中将所述第一金属膜沉积在所述至少一个特征中，并且使所述第一金属膜部分地氧化以在所述第一金属膜上形成所述第一金属氧化物膜。
5.如权利要求1所述的方法，其中所述特征包括衬里，并且所述第一金属氧化物膜在所述衬里上，并且暴露于所述碱性水溶液不影响所述衬里。
6.如权利要求5所述的方法，其中所述衬里包含SiN或SiCN中的一种或多种。
7.如权利要求5所述的方法，其中所述特征进一步包括第二金属膜，所述第二金属膜具有在所述衬里下方的第二金属。
8.如权利要求7所述的方法，其中所述第二金属不同于所述第一金属。
9.如权利要求8所述的方法，其中所述第二金属包括铜、钴或钌中的一种或多种。
10.如权利要求1所述的方法，其中所述碱性水溶液包含具有小于或等于约5的pKb的碱。
11.如权利要求1所述的方法，其中所述碱性水溶液具有在约0.1M至约10M的氢氧化物浓度。
12.如权利要求1所述的方法，其中在大气压力下将所述基板暴露于所述碱性水溶液。
13.如权利要求1所述的方法，其中将所述基板保持在约50℃至约250℃的温度范围内。
14.如权利要求1所述的方法，其中所述至少一个特征具有大于或等于约10:1的深宽比。
15.如权利要求1所述的方法，进一步包括用水溶液清洗所述基板。
16.一种方法，所述方法包括：
提供基板，所述基板具有基板表面，所述基板表面中形成有至少一个特征，所述至少一个特征从所述基板表面向所述基板中延伸某一距离，并且具有侧壁和底部，所述至少一个特征具有大于或等于约10:1的深宽比，所述至少一个特征中具有氧化钨膜；
将所述基板暴露于氢氧化物水溶液以从所述特征去除所述氧化钨膜而不影响与所述特征相邻的所述基板表面；和
用包含水和异丙醇的溶液清洗所述基板。
17.如权利要求16所述的方法，其中所述至少一个特征中具有钨膜，并且所述氧化钨膜在所述钨膜上，并且所述氢氧化物水溶液去除所述钨膜和所述氧化钨膜。
18.一种提供自对准过孔的方法，所述方法包括：
提供基板，所述基板具有在多个第一绝缘层之间的多个第一导电线，所述多个第一导电线大体上共面并沿着第一方向延伸；
使所述第一导电线的部分凹陷；
将衬里沉积在所述第一导电线的凹陷部分上；
在所述衬里上形成第一金属膜；
使所述第一金属膜氧化以形成包括所述第一金属膜的氧化物的柱。
在所述柱周围沉积第二绝缘层；和
通过将所述基板暴露于碱性水溶液以去除所述柱和所述第一金属膜以在所述第二绝缘层中形成过孔而不影响所述第一绝缘层、所述衬里或所述第二绝缘层。
19.如权利要求18所述的方法，进一步包括在从所述过孔去除所述柱之后去除所述衬里。
20.如权利要求18所述的方法，进一步包括：
在所述过孔中和所述第二绝缘层上沉积第三绝缘层，以形成被填充的过孔和第三绝缘层的覆盖层；
去除所述第三绝缘层的所述覆盖层的一部分和从所述被填充的过孔去除所述第三绝缘层以形成过孔开口；
将第二导电材料沉积到所述过孔开口中；和
将第二导电线沉积在所述第二绝缘层上并使所述第二导电线与所述过孔开口中的所述第二导电材料接触，所述第二导电线在所述第二绝缘层上沿着第二方向延伸，所述第二方向与所述第一方向以在约30°至约150°的范围内的角度交叉。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116546817A (zh) 2017-05-31 2023-08-04 应用材料公司 3d-nand器件中用于字线分离的方法
US10950498B2 (en) * 2017-05-31 2021-03-16 Applied Materials, Inc. Selective and self-limiting tungsten etch process
US11387112B2 (en) * 2018-10-04 2022-07-12 Tokyo Electron Limited Surface processing method and processing system
SG11202108217UA (en) 2019-01-28 2021-08-30 Lam Res Corp Deposition of metal films
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
WO2020185618A1 (en) 2019-03-11 2020-09-17 Lam Research Corporation Precursors for deposition of molybdenum-containing films
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US10950459B1 (en) * 2019-09-13 2021-03-16 International Business Machines Corporation Back end of line structures with metal lines with alternating patterning and metallization schemes
TW202115827A (zh) * 2019-09-26 2021-04-16 美商應用材料股份有限公司 選擇性和自我限制性之鎢蝕刻製程
JP2023527774A (ja) * 2020-05-22 2023-06-30 ラム リサーチ コーポレーション 低抵抗率の接点および相互接続
US20230187204A1 (en) * 2021-12-10 2023-06-15 Applied Materials, Inc. Tungsten Fluoride Soak And Treatment For Tungsten Oxide Removal

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114241A (en) * 1998-06-29 2000-09-05 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a semiconductor device capable of reducing contact resistance
CN101625971A (zh) * 2008-07-09 2010-01-13 中国科学院半导体研究所 利用光辅助氧化湿法刻蚀ⅲ族氮化物的方法
CN101740486A (zh) * 2008-11-07 2010-06-16 东部高科股份有限公司 形成图像传感器的金属线的方法
US9362165B1 (en) * 2015-05-08 2016-06-07 Globalfoundries Inc. 2D self-aligned via first process flow
US20170358483A1 (en) * 2016-06-14 2017-12-14 Applied Materials, Inc. Oxidative Volumetric Expansion Of Metals And Metal Containing Compounds

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039848A (ja) * 1983-08-12 1985-03-01 Toshiba Corp 半導体装置の製造方法
US4671970A (en) 1986-02-05 1987-06-09 Ncr Corporation Trench filling and planarization process
US4992135A (en) * 1990-07-24 1991-02-12 Micron Technology, Inc. Method of etching back of tungsten layers on semiconductor wafers, and solution therefore
NL9100241A (nl) * 1991-02-12 1991-08-01 Koninkl Philips Electronics Nv Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
KR0165813B1 (ko) 1995-04-12 1999-02-01 문정환 접속홀의 플러그 형성 방법
US5872052A (en) 1996-02-12 1999-02-16 Micron Technology, Inc. Planarization using plasma oxidized amorphous silicon
KR100223334B1 (ko) 1996-06-29 1999-10-15 김영환 반도체소자의 금속배선형성방법
US6143653A (en) * 1998-10-04 2000-11-07 Promos Technologies, Inc. Method of forming tungsten interconnect with tungsten oxidation to prevent tungsten loss
KR20000026588A (ko) 1998-10-21 2000-05-15 윤종용 콘택홀을 갖는 반도체 장치 및 그 제조방법
US6130151A (en) 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US6277738B1 (en) * 1999-06-23 2001-08-21 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a semiconductor device capable of reducing contact resistance
JP2001015479A (ja) 1999-06-29 2001-01-19 Toshiba Corp 半導体装置の製造方法
WO2001013426A1 (en) 1999-08-18 2001-02-22 Steag Rtp Systems, Inc. Method of producing copper features on semiconductor wafers
US6576113B1 (en) 1999-10-29 2003-06-10 California Institute Of Technology Method of electroplating of high aspect ratio metal structures into semiconductors
US6373087B1 (en) 2000-08-31 2002-04-16 Agere Systems Guardian Corp. Methods of fabricating a metal-oxide-metal capacitor and associated apparatuses
US7192803B1 (en) 2000-10-13 2007-03-20 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with simultaneously formed interconnect and connection joint
US6653200B2 (en) 2001-01-26 2003-11-25 Applied Materials, Inc. Trench fill process for reducing stress in shallow trench isolation
US6495472B2 (en) * 2001-02-21 2002-12-17 United Microelectronics Corps. Method for avoiding erosion of conductor structure during removing etching residues
JP2002252281A (ja) 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
US6528884B1 (en) 2001-06-01 2003-03-04 Advanced Micro Devices, Inc. Conformal atomic liner layer in an integrated circuit interconnect
US7279119B2 (en) 2001-06-14 2007-10-09 Ppg Industries Ohio, Inc. Silica and silica-based slurry
US20030129846A1 (en) * 2002-01-09 2003-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for achieving a uniform material removal rate in a CMP process
CN100360710C (zh) 2002-03-28 2008-01-09 哈佛学院院长等 二氧化硅纳米层压材料的气相沉积
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7211844B2 (en) 2004-01-29 2007-05-01 International Business Machines Corporation Vertical field effect transistors incorporating semiconducting nanotubes grown in a spacer-defined passage
KR100923192B1 (ko) 2004-03-16 2009-10-22 가부시키가이샤 아이에이치아이 반도체 장치의 제조 방법
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
US20070054482A1 (en) * 2004-08-10 2007-03-08 Takahito Nakajima Semiconductor device fabrication method
JP2006054251A (ja) * 2004-08-10 2006-02-23 Toshiba Corp 半導体装置の製造方法
US7244344B2 (en) 2005-02-03 2007-07-17 Applied Materials, Inc. Physical vapor deposition plasma reactor with VHF source power applied through the workpiece
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP2007005381A (ja) 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd プラズマエッチング方法、及びプラズマエッチング装置
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US20070099806A1 (en) * 2005-10-28 2007-05-03 Stewart Michael P Composition and method for selectively removing native oxide from silicon-containing surfaces
US7351648B2 (en) 2006-01-19 2008-04-01 International Business Machines Corporation Methods for forming uniform lithographic features
US7368394B2 (en) 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US7288463B1 (en) 2006-04-28 2007-10-30 Novellus Systems, Inc. Pulsed deposition layer gap fill with expansion material
US7956465B2 (en) 2006-05-08 2011-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
JP2008108757A (ja) 2006-10-23 2008-05-08 Matsushita Electric Works Ltd 化合物半導体発光素子およびそれを用いる照明装置ならびに化合物半導体素子の製造方法
US7598170B2 (en) 2007-01-26 2009-10-06 Asm America, Inc. Plasma-enhanced ALD of tantalum nitride films
US20080242097A1 (en) 2007-03-28 2008-10-02 Tim Boescke Selective deposition method
US20090017631A1 (en) 2007-06-01 2009-01-15 Bencher Christopher D Self-aligned pillar patterning using multiple spacer masks
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
US20090072409A1 (en) 2007-09-14 2009-03-19 International Business Machines Corporation Interconnect Structures Incorporating Air-Gap Spacers
US7541297B2 (en) 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
US20100330805A1 (en) 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
US7985977B2 (en) 2007-12-11 2011-07-26 Hvvi Semiconductors, Inc. Sacrificial pillar dielectric platform
KR101477661B1 (ko) 2008-07-17 2014-12-31 삼성전자주식회사 텅스텐 재성장을 통한 심 없는 텅스텐 패턴 및 그 패턴형성 방법
US8169031B2 (en) 2008-08-26 2012-05-01 International Business Machines Corporation Continuous metal semiconductor alloy via for interconnects
US8101456B2 (en) 2008-10-01 2012-01-24 International Business Machines Corporation Method to reduce a via area in a phase change memory cell
KR101026486B1 (ko) 2008-10-22 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP5133852B2 (ja) 2008-11-13 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
KR101534678B1 (ko) 2009-02-12 2015-07-08 삼성전자주식회사 텅스텐 콘택 플러그를 산소 분위기에서 ｒｔａ 처리하고, ｒｔｏ 처리된 텅스텐 플러그를 수소 분위기에서 환원시키는 반도체 소자의 제조방법
US8435830B2 (en) 2009-03-18 2013-05-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
US8575753B2 (en) 2009-05-27 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor device having a conductive structure including oxide and non oxide portions
US9653353B2 (en) 2009-08-04 2017-05-16 Novellus Systems, Inc. Tungsten feature fill
US8531033B2 (en) 2009-09-07 2013-09-10 Advanced Interconnect Materials, Llc Contact plug structure, semiconductor device, and method for forming contact plug
JP2011060803A (ja) 2009-09-07 2011-03-24 Toshiba Corp 半導体装置
US8274065B2 (en) 2009-10-19 2012-09-25 Macronix International Co., Ltd. Memory and method of fabricating the same
US8778749B2 (en) 2011-01-12 2014-07-15 Sandisk Technologies Inc. Air isolation in high density non-volatile memory
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
JP2011233922A (ja) 2011-07-20 2011-11-17 Ihi Corp 素子間分離領域の形成方法
US8946082B2 (en) 2011-09-16 2015-02-03 GlobalFoundries, Inc. Methods for forming semiconductor devices
KR20130046664A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8860001B2 (en) 2012-04-09 2014-10-14 Freescale Semiconductor, Inc. ReRAM device structure
US20140029181A1 (en) 2012-07-27 2014-01-30 Florian Gstrein Interlayer interconnects and associated techniques and configurations
US9245987B2 (en) 2012-11-29 2016-01-26 Micron Technology, Inc. Semiconductor devices and fabrication methods
US8901607B2 (en) 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9312220B2 (en) 2013-03-12 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a low-K dielectric with pillar-type air-gaps
US9178011B2 (en) 2013-03-13 2015-11-03 Intermolecular, Inc. Deposition of anisotropic dielectric layers orientationally matched to the physically separated substrate
US9012322B2 (en) 2013-04-05 2015-04-21 Intermolecular, Inc. Selective etching of copper and copper-barrier materials by an aqueous base solution with fluoride addition
US9040421B2 (en) 2013-05-03 2015-05-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved contact structures
US9219007B2 (en) 2013-06-10 2015-12-22 International Business Machines Corporation Double self aligned via patterning
KR102167317B1 (ko) 2013-09-27 2020-10-19 인텔 코포레이션 Beol 상호접속들에 대한 이전 층 자체-정렬형 비아 및 플러그 패터닝
EP3796371A3 (en) 2013-09-27 2021-10-06 INTEL Corporation Self-aligned via and plug patterning for back end of line (beol) interconnects
US20150111374A1 (en) 2013-10-18 2015-04-23 International Business Machines Corporation Surface treatment in a dep-etch-dep process
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9362413B2 (en) 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
US9312168B2 (en) 2013-12-16 2016-04-12 Applied Materials, Inc. Air gap structure integration using a processing system
US9236292B2 (en) 2013-12-18 2016-01-12 Intel Corporation Selective area deposition of metal films by atomic layer deposition (ALD) and chemical vapor deposition (CVD)
JP6297884B2 (ja) 2014-03-28 2018-03-20 東京エレクトロン株式会社 タングステン膜の成膜方法
KR102377372B1 (ko) 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
US9368395B1 (en) 2014-05-06 2016-06-14 Globalfoundries Inc. Self-aligned via and air gap
US9299745B2 (en) 2014-05-08 2016-03-29 GlobalFoundries, Inc. Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same
US9281382B2 (en) 2014-06-04 2016-03-08 Stmicroelectronics, Inc. Method for making semiconductor device with isolation pillars between adjacent semiconductor fins
US9627318B2 (en) 2014-06-16 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with footing region
US9679852B2 (en) 2014-07-01 2017-06-13 Micron Technology, Inc. Semiconductor constructions
US9324650B2 (en) 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
US9356047B2 (en) 2014-08-18 2016-05-31 Globalfoundries Inc. Integrated circuits with self aligned contact structures for improved windows and fabrication methods
US9508642B2 (en) 2014-08-20 2016-11-29 Globalfoundries Inc. Self-aligned back end of line cut
US9349637B2 (en) 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9735030B2 (en) 2014-09-05 2017-08-15 Fujifilm Planar Solutions, LLC Polishing compositions and methods for polishing cobalt films
US9515085B2 (en) 2014-09-26 2016-12-06 Sandisk Technologies Llc Vertical memory device with bit line air gap
US20160111342A1 (en) 2014-10-17 2016-04-21 Lam Research Corporation Method and apparatus for characterizing metal oxide reduction
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
KR102310834B1 (ko) 2014-12-22 2021-10-07 도쿄엘렉트론가부시키가이샤 그래프팅 중합체 물질의 사용으로 기판의 패턴화
US20160260779A1 (en) 2015-03-06 2016-09-08 Kabushiki Kaisha Toshiba Non-volatile resistive random access memory device
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US9716065B2 (en) 2015-09-14 2017-07-25 International Business Machines Corporation Via bottom structure and methods of forming
US9721888B2 (en) 2015-12-08 2017-08-01 International Business Machines Corporation Trench silicide with self-aligned contact vias
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9837314B2 (en) 2016-02-02 2017-12-05 Tokyo Electron Limited Self-alignment of metal and via using selective deposition
KR20170108321A (ko) 2016-03-17 2017-09-27 주식회사 루멘스 발광 다이오드
US11127629B2 (en) 2016-05-17 2021-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
JP2019530242A (ja) 2016-09-30 2019-10-17 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 自己整合ビアの形成方法
TWI719262B (zh) * 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
TW201833991A (zh) 2016-11-08 2018-09-16 美商應用材料股份有限公司 自對準圖案化之方法
US10424507B2 (en) * 2017-04-04 2019-09-24 Mirocmaterials LLC Fully self-aligned via
KR102356356B1 (ko) * 2017-05-31 2022-01-28 에스케이하이닉스 주식회사 세정 조성물 및 이를 이용하는 전자 장치의 제조방법
US10403542B2 (en) * 2017-06-10 2019-09-03 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
WO2019046402A1 (en) * 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR GENERATING SELF-ALIGNED INTERCONNECTION HOLES
WO2019050735A1 (en) * 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114241A (en) * 1998-06-29 2000-09-05 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a semiconductor device capable of reducing contact resistance
CN101625971A (zh) * 2008-07-09 2010-01-13 中国科学院半导体研究所 利用光辅助氧化湿法刻蚀ⅲ族氮化物的方法
CN101740486A (zh) * 2008-11-07 2010-06-16 东部高科股份有限公司 形成图像传感器的金属线的方法
US9362165B1 (en) * 2015-05-08 2016-06-07 Globalfoundries Inc. 2D self-aligned via first process flow
US20170358483A1 (en) * 2016-06-14 2017-12-14 Applied Materials, Inc. Oxidative Volumetric Expansion Of Metals And Metal Containing Compounds

Also Published As

Publication number Publication date
KR20190104902A (ko) 2019-09-11
US20190273019A1 (en) 2019-09-05
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