KR20200050344A - 높은 브레이크다운 전압 에칭 정지 층 - Google Patents

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KR20200050344A
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정-웨이 리오우
친 쿤 란
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 반도체 구조물을 형성하는 방법에 관한 것이다. 방법은, 제1 유전체 층 위에 에칭 정지 층(ESL)을 퇴적하는 단계를 포함한다. ESL 층 퇴적은, 제1 유전체 층 위에 제1 전구체를 유동시키는 단계; 제1 전구체의 적어도 일부를 퍼지하는 단계; ESL 층의 서브층을 형성하도록 제1 유전체 층 위에 제2 전구체를 유동시키는 단계; 및 제2 전구체의 적어도 일부를 퍼지하는 단계를 포함한다. 방법은, ESL 층 상에 제2 유전체 층을 퇴적하는 단계; 및 제2 유전체 층에 그리고 ESL 층을 통해 비아를 형성하는 단계를 더 포함한다.

Description

높은 브레이크다운 전압 에칭 정지 층{HIGH BREAKDOWN VOLTAGE ETCH-STOP LAYER}
본 출원은, 2018년 10월 31일 출원된 발명의 명칭이 “High Breakdown Voltage Inter-metal Dielectric Layer”인 미국 가특허 출원 번호 제62/753,310호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대들을 만들어냈는데, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. IC 진화 동안, 기능 밀도(예컨대, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(예컨대, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트 또는 라인)는 감소하였다. 이 스케일링(scaling) 프로세스는 전반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
본 개시는 반도체 구조물을 형성하는 방법에 관한 것이다. 방법은, 제1 유전체 층 위에 에칭 정지 층(ESL)을 퇴적하는 단계를 포함한다. ESL 층 퇴적은, 제1 유전체 층 위에 제1 전구체를 유동시키는 단계; 제1 전구체의 적어도 일부를 퍼지하는 단계; ESL 층의 서브층을 형성하도록 제1 유전체 층 위에 제2 전구체를 유동시키는 단계; 및 제2 전구체의 적어도 일부를 퍼지하는 단계를 포함한다. 방법은, ESL 층 상에 제2 유전체 층을 퇴적하는 단계; 및 제2 유전체 층에 그리고 ESL 층을 통해 비아를 형성하는 단계를 더 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 일반 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 예시 및 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a 내지 도 1f는 일부 실시예에 따라 부분 형성된 반도체 상호접속 구조물의 단면도들이다.
도 2 및 도 3은 일부 실시예에 따라 에칭 정지 층(ESL; etch-stop layer)을 갖는 다양한 부분 형성된 반도체 상호접속 구조물의 단면도들이다.
도 4는 일부 실시예에 따라 반도체 상호접속 구조물에 IMD 층을 형성하는 예시적인 방법의 흐름도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 배치되는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
여기에서 사용되는 용어 “공칭(nominal)”은, 제품의 설계 단계 또는 프로세스 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을, 원하는 값 이상 및/또는 이하의 값 범위와 함께, 지칭한다. 값의 범위는 통상적으로 제조 프로세스에서의 약간의 변동 또는 공차로 인한 것이다.
일부 실시예에서, 용어 “약” 및 "실질적으로”는, 값의 5 % 내에서 달라지는, 주어진 양의 값을 나타낼 수 있다(예컨대, 값의 ±1 %, ±2 %, ±3 %, ±4 %, ±5 %).
집적 회로 제조 프로세스의 FEOL(front end of line)과 BEOL(back end of line) 단계들 사이의 반도체 상호접속 제조 프로세스는, PMD(pre-metal dielectric) 층(예컨대, 실리콘 산화물(SiO2))에 개구를 생성하는 금속화(metallization) 프로세스 및 이 개구를 금속(예컨대, 코발트(Co), 텅스텐(W), 또는 구리(Cu))으로 채우는 프로세스를 포함한다. BEOL 프로세스 내의 금속 층은 유전체 층, 예를 들어 금속간 유전체 층(IMD; inter-metal dielectric layer)에 의해 분리된다. PMD 또는 IMD 층은 물리적 기상 증착(PVD; physical vapor deposition) 퇴적 프로세스를 사용하여 형성될 수 있다. 금속화 프로세스는, 집적 회로 제조에 널리 사용되고 있는 다마신 프로세스를 사용하여 달성될 수 있다. 다마신 프로세스는, 유전체 안으로 트렌치를 컷팅한 다음, 그 트렌치를 금속으로 채움으로써 상호접속 방식을 생성하는 것을 수반할 수 있다. 과도한 금속은 연마 제거될 수 있다. 그러나, 후속 PMD 또는 IMD 층 퇴적 동안, PVD 프로세스 중과 같은 퇴적 중의 입자의 충돌로 인해 금속 산화가 발생할 수 있다.
기술이 발전함에 따라, 집적 회로는 이전 세대 디바이스보다 치수 요건을 감소시키는 것을 특징으로 한다. 그러나, 이러한 특징 및 프로세스를 구현하는 데에는 어려움이 있으며, 예를 들어 포토리소그래피 프로세스의 감소된 임계 치수로 인해 PMD 층 및/또는 IMD 층의 두께가 감소될 수 있다. 하지만, 감소된 유전체 층 두께는 다양한 난제를 초래할 수 있다. 예를 들어, 더 낮은 막 두께로써 PVD 프로세스에 의해 형성된 PMD 또는 IMD 층은, (i) 디바이스 신뢰성을 감소시키는 더 낮은 브레이크다운 전압; (ii) 2개의 전도성 층 간의 전기 쇼트를 일으킬 수 있는, 퇴적된 PMD 및 IMD 층 내의 핀 홀; 또는 (iii) 2개의 금속 층 간의 커패시턴스가 유전체 층 두께에 반비례하므로 더 큰 RC 지연을 초래할 수 있다.
컨포멀(conformal) 박막 퇴적을 제공하기 위해 다양한 CVD 프로세스로부터 원자층 증착(ALD; Atomic layer deposition) 프로세스가 개발되어 있다. ALD 프로세스는 기판과 반응하는 화학 전구체의 순차적 교대 노출을 특징으로 한다. ALD 프로세스에서는, 제1 전구체가 미리 정해진 시간 동안 진공 하에 반응 챔버 안으로 펄싱되어(pulsed), 제1 전구체가 기판 표면과 반응(예컨대, 충분히 반응)할 수 있게 한다. 그 후에, 반응 챔버는 임의의 반응되지 않은 전구체 및 반응 부산물을 제거하도록 비활성 가스로 퍼지(purge)된다. 그 다음, 제2 전구체가 반응 챔버 안으로 펄싱되어, 반응된 제1 전구체와 반응하고 원하는 재료의 하나 이상의 원자층(“서브층(sublayer)”으로 총칭됨)을 형성한다. 이 프로세스는 이어서 공칭 막 두께가 달성될 때까지 순환된다.
본 개시에 따른 다양한 실시예는 IMD 층과 같은 유전체 층을 형성하는 것의 구조물 및 방법을 제공한다. 일부 실시예에서, IMD 층은 위의 층보다 높은 에칭 선택도를 가질 수 있고, IMD 층은 또한 위의 층의 에칭에 대한 정지 역할을 하는 “에칭 정지 층(ESL)"으로도 지칭될 수 있다. 일부 실시예에서, 본 개시에서 제공된 방법은, ESL, 층간 유전체 층(ILD), 및 다른 적합한 층을 형성하도록 사용될 수 있다. 일부 실시예에서, IMD 층, ESL, 또는 ILD 층은 ALD 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, IMD 층 또는 ESL은 알루미늄 산화물 층일 수 있다. 일부 실시예에서, IMD 층 및 ESL 그리고 IMD 층 및 ESL을 형성하는 방법이 PMD 층의 구조물 및 형성에 적용될 수 있지만, 단순화를 위해 여기에서 상세하게 기재되지 않는다.
본 개시는 에칭 정지 층(ESL)을 형성하기 위한 실시예를 제시한다. ESL의 형성이 예로서 제공되며, 여기에 기재된 방법은 복수의 기술 노드에서 그리고 다양한 디바이스 타입에서 다른 유전체 층에 대하여 채용될 수 있다는 것을 유의하여야 한다. 일부 실시예에서, ESL 층 및 이의 형성 방법은 32 또는 28 nm 피치 구조에 통합될 수 있다. 일부 실시예에서, ESL 층 및 이의 형성 방법은 7 nm 이하의 기술 노드에 통합될 수 있다. 예를 들어, 여기에 기재된 실시예는 5 nm 또는 3 nm 기술 노드에도 적용될 수 있다. 일부 실시예에서, ESL 층은, 평면 벌크 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor), FinFET 디바이스와 같은 멀티게이트 트랜지스터(평면 또는 수직형), GAA(gate-all-around) 디바이스, 오메가-게이트(Ω-gate) 디바이스, 또는 파이-게이트(Π-gate) 디바이스 뿐만 아니라, 변형 반도체(strained-semiconductor) 디바이스, SOI(silicon-on-insulator) 디바이스, 부분 공핍 SOI 디바이스, 완전 공핍 SOI 디바이스, 또는 다른 디바이스에 사용하기에 적합할 수 있다. 또한, 여기에 개시된 실시예는 p 타입 및/또는 n 타입 디바이스의 형성에 채용될 수 있다. 콘택 및 상호접속부와 같은 다른 반도체 구조물도 또한, 본 개시의 실시예로부터의 이점을 얻을 수 있다. 다마신 프로세스는, 유전체 층 안으로 트렌치 및/또는 비아를 컷팅한 다음, 그 트렌치 및/또는 비아를 전도성 재료로 채움으로써 상호접속 구조물을 생성하는 것을 수반할 수 있다. 다마신 프로세스의 예로는, 유전체 층에 트렌치 및 비아를 생성하고 둘 다의 특징부에 전도성 재료를 퇴적하는 듀얼 다마신 프로세스가 있다. 듀얼 다마신 프로세스는, 아래의 금속 층과의 전기적 접속을 제공하도록 유전체 층에 비아를 형성하는 제1 패터닝/에칭 단계, 및 전도성 라인을 위한 트렌치를 형성하기 위한 제2 패터닝/에칭 단계와 같은 복수의 패터닝 및 에칭 단계를 포함할 수 있다. 두 패터닝/에칭 단계는 상이한 순서로, 예컨대 (i) 트렌치 먼저, 그 다음 비아 순대로, 또는 (ii) 비아 먼저, 그 다음 트렌치 순대로 수행될 수 있다. 듀얼 다마신 프로세스는 또한, 에칭 정지 층을 사용하는 자가 정렬(self-aligned) 듀얼 다마신 프로세스일 수 있다.
본 개시의 다양한 실시예에 따르면, 반도체 구조물에서 ALD 또는 CVD를 사용하여 형성된 ESL 층은, 무엇보다도, (i) 높은 브레이크다운 전압(예컨대, 약 8.5 MV/m보다 더 큼); (ii) 더 적은 핀 홀을 가짐으로써 높은 막 품질; (iii) 감소된 막 유전 상수(예컨대, 약 7과 약 8.5 사이)로 인한 감소된 RC 상수; 및 (iv) PVD 프로세스에 비해 ALD 또는 CVD 프로세스에서 더 적은 산소 충돌로 인해 아래의 금속에 대한 산화 감소의 이점을 제공한다.
도 1a 내지 도 1f는 일부 실시예에 따라 반도체 상호접속 구조물에서 ALD 또는 CVD 프로세스를 사용하는 ESL 층의 형성을 예시한 반도체 디바이스 제조 프로세스의 다양한 도면들을 제공한다. 도 2 및 도 3은 ALD 또는 CVD 프로세스를 사용하여 퇴적된 ESL 층을 갖는 반도체 디바이스의 단면도들이다. 여기에서 제공되는 제조 프로세스는 예시이며, 본 개시에 따른 대안의 프로세스가 수행될 수 있다(이 도면에서는 도시되지 않더라도). 하나보다 더 많은 비아 및 트렌치 쌍이 반도체 상호접속 구조물에 형성될 수 있다.
도 1a는 본 개시의 일부 실시예에 따라 유전체 층 상의 ESL 층의 형성 후의 부분 제조된 반도체 상호접속 구조물의 단면도이다. 부분 제조된 반도체 상호접속 구조물(100)은 기판(101), 디바이스 단자(102), 전도성 상호접속 층(103), 제1 에칭 정지 층(104), 및 유전체 구조물(105)을 포함할 수 있다. 일부 실시예에서, 반도체 상호접속 구조물(100)은 기판, 다른 에칭 정지 층, 다른 유전체 층, 및/또는 다른 적합한 재료를 포함할 수 있다.
기판(101)은 예를 들어, 붕소와 같은 p 타입 도펀트로 도핑된 실리콘 재료와 같은 p 타입 기판일 수 있다. 일부 실시예에서, 기판(101)은 예를 들어, 인 또는 비소와 같은 n 타입 도펀트로 도핑된 실리콘 재료와 같은 n 타입 기판일 수 있다. 일부 실시예에서, 기판(101)은, 게르마늄, 다이아몬드, 화합물 반도체, 합금 반도체, SOI 구조물, 임의의 다른 적합한 재료, 및/또는 이들의 조합을 포함할 수 있다.
디바이스 단자(102)는 기판(101)에 내장된 반도체 디바이스에 대한 단자 또는 단자 콘택일 수 있다. 예를 들어, 파워 디바이스, 저장 디바이스, 논리 디바이스, 및 임의의 다른 적합한 디바이스와 같은 컴포넌트를 포함하는 집적 회로가 기판(101)에 내장될 수 있다. 일부 실시예에서, 반도체 디바이스는 상보형 금속-산화물-반도체(CMOS; complementary metal-oxide-semiconductor) 디바이스이도록 구성된 복수의 트랜지스터를 포함할 수 있다. 일부 실시예에서, 집적 회로는 다양한 트랜지스터, 전계 효과 트랜지스터(FET), 커패시터, 저항기, 및 상호접속부로 만든 로직, 아날로그, 무선 주파수(RF; radio-frequency) 부품을 포함할 수 있다. 디바이스 단자(102)는 반도체 디바이스의 단자 또는 단자 콘택일 수 있다. 예를 들어, 디바이스 단자(102)는 일부 실시예에 따라 트랜지스터의 소스 영역, 드레인 영역, 또는 게이트 영역일 수 있다.
일부 실시예에서, 유전체 구조물(105)은 로우 k 유전체 재료로 제조될 수 있다. 일부 실시예에서, 유전체 구조물(105)은 실리콘 산화물(SiOx), 유기실리케이트(SiOxCyHz), 실리콘 산화탄화물(SiOxCy), 실리콘 탄화물(SiCx), 실리콘 질화물(SiNx), 및/또는 다른 적합한 유전체 재료와 같은 임의의 적합한 유전체 재료로 형성될 수 있다. 유전체 구조물(105)의 퇴적은, 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 분자 빔 에피텍시(MBE; molecular beam epitaxy), 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD), 금속 유기 CVD(MOCVD; metal organic CVD), 원격 플라즈마 CVD(RPCVD; remote plasma CVD), 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD, 도금, 다른 적합한 방법, 또는 이들의 조합과 같은 임의의 적합한 프로세스에 의해 수행될 수 있다.
전도성 상호접속 층(103)은 반도체 디바이스의 능동 영역일 수 있으며 유전체 구조물(105)에 매립될 수 있다. 일부 실시예에서, 전도성 상호접속 층(103)은 집적 회로 및 디바이스에 전기적 접속을 제공하는 금속 층일 수 있다. 전도성 상호접속 층(103)의 조성은, 은(Ag), 알루미늄(al), 금(Au), 구리(Cu), 루테늄(Ru), 코발트(Co), 니켈(Ni), W, 망간(Mn), 몰리브덴(Mo), 코발트 텅스텐(CoW), 코발트 텅스텐 인(CoWP), 다른 적합한 재료, 또는 이들의 조합과 같은 적합한 재료를 포함할 수 있다. 일부 실시예에서, 전도성 상호접속 층(103)은 디바이스 단자(102)에 전기적으로 그리고 물리적으로 접촉하는 콘택 구조물일 수 있다. 예를 들어, 전도성 상호접속 층(103)은 코발트를 사용하여 형성된 소스/드레인 콘택일 수 있다.
일부 실시예에서, 제1 에칭 정지 층(104)은 유전체 구조물(105) 및 상호접속 층(103) 상에 형성된 ESL 층일 수 있다. 제1 에칭 정지 층(104)은, 후속 프로세싱 동안 유전체 구조물(105) 및 전도성 상호접속 층(103)의 에칭을 막는데 사용될 수 있다. 본 개시의 실시예에 따르면, 제1 에칭 정지 층(104)의 조성은 ALD 또는 CVD를 사용하여 퇴적된 알루미늄 산화물일 수 있다. 다른 예시적인 조성은 알루미늄 질화물, 실리콘 산화질화물(SiOxNy), 실리콘 산화물, 다른 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 　아래에 더 기재되는 바와 같이, 제1 에칭 정지 층(104)의 퇴적은 ALD 또는 CVD를 사용하여 수행될 수 있다.
제1 에칭 정지 층(104)은, 알루미늄 산화물을 함유하며 ALD를 사용하여 퇴적된 ESL 층일 수 있다. ALD 프로세스는, 반응 챔버가 약 250 ℃와 약 350 ℃ 사이의 온도에서 유지되는 열(thermal) ALD 프로세스일 수 있다. 일부 실시예에서, 약 325 ℃의 프로세싱 온도가, 퇴적된 ESL 층의 공칭 표면 균일도를 제공할 수 있다. 일부 실시예에서, ESL 층의 ALD 퇴적 전에 기판에 대해 퇴적-전(pre-deposition) 플라즈마 처리가 수행될 수 있다. 예를 들어, 플라즈마 처리 프로세스는 NH3, N2, He, H2, Ar, 또는 임의의 적합한 가스를 사용하여 약 0.5 Torr와 약 10 Torr 사이의 압력에서 수행될 수 있다. 예를 들어, 알루미늄 산화물을 함유하는 ESL 층을 생성하는데 사용되는 ALD 프로세스는, 미리 정해진 시간 동안 진공 하의 반응 챔버 안으로 암모니아(NH3)와 같은 전처리 가스를 유동시켜, NH3가 유전체 구조물(105) 및 상호접속 층(103)의 표면과 반응(예컨대, 충분히 반응)하여 불포화(dangling) 수소 결합을 형성할 수 있게 하는 것을 포함할 수 있다. 일부 실시예에서, 플라즈마 처리 프로세스는 약 150 ℃와 약 400 ℃ 사이의 온도에서 수행될 수 있다. 반응 챔버의 압력은 약 0.5 Torr와 약 10 Torr 사이에서 유지될 수 있다. 여기에 기재된 플라즈마 처리는 또한 후속 퇴적되는 ESL 층에 적용될 수 있다.
트리메틸알루미늄(TMA; trimethylaluminum)의 제1 전구체가 미리 정해진 시간 동안 진공 하의 반응 챔버 안으로 펄싱되어, TMA가 기판 및 상호접속부 표면 상의 NH3에 의해 형성된 수소 결합과 반응(예컨대, 충분히 반응)할 수 있게 해줄 수 있다. TMA의 메틸기(예컨대, -CH3)는 불포화 수소 결합과 반응하고 Al-N 결합을 형성할 수 있다. 화학 반응은 CH4를 반응 챔버 안으로 방출한다. 제1 전구체 TMA가 디바이스 표면과 반응(예컨대, 충분히 반응)된 후에, 메틸기(예컨대, -CH3)는 기판 표면에 매달릴 수 있다. 제1 전구체 유동은 임의의 적합한 기간 동안 수행될 수 있다. 예를 들어, 제1 전구체 유동 프로세스는 약 0.2초와 약 5초 사이의 임의의 적합한 기간 동안 수행될 수 있다. 일부 실시예에서, 유동 프로세스는 디바이스 영역 또는 디바이스 표면 토폴로지에 따라, 약 0.2초, 0.5초, 1초, 2초, 3초, 4초, 또는 5초 동안 수행될 수 있다. 예를 들어, 제1 전구체 TMA의 반응물이 쉽게 기판 표면에 다다를 수 있는 평면 표면을 가진 기판의 경우, 더 짧은 소킹(soaking) 시간이 필요할 수 있다. 일부 실시예에서, 기판이 다양한 트렌치/비아 또는 다른 돌출 구조물을 포함하는 경우에, 더 긴 소킹 시간이 필요할 수 있다. 제1 전구체의 유량은 약 10 sccm과 약 3000 sccm 사이일 수 있다. 일부 실시예에서, 제1 전구체의 유량은 약 10 sccm과 약 300 sccm 사이일 수 있다.
질소, 아르곤, 또는 N2O와 같은 비활성 가스를 사용한 제1 퍼징 프로세스가 TMA의 임의의 부분(예컨대, 반응되지 않은 TMA) 및 반응 부산물을 제거하도록 반응 챔버에서 수행된다. 제1 퍼징 프로세스는 반응되지 않은 그리고 반응 부산물이 제거될 때까지 약 1초와 약 10초 사이의 지속기간 동안 수행될 수 있다.
그 다음, 제2 전구체가 반응 챔버 안으로 펄싱되어, 제1 전구체와의 표면 반응을 가능하게 하고 알루미늄 산화물의 하나 이상의 원자 층을 형성한다. 일부 실시예에서, 제2 전구체는 터트-부탄올((CH3)3COH)일 수 있다. 제2 전구체는 제1 전구체에 의해 형성된 -CH3 불포화 결합과 반응할 수 있다. 예를 들어, -CH3의 불포화 결합은 터트-부탄올의 OH 결합을 대체할 수 있고 C(CH3)4의 부산물을 생성할 수 있다. 제2 전구체가 기판 표면과 반응(예컨대, 충분히 반응)한 후에, 알루미늄 산화물의 서브층이 형성될 수 있다. 일부 실시예에서, 제2 전구체는 H2O, 에틸렌 글리콜, 터트-아밀 알코올(TAA; tert-amyl alcohol), 임의의 다른 적합한 전구체, 또는 이들의 조합일 수 있다. 제1 전구체 소킹 프로세스와 마찬가지로, 제2 전구체가 기판 표면과 반응(예컨대, 충분히 반응)될 수 있도록, 제2 전구체 소킹 프로세스는 임의의 적합한 기간 동안 수행될 수 있다. 예를 들어, 제2 전구체 유동 프로세스는 약 1초와 약 1초 사이의 임의의 적합한 기간 동안 수행될 수 있다. 일부 실시예에서, 유동 프로세스는 디바이스 영역 또는 디바이스 표면 토폴로지에 따라, 약 1초, 2초, 5초, 또는 10초 동안 수행될 수 있다. 제2 전구체의 유량은 약 10 sccm과 약 3000 sccm 사이일 수 있다. 일부 실시예에서, 제2 전구체의 유량은 약 10 sccm과 약 300 sccm 사이일 수 있다.
제2 전구체의 임의의 부분(예컨대, 반응되지 않은 제2 전구체) 및 임의의 반응 부산물을 제거하도록 제2 퍼징 프로세스가 반응 챔버에서 수행된다. N2, 아르곤, N2O, 또는 이들의 조합과 같은 임의의 적합한 가스가 제2 퍼징 가스에 사용될 수 있다. 단순화 목적으로, 하나의 퇴적 사이클은 상기 기재된 2번의 유동 및 2번의 퍼징 프로세스를 포함하는 것으로서 정의될 수 있다. 이 퇴적 사이클은 이어서 ESL 층의 공칭 막 두께가 달성될 때까지 반복된다. 일부 실시예에서, ESL 층의 두께는 약 5 옹스트롬과 약 50 옹스트롬 사이일 수 있다.
일부 실시예에서, 다음 서브층의 퇴적 전에, 퇴적된 서브층을 처리하도록 퇴적-후(post-deposition) 플라즈마 처리가 사용될 수 있다. 퇴적-후 플라즈마 처리는 퇴적된 ESL 층의 막 품질을 개선할 수 있고, 물 분자에 대한 더 적은 누설 경로 및 더 적은 핀 홀이 될 수 있으며, 이는 이어서 ESL 층을 통해 형성되는 전기 쇼트의 가능성을 감소시킨다. 일부 실시예에서, 플라즈마 처리는 O2, NH3, N2, He, H2, Ar, 또는 임의의 적합한 가스를 사용하여 약 0.5 Torr와 약 10 Torr 사이의 압력에서 수행될 수 있다. 예를 들어, 알루미늄 산화물을 함유하는 ESL 층을 생성하는데 사용되는 ALD 프로세스는, O2와 같은 후처리 가스를, 미리 정해진 시간 동안 진공 하의 반응 챔버 안으로 유동시키는 것을 포함할 수 있다. 후처리 플라즈마 프로세스는, 반응 챔버가 약 150 ℃와 약 400 ℃ 사이의 온도에서 유지되는 열 프로세스일 수 있다. 일부 실시예에서, 플라즈마 처리의 무선 주파수(RF) 전력은 약 20 W와 약 300 W 사이일 수 있다. 반응 챔버의 압력은 약 0.5 Torr와 약 10 Torr 사이에 유지될 수 있다. 퇴적-후 플라즈마 처리 후에, 공칭 층 두께가 달성될 때까지 ESL 층의 퇴적을 계속하도록 제1 전구체가 다시 반응 챔버 안으로 주입될 수 있다.
전술한 ALD 프로세스를 사용하여 생성된 ESL 층은 다양한 이점을 제공할 수 있다. 예를 들어, 알루미늄 산화물 층의 조성은 증가된 브레이크다운 전압(예컨대, 약 8.5 단위: MV/m보다 더 큼)의 이점을 제공할 수 있다. ESL 층은, 보다 양호한 에칭 정지 능력에 대응할 수 있는 더 높은 밀도를 나타낸다. 형성된 알루미늄 산화물 층의 원자 조성은, 약 30 %와 약 45 % 사이의 알루미늄 함량, 약 55 %와 약 70 % 사이의 산소 함량, 및 약 0.5 %와 약 3 % 사이의 수소 함량을 포함할 수 있다. 일부 실시예에서, 산소 대 알루미늄 원자 비(ratio)는 약 1.2와 약 2.3 사이일 수 있다. 더욱이, ALD-퇴적된 ESL 층은 또한, PVD-퇴적된 ESL 층(예컨대, 8.5와 약 9.5 사이)보다 더 낮은 유전 상수(예컨대, 약 7과 약 8.5 사이)를 가질 수 있으며, 이는 이어서 더 낮은 커패시턴스 및 더 낮은 RC 상수를 생성한다(ALD 및 PVD 퇴적에 의해 생성되는 동일 ESL 막 두께를 가정하면). 또한, 반응물 이온(예컨대, 산소 이온)을 사용한 아래의 기판과의 충돌을 포함하는 PVD 퇴적 방법과 비교하여, ALD 프로세스는 더 적은 이온 충돌을 도입하며, 그리하여 산소 원자는 원치않는 금속 산화를 초래할, 아래의 금속 층 안으로 침투할 가능성이 적어질 것이다. 예를 들어, 상호접속 층(103)의 산화는, 전술한 ALD 프로세스가 사용되는 경우, PVD 프로세스와 비교하여 감소될 수 있으며, 상호접속 층(103)의 상부에 더 적은 금속 산화물이 형성될 것이다. 예를 들어, 상호접속 층(103)은 코발트로 형성될 수 있고, 전술한 ALD 프로세스는 상호접속 층(103)에서의 코발트 산화물 형성을 감소시킬 수 있다.
도 1b는 본 개시의 일부 실시예에 따라 트렌치 및 비아를 형성하기 위한 유전체 층 및 마스킹 층의 형성 후의 부분 제조된 반도체 상호접속 구조물의 단면도이다. 제1 유전체 층(108)이 제1 에칭 정지 층(104) 상에 형성된다. 일부 실시예에서, 제1 유전체 층(108)은 실리콘 산화물, 스핀-온-글래스, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화물, 실리콘 탄화물, FSG(fluorine-doped silicate glass), 유기실리케이트, 로우 k 유전체 재료, 및/또는 다른 적합한 절연 재료와 같은 유전체 재료로 제조될 수 있다. 제1 유전체 층(108)의 유전 상수 값은 약 1 과 약 3.9 사이 범위일 수 있다. 제1 유전체 층(108)의 퇴적은, CVD, PVD, ALD, MBE, HDPCVD, MOCVD, RPCVD, PECVD, 다른 적합한 방법, 또는 이들의 조합과 같은 임의의 적합한 프로세스에 의해 수행될 수 있다. 제1 마스킹 층(110)이 제1 유전체 층(108)의 상부 표면 상에 형성될 수 있다. 제1 마스킹 층(110)은, 제1 유전체 층(108)에서의 트렌치 및 비아의 형성 동안 제1 유전체 층(108)의 일부에 대한 보호를 제공하도록 사용될 수 있다. 일부 실시예에서, 제1 마스킹 층(110)은 포토레지스트, 하드 마스크, 및/또는 다른 적합한 재료로 형성될 수 있다. 다른 예시적인 조성은 실리콘 질화물, 실리콘 산화물, 및/또는 다른 적합한 재료를 포함한다.
제2 마스킹 층(120)이 제1 마스킹 층(110)의 상부 표면 상에 형성될 수 있다. 일부 실시예에서, 제2 마스킹 층(120)은 제1 마스킹 층(110)의 일부를 노출시키는, 패터닝된 마스킹 층일 수 있다. 일부 실시예에서, 제2 마스킹 층(120)은 제1 마스킹 층(110)의 동일 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 제2 마스킹 층(120)은 상이한 재료를 사용하여 형성될 수 있다. 제2 마스킹 층(120)에 패턴을 형성하기 위한 패터닝 프로세스는, 마스킹 층을 퇴적하고, 마스킹 층 위에 포토레지스트 층을 형성하고, 포토레지스트 층을 패턴에 노출시키고, 노출-후 베이크 프로세스를 수행하고, 레지스트를 현상하여 포토레지스트로 구성된 마스킹 요소를 형성하는 것을 포함할 수 있다. 그 다음, 마스킹 요소는, 하나 이상의 에칭 프로세스가 제1 마스킹 층(110)의 일부를 노출시키도록 제2 마스킹 층(120)의 마스킹 재료를 제거하는 동안, 제2 마스킹 층(120)의 영역을 보호하는데 사용될 수 있다.
도 1c는 본 개시의 일부 실시예에 따라 마스크로서 제1 및 제2 마스킹 층을 사용하여 유전체 층에서의 비아 및 트렌치의 형성 후의 부분 제조된 반도체 상호접속 구조물의 단면도이다. 일부 실시예에서, 비아 및 트렌치는 하나 이상의 에칭 프로세스를 사용하여 제1 유전체 층(108)에 형성될 수 있다. 예를 들어, 제1 에칭 프로세스는 노출된 제1 마스킹 층(110)을 제거할 수 있고, 제2 에칭 프로세스는 제1 유전체 층(108)에 개구가 형성될 수 있도록 제1 유전체 층의 일부를 제거하는데 사용될 수 있다. 일부 실시예에서, 트렌치(111)는 아래의 제1 에칭 정지 층(104)을 노출시키지 않고서 제1 유전체 층(108)에 형성될 수 있다. 트렌치(111)를 형성하기 위한 에칭 프로세스는, 제1 유전체 층(108)의 조성에 의해 결정될 수 있고, 반응성 이온 에칭(RIE; reactive ion etch) 및/또는 다른 적합한 프로세스와 같은 임의의 적합한 건식 에칭 프로세스를 포함할 수 있다. 일부 실시예에서, 트렌치(111)는 습식 화학 에칭 프로세스를 사용하여 형성될 수 있다. 제1 유전체 층(108)에 트렌치(111)를 형성하기 위한 다수의 다른 방법이 적합할 수 있고, 하나 이상의 에칭 프로세스가 필요할 수 있다. 에칭 프로세스는 공칭 트렌치 깊이가 달성될 때까지 계속될 수 있다.
일부 실시예에서, 비아(113)는 아래의 상호접속 층(103)을 노출시키도록 제1 유전체 층에 형성될 수 있다. 하나 이상의 에칭 프로세스가 비아(113)를 형성하도록 사용될 수 있다. 일부 실시예에서, 비아(113)는, 더 넓은 개구가 비아(113)의 상부 부분에 형성되고 더 좁은 개구가 비아(113)의 더 하부 부분에 형성되는, 복수의 에칭 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 비아(113)의 상부 부부은 트렌치(111)와 동일한 방향으로 연장하는 트렌치일 수 있다. 일부 실시예에서, 제1 마스킹 층(110)의 노출된 부분 및 제1 에칭 정지 층(104)의 일부를 노출시키도록 그 후에 제1 유전체 층(108)의 노출된 부분을 제거하도록 하나 이상의 에칭 프로세스가 사용될 수 있다. 아래의 상호접속 층(103)을 노출시키도록 제1 에칭 정지 층(104)의 노출된 부분을 제거하도록 부가의 에칭 프로세스가 사용될 수 있다.
도 1d는 본 개시의 일부 실시예에 따라 트렌치 및 비아를 전도성 재료로 채운 후의 부분 제조된 반도체 상호접속 구조물의 단면도이다. 전도성 재료의 퇴적 전에 배리어 층이 트렌치 및 비아에 형성될 수 있다. 예를 들어, 배리어 층은 전도성 재료의 제1 유전체 층(108) 안으로의 확산을 막도록 사용될 수 있다. 일부 실시예에서, 배리어 층은 티타늄 질화물, 티타늄 산화물, 임의의 적합한 배리어 층 재료, 또는 이들의 조합으로 형성될 수 있다. 일부 실시예에서, 배리어 층은 CVD, PVD, ALD, MBE, HDPCVD, MOCVD, RPCVD, PECVD, 다른 적합한 방법, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 트렌치(111) 및 비아(113)는 전도성 상호접속 층(103)과 접촉하는 전도성 층(130)으로 채워진다. 비아(113)에 형성된 전도성 층(130)은 전도성 상호접속 층(103)에 전기적으로 커플링되는 전도성 라인일 수 있다. 일부 실시예에서, 전도성 층(130)의 조성은 Ag, Al, Au, Cu, Ru, Co, Ni, W, Mn, Mo, CoW, CoWP, 다른 적합한 재료, 또는 이들의 조합과 같은 적합한 금속을 포함한다. 전도성 층(130)은 CVD, PVD, ALD, MBE, HDPCVD, MOCVD, RPCVD, PECVD, 도금, 다른 적합한 방법, 또는 이들의 조합과 같은 임의의 적합한 충전 프로세스에 의해 퇴적될 수 있다. 일부 실시예에서, 충전 프로세스는, 전도성 층 성장이 비아(113)의 바닥에서 시작하여 비아(113)가 채워질 때까지 위로 진전하는 상향식(bottom up) 도금 프로세스일 수 있다. 일부 실시예에서, 전도성 층(130)은 적합한 전기 화학 도금 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 도금 프로세스는 환원제로서 포름알데히드 또는 글리옥시산을 사용하는 화학 욕을 갖는 무전해 도금 프로세스일 수 있다. 욕은 또한 구리 유기 화학물 용매를 포함할 수 있다. 전도성 층(130)의 형성 전에 트렌치(111) 및 비아(113) 내의 노출된 표면 상에 전도성 층(130)과 동일하거나 상이한 재료를 갖는 시드 층이 형성될 수 있다. 시드 층은, CVD, PVD, ALD, MBE, HDPCVD, MOCVD, RPCVD, PECVD, 다른 적합한 방법, 또는 이들의 조합과 같은 임의의 적합한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 제2 마스킹 층(120)의 상부 표면 위로 전도성 층(130)을 형성하는 재료의 과충전(overfill)이 있을 수 있다.
도 1e는 본 개시의 일부 실시예에 따라 평탄화 프로세스를 수행한 후의 부분 제조된 반도체 상호접속 구조물의 단면도이다. 전도성 재료(130)의 퇴적 후에, 반도체 상호접속 구조물(100)의 상부 표면은 임의의 적합한 프로세스를 사용하여 평탄화될 수 있다. 전도성 층(1300)의 과도한 재료 및 제1 및 제2 마스킹 층(110 및 120)이 건식 에칭, 습식 에칭, 반응성 이온 에칭, 및/또는 다른 에칭 방법과 같은 임의의 적합한 프로세스를 사용하여 제거될 수 있다. 화학 기계적 연마(CMP) 프로세스와 같은 임의의 다른 적합한 방법이 대안으로서 이용될 수 있으며, 이는 또한 제1 유전체 층(108) 및 남은 전도성 층(130)의 표면이 실질적으로 같은 높이이도록 이들 표면을 평탄화한다. 평탄화 프로세스 후에, 전도성 구조물(132 및 134)이 트렌치(111) 및 비아(113)에 각각 형성될 수 있다. 일부 실시예에서, 제1 유전체 층(108)의 상부 표면에서 측정된 전도성 구조물(132 및 134)의 폭(W)은 약 16 nm와 약 10 ㎛ 사이 범위일 수 있다. 예를 들어, 폭(W)은 약 16 nm일 수 있다. 일부 실시예에서, 폭(W)은, 디바이스 설계 및/또는 전도성 구조물(132 및 134)을 형성하는데 사용되는 임계 치수 포토리소그래피 프로세스에 따라, 약 16 nm보다 더 작을 수 있다. 일부 실시예에서, 전도성 구조물(132 및 134)은 디바이스 설계 또는 다른 조건에 따라 상이한 폭을 가질 수 있다.
도 1f는 본 개시의 일부 실시예에 따라 후속 구조물이 형성된 후의 부분 제조된 반도체 상호접속 구조물의 단면도이다. 예를 들어, 그 후에, 제2 에칭 정지 층(124), 제2 유전체 층(150), 제3 마스킹 층(160), 및 제4 마스킹 층(170)이 전도성 구조물(132 및 134) 및 제1 유전체 층(108)의 상부 표면 상에 형성될 수 있다. 일부 실시예에서, 제2 에칭 정지 층(124)은 제1 에칭 정지 층(104)과 유사한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 제2 에칭 정지 층(124)은 ALD-퇴적된 알루미늄 산화물을 사용하여 형성된 ESL 층일 수 있다. 일부 실시예에서, 제2 유전체 층(150)은 상기 기재된 제1 유전체 층(108)과 유사할 수 있다. 일부 실시예에서, 제3 및 제4 마스킹 층(160 및 170)은 각각 제1 및 제2 마스킹 층(110 및 120)과 유사할 수 있다.
도 2는 본 개시의 일부 실시예에 따른 부분 제조된 반도체 구조물의 단면도이다. 부분 제조된 반도체 구조물(200)은 제1 유전체 층(205) 내에 형성된 전도성 상호접속 층(203)을 포함한다. 일부 실시예에서, 제1 유전체 층(205)은 실리콘 산화물로 형성되며 상기 기재된 제1 유전체 층(108)과 유사할 수 있다. 일부 실시예에서, 제1 유전체 층(205)은 층간 유전체(ILD) 층일 수 있다. 전도성 상호접속 층(203)은, 구리, 코발트, 텅스텐, 임의의 적합한 전도성 재료, 또는 이들의 조합으로 형성될 수 있다. 전도성 상호접속 층(203)은 상기 기재된 전도성 상호접속 층(103)과 유사할 수 있다.
제1 에칭 정지 층(204)이 전도성 상호접속 층(203) 및 제1 유전체 층(205)의 상부 표면 상에 형성된다. 제1 에칭 정지 층(204)은 알루미늄 산화물로 형성되며 ALD 또는 CVD 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 제1 에칭 정지 층(204)의 형성 및 구조물은 도 1a에서 상기 기재된 제1 에칭 정지 층(104)과 유사할 수 있다. 일부 실시예에서, 제1 에칭 정지 층(204)은 약 5 옹스트롬과 약 50 옹스트롬 사이의 두께를 가질 수 있다. 일부 실시예에서, 제1 에칭 정지 층(204)의 두께는 약 10 Å와 약 70 Å 사이일 수 있다. 일부 실시예에서, 제1 에칭 정지 층(204)은, 제1 ALD 알루미늄 산화물 층, 실리콘 산화탄화물 층, 및 제2 ALD 알루미늄 산화물 층의 조합과 같은 복수의 층을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 ALD 알루미늄 산화물 층 두께는 각각 약 15 옹스트롬과 30 옹스트롬 사이일 수 있다. 제2 유전체 층(208)이 제1 에칭 정지 층(204) 상에 형성될 수 있다. 일부 실시예에서, 제2 유전체 층(208)은 상기 기재된 제2 유전체 층(108)과 유사할 수 있다. 일부 실시예에서, 제2 유전체 층은 실리콘 산화탄화물로 형성될 수 있다. 일부 실시예에서, 제2 유전체 층(208)은 약 10 Å와 약 100 Å 사이의 두께를 가질 수 있다.
전도성 구조물(234)이 제2 유전체 층(208) 내에 형성될 수 있다. 일부 실시예에서, 전도성 구조물(234)은 상기 기재된 전도성 구조물(134)과 유사할 수 있다. 일부 실시예에서, 전도성 구조물(234)은 반도체 디바이스의 M0 금속 층 상에 형성될 수 있다. 일부 실시예에서, 전도성 구조물(234)의 피치는 약 40 nm 보다 더 작을 수 있다. 일부 실시예에서, 피치는 약 32 nm보다 더 작다. 일부 실시예에서, 전도성 구조물(234)은 전도성 상호접속 층(203)과 상이한 전도성 재료를 사용하여 형성될 수 있다. 예를 들어, 전도성 구조물(234)은 구리를 사용하여 형성될 수 있고, 전도성 상호접속 층은 코발트를 사용하여 형성될 수 있다.
제2 에칭 정지 층(224)이 제2 유전체 층(208) 및 전도성 구조물(234)의 상부 표면 상에 퇴적될 수 있다. 제2 에칭 정지 층(224)은 제1 에칭 정지 층(204)과 유사할 수 있으며 도 1a에서 상기 기재된 ALD 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 제2 에칭 정지 층(224)은 알루미늄 산화물을 사용하여 형성될 수 있다. 일부 실시예에서, 제2 에칭 정지 층(224)은 약 5 옹스트롬과 약 50 옹스트롬 사이의 두께를 가질 수 있다. 일부 실시예에서, 제2 에칭 정지 층(224)은 약 10 Å과 약 70 Å 사이의 두께를 가질 수 있다. 일부 실시예에서, 제2 에칭 정지 층(224)은 복수의 층을 포함할 수 있다. 에칭과 같은 제2 에칭 정지 층(224)의 프로세싱은 에칭 정지로서 아래의 제2 유전체 층(208)을 사용할 수 있다. 제3 유전체 층(250)이 제2 에칭 정지 층(224) 상에 형성될 수 있으며 각각 제1 또는 제2 유전체 층(205 및 208)과 유사한 재료를 사용하여 형성될 수 있다.
일부 실시예에서, 제3 유전체 층(250)은 ILD 층일 수 있다. 전도성 구조물(280)이 제3 유전체 층(250) 상에 형성될 수 있고, 구리, 코발트, 텅스텐, 임의의 적합한 전도성 구조물, 또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예에서, 전도성 구조물(280)은 부분 제조된 반도체 구조물(200)의 M1 금속 층에 형성될 수 있다. 전도성 구조물(234 및 280)의 폭은 약 16 nm와 약 24 nm 사이일 수 있다. 전도성 구조물(234 및 280)의 높이는 약 33 nm와 약 45 nm 사이일 수 있다. ESL 층을 사용하여 형성된 반도체 커패시터의 커패시턴스는 약 0.27과 약 0.32 사이일 수 있다.
도 2에 기재된 제1 및 제2 에칭 정지 층(204 및 224)은 제1 에칭 정지 층(104)을 형성하기 위해 도 1a에 기재된 바와 유사한 ALD 프로세스를 사용하여 형성될 수 있다. 전술한 ALD 프로세스를 사용하여 생성된 제1 및 제2 에칭 정지 층(204 및 224)은 다양한 이점을 제공할 수 있다. 예를 들어, 알루미늄 산화물 층의 조성은 약 10 MV/m의 증가된 브레이크다운 전압의 이점을 제공할 수 있다. 형성된 알루미늄 산화물 층의 조성은 약 30 %와 약 45 % 사이의 알루미늄 원자 함량, 약 55 %와 약 70 % 사이의 산소 원자 함량, 및 약 0.5 %와 약 3 % 사이의 수소 원자 함량을 포함할 수 있다. 일부 실시예에서, 산소 대 알루미늄 원자 비는 약 1.2와 약 2.3 사이일 수 있다. 또한, ALD-퇴적된 ESL 층은, PVD-퇴적된 ESL 층보다 더 낮은, 낮은 유전 상수(예컨대, 약 7과 약 8.5 사이)를 가질 수 있으며, 이는 이어서 더 낮은 커패시턴스 및 더 낮은 RC 상수를 생성한다. 또한, 반응물 이온(예컨대, 산소 이온)을 사용한 아래의 기판과의 충돌을 포함하는 PVD 퇴적 방법과 비교하여, ALD 프로세스는 더 적은 이온 충돌을 도입하며, 그리하여 원치않는 금속 산화를 초래할, 산소 이온이 아래의 금속 층 안으로 침투할 가능성이 적어질 것이다. 예를 들어, 상호접속 층(203)의 산화는, 전술한 ALD 프로세스가 사용되는 경우, PVD 프로세스와 비교하여 감소될 수 있으며, 상호접속 층(203)의 상부에 더 적은 금속 산화물이 형성될 것이다.
도 3은 본 개시의 일부 실시예에 따른 부분 제조된 반도체 구조물의 단면도이다. 부분 제조된 반도체 구조물(300)은 제1 전도성 구조물(334) 및 제1 전도성 구조물(334) 상에 형성된 제1 에칭 정지 층(324)을 포함한다. 일부 실시예에서, 제1 전도성 구조물(334)은 부분 제조된 반도체 구조물(300)의 M0 층 내에 형성될 수 있다. 전도성 구조물(334)은, 구리, 코발트, 텅스텐, 임의의 적합한 전도성 재료, 또는 이들의 조합으로 형성될 수 있다. 전도성 구조물(334)은 상기 기재된 전도성 구조물(234)과 유사할 수 있다.
제1 에칭 정지 층(324)이 전도성 구조물(334)의 상부 표면 상에 형성된다. 제1 에칭 정지 층(324)은 알루미늄 산화물로 형성되며 ALD 또는 CVD 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 제1 에칭 정지 층(324)의 형성 및 구조물은 도 1a에서 상기 기재된 제1 에칭 정지 층(104)과 유사할 수 있다. 일부 실시예에서, 제1 에칭 정지 층(324)은 약 5 옹스트롬과 약 50 옹스트롬 사이의 두께를 가질 수 있다. 일부 실시예에서, 제1 에칭 정지 층(324)은, 제1 ALD 알루미늄 산화물 층, 실리콘 산화탄화물 층, 및 제2 ALD 알루미늄 산화물 층의 조합과 같은 복수의 층을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 ALD 알루미늄 산화물 층 두께는 각각 약 15 Å과 약 30 Å 사이일 수 있다. 일부 실시예에서, 제1 및 제2 ALD 알루미늄 산화물 층 두께는 상이할 수 있다. 예를 들어, 제1 ALD 알루미늄 산화물 층은 약 15 Å과 약 20 Å 사이의 두께를 가질 수 있고, 제2 ALD 알루미늄 산화물 층은 약 20 Å과 약 30 Å 사이의 두께를 가질 수 있다.
제1 유전체 층(350)은 실리콘 산화물로 형성되며 상기 기재된 제1 유전체 층(108)과 유사할 수 있다. 일부 실시예에서, 제1 유전체 층(350)은 ILD 층일 수 있다. 전도성 구조물(380)이 제1 유전체 층(350) 내에 형성될 수 있다. 일부 실시예에서, 전도성 구조물(380)은 도 2에서 상기 기재된 전도성 구조물(280)과 유사할 수 있다. 일부 실시예에서, 전도성 구조물(380)은 반도체 디바이스의 M1 금속 층 상에 형성될 수 있다. 일부 실시예에서, 전도성 구조물(380)은 전도성 구조물(334)과 동일한 재료를 사용하여 형성될 수 있다. 일부 실시예에서, 전도성 구조물(380) 및 전도성 구조물(334)은 상이한 재료를 사용하여 형성될 수 있다. 예를 들어, 전도성 구조물(380)은 구리를 사용하여 형성될 수 있고, 전도성 구조물(334)은 코발트를 사용하여 형성될 수 있다. 일부 실시예에서, 전도성 구조물(380)의 피치는 약 40 nm 보다 더 작을 수 있다. 일부 실시예에서, 피치는 약 32 nm보다 더 작다. 전도성 구조물(380)의 피치는 다양한 요인에 기초하여 다를 수 있다. 예를 들어, 피치는 전도성 구조물(380)이 어느 전도성 층에 형성되는지에 의해 결정될 수 있다. 예를 들어, M0 층에 형성된 전도성 구조물(380)은 약 32 nm의 피치를 가질 수 있고, M1 층에 형성된 전도성 구조물(380)은 약 40 nm의 피치를 가질 수 있다. 일부 실시예에서, M0 층에 형성된 전도성 구조물(380)의 피치는 M1 층에 형성된 전도성 구조물(380)보다 더 큰 피치를 가질 수 있다. 제2 에칭 정지 층(354)이 제1 유전체 층(350) 및 전도성 구조물(380)의 상부 표면 상에 퇴적될 수 있다. 제2 에칭 정지 층(354)은 제1 에칭 정지 층(324)과 유사할 수 있으며 도 1a에서 상기 기재된 ALD 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, 제2 에칭 정지 층(354)은 알루미늄 산화물을 사용하여 형성될 수 있다. 일부 실시예에서, 제2 에칭 정지 층(354)은 약 5 옹스트롬 내지 약 50 옹스트롬 사이의 두께를 가질 수 있다. 일부 실시예에서, 제2 에칭 정지 층(354)은 복수의 층을 포함할 수 있다.
제2 유전체 층(385)이 제2 에칭 정지 층(354) 상에 형성될 수 있다. 일부 실시예에서, 제2 유전체 층(385)의 조성은 상기 기재된 제2 유전체 층(108)과 유사할 수 있다. 일부 실시예에서, 제2 유전체 층은 실리콘 산화탄화물로 형성될 수 있다. 전도성 구조물(390)이 제2 유전체 층(385) 상에 형성될 수 있고, 구리, 코발트, 텅스텐, 임의의 적합한 전도성 구조물, 또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예에서, 전도성 구조물(390)은 부분 제조된 반도체 구조물(300)의 M2 금속 층에 형성될 수 있다.
도 3에 기재된 제1 및 제2 에칭 정지 층(324 및 354)은 제1 에칭 정지 층(104)을 형성하기 위해 도 1a에 기재된 바와 유사한 ALD 프로세스를 사용하여 형성될 수 있다. 전술한 ALD 프로세스를 사용하여 생성된 제1 및 제2 에칭 정지 층(324 및 354)은, 제1 및 제2 에칭 정지 층(204 및 224)에 의해 제공되는 이점과 같은 다양한 이점을 제공할 수 있으며, 이는 단순화를 위해 여기에서 상세하게 기재되지 않는다.
도 4는 본 개시의 일부 실시예에 따라 ALD ESL 층을 통합한 반도체 구조물을 형성하는 예시적인 방법(400)의 흐름도이다. 여기에서의 개시에 기초하여, 방법(400)에서의 다른 동작이 수행될 수 있다. 또한, 방법(400)의 동작들은 상이한 순서대로 수행될 수 있고 그리고/또는 달라질 수 있다.
동작 402에서, 일부 실시예에 따라, 제1 ESL 층이 반도체 상호접속 구조물 상에 형성된다. 반도체 상호접속 구조물은 유전체 구조물, 전도성 상호접속 층, 다른 전도성 층, 및 하나 이상의 유전체 층을 포함할 수 있다. 반도체 구조물은 또한 필요에 따라 다른 층을 포함할 수 있다. 유전체 층, 전도성 상호접속 층, 전도성 층, 및 하나 이상의 유전체 층의 예는 도 1a에 관련하여 상기에 기재되어 있다. 일부 실시예에서, 유전체 구조물은 로우 k 유전체 재료로 제조될 수 있다. 전도성 상호접속 층은 집적 회로 및 디바이스에 전기적 접속을 제공하며, 유전체 구조물에 형성될 수 있다. 제1 ESL 층은 후속 프로세싱 동안 유전체 구조물 및 전도성 상호접속 층의 에칭을 막는데 사용될 수 있다. 본 개시의 실시예에 따르면, 제1 ESL 층의 조성은 ALD 또는 CVD를 사용하여 퇴적된 알루미늄 산화물일 수 있다. 다른 예시적인 조성은 알루미늄 질화물, 실리콘 산질화물(SiOxNy), 실리콘 산화물, 다른 적합한 재료, 또는 이들의 조합을 포함할 수 있다.　 제1 ESL 층의 퇴적은, 상기에 기재된 에칭 정지 층(104)의 퇴적 프로세스와 유사하게, ALD 또는 CVD를 사용하여 수행될 수 있고, 단순화를 위해 여기에서 상세하게 더 기재되지 않는다.
전술한 ALD 프로세스를 사용하여 생성된 제1 ESL 층은 다양한 이점을 제공할 수 있다. 예를 들어, 알루미늄 산화물 층의 조성은 증가된 브레이크다운 전압(예컨대, 약 8.5 MV/m보다 더 큼)의 이점을 제공할 수 있다. 형성된 알루미늄 산화물 층의 조성은 약 30 %와 약 45 % 사이의 알루미늄 함량, 약 55 %와 약 70 % 사이의 산소 함량, 및 약 0.5 %와 약 3 % 사이의 수소 함량을 포함할 수 있다. 일부 실시예에서, 산소 대 알루미늄 원자 비는 약 1.2와 약 2.3 사이일 수 있다. 더욱이, ALD-퇴적된 ESL 층은 또한, PVD-퇴적된 ESL 층보다 더 낮은, 낮은 유전 상수(예컨대, 약 7과 약 8.5 사이)를 가질 수 있으며, 이는 이어서 더 낮은 커패시턴스 및 더 낮은 RC 상수를 생성한다. 또한, 반응물 이온(예컨대, 산소 이온)을 사용한 아래의 기판과의 충돌을 포함하는 PVD 퇴적 방법과 비교하여, ALD 프로세스는 더 적은 이온 충돌을 도입하며, 그리하여 산소 원자가 아래의 금속 층 안으로 침투하며 원치않는 금속 산화를 초래할 가능성이 적어질 것이다. 예를 들어, 상호접속 층(103)의 산화는, 전술한 ALD 프로세스가 사용되는 경우, PVD 프로세스와 비교하여 감소될 수 있으며, 상호접속 층(103)의 상부에 더 적은 금속 산화물이 형성될 것이다.
동작 404에서, 일부 실시예에 따라, 제1 유전체 층 및 마스킹 층이 제1 ESL 층 상에 형성된다. 일부 실시예에서, 제1 유전체 층은 실리콘 산화물, 스핀-온-글래스, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화물, 실리콘 탄화물, FSG(fluorine-doped silicate glass), 유기실리케이트, 로우 k 유전체 재료, 및/또는 다른 적합한 절연 재료와 같은 유전체 재료로 제조될 수 있다. 제1 유전체 층의 유전 상수 값은 약 1 과 약 3.9 사이 범위일 수 있다. 제1 유전체 층의 퇴적은, CVD, PVD, ALD, MBE, HDPCVD, MOCVD, RPCVD, PECVD, 다른 적합한 방법, 또는 이들의 조합과 같은 임의의 적합한 프로세스에 의해 수행될 수 있다. 하나 이상의 제1 마스킹 층이 제1 유전체 층의 상부 표면 상에 형성될 수 있다. 마스킹 층은 제1 유전체 층에서의 트렌치 및 비아의 형성 동안 제1 유전체 층의 일부에 대한 보호를 제공하도록 사용될 수 있다. 마스킹 층의 예는 도 1b에서 상기에 기재된 제1 및 제2 마스킹 층(110 및 120)일 수 있다.
동작 406에서, 일부 실시예에 따라, 마스크로서 마스킹 층을 사용하여 비아 및 트렌치가 유전체 층에 형성된다. 일부 실시예에서, 비아 및 트렌치는 하나 이상의 에칭 프로세스를 사용하여 제1 유전체 층에 형성될 수 있다. 예를 들어, 제1 유전체 층에 개구가 형성될 수 있도록, 제1 유전체 층의 일부를 제거하기 위해 하나 이상의 에칭 프로세스가 사용될 수 있다. 일부 실시예에서, 트렌치는 아래의 제1 에칭 정지 층을 노출시키지 않고서 제1 유전체 층에 형성될 수 있다. 일부 실시예에서, 아래의 상호접속 층을 노출시키도록 비아도 또한 제1 유전체 층에 형성될 수 있다. 비아를 형성하도록 하나 이상의 에칭 프로세스가 사용될 수 있다. 트렌치 및 비아의 예는 각각 도 1c와 관련하여 상기에 기재된 트렌치 및 비아(111 및 113)일 수 있다.
동작 408에서, 일부 실시예에 따라, 트렌치 및 비아는 전도성 재료로 채워진다. 일부 실시예에서, 전도성 재료의 퇴적 전에 배리어 층이 트렌치 및 비아에 형성될 수 있다. 트렌치 및 비아는 아래의 전도성 상호접속 층과 접촉하는 전도성 층으로 채워진다. 일부 실시예에서, 전도성 층의 조성은 Ag, Al, Au, Cu, Ru, Co, Ni, W, Mn, Mo, CoW, CoWP, 다른 적합한 재료, 또는 이들의 조합과 같은 적합한 금속을 포함한다. 일부 실시예에서, 충전 프로세스는, 전도성 층 성장이 비아의 바닥에서 시작하여 비아가 채워질 때까지 위로 진전하는 상향식 도금 프로세스일 수 있다. 전도성 층의 예는 도 1d에서 상기에 기재된 전도성 층(130)일 수 있다.
동작 410에서, 본 개시의 일부 실시예에 따라, 평탄화 프로세스가 수행되고 전도성 구조물이 트렌치 및 비아에 형성된다. 전도성 재료의 퇴적 후에, 반도체 상호접속 구조물의 상부 표면은 적합한 프로세스를 사용하여 평탄화될 수 있다. 전도성 층의 과도한 재료 및 마스킹 층이 건식 에칭, 습식 에칭, 반응성 이온 에칭, 및/또는 다른 에칭 방법과 같은 적합한 프로세스를 사용하여 제거될 수 있다. 화학 기계적 연마(CMP) 프로세스와 같은 임의의 다른 적합한 방법이 대안으로서 이용될 수 있으며, 이 또한 제1 유전체 층 및 남은 전도성 층의 표면이 실질적으로 같은 높이이도록 이들 표면을 평탄화한다. 평탄화 프로세스 후에, 전도성 구조물이 트렌치 및 비아에 각각 형성될 수 있다. 전도성 구조물의 예는 도 1e에서 상기에 기재된 전도성 구조물(132 및 134)일 수 있다.
동작 412에서, 일부 실시예에 따라, 유전체 구조물 및 전도성 구조물 상에 추가의 구조물이 형성된다. 예를 들어, 전도성 구조물 및 제1 유전체 층의 상부 표면 상에 제2 ESL 층 및/또는 추가의 ESL 층, 유전체 층, 마스킹 층이 형성될 수 있다. 일부 실시예에서, 추가의 ESL 층은 제1 ESL 층과 유사한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 추가의 ESL 층은 ALD-퇴적된 알루미늄 산화물을 사용하여 형성될 수 있다. 일부 실시예에서, 추가의 유전체 층은 도 1b에서 상기에 기재된 제1 유전체 층과 유사할 수 있다. 추가의 구조물의 예는 도 1f에서 상기에 기재된 제2 에칭 정지 층(124), 제2 유전체 층(150), 및 제3 및 제4 마스킹 층(160 및 170)일 수 있다.
본 개시에 따른 다양한 실시예는 반도체 디바이스에 ESL 층을 형성하는 것의 구조물 및 방법을 제공한다. 일부 실시예에서, ESL 층은 ALD 또는 CVD 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서, ESL 층은 알루미늄 산화물 층일 수 있다. 일부 실시예에서, ESL 층 및 ESL 층을 형성하는 방법은 PMD 층의 구조물 및 형성에 적용될 수 있지만, 단순화를 위해 여기에서 상세하게 기재되지 않는다.
본 개시의 다양한 실시예에 따르면, 반도체 구조물에서 ALD 또는 CVD를 사용하여 형성된 ESL 층은, 무엇보다도, (i) 높은 브레이크다운 전압(예컨대, 약 8.5 MV/m보다 더 큼); (ii) 더 적은 핀 홀을 가짐으로써 높은 막 품질; (iii) 감소된 막 유전 상수로 인한 감소된 RC 상수; 및 (iv) PVD 프로세스에 비교하여 ALD 또는 CVD 프로세스에서의 더 적은 산소 충돌로 인해 아래의 금속에 대한 감소된 산화의 이점을 제공한다.
본 개시의 실시예는 반도체 구조물을 형성하는 방법을 포함한다. 방법은, 제1 유전체 층 위에 에칭 정지 층(ESL; etch stop layer)을 퇴적하는 단계를 포함한다. ESL 층 퇴적은, 제1 유전체 층 위에 제1 전구체를 유동시키는 단계; 제1 전구체의 적어도 일부를 퍼지하는 단계; ESL 층의 서브층을 형성하도록 제1 유전체 층 위에 제2 전구체를 유동시키는 단계; 및 제2 전구체의 적어도 일부를 퍼지하는 단계를 포함할 수 있다. 방법은, ESL 층 상에 제2 유전체 층을 퇴적하는 단계 및 제2 유전체 층에 그리고 ESL 층을 통해 비아를 형성하는 단계를 더 포함할 수 있다.
본 개시의 실시예는 또한 반도체 구조물을 형성하는 방법을 포함한다. 방법은, 제1 유전체 층에 전도성 구조물을 형성하는 단계 및 제1 유전체 층 위에 제2 유전체 층을 퇴적하는 단계를 포함한다. 제2 유전체 층 퇴적은, 제1 유전체 층 위에 제1 전구체를 유동시키는 단계; 제1 전구체의 적어도 일부를 제거하는 단계; 제1 유전체 층 위에 제2 전구체를 유동시키는 단계; 및 제2 전구체의 적어도 일부를 제거하는 단계를 포함할 수 있다. 방법은, 제2 유전체 층 상에 제3 유전체 층을 퇴적하는 단계 및 제3 유전체 층에 그리고 제2 유전체 층을 통해 비아를 형성하는 단계를 더 포함할 수 있다.
본 개시의 실시예는 반도체 상호접속 구조물을 더 포함한다. 반도체 구조물은, 제1 유전체 층 내의 제1 전도성 구조물; 제1 유전체 층 위의 알루미늄 산화물 층으로서, 알루미늄 산화물 층의 유전 상수는 7과 8.5 사이인 것인, 상기 알루미늄 산화물 층; 알루미늄 산화물 층 상의 제2 유전체 층; 및 제2 유전체 층 내의 그리고 알루미늄 산화물 층을 관통하는 제2 전도성 구조물을 포함하고, 제1 및 제2 전도성 구조물은 연결된다.
본 개시의 요약 부분이 아니라 상세한 설명 부분이 청구항을 해석하는데 사용되고자 함을 알아야 할 것이다. 본 개시의 요약 부분은 고려되는 모든 예시적인 실시예가 아닌 하나 이상의 예시적인 실시예를 서술한 것일 수 있으며, 따라서 첨부된 청구항을 한정하는 것으로 의도되지 않는다.
전술한 개시는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알 것이다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 첨부된 청구항의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 할 것이다.
실시예
실시예 1. 반도체 구조물을 형성하는 방법에 있어서,
제1 유전체 층 위에 에칭 정지 층(ESL; etch stop layer)을 퇴적하는 단계로서,
상기 제1 유전체 층 위에 제1 전구체를 유동시키는(flow) 단계;
상기 제1 전구체의 적어도 일부를 퍼지하는(purge) 단계;
상기 ESL 층의 서브층(sublayer)을 형성하도록 상기 제1 유전체 층 위에 제2 전구체를 유동시키는 단계;및
상기 제2 전구체의 적어도 일부를 퍼지하는 단계
를 포함하는, 상기 ESL 층을 퇴적하는 단계;
상기 ESL 층 상에 제2 유전체 층을 퇴적하는 단계; 및
상기 제2 유전체 층에 그리고 상기 ESL 층을 통해 비아를 형성하는 단계를 포함하는, 반도체 구조물의 형성 방법.
실시예 2. 실시예 1에 있어서, 상기 ESL 층을 퇴적하는 단계는 알루미늄 산화물을 퇴적하는 단계를 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 전구체는 트리메틸알루미늄(TMA)을 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 4. 실시예 1에 있어서, 상기 제2 전구체는, 터트-부탄올((CH3)3COH), H2O, 에틸렌 글리콜, 또는 터트-아밀 알코올(TAA) 중의 하나를 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 전구체를 유동시키는 단계 전에 상기 제1 유전체 층에 대해 플라즈마 처리 프로세스를 수행하는 단계를 더 포함하는, 반도체 구조물의 형성 방법.
실시예 6. 실시예 5에 있어서, 상기 플라즈마 처리 프로세스를 수행하는 단계는, 약 150 ℃와 약 400 ℃ 사이의 온도에서 그리고 약 0.5 Torr와 약 10 Torr 사이의 챔버 압력에서 상기 제1 유전체 층 위에 NH3을 유동시키는 단계를 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 7. 실시예 1에 있어서, 상기 ESL 층의 서브층에 대해 플라즈마 처리 프로세스를 수행하는 단계를 더 포함하는, 반도체 구조물의 형성 방법.
실시예 8. 실시예 7에 있어서, 상기 플라즈마 처리 프로세스를 수행하는 단계는, 상기 ESL 층의 서브층 위에 NH3을 유동시키는 단계를 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 9. 실시예 7에 있어서, 상기 플라즈마 처리 프로세스의 온도는 약 150 ℃와 약 400 ℃ 사이인 것인, 반도체 구조물의 형성 방법.
실시예 10. 반도체 구조물을 형성하는 방법에 있어서,
제1 유전체 층에 전도성 구조물을 형성하는 단계;
상기 제1 유전체 층 위에 제2 유전체 층을 퇴적하는 단계로서,
상기 제1 유전체 층 위에 제1 전구체를 유동시키는 단계;
상기 제1 전구체의 적어도 일부를 제거하는 단계;
상기 제1 유전체 층 위에 제2 전구체를 유동시키는 단계; 및
상기 제2 전구체의 적어도 일부를 제거하는 단계
를 포함하는, 상기 제2 유전체 층을 퇴적하는 단계;
상기 제2 유전체 층 상에 제3 유전체 층을 퇴적하는 단계; 및
상기 제3 유전체 층에 그리고 상기 제2 유전체 층을 통해 비아를 형성하는 단계를 포함하는, 반도체 구조물의 형성 방법.
실시예 11. 실시예 10에 있어서, 상기 제2 유전체 층을 퇴적하는 단계는 알루미늄 산화물을 퇴적하는 단계를 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 12. 실시예 10에 있어서, 상기 제1 전구체는 트리메틸알루미늄(TMA)을 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 13. 실시예 10에 있어서, 상기 제2 전구체는, 터트-부탄올((CH3)3COH), H2O, 에틸렌 글리콜, 또는 터트-아밀 알코올(TAA) 중의 하나를 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 14. 실시예 10에 있어서, 상기 제1 전구체를 유동시키는 단계 전에 상기 제1 유전체 층에 대해 플라즈마 처리 프로세스를 수행하는 단계를 더 포함하는, 반도체 구조물의 형성 방법.
실시예 15. 실시예 10에 있어서, 상기 전도성 구조물을 형성하는 단계는 코발트를 퇴적하는 단계를 포함하는 것인, 반도체 구조물의 형성 방법.
실시예 16. 실시예 15에 있어서, 상기 비아에 구리를 퇴적하는 단계를 더 포함하는, 반도체 구조물의 형성 방법.
실시예 17. 반도체 상호접속 구조물에 있어서,
제1 유전체 층 내의 제1 전도성 구조물;
상기 제1 유전체 층 위의 알루미늄 산화물 층으로서, 상기 알루미늄 산화물 층의 유전 상수는 약 7과 약 8.5 사이인 것인, 상기 알루미늄 산화물 층;
상기 알루미늄 산화물 층 상의 제2 유전체 층; 및
상기 제2 유전체 층 내의 그리고 상기 알루미늄 산화물 층을 관통하는 제2 전도성 구조물을 포함하고,
상기 제1 및 제2 전도성 구조물은 연결되는 것인, 반도체 상호접속 구조물.
실시예 18. 실시예 17에 있어서, 상기 알루미늄 산화물 층은, (i) 약 30%와 약 45% 사이의 알루미늄; (ii) 약 55%와 약 70% 사이의 산소; 및 (iii) 약 0.5%와 약 3% 사이의 수소의 원자 농도를 포함하는 것인, 반도체 상호접속 구조물.
실시예 19. 실시예 17에 있어서, 상기 알루미늄 산화물 층의 두께는 약 5 옹스트롬과 약 50 옹스트롬 사이인 것인, 반도체 상호접속 구조물.
실시예 20. 실시예 17에 있어서, 상기 알루미늄 산화물 층의, 알루미늄에 대한 산소의 원자 비(atomic ratio)는 약 1.2와 약 2.3 사이인 것인, 반도체 상호접속 구조물.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    제1 유전체 층 위에 에칭 정지 층(ESL; etch stop layer)을 퇴적하는 단계로서,
    상기 제1 유전체 층 위에 제1 전구체를 유동시키는(flow) 단계;
    상기 제1 전구체의 적어도 일부를 퍼지하는(purge) 단계;
    상기 ESL 층의 서브층(sublayer)을 형성하도록 상기 제1 유전체 층 위에 제2 전구체를 유동시키는 단계; 및
    상기 제2 전구체의 적어도 일부를 퍼지하는 단계
    를 포함하는, 상기 ESL 층을 퇴적하는 단계;
    상기 ESL 층 상에 제2 유전체 층을 퇴적하는 단계; 및
    상기 제2 유전체 층에 그리고 상기 ESL 층을 통해 비아를 형성하는 단계를 포함하는, 반도체 구조물의 형성 방법.
  2. 청구항 1에 있어서, 상기 ESL 층을 퇴적하는 단계는 알루미늄 산화물을 퇴적하는 단계를 포함하는 것인, 반도체 구조물의 형성 방법.
  3. 청구항 1에 있어서, 상기 제1 전구체는 트리메틸알루미늄(TMA)을 포함하는 것인, 반도체 구조물의 형성 방법.
  4. 청구항 1에 있어서, 상기 제2 전구체는, 터트-부탄올((CH3)3COH), H2O, 에틸렌 글리콜, 또는 터트-아밀 알코올(TAA) 중의 하나를 포함하는 것인, 반도체 구조물의 형성 방법.
  5. 청구항 1에 있어서, 상기 제1 전구체를 유동시키는 단계 전에 상기 제1 유전체 층에 대해 플라즈마 처리 프로세스를 수행하는 단계를 더 포함하는, 반도체 구조물의 형성 방법.
  6. 청구항 5에 있어서, 상기 플라즈마 처리 프로세스를 수행하는 단계는, 150 ℃와 400 ℃ 사이의 온도에서 그리고 0.5 Torr와 10 Torr 사이의 챔버 압력에서 상기 제1 유전체 층 위에 NH3을 유동시키는 단계를 포함하는 것인, 반도체 구조물의 형성 방법.
  7. 청구항 1에 있어서, 상기 ESL 층의 서브층에 대해 플라즈마 처리 프로세스를 수행하는 단계를 더 포함하는, 반도체 구조물의 형성 방법.
  8. 청구항 7에 있어서, 상기 플라즈마 처리 프로세스를 수행하는 단계는, 상기 ESL 층의 서브층 위에 NH3을 유동시키는 단계를 포함하는 것인, 반도체 구조물의 형성 방법.
  9. 반도체 구조물을 형성하는 방법에 있어서,
    제1 유전체 층에 전도성 구조물을 형성하는 단계;
    상기 제1 유전체 층 위에 제2 유전체 층을 퇴적하는 단계로서,
    상기 제1 유전체 층 위에 제1 전구체를 유동시키는 단계;
    상기 제1 전구체의 적어도 일부를 제거하는 단계;
    상기 제1 유전체 층 위에 제2 전구체를 유동시키는 단계; 및
    상기 제2 전구체의 적어도 일부를 제거하는 단계
    를 포함하는, 상기 제2 유전체 층을 퇴적하는 단계;
    상기 제2 유전체 층 상에 제3 유전체 층을 퇴적하는 단계; 및
    상기 제3 유전체 층에 그리고 상기 제2 유전체 층을 통해 비아를 형성하는 단계를 포함하는, 반도체 구조물의 형성 방법.
  10. 반도체 상호접속 구조물에 있어서,
    제1 유전체 층 내의 제1 전도성 구조물;
    상기 제1 유전체 층 위의 알루미늄 산화물 층으로서, 상기 알루미늄 산화물 층의 유전 상수는 7과 8.5 사이인 것인, 상기 알루미늄 산화물 층;
    상기 알루미늄 산화물 층 상의 제2 유전체 층; 및
    상기 제2 유전체 층 내의 그리고 상기 알루미늄 산화물 층을 관통하는 제2 전도성 구조물을 포함하고,
    상기 제1 및 제2 전도성 구조물은 연결되는 것인, 반도체 상호접속 구조물.
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