CN111128863A - 半导体互连结构和形成半导体结构的方法 - Google Patents

半导体互连结构和形成半导体结构的方法 Download PDF

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Abstract

本发明涉及形成半导体结构的方法。该方法包括在第一介电层上方沉积蚀刻停止层(ESL)。ESL层沉积可以包括：在第一介电层上方流动第一前体；净化第一前体的至少部分；在第一介电层上方流动第二前体以形成ESL层的子层；并且净化第二前体的至少部分。该方法还可以包括在ESL层上沉积第二介电层以及在第二介电层中并且穿过ESL层形成通孔。本发明的实施例还涉及半导体互连结构。

Description

半导体互连结构和形成半导体结构的方法
技术领域
本发明的实施例涉及半导体互连结构和形成半导体结构的方法。
背景技术
半导体集成电路(IC)工业经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小且更复杂的电路。在IC演变过程中，功能密度(例如，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(例如，使用制造工艺可产生的最小组件或线)已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
发明内容
本发明的实施例提供了一种形成半导体结构的方法，包括：在第一介电层上方沉积蚀刻停止层(ESL)，其中，所述沉积包括：在所述第一介电层上方流动第一前体；净化所述第一前体的至少部分；在所述第一介电层上方流动第二前体以形成所述蚀刻停止层的子层；以及净化所述第二前体的至少部分；在所述蚀刻停止层上沉积第二介电层；以及在所述第二介电层中并且穿过所述蚀刻停止层形成通孔。
本发明的另一实施例提供了一种形成半导体结构的方法，包括：在第一介电层中形成导电结构；在所述第一介电层上方沉积第二介电层，其中，所述沉积包括：在所述第一介电层上方流动第一前体；去除所述第一前体的至少部分；在所述第一介电层上方流动第二前体；以及去除所述第二前体的至少部分；在所述第二介电层上方沉积第三介电层；以及在所述第三介电层中并且穿过所述第二介电层形成通孔。
本发明的又一实施例提供了一种半导体互连结构，包括：第一导电结构，位于第一介电层中；氧化铝层，位于第一介电层上方，其中，氧化铝层的介电常数在约7和约8.5之间；第二介电层，位于氧化铝层上；第二导电结构，位于所述第二介电层中并且穿过所述氧化铝层，其中，所述第一导电结构和所述第二导电结构连接。
附图说明
当结合附图进行阅读时，从以下详细描述可以最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1F是根据一些实施例的部分形成的半导体互连结构的截面图。
图2至图3是根据一些实施例的具有蚀刻停止层(ESL)的各个部分形成的半导体互连结构的截面图。
图4是根据一些实施例的在半导体互连结构中形成IMD层的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文使用的术语“标称”是指在部件或工艺的设计阶段期间设定的组件或工艺操作的特征或参数的期望值或目标值，以及在期望值之上和/或之下的值的范围。值的范围通常是由于制造工艺或公差的轻微变化而引起的。
在一些实施例中，术语“约”和“基本上”可以指在该值的5％内变化的给定量的值(例如，±1％、±2％、±3％、±4％、±5％的值)。
在集成电路制造工艺的前段制程(FEOL)和后段制程(BEOL)之间的半导体互连制造工艺包括在预金属介电(PMD)层(例如，氧化硅(SiO2))中产生开口的金属化工艺和用金属(例如，钴(Co)、钨(W)或铜(Cu))填充这些开口的工艺。BEOL工艺内的金属层由介电层分隔开，例如，金属间介电层(IMD)。可以使用物理汽相沉积(PVD)沉积工艺来形成PMD或IMD层。金属化工艺可以使用镶嵌工艺来完成，该镶嵌工艺广泛用于集成电路制造中。镶嵌工艺可以涉及通过将沟槽切割成电介质并且然后用金属填充这些沟槽来创建互连的方案。可以抛光掉过量的金属。然而，由于在诸如PVD工艺期间的沉积期间的颗粒的轰击，在随后的PMD或IMD层沉积期间可能发生金属氧化。
随着技术的进步，集成电路的特征是比上一代器件越来越小的尺寸要求。然而，实施这些特征和工艺仍存在挑战；例如，减小光刻工艺的临界尺寸可导致PMD层和/或IMD层的厚度减小。然而，减小的介电层厚度可能导致各种挑战。例如，通过具有较低膜厚度的PVD工艺形成的PMD或IMD层可导致(i)降低击穿电压，减小器件可靠性；(ii)在沉积的PMD和IMD层内的存在销孔，其可导致两个导电层之间的电短路；或者(iii)较大的RC延迟，因为在两个金属层之间的电容与介电层厚度成反比。
原子层沉积(ALD)工艺是从各个CVD工艺发展的，以提供共形膜沉积。ALD工艺的特征在于依次交替曝光与衬底反应的化学前体。在ALD工艺中，将第一前体在真空下脉冲至反应室预定的时间量，以使第一前体与衬底表面反应(例如完全反应)。随后，用惰性气体净化反应室以去除任何未反应的前体和反应副产物。然后将第二前体脉冲至反应室以与反应的第一前体反应并且形成所需材料的一个或多个原子层(统称为“子层”)。然后循环该工艺直至达到标称膜厚度。
根据本发明的各个实施例提供形成诸如IMD层的介电层的结构和方法。在一些实施例中，IMD层可以对上面的层具有高蚀刻选择性，并且IMD层也可以称为“蚀刻停止层”(ESL)，用作蚀刻上面的层的停止层。在一些实施例中，本发明中提供的方法可用于形成ESL、层间介电层(ILD)和其它合适的层。在一些实施例中，可以使用ALD工艺形成IMD层、ESL或ILD层。在一些实施例中，IMD层或ESL可以是氧化铝层。在一些实施例中，IMD层和ESL以及用于形成IMD层和ESL的方法可以应用于PMD层的结构和形成，但是为了简单起见，这里不再详细描述。
本发明提出了用于形成蚀刻停止层(ESL)的实施例。ESL的形成提供为实例，并且应当注意，本文描述的方法可以用于多个技术节点中的其它介电层以及多种器件类型。在一些实施例中，ESL层和用于形成ESL层的方法可以以32nm或28nm间距结构掺入。在一些实施例中，ESL层及其形成方法可以结合在7nm或更小的技术节点中。例如，本文描述的实施例还可以应用于5nm或3nm技术节点。在一些实施例中，ESL层可适用于平面块状金属氧化物半导体场效应晶体管(MOSFET)、诸如FinFET器件的多栅极晶体管(平面或垂直)、全环栅(GAA)器件、欧米茄栅极(Ω栅极)器件或Pi栅极(Π栅极)器件，以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI器件、完全耗尽的SOI器件或其它器件。此外，本文公开的实施例可用于形成p型和/或n型器件。其它半导体结构也可受益于本发明的实施例，诸如接触件和互连件。镶嵌工艺可涉及通过在介电层中切割沟槽和/或通孔并且然后用导电材料填充这些沟槽和/或通孔来创建互连结构。镶嵌工艺的实例是双镶嵌工艺，其在介电层中产生沟槽和通孔并且在两个部件中沉积导电材料。双镶嵌工艺可以包括多个图案化和蚀刻步骤，诸如在介电层中形成通孔的第一图案化/蚀刻步骤，以提供与下面的金属层的电连接，以及第二图案化/蚀刻步骤以形成用于导线的沟槽。两个图案化/蚀刻步骤可以以不同的顺序实施，诸如(i)先沟槽后通孔顺序；或(ii)先通孔后沟槽顺序。双镶嵌工艺也可以是使用蚀刻停止层的自对准双镶嵌工艺。
根据本发明的各个实施例，在半导体结构中使用ALD或CVD形成的ESL层提供了以下益处(i)高击穿电压(例如，大于约8.5MV/m)；(ii)具有较少的销孔的高质量膜；(iii)由于减小的膜介电常数(例如，在约7和约8.5之间)而减小的RC常数；(iv)与PVD工艺相比，由于ALD或CVD工艺中的氧气轰击较少，减少了对下面的金属的氧化。
图1A至图1F提供了根据一些实施例的半导体器件制造工艺的各个视图，半导体器件制造工艺示出了在半导体互连结构中使用ALD或CVD工艺形成ESL层。图2至图3是具有使用ALD或CVD工艺沉积的ESL层的半导体器件的截面图。本文提供的制造工艺是示例性的，并且可以实施根据本发明的可选工艺(虽然它们未在这些图中示出)。可以在半导体互连结构中形成多于一对的通孔和沟槽。
图1A是根据本发明的一些实施例的在介电层上形成ESL层之后的部分制造的半导体互连结构的截面图。部分制造的半导体互连结构100可包括衬底101、器件端子102、导电互连层103、第一蚀刻停止层104和介电结构105。在一些实施例中，半导体互连结构100可包括衬底、其它蚀刻停止层、其它介电层和/或其它合适的材料。
衬底101可以是p型衬底，诸如例如掺杂有诸如硼的p型掺杂剂的硅材料。在一些实施例中，衬底101可以是n型衬底，诸如例如掺杂有诸如磷或砷的n型掺杂剂的硅材料。在一些实施例中，衬底101可包括锗、金刚石、化合物半导体、合金半导体、绝缘体上硅(SOI)结构、任何其它合适的材料、和/或它们的组合。
器件端子102可以是嵌入衬底101中的用于半导体器件的端子或端子接触件。例如，包括诸如功率器件、存储器件、逻辑器件和任何其它合适器件的组件的集成电路可以嵌入衬底101中。在一些实施例中，半导体器件可以包括被配置为互补金属氧化物半导体(CMOS)器件的多个晶体管。在一些实施例中，集成电路可以包括由多种晶体管、场效应晶体管(FET)、电容器、电阻器和互连件构成的逻辑、模拟、射频(RF)部件。器件端子102可以是半导体器件的端子或端子接触件。例如，根据一些实施例，器件端子102可以是晶体管的源极区域、漏极区域或栅极区域。
在一些实施例中，介电结构105可以由低k介电材料制成。在一些实施例中，介电结构105可由任何合适的介电材料形成，诸如氧化硅(SiOx)、有机硅酸盐(SiOxCyHz)、碳氧化硅(SiOxCy)，碳化硅(SiCx)、氮化硅(SiNx)和/或其它合适的介电材料。介电结构105的沉积可以通过任何合适的工艺来实施，诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、高密度等离子体CVD(HDPCVD)、金属有机(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其它合适的方法或它们的组合。
导电互连层103可以是半导体器件的有源极区域并且嵌入在介电结构105中。在一些实施例中，导电互连层103可以是提供至集成电路和器件的电连接的金属层。导电互连层103的组成可包括合适的材料，诸如银(Ag)、铝(Al)、金(Au)、铜(Cu)、钌(Ru)、钴(Co)、镍(Ni)、W、锰(Mn)、钼(Mo)、钴钨(CoW)、钴钨磷(CoWP)、其它合适的材料或它们的组合。在一些实施例中，导电互连层103可以是电和物理接触器件端子102的接触结构。例如，导电互连层103可以是使用钴形成的源极/漏极接触件。
在一些实施例中，第一蚀刻停止层104可以是形成在介电结构105和互连层103上的ESL层。第一蚀刻停止层104可用于防止在后续工艺期间蚀刻介电结构105和导电互连层103。根据本发明的实施例，第一蚀刻停止层104的组成可以是使用ALD或CVD沉积的氧化铝。其它示例性组成可包括氮化铝、氧氮化硅(SiOxNy)、氧化硅、其它合适的材料或它们的组合。可以使用ALD或CVD实施第一蚀刻停止层104的沉积，如下面进一步描述的。
第一蚀刻停止层104可以是包含氧化铝的ESL层并且使用ALD沉积。ALD工艺可以是热ALD工艺，其中反应室保持在约250摄氏度和约350摄氏度之间的温度。在一些实施例中，约325摄氏度的工艺温度可提供沉积的ESL层的标称表面均匀性。在一些实施例中，可以在ESL层的ALD沉积之前对衬底实施预沉积等离子体处理。例如，等离子体处理工艺可以使用NH3、N2、He、H2、Ar或任何合适的气体在约0.5Torr和约10Torr之间的压力下实施。例如，用于产生含有氧化铝的ESL层的ALD工艺可以包括使诸如氨(NH3)的预处理气体在真空下流入反应室预定的时间量，以使NH3与介电结构105和互连层103的表面反应(例如，完全反应)以形成悬空氢键。在一些实施例中，等离子体处理工艺可以在约150摄氏度和约400摄氏度之间的温度下实施。反应室的压力可保持在约0.5Torr和约10Torr之间。本文所述的等离子体处理也可以应用于随后沉积的ESL层。
可以将三甲基铝(TMA)的第一前体在真空下脉冲进入反应室预定的时间量，以使TMA与由NH3在衬底和互连表面上形成的氢键反应(例如，完全反应)。TMA的甲基(例如-CH3)可与悬空氢键反应并且形成Al-N键。化学反应将CH4释放到反应室中。在第一前体TMA与器件表面反应(例如，完全反应)之后，甲基(例如-CH3)可以从衬底表面悬空。第一前体流动可以实施任何合适的时间段。例如，第一前体流动工艺可以实施约0.2s和约5s之间的任何合适的时间段。在一些实施例中，取决于器件面积或器件表面形貌，流动工艺可以实施约0.2s、0.5s、1s、2s、3s、4s或5s。例如，具有平坦表面的衬底，其中第一前体TMA的反应物可以容易地接近衬底表面，可能需要较短的浸泡时间。在一些实施例中，在衬底表面包括各个沟槽/通孔或其它突出结构的情况下，可能需要较长的浸泡时间。第一前体的流速可在约10sccm和约3000sccm之间。在一些实施例中，第一前体的流速可以在约10sccm和约300sccm之间。
在反应室中实施使用诸如氮气、氩气或N2O的惰性气体的第一净化工艺，以去除任何部分的TMA(例如未反应的TMA)和反应副产物。第一净化工艺可以实施约1s和约10s之间的持续时间，直至去除未反应和反应副产物。
然后将第二前体脉冲到反应室中以允许与第一前体表面反应并且形成一个或多个氧化铝原子层。在一些实施例中，第二前体可以是叔丁醇((CH3)3COH)。第二前体可以与由第一前体形成的-CH3悬空键反应。例如，-CH3的悬空键可以取代叔丁醇的OH键并且产生C(CH3)4的副产物。在第二前体与衬底表面反应(例如，完全反应)之后，可以形成氧化铝子层。在一些实施例中，第二前体可以是H2O、乙二醇、叔戊醇(TAA)、任何其它合适的前体、或它们的组合。类似于第一前体浸泡工艺，第二前体浸泡工艺可以实施任何合适的时间段，从而使得第二前体可以与衬底表面反应(例如，完全反应)。例如，第二前体流动工艺可以实施约1s和约10s之间的任何合适的时间段。在一些实施例中，取决于器件面积或器件表面形貌，流动工艺可以实施约1s、2s、5s或10s。第二前体的流速可在约10sccm和约3000sccm之间。在一些实施例中，第二前体的流速可以在约10sccm和约300sccm之间。
在反应室中实施第二净化工艺以去除第二前体的任何部分(例如，未反应的第二前体)和任何反应副产物。任何合适的气体可用于第二净化气体，诸如N2、氩气、N2O或它们的组合。为简单起见，可以将单个沉积循环定义为包括上述两个流动和两个净化工艺。然后重复该沉积循环，直至实现ESL层的标称膜厚度。在一些实施例中，ESL层的厚度可以在约5埃和约50埃之间。
在一些实施例中，沉积后等离子体处理可用于在沉积下一子层之前处理沉积的子层。沉积后等离子体处理可以改善沉积的ESL层的膜质量并且产生更少的销孔和更少的水分子泄漏路径，这进而减少了通过ESL层形成的电短路的可能性。在一些实施例中，可以使用O2、NH3、N2、He、H2、Ar或任何合适的气体在约0.5Torr和约10Torr之间的压力下实施等离子体处理。例如，用于生产含有氧化铝的ESL层的ALD工艺可包括使处理后气体(诸如O2)在真空下流入反应室预定的时间量。处理后等离子体工艺可以是热处理，其中反应室保持在约150摄氏度和约400摄氏度之间的温度下。在一些实施例中，等离子体处理的射频(RF)功率可以在约20W和约300W之间。反应室的压力可保持在约0.5Torr和约10Torr之间。在沉积后等离子体处理之后，可以将第一前体再次注入反应室中以继续沉积ESL层，直至实现标称层厚度。
使用上述ALD工艺生产的ESL层可提供多种益处。例如，氧化铝层的组成可以提供增加的击穿电压(例如，大于约8.5单位：MV/m)的益处。ESL层表现出更高的密度，这可以对应于更好的蚀刻停止能力。所形成的氧化铝层的原子组成可包括在约30％和约45％之间的铝含量，在约55％和约70％之间的氧含量，以及在约0.5％和约3％之间的氢含量。在一些实施例中，氧与铝的原子比可以在约1.2和约2.3之间。此外，ALD沉积的ESL层的介电常数(例如，在约7和约8.5之间)还可以低于PVD沉积的ESL层(例如，在8.5和9.5之间)，这进而产生较低的电容和较低的RC常数(假设由ALD和PVD沉积产生相同的ESL膜厚度)。此外，与PVD沉积方法相比，其包括使用反应物离子(例如，氧离子)轰击下面的衬底，ALD工艺引入较少的离子轰击，使得氧离子不太可能渗透到下面的金属层中而导致不期望的金属氧化。例如，与PVD工艺相比，如果使用上述ALD工艺，则可以减少互连层103的氧化，并且将在互连层103的顶部处形成更少的金属氧化物。例如，互连层103可以由钴形成，并且前述ALD工艺可以减少互连层103中的钴氧化物形成。
图1B是根据本发明的一些实施例的在形成用于形成沟槽和通孔的介电层和掩模层之后的部分制造的半导体互连结构的截面图。第一介电层108形成在第一蚀刻停止层104上。在一些实施例中，第一介电层108可以由介电材料制成，诸如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、碳氧化硅、碳化硅、氟掺杂的硅酸盐玻璃(FSG)、有机硅酸盐、低k介电材料和/或其它合适的绝缘材料。第一介电层108的介电值可以在约1和约3.9之间的范围内。第一介电层108的沉积可以通过任何合适的工艺来实施，诸如CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、其它合适的方法、或它们的组合。第一掩模层110可以形成在第一介电层108的顶面上。第一掩模层110可用于在第一介电层108中形成沟槽和通孔期间为第一介电层108的部分提供保护。在一些实施例中，第一掩模层110可以由光刻胶、硬掩模和/或其它合适的材料形成。其它示例性组合物包括氮化硅、氧化硅和/或其它合适的材料。
可以在第一掩模层110的顶面上形成第二掩模层120。在一些实施例中，第二掩模层120可以是图案化的掩模层，暴露第一掩模层110的部分。在一些实施例中，可以使用与第一掩模层110相同的材料形成第二掩模层120。在一些实施例中，可以使用不同的材料形成第二掩模层120。在第二掩模层120中形成图案的图案化工艺可以包括沉积掩模层，在掩模层上方形成光刻胶层，将光刻胶层暴露于图案，实施曝光后烘烤工艺，以及显影光刻胶以形成由光刻胶组成的掩模元件。然后，掩模元件可用于保护第二掩模层120的区域，而一个或多个蚀刻工艺去除第二掩模层120的掩模材料以暴露第一掩模层110的部分。
图1C是根据本发明的一些实施例的在使用第一和第二掩模层作为掩模在介电层中形成通孔和沟槽之后的部分制造的半导体互连结构的截面图。在一些实施例中，可以使用一个或多个蚀刻工艺在第一介电层108中形成通孔和沟槽。例如，第一蚀刻工艺可以去除暴露的第一掩模层110，并且第二蚀刻工艺可以用于去除第一介电层的部分，从而使得可以在第一介电层108中形成开口。在一些实施例中，沟槽111可以形成在第一介电层108中而不暴露下面的第一蚀刻停止层104。形成沟槽111的蚀刻工艺可以通过第一介电层108的组成来确定，并且包括任何合适的干蚀刻工艺，诸如反应离子蚀刻(RIE)和/或其它合适的工艺。在一些实施例中，可以使用湿化学蚀刻工艺来形成沟槽111。在第一介电层108中形成沟槽111的许多其它方法可能是合适的，并且可能需要一个或多个蚀刻工艺。蚀刻工艺可以持续直至实现标称沟槽深度。
在一些实施例中，可以在第一介电层中形成通孔113以暴露下面的互连层103。可以使用一个或多个蚀刻工艺来形成通孔113。在一些实施例中，可以使用多个蚀刻工艺形成通孔113，其中在通孔113的顶部中形成较宽的开口，并且在通孔113的下部中形成较窄的开口。在一些实施例中，通孔113的顶部可以是沿与沟槽111相同的方向延伸的沟槽。在一些实施例中，可以使用一个或多个蚀刻工艺来去除第一掩模层110的暴露部分以及随后第一介电层108的暴露部分以暴露第一蚀刻停止层104的部分。可以使用进一步的蚀刻工艺来去除第一蚀刻停止层104的暴露部分以暴露下面的互连层103。
图1D是根据本发明的一些实施例的在用导电材料填充沟槽和通孔之后的部分制造的半导体互连结构的截面图。可以在沉积导电材料之前在沟槽和通孔中形成阻挡层。例如，阻挡层可用于防止导电材料扩散到第一介电层108中。在一些实施例中，阻挡层可以由氮化钛、氧化钛、任何合适的阻挡层材料或它们的组合形成。在一些实施例中，可以使用CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、其它合适的方法或它们的组合来沉积阻挡层。沟槽111和通孔113填充有导电层130，导电层130与导电互连层103接触。形成在通孔113中的导电层130可以是导线，其电耦合到导电互连层103。在一些实施例中，导电层130的组成包括合适的金属，诸如Ag、Al、Au、Cu、Ru、Co、Ni、W、Mn、Mo、CoW、CoWP、其它合适的材料或它们的组合。导电层130可以通过任何合适的填充工艺沉积，诸如CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、镀、其它合适的方法或它们的组合。在一些实施例中，填充工艺可以是自下而上的镀工艺，其中导电层在通孔113的底部开始生长并且向上进行直至填充通孔113。在一些实施例中，可以使用合适的电化学镀工艺形成导电层130。在一些实施例中，镀工艺可以是化学镀工艺，其具有使用甲醛或乙醛酸作为还原剂的化学浴。浴还可包括铜有机化合物溶剂。在形成导电层130之前，可以在沟槽111和通孔113内的暴露表面上形成具有与导电层130相同或不同材料的晶种层。晶种层可以通过任何合适的工艺形成，诸如CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、其它合适的方法、或它们的组合。在一些实施例中，可能存在在第二掩模层120的顶面之上形成导电层130的材料的过填充。
图1E是根据本发明的一些实施例的在实施平坦化工艺之后的部分制造的半导体互连结构的截面图。在沉积导电材料130之后，可以使用任何合适的工艺平坦化半导体互连结构100的顶面。可以使用任何合适的工艺去除导电层130和第一掩模层11和第二掩模层120的过量材料，任何合适的工艺诸如干蚀刻、湿蚀刻、反应离子蚀刻和/或其它蚀刻方法。可以可选地使用任何其它合适的方法，诸如化学机械抛光(CMP)工艺，其也可以平坦化第一介电层108和剩余导电层130的表面，从而使得这些表面基本齐平。在平坦化工艺之后，可以分别在沟槽111和通孔113中形成导电结构132和134。在一些实施例中，在第一介电层108的顶面处测量的导电结构132和134的宽度W可以在约16nm和约10μm之间的范围内。例如，宽度W可以是约16nm。在一些实施例中，取决于用于形成导电结构132和134的器件设计和/或临界尺寸光刻工艺，宽度W可小于约16nm。在一些实施例中，导电结构132和134可以对每个器件设计具有不同的宽度或其它考虑因素。
图1F是根据本发明的一些实施例的在形成后续结构之后的部分制造的半导体互连结构的截面图。例如，随后可以在导电结构132和134以及第一介电层108的顶面上形成第二蚀刻停止层124、第二介电层150、第三掩模层160和第四掩模层170。在一些实施例中，可以使用与第一蚀刻停止层104类似的工艺来形成第二蚀刻停止层124。例如，第二蚀刻停止层124可以是使用ALD沉积的氧化铝形成的ESL层。在一些实施例中，第二介电层150可以类似于上述第一介电层108。在一些实施例中，第三掩模层160和第四掩模层170可以分别类似于第一掩模层110和第二掩模层120。
图2是根据本发明的一些实施例的部分制造的半导体结构的截面图。部分制造的半导体结构200包括形成在第一介电层205内的导电互连层203。在一些实施例中，第一介电层205可以由氧化硅形成，并且类似于上述第一介电层108。在一些实施例中，第一介电层205可以是层间介电(ILD)层。导电互连层203可以由铜、钴、钨、任何合适的导电材料或它们的组合形成。导电互连层203可以类似于上述导电互连层103。
在导电互连层203和第一介电层205的顶面上形成第一蚀刻停止层204。第一蚀刻停止层204可以由氧化铝形成，并且使用ALD或CVD工艺形成。在一些实施例中，第一蚀刻停止层204的形成和结构可类似于上面在图1A中描述的第一蚀刻停止层104。在一些实施例中，第一蚀刻停止层204可具有在约5埃和约50埃之间的厚度。在一些实施例中，第一蚀刻停止层204的厚度可以在约
Figure BDA0002256426440000121
和约
Figure BDA0002256426440000122
之间。在一些实施例中，第一蚀刻停止层204可包括多个层，诸如第一ALD氧化铝层、碳氧化硅层和第二ALD氧化铝层的组合。在一些实施例中，第一和第二ALD氧化铝层厚度可分别在约15埃和30埃之间。可以在第一蚀刻停止层204上形成第二介电层208。在一些实施例中，第二介电层208可以类似于上述第一介电层108。在一些实施例中，第二介电层可以由碳氧化硅形成。在一些实施例中，第二介电层208可具有在约
Figure BDA0002256426440000131
和约
Figure BDA0002256426440000132
之间的厚度。
导电结构234可以形成在第二介电层208内。在一些实施例中，导电结构234可以类似于上述导电结构134。在一些实施例中，导电结构234可以形成在半导体器件的M0金属层上。在一些实施例中，导电结构234的间距可小于约40nm。在一些实施例中，间距小于约32nm。在一些实施例中，可以使用与导电互连层203不同的导电材料来形成导电结构234。例如，可以使用铜形成导电结构234，并且可以使用钴形成导电互连层。
第二蚀刻停止层224可以沉积在第二介电层208和导电结构234的顶面上。第二蚀刻停止层224可以类似于第一蚀刻停止层204，并且使用上面在图1A中描述的ALD工艺形成。在一些实施例中，可以使用氧化铝形成第二蚀刻停止层224。在一些实施例中，第二蚀刻停止层224可具有在约5埃和约50埃之间的厚度。在一些实施例中，第二蚀刻停止层224可具有在约
Figure BDA0002256426440000133
和约
Figure BDA0002256426440000134
之间的厚度。在一些实施例中，第二蚀刻停止层224可包括多个层。诸如蚀刻的第二蚀刻停止层224的处理可以使用下面的第二介电层208作为蚀刻停止。第三介电层250可以形成在第二蚀刻停止层224上，并且分别使用与第一介电层205或第二介电层208类似的材料形成。
在一些实施例中，第三介电层250可以是ILD层。导电结构280可以形成在第三介电层250上，并且可以使用铜、钴、钨、任何合适的导电结构或它们的组合形成。在一些实施例中，导电结构280可以形成在部分制造的半导体结构200的M1金属层中。导电结构234和280的宽度可以在约16nm和约24nm之间。导电结构234和280的高度可以在约33nm和约45nm之间。使用ESL层形成的半导体电容器的电容可以在约0.27和约0.32之间。
可以使用类似于图1A中描述的用于形成第一蚀刻停止层104的ALD工艺来形成图2中描述的第一蚀刻停止层204和第二蚀刻停止层224。使用前述ALD工艺生产的第一蚀刻停止层204和第二蚀刻停止层224可提供多种益处。例如，氧化铝层的组成可以提供约10MV/m的增加的击穿电压的益处。所形成的氧化铝层的组成可包括在约30％和约45％之间的铝原子含量、在约55％和约70％之间的氧原子含量以及在约0.5％和约3％之间的氢原子含量。在一些实施例中，氧与铝的原子比可在约1.2和约2.3之间。此外，ALD沉积的ESL层还可以具有低于PVD沉积的ESL层的较低介电常数(例如，在约7和约8.5之间)，这进而产生较低的电容和较低的RC常数。此外，与包括使用反应物离子(例如，氧离子)轰击下面衬底的PVD沉积方法相比，ALD工艺引入较少的离子轰击，使得氧离子不太可能渗透到下面的金属层中而导致不期望的金属氧化。例如，与PVD工艺相比，如果使用上述ALD工艺，则可以减少互连层203的氧化，并且将在互连层203的顶部处形成更少的金属氧化物。
图3是根据本发明的一些实施例的部分制造的半导体结构的截面图。部分制造的半导体结构300包括第一导电结构334和形成在第一导电结构334上的第一蚀刻停止层324。在一些实施例中，第一导电结构334可以形成在部分制造的半导体结构300的M0层内。导电结构334可以由铜、钴、钨、任何合适的导电材料或它们的组合形成。导电结构334可以类似于上述导电结构234。
第一蚀刻停止层324形成在导电结构334的顶面上。第一蚀刻停止层324可以由氧化铝形成，并且使用ALD或CVD工艺形成。在一些实施例中，第一蚀刻停止层324的形成和结构可类似于上面在图1A中描述的第一蚀刻停止层104。在一些实施例中，第一蚀刻停止层324可具有在约5埃和约50埃之间的厚度。在一些实施例中，第一蚀刻停止层324可包括多个层，诸如第一ALD氧化铝层、碳氧化硅层和第二ALD氧化铝层的组合。在一些实施例中，第一和第二ALD氧化铝层的厚度可分别在约
Figure BDA0002256426440000141
和约
Figure BDA0002256426440000142
之间。在一些实施例中，第一和第二ALD氧化铝层厚度可以不同。例如，第一ALD氧化铝层可以具有在约
Figure BDA0002256426440000143
和约
Figure BDA0002256426440000144
之间的厚度，并且第二ALD氧化铝层可以具有在约
Figure BDA0002256426440000145
和约
Figure BDA0002256426440000146
之间的厚度。
第一介电层350可以由氧化硅形成，并且类似于上述第一介电层108。在一些实施例中，第一介电层350可以是ILD层。可以在第一介电层350内形成导电结构380。在一些实施例中，导电结构380可以类似于上面在图2中描述的导电结构280。在一些实施例中，导电结构380可以形成在半导体器件的M1金属层上。在一些实施例中，可以使用与导电结构334相同的材料形成导电结构380。在一些实施例中，导电结构380和导电结构334可以使用不同的材料形成。例如，可以使用铜形成导电结构380，并且可以使用钴形成导电结构334。在一些实施例中，导电结构380的间距可小于约40nm。在一些实施例中，间距小于约32nm。导电结构380的间距可以基于各种因素而变化。例如，可以通过其中形成导电结构380的导电层来确定间距。例如，形成在M0层中的导电结构380可以具有约32nm的间距，并且形成在M1层中的导电结构380可以具有约40nm的间距。在一些实施例中，形成在M0层中的导电结构380的间距可以具有比形成在M1层中的导电结构380更大的间距。第二蚀刻停止层354可以沉积在第一介电层350和导电结构380的顶面上。第二蚀刻停止层354可以类似于第一蚀刻停止层324，并且使用上面在图1A中描述的ALD工艺形成。在一些实施例中，可以使用氧化铝形成第二蚀刻停止层354。在一些实施例中，第二蚀刻停止层354可具有在约5埃和约50埃之间的厚度。在一些实施例中，第二蚀刻停止层354可包括多个层。
可以在第二蚀刻停止层354上形成第二介电层385。在一些实施例中，第二介电层385的组成可类似于上述第二介电层108。在一些实施例中，第二介电层可以由碳氧化硅形成。导电结构390可以形成在第二介电层385上，并且可以使用铜、钴、钨、任何合适的导电结构或它们的组合形成。在一些实施例中，导电结构390可以形成在部分制造的半导体结构300的M2金属层中。
可以使用类似于图1A中描述的用于形成第一蚀刻停止层104的ALD工艺来形成图3中描述的第一蚀刻停止层324和第二蚀刻停止层354。使用前述ALD工艺产生的第一蚀刻停止层324和第二蚀刻停止层354可以提供多种益处，诸如由第一蚀刻停止层204和第二蚀刻停止层224提供的益处，并且为了简单起见，这里不再详细描述。
图4是根据本发明的一些实施例的形成包含ALD ESL层的半导体结构的示例性方法400的流程图。基于本文的公开内容，可以实施方法400中的其它操作。此外，方法400的操作可以以不同的顺序实施和/或变化。
在操作402中，根据一些实施例，在半导体互连结构上形成第一ESL层。半导体互连结构可包括介电结构、导电互连层、其它导电层和一个或多个介电层。根据需要，半导体结构还可以包括其它层。以上参考图1A描述了介电层、导电互连层、导电层和一个或多个介电层的实例。在一些实施例中，介电结构可以由低k介电材料制成。可以在介电结构中形成导电互连层，从而提供至集成电路和器件的电连接。第一ESL层可用于防止在后续工艺期间蚀刻介电结构和导电互连层。根据本发明的实施例，第一ESL层的组成可以是使用ALD或CVD沉积的氧化铝。其它示例性组成可包括氮化铝、氧氮化硅(SiOxNy)、氧化硅、其它合适的材料或它们的组合。可以使用ALD或CVD来实施第一ESL层的沉积，类似于上述蚀刻停止层104的沉积工艺，并且为了简单起见，这里不再详细描述。
使用前述ALD工艺生产的第一ESL层可提供多种益处。例如，氧化铝层的组成可以提供增加的击穿电压(例如，大于约8.5MV/m)的益处。所形成的氧化铝层的组成可包括在约30％和约45％之间的铝含量、在约55％和约70％之间的氧含量，以及在约0.5％和约3％之间的氢含量。在一些实施例中，氧与铝的原子比可在约1.2和约2.3之间。此外，ALD沉积的ESL层还可以具有低于PVD沉积的ESL层的较低介电常数(例如，在约7和约8.5之间)，这进而产生较低的电容和较低的RC常数。此外，与包括使用反应物离子(例如，氧离子)轰击下面的衬底的PVD沉积方法相比，ALD工艺引入较少的离子轰击，使得氧离子不太可能渗透到下面的金属层中而导致不期望的金属氧化。例如，与PVD工艺相比，如果使用上述ALD工艺，则可以减少互连层103的氧化，并且将在互连层103的顶部形成更少的金属氧化物。
在操作404中，根据一些实施例，在第一ESL层上形成第一介电层和掩模层。在一些实施例中，第一介电层可以由介电材料制成，诸如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、碳氧化硅、碳化硅、掺氟硅酸盐玻璃(FSG)、有机硅酸盐、低k介电材料和/或其它合适的绝缘材料。第一介电层的介电值可以在从约1至约3.9的范围内。第一介电层的沉积可以通过任何合适的工艺进行，诸如CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、其它合适的方法、或它们的组合。可以在第一介电层的顶面上形成一个或多个第一掩模层。掩模层可用于在第一介电层中形成沟槽和通孔期间为第一介电层的部分提供保护。掩模层的实例可以是上面在图1B中描述的第一掩模层110和第二掩模层120。
在操作406中，根据一些实施例，使用掩模层作为掩模在介电层中形成通孔和沟槽。在一些实施例中，可以使用一个或多个蚀刻工艺在第一介电层中形成通孔和沟槽。例如，可以使用一个或多个蚀刻工艺来去除第一介电层的部分，从而使得可以在第一介电层中形成开口。在一些实施例中，沟槽可以形成在第一介电层中而不暴露下面的第一蚀刻停止层。在一些实施例中，还可以在第一介电层中形成通孔以暴露下面的互连层。可以使用一个或多个蚀刻工艺来形成通孔。沟槽和通孔的实例可以分别是沟槽111和通孔113，如上参考图1C所述。
在操作408中，根据一些实施例，用导电材料填充沟槽和通孔。在一些实施例中，可以在沉积导电材料之前在沟槽和通孔中形成阻挡层。沟槽和通孔填充有导电层，该导电层与下面的导电互连层接触。在一些实施例中，导电层的组成包括合适的金属，诸如Ag、Al、Au、Cu、Ru、Co、Ni、W、Mn、Mo、CoW、CoWP、其它合适的材料或它们的组合。在一些实施例中，填充工艺可以是自下而上的镀工艺，其中导电层在通孔的底部处开始生长并且向上进行直至填充通孔。导电层的实例可以是上面在图1D中描述的导电层130。
在操作410中，根据本发明的一些实施例，实施平坦化工艺并且在沟槽和通孔中形成导电结构。在沉积导电材料之后，可以使用合适的工艺平坦化半导体互连结构的顶面。可以使用合适的工艺去除导电层和掩模层的过量材料，合适的工艺诸如干蚀刻、湿蚀刻、反应离子蚀刻和/或其它蚀刻方法。可以可选地使用任何其它合适的方法，诸如化学机械抛光(CMP)工艺，其也可以平坦化第一介电层和剩余导电层的表面，从而使得这些表面基本齐平。在平坦化工艺之后，可以分别在沟槽和通孔中形成导电结构。导电结构的实例可以是上面在图1E中描述的导电结构132和134。
在操作412中，根据一些实施例，在介电结构和导电结构上形成额外的结构。例如，可以在导电结构和第一介电层的顶面上形成第二ESL层和/或额外的ESL层、介电层、掩模层。在一些实施例中，可以使用与第一ESL层类似的工艺来形成额外的ESL层。例如，可以使用ALD沉积的氧化铝形成额外的ESL层。在一些实施例中，额外的介电层可以类似于上面图1B中描述的第一介电层。额外结构的实例可以是上面在图1F中描述的第二蚀刻停止层124、第二介电层150、以及第三掩模层160和第四掩模层170。
根据本发明的各个实施例提供了在半导体器件中形成ESL层的结构和方法。在一些实施例中，可以使用ALD或CVD工艺形成ESL层。在一些实施例中，ESL层可以是氧化铝层。在一些实施例中，ESL层和用于形成ESL层的方法可以应用于PMD层的结构和形成，但是为了简单起见，这里不再详细描述。
根据本发明的各个实施例，在半导体结构中使用ALD或CVD形成的ESL层提供以下益处(i)高击穿电压(例如，大于约8.5MV/m)；(ii)具有较少的销孔的高质量膜；(iii)由于减小的膜介电常数而减小的RC常数；以及(4)与PVD工艺相比，由于ALD或CVD工艺中的氧气轰击较少，减少了对下面的金属的氧化。
本发明的实施例包括形成半导体结构的方法。该方法包括在第一介电层上方沉积蚀刻停止层(ESL)。ESL层沉积可包括：在第一介电层上方流动第一前体；净化第一前体的至少部分；在第一介电层上方流动第二前体以形成ESL层的子层；并且净化第二前体的至少部分。该方法还可以包括在ESL层上沉积第二介电层以及在第二介电层中和穿过ESL层形成通孔。
在上述方法中，沉积所述蚀刻停止层包括沉积氧化铝。在上述方法中，所述第一前体包括三甲基铝(TMA)。在上述方法中，所述第二前体包括叔丁醇((CH3)3COH)、H2O、乙二醇或叔戊醇(TAA)中的一种。在上述方法中，该方法还包括，在所述第一前体流动之前对所述第一介电层实施等离子体处理工艺。在上述方法中，实施所述等离子体处理工艺包括在约150摄氏度和约400摄氏度之间的温度下以及在约0.5Torr和约10Torr之间的腔室压力下在所述第一介电层上方流动NH3。在上述方法中，该方法还包括，对所述蚀刻停止层的子层实施等离子体处理工艺。在上述方法中，实施所述等离子体处理工艺包括在所述蚀刻停止层的子层上方流动NH3。在上述方法中，所述等离子体处理工艺的温度在约150摄氏度和约400摄氏度之间。
本发明的实施例还包括形成半导体结构的方法。该方法包括在第一介电层中形成导电结构和在第一介电层上方沉积第二介电层。第二层沉积可包括：在第一介电层上方流动第一前体；去除第一前体的至少部分；在第一介电层上方流动第二前体；并且去除第二前体的至少部分。该方法还可以包括在第二介电层上沉积第三介电层并且在第三介电层中和穿过第二介电层形成通孔。
在上述方法中，沉积所述第二介电层包括沉积氧化铝。在上述方法中，所述第一前体包括三甲基铝(TMA)。在上述方法中，所述第二前体包括叔丁醇((CH3)3COH)、H2O、乙二醇或叔戊醇(TAA)中的一种。在上述方法中，该方法还包括,在流动所述第一前体之前对所述第一介电层实施等离子体处理工艺。在上述方法中，形成所述导电结构包括沉积钴。在上述方法中，该方法还包括，在所述通孔中沉积铜。
本发明的实施例还包括半导体互连结构。该半导体结构包括：位于第一介电层中的第一导电结构；位于第一介电层上方的氧化铝层，其中氧化铝层的介电常数在约7和约8.5之间；位于氧化铝层上的第二介电层；第二导电结构，位于第二介电层中并且穿过氧化铝层，其中第一和第二导电结构连接在一起。
在上述半导体互连结构中，所述氧化铝层包括以下的原子浓度：(i)在约30％和约45％之间的铝；(ii)在约55％至约70％之间的氧；(iii)在约0.5％和约3％之间的氢。在上述半导体互连结构中，所述氧化铝层的厚度在约5埃和约50埃之间。在上述半导体互连结构中，所述氧化铝层的氧与铝的原子比在约1.2和约2.3之间。
应当理解，具体实施方式部分而不是本发明的摘要旨在用于解释权利要求。公开部分的摘要可以阐述预期的一个或多个但不是所有示例性实施例，因此，不旨在限制所附权利要求。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在第一介电层上方沉积蚀刻停止层(ESL)，其中，所述沉积包括：
在所述第一介电层上方流动第一前体；
净化所述第一前体的至少部分；
在所述第一介电层上方流动第二前体以形成所述蚀刻停止层的子层；以及
净化所述第二前体的至少部分；
在所述蚀刻停止层上沉积第二介电层；以及
在所述第二介电层中并且穿过所述蚀刻停止层形成通孔。
2.根据权利要求1所述的方法，其中，沉积所述蚀刻停止层包括沉积氧化铝。
3.根据权利要求1所述的方法，其中，所述第一前体包括三甲基铝(TMA)。
4.根据权利要求1所述的方法，其中，所述第二前体包括叔丁醇((CH3)3COH)、H2O、乙二醇或叔戊醇(TAA)中的一种。
5.根据权利要求1所述的方法，还包括，在所述第一前体流动之前对所述第一介电层实施等离子体处理工艺。
6.根据权利要求5所述的方法，其中，实施所述等离子体处理工艺包括在约150摄氏度和约400摄氏度之间的温度下以及在约0.5Torr和约10Torr之间的腔室压力下在所述第一介电层上方流动NH3。
7.根据权利要求1所述的方法，还包括，对所述蚀刻停止层的子层实施等离子体处理工艺。
8.根据权利要求7所述的方法，其中，实施所述等离子体处理工艺包括在所述蚀刻停止层的子层上方流动NH3。
9.一种形成半导体结构的方法，包括：
在第一介电层中形成导电结构；
在所述第一介电层上方沉积第二介电层，其中，所述沉积包括：
在所述第一介电层上方流动第一前体；
去除所述第一前体的至少部分；
在所述第一介电层上方流动第二前体；以及
去除所述第二前体的至少部分；
在所述第二介电层上方沉积第三介电层；以及
在所述第三介电层中并且穿过所述第二介电层形成通孔。
10.一种半导体互连结构，包括：
第一导电结构，位于第一介电层中；
氧化铝层，位于第一介电层上方，其中，氧化铝层的介电常数在约7和约8.5之间；
第二介电层，位于氧化铝层上；
第二导电结构，位于所述第二介电层中并且穿过所述氧化铝层，其中，所述第一导电结构和所述第二导电结构连接。
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