CN113053803A - 用于金属化的双层衬里 - Google Patents

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liner
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谢惠雯
郭凯翔
翁政辉
陈骏笙
陈玟璇
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Abstract

本公开涉及用于金属化的双层衬里。一种形成半导体器件的方法包括在电介质层中形成开口，以及在开口中形成阻挡层。通过首先在阻挡层之上形成第一衬里层，并在第一衬里层之上形成第二衬里层，使得第一衬里层和第二衬里层混合，来形成组合衬里层。在组合衬里层之上形成导电材料层，并且执行热工艺以使导电材料层回流。

Description

用于金属化的双层衬里
技术领域
本公开总体涉及用于金属化的双层衬里。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC演变的过程中，功能密度(例如每芯片面积的互连器件的数量)通常增大，而几何尺寸(例如使用制造工艺能够产生的最小组件(或线))减小。这种缩小过程通常通过提高生产效率并降低相关成本来提供益处。
随着器件的缩小，制造商已经开始使用新的且不同的材料和/或材料的组合来促进器件的缩小。缩小(单独地或者与新的且不同的材料相组合)还导致了处于较大几何尺寸的前几代可能没有遇到的挑战。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在电介质层中形成开口；在所述开口中形成阻挡层；在所述阻挡层之上形成组合衬里层，形成所述组合衬里层包括：在所述阻挡层之上形成第一衬里层，所述第一衬里层包含钌；并且在所述第一衬里层之上形成第二衬里层，所述第二衬里层包含钴；在所述组合衬里层之上形成导电材料层，所述导电材料层包括铜；以及执行热工艺以使所述导电材料层回流。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，包括：在衬底之上沉积电介质层；图案化所述电介质层以形成开口，所述开口包括侧壁和底表面；在所述电介质层之上以及所述开口中沉积阻挡层；在所述阻挡层之上沉积钌层；在所述钌层上沉积钴层；执行氢等离子体处理以产生包含钌和钴的混合二元层；以及在所述混合二元层之上沉积第一铜层。
根据本公开的又一实施例，提供了一种半导体结构，包括：电介质层，包括沟槽；阻挡层，沉积在所述沟槽中以及所述电介质层的侧壁之上；衬里层，沉积在所述沟槽中，所述衬里层的侧壁沉积在所述阻挡层的侧壁之上，所述衬里层的底部部分沉积在所述阻挡层的底部部分之上，所述衬里层包括顶表面和底表面，所述衬里层在所述顶表面上的第一位置处的第一组分与所述衬里层在所述底表面上的第二位置处的第二组分不同；以及导电填充材料，沉积在所述沟槽中以及所述衬里层的侧壁和底部部分之上。
附图说明
在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17和图18示出了根据一些实施例的集成电路的互联结构的形成中的各个中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
根据一些实施例，提供了诸如互连结构中的导电线和金属化层之类的导电特征及其形成方法。具体地，导电特征被形成具有阻挡层、多个衬里层(形成组合衬里层)、以及填充导电特征的导电材料。组合衬里层对阻挡层具有强粘附性，同时还提高了导电材料(例如在沉积期间和沉积之后)流过组合衬里层以填充开口的下部部分并避免开口的上部部分中的夹断(pinch-off)的能力。此外，多个衬里层中的至少一者可以包括与后续在导电材料和组合衬里层之上形成的帽盖层中的材料相似的材料。组合衬里层中存在该材料减少了在使用完成的半导体器件期间，该相似材料从帽盖层到组合衬里层的电迁移。为了获得这些益处和其他益处，多个衬里层还由于它们的以下能力而被选择：相互混合以形成一个连续层(例如组合衬里层)，同时受益于多个衬里层中的每一者的某些特性，例如与附近和邻近的层的相互作用。由于组合衬里层和阻挡层之间的较强粘附性，导电材料在组合衬里层之上的提高的流动性，以及材料从帽盖层到组合衬里层的降低的电迁移，所得的导电特征可以以较高良率形成并且将以较高可靠性执行。
图1至图18示出了根据一些实施例的形成集成电路的导电特征和互连结构的中间阶段的截面图。图1至图13可示出使用单镶嵌工艺形成互连结构的导电线。图14至图18可示出使用双镶嵌工艺形成互连结构的金属化层(包括金属化线和导电通孔)。
图1示出了根据一些实施例的包括衬底50(例如半导体衬底)的晶圆100上的半导体结构的截面图，各种电子器件可以形成在衬底50之上。在随后的附图中，多级互连系统可以被形成在各种电子器件和衬底50之上。通常，如下面将更详细地讨论的，图1示出了形成在衬底50上的鳍式场效应晶体管(FinFET)器件60，以及在随后的附图中在其上形成的多个互连层。然而，平面晶体管、栅极全环绕(GAA)晶体管和其他类型的器件在本公开的预期范围内。
通常，图1中所示的衬底50可以包括体半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括在薄半导体层下方的绝缘体层，该薄半导体层是SOI衬底的有源层。有源层的半导体和体半导体通常包括晶体半导体材料硅，但可以包括一种或多种其他半导体材料，例如锗、硅锗合金、化合物半导体(例如GaAs、AlAs、InAs、GaN、AlN等)、或它们的合金(例如GaxAl1- xAs、GaxAl1-xN、InxGa1-xAs等)、氧化物半导体(例如ZnO、SnO2、TiO2、Ga2O3等)、或它们的组合。半导体材料可以被掺杂或不被掺杂。可以使用的其他衬底包括多层衬底、梯度衬底或混合定向衬底。
图1中所示的FinFET器件60是在半导体凸起的鳍状条带(标为鳍58)中形成的三维金属氧化物半导体场效应晶体管(MOSFET)结构。图1中所示的横截面是沿鳍的处于与源极和漏极区域54之间的电流流动的方向平行的方向的纵轴截取的。鳍58可以通过使用光刻和蚀刻技术对衬底进行图案化来形成。例如，可以使用间隔件图像转移(SIT)图案化技术。在该方法中，使用适当的光刻和蚀刻工艺，在衬底之上形成牺牲层并对其进行图案化以形成芯轴。使用自对准工艺在芯轴旁边形成间隔件。然后通过适当的选择性蚀刻工艺去除牺牲层。然后，每个剩下的间隔件可以用作硬掩模，以通过使用例如反应离子蚀刻(RIE)将沟槽蚀刻到衬底50中来图案化相应的鳍58。图1示出了单个鳍58，但衬底50可以包括任何数量的鳍。
沿着鳍58的相反侧壁形成的浅沟槽隔离(STI)区域62也在图1中示出。STI区域62可以通过沉积一种或多种电介质材料(例如氧化硅)以完全填充鳍周围的沟槽，然后使电介质材料的顶表面凹陷来形成。STI区域62的电介质材料可以使用高密度等离子体化学气相沉积(HDP-CVD)、低压CVD(LPCVD)、亚大气压CVD(SACVD)、可流动CVD(FCVD)、旋涂、和/或类似工艺、或其组合来沉积。在沉积之后，可以执行退火工艺或固化工艺。在一些情况下，STI区域62可以包括衬里，例如通过氧化硅表面而生长的热氧化物衬里。凹陷工艺可以使用例如平坦化工艺(例如化学机械抛光(CMP))，然后是选择性蚀刻工艺(例如湿法蚀刻、干法蚀刻、或其组合)，该选择性蚀刻工艺可以使STI区域62中的电介质材料的顶表面凹陷，使得鳍58的上部部分从周围的绝缘STI区域62突出。在一些情况下，用于形成鳍58的图案化硬掩模也可以通过该平坦化工艺去除。
在一些实施例中，图1中所示的FinFET器件60的栅极结构68是高k金属栅(HKMG)栅极结构，该结构可以使用后栅极工艺流程来形成。在后栅极工艺流程中，牺牲虚设栅极结构(未示出)在形成STI区域62之后形成。虚设栅极结构可以包括虚设栅极电介质、虚设栅极电极和硬掩模。首先，可以沉积虚设栅极电介质材料(例如氧化硅、氮化硅、氮氧化硅等)。接下来，虚设栅极材料(例如非晶硅、多晶硅等)可以被沉积在虚设栅极电介质之上，并然后被平坦化(例如，通过CMP)。硬掩模层(例如氮化硅、碳化硅等)可以被形成在虚设栅极材料之上。然后，通过对硬掩模进行图案化并使用适当的光刻和蚀刻技术将该图案转移到虚设栅极电介质和虚设栅极材料，来形成虚设栅极结构。虚设栅极结构可以沿着突出的鳍58的多个侧延伸，并且在STI区域62的表面之上在鳍58之间延伸。如以下更详细描述的，虚设栅极结构可以被如图1中所示的栅极结构68替代。在图1中右侧示出的栅极结构68(见鳍58的顶部)是有源栅极结构的示例，该有源栅极结构例如沿着在STI区域62之上突出的鳍58的部分的侧壁并在该部分之上延伸。在图1中左侧的栅极结构68是在STI区域62之上(例如在相邻的鳍58之间)延伸的示例栅极结构。可以使用任何合适的方法(例如CVD、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)等)、或通过半导体表面的热氧化、或其组合来沉积用于形成虚设栅极结构和硬掩模的材料。
图1中所示的FinFET 60的源极和漏极区域54和间隔件72被形成为例如与虚设栅极结构自对准。间隔件72可以通过在虚设栅极图案化完成之后执行的间隔件电介质层的沉积和各向异性蚀刻而形成。间隔件电介质层可以包括一种或多种电介质，例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等、或其组合。该各向异性蚀刻工艺从虚设栅极结构的顶部之上去除间隔件电介质层而留下间隔件72，该间隔件72沿着虚设栅极结构的侧壁横向延伸到鳍58的表面(如图1右侧所示)或STI区域62的表面(如图1左侧所示)的一部分上。
源极和漏极区域54是与鳍58接触的半导体区域。在一些实施例中，源极和漏极区域54可以包括重掺杂区域和相对轻掺杂漏极(LDD)扩展。通常，重掺杂区域被使用间隔件72与虚设栅极结构分隔开，而LDD区域可在形成间隔件72之前形成，从而在间隔件72下方延伸，并且在一些实施例中，进一步延伸至虚设栅极结构下方的半导体的一部分中。可以例如通过使用离子注入工艺注入掺杂剂(例如As、P、B、In等)来形成LDD区域。
源极和漏极区域54可以包括外延生长区域。例如，在形成LDD区域之后，可以形成间隔件72，并且随后，重掺杂的源极和漏极区域可以被形成为与间隔件72自对准。具体地，可以通过如下工艺来形成重掺杂的源极和漏极区域：首先蚀刻鳍以形成凹陷，然后通过选择性外延生长(SEG)工艺在凹陷中沉积晶体半导体材料，该SEG工艺可以填充凹陷并且通常延伸超过鳍的原始表面并在其之上，以形成凸起的源极-漏极结构，如图1中所示。晶体半导体材料可以是元素(例如Si或Ge等)、或合金(例如Si1-xCx、Si1-xGex、Si1-x-yGexCy等)。SEG工艺可以使用任何合适的外延生长方法，例如，气相/固相/液相外延(VPE、SPE、LPE)、或金属有机CVD(MOCVD)、或分子束外延(MBE)等。高剂量(例如约1014cm-2至1016cm-2)的掺杂剂可以在SEG期间(原位地)、或通过在SEG之后执行的离子注入工艺、或通过它们的组合而被引入到重掺杂的源极和漏极区域54中。源极和漏极区域54可以通过其他工艺形成，例如，掺杂剂的离子注入等。
仍然参考图1，第一层间电介质(ILD)层76被沉积在该结构之上。在一些实施例中，可以在沉积ILD材料之前沉积合适的电介质(例如氮化硅、碳化硅等、或其组合)的接触蚀刻停止层(CESL)(未示出)。可以执行平坦化工艺(例如CMP)以从虚设栅极之上去除过量的ILD材料和任何剩余的硬掩模材料以形成顶表面，其中虚设栅极材料的该顶表面被暴露并且可以与第一ILD层76的顶表面基本共面。
然后，可以通过首先使用一种或多种蚀刻技术去除虚设栅极结构，从而在相应的间隔件72之间产生凹陷，来形成图1中示出的HKMG栅极结构68。接下来，可以沉积包括一种或多种电介质的替换栅极电介质层66，然后沉积包括一种或多种导电材料的替换导电栅极层64，以完全填充凹陷。栅极电介质层66包括例如高k电介质材料，例如，金属的氧化物和/或硅酸盐(例如Hf、Al、Zr、La、Mg、Ba、Ti和其他金属的氧化物和/或硅酸盐)、氮化硅、氧化硅等、其组合、或其多层。在一些实施例中，导电栅极层64可以是多层金属栅极堆叠，包括在栅电介质层66的顶部上相继形成的阻挡层、功函数层和栅极填充层。阻挡层的示例材料包括TiN、TaN、Ti、Ta、TiSiN、TaSiN等、或其多层组合。对于p型FET，功函数层可以包括TiN、TaN、Ru、Mo、Al，并且对于n型FET，功函数层可以包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可以使用其他合适的功函数材料、或其组合、或其多层。填充凹陷的其余部分的栅极填充层可以包括金属，例如，Cu、Al、W、Co、Ru等、或其组合、或其多层。可以通过任何合适的方法来沉积在形成栅极结构时使用的材料，例如，CVD、PECVD、物理气相沉积(PVD)、ALD、PEALD、电化学镀(ECP)、无电镀、和/或类似方法。可以使用例如CMP工艺来从第一ILD层76的顶表面之上去除栅极结构层64和66的过量部分。如图1中所示，所得的结构可以是基本上共面的表面，包括第一ILD层76、间隔件72、以及嵌入在相应的间隔件72之间的HKMG栅极层的剩余部分(即栅极结构层64和66)的暴露顶表面。
如图1中所示，可以在第一ILD层76之上沉积第二ILD层78。在一些实施例中，形成第一ILD层76和第二ILD层78的绝缘材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、低介电常数(低k)电介质，例如，氟硅酸盐玻璃(FSG)、碳氧化硅(SiOCH)、掺杂碳的氧化物(CDO)、可流动氧化物、或多孔氧化物(例如干凝胶/气凝胶)等、或其组合。可以使用任何合适的方法来沉积用于形成第一ILD层76和第二ILD层78的电介质材料，例如，CVD、PVD、ALD、PEALD、PECVD、SACVD、FCVD、旋涂等、或其组合。在一些实施例中，还在所示的ILD层上方和/或下方的结构之上形成一个或多个蚀刻停止层(未具体示出)。
如图1中所示，在衬底50中形成的电子器件的电极可以使用穿过中间的电介质层形成的导电连接件(例如接触插塞74)而被电连接至(在后面的图中后续形成的)第一互连级的导电特征。在图1中所示的示例中，接触插塞74电连接到FinFET 60的源极和漏极区域54。到栅极电极的接触插塞74通常形成在STI区域62之上。单独的栅极电极64(图1中的左侧示出)示出了这种接触件。可以使用光刻技术来形成接触插塞74。例如，图案化掩模可以形成在第二ILD层78之上，并用于蚀刻延伸穿过第二ILD层78以暴露STI区域62之上的栅极电极64的一部分的开口，还在鳍58之上蚀刻进一步延伸穿过第一ILD层76以及第一ILD层76下方的CESL(未示出)衬里以暴露源极和漏极区域54的部分的开口。在一些实施例中，可以使用在两个连续的步骤中执行蚀刻的各向异性干法蚀刻工艺。相对于在导电栅极层64以及可能内衬源极和漏极区域54的重掺杂区域的顶表面的CESL中使用的材料的蚀刻速率，在蚀刻工艺的第一步骤中使用的蚀刻剂对第一ILD层76和第二ILD层78的材料具有较高的蚀刻速率。一旦蚀刻工艺的第一步骤暴露CESL，则可以执行蚀刻工艺的第二步骤，在该步骤中可以切换蚀刻剂以选择性地去除CESL。尽管示出了两个ILD层(例如第一ILD层76和第二ILD层78)，但具有仅单个ILD层或具有三个或更多个ILD层的实施例也在本公开的预期范围内。
在一些实施例中，可以在第一ILD层76和第二ILD层78中的开口中形成导电衬里。随后，用导电填充材料填充开口。衬里包括于用于减少导电材料从接触插塞74向外扩散到周围的电介质材料中的阻挡金属。在一些实施例中，衬里可包括两个阻挡金属层。第一阻挡金属与源极和漏极区域54中的半导体材料接触，并且可以随后与源极和漏极区域54中的重掺杂半导体进行化学反应以形成低电阻欧姆接触，在此之后可以去除未反应的金属。例如，如果源极和漏极区域54中的重掺杂半导体是硅或硅锗合金半导体，则第一阻挡金属可以包括Ti、Ni、Pt、Co、其他合适的金属、或其合金。导电衬里的第二阻挡金属层可以另外包括其他金属(例如TiN、TaN、Ta、或其他合适的金属、或其合金)。可以使用任何可接受的沉积技术(例如CVD、ALD、PEALD、PECVD、PVD、ECP、无电镀等、或其任何组合)来将导电填充材料(例如W、Al、Cu、Ru、Ni、Co、它们的合金、或其任何组合)沉积在导电衬里层之上以填充接触开口。接下来，可以使用平坦化工艺(例如CMP)来从第二ILD层78的表面之上去除所有导电材料的过量部分。所得的导电插塞延伸到第一ILD层76和第二ILD层78中并构成接触插塞74，形成与电子器件(例如三栅极FinFET)的电极的实体连接和电连接，如图1中所示。在该示例中，使用相同的工艺步骤同时形成到STI区域62之上的电极以及到鳍58之上的电极的接触件。然而，在其他实施例中，这两种类型的接触件可以分开形成。
在图2中，蚀刻停止层108被形成在FinFET 60和其他电子器件、第二ILD层78和接触插塞74之上。蚀刻停止层108可以由碳化硅、氮化硅、氮氧化硅、碳氮化硅等形成。蚀刻停止层108可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂电介质工艺等、或其组合形成。蚀刻停止层108可形成为厚度约
Figure BDA0002861846440000091
至约
Figure BDA0002861846440000092
例如约
Figure BDA0002861846440000093
仍参考图2，在蚀刻停止层108之上形成金属间电介质(IMD)层110。IMD层110可以是由k值低于约3.0的低k电介质材料形成的层。IMD层110可以是由k值小于2.5的超低k(ELK)电介质材料形成的层。在一些实施例中，IMD层110可以由含氧和/或含碳的低k电介质材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成。蚀刻停止层108的材料对于IMD层110具有高蚀刻选择性，因此蚀刻停止层108可用于在随后的工艺步骤中停止对IMD层110的蚀刻。
在一些实施例中，IMD层110由多孔材料形成，例如，SiOCN、SiCN、SiOC、SiOCH等，并且可以通过初始地在蚀刻停止层108之上形成前体层而形成。前体层可以包括基质材料(matrix material)和散布在基质材料内的致孔剂两者，或者替代地可包括不具有致孔剂的基质材料。在一些实施例中，可以例如通过使用诸如等离子体增强化学气相沉积(PECVD)之类的工艺来共同沉积基质和致孔剂而形成前体层，在该工艺中，基质材料与致孔剂被同时沉积，从而形成具有基质材料和致孔剂混合在一起的前体层。然而，如本领域普通技术人员将认识到的，使用同时的PECVD工艺的共同沉积不是可用于形成前体层的唯一工艺。还可以使用任何合适的工艺，例如，将基质材料和致孔剂材料预混合为液体，然后将混合物旋涂在蚀刻停止层108上。
可以使用诸如PECVD之类的工艺来形成基质材料或者基础电介质材料，但可以替代地使用任何合适的工艺，例如，CVD、PVD、或者甚至旋涂。PECVD工艺可以利用诸如甲基二乙氧基硅烷(DEMS)之类的前体，但可以替代地使用其他前体，例如，其他硅烷、烷基硅烷(例如三甲基硅烷和四甲基硅烷)、烷氧基硅烷(例如甲基三乙氧基硅烷(MTEOS)、甲基三甲氧基硅烷(MTMOS)、甲基二甲氧基硅烷(MDMOS)、三甲基甲氧基硅烷(TMMOS)和二甲基二甲氧基硅烷(DMDMOS))、线性硅氧烷和环状硅氧烷(例如八甲基环四硅氧烷(OMCTS)和四甲基环四硅氧烷(TMCTS))、它们的组合等。然而，如本领域普通技术人员将认识到的，这里列出的材料和工艺仅是说明性的，并不意味着对实施例进行限制，因为可以替代地使用任何其他合适的基质前体。
致孔剂可以是在基质材料凝固之后可从基质材料中去除的分子，以在基质中形成孔隙，并且从而降低IMD层110的介电常数的总体值。致孔剂可以是这样的材料，其足够大以形成孔隙，同时又保持足够小以使得各个孔隙的尺寸不会过度取代基质材料。这样，致孔剂可以包括有机分子，例如，α-萜品烯(alpha-terpinene，ATRP)(1-异丙基-4-甲基-1，3-环己二烯)或环辛烷(船形)或1，2-双(三乙氧基甲硅烷基)乙烷硅。
在前体层已形成有分散在基质材料内的致孔剂之后，致孔剂被从基质材料中去除以在基质材料内形成孔隙。在实施例中，通过退火工艺来执行致孔剂的去除，该工艺可以分解并蒸发致孔剂材料，从而使致孔剂材料扩散并离开基质材料，从而留下结构完好的多孔电介质材料作为IMD层110。例如，可以利用在约200℃至约500℃范围内(例如约400℃)、约10秒至约600秒范围内(例如约200秒)的退火。替代地，可以使用其他合适的工艺来去除致孔剂，例如，用紫外线(UV)辐射照射致孔剂来分解致孔剂、或者利用微波来分解致孔剂。
在图3中，膜堆叠被形成在IMD层110之上。根据一些实施例，该膜堆叠用于形成电连接到接触插塞74和衬底50的导电线。膜堆叠包括缓冲层124和掩模层126。在一些实施例中，膜堆叠包括可以以交替方式形成的多于一个的缓冲层和掩模层。
缓冲层124被形成在IMD层110之上，并且掩模层126被形成在缓冲层124之上。缓冲层124可以由诸如氧化硅之类的电介质形成，并且可以通过CVD、PVD、ALD、旋涂电介质工艺等形成。掩模层126可以由包括诸如氮化钛、钛、氮化钽、钽等之类的金属的材料形成，并且可以通过PVD、射频PVD(RFPVD)、ALD等形成。在后续工艺步骤中，在掩模层126上形成图案。然后，掩模层126被用作蚀刻掩模，其中掩模层126的图案被用于蚀刻IMD层110。缓冲层124提供IMD层110和掩模层126之间的应力降低。
在图4中，开口130被形成在掩模层126中。开口130的形成可包括执行光刻工艺以蚀刻掩模层126，以便形成初始开口。该光刻工艺可包括在掩模层126之上形成光致抗蚀剂(未具体示出)，将光致抗蚀剂图案化有与开口130相对应的开口，将开口130延伸穿过掩模层126，然后去除光致抗蚀剂。
在图5中，开口130被延伸穿过缓冲层124和IMD层110。可以通过使用可接受的蚀刻技术来延伸开口130。在实施例中，通过各向异性干法蚀刻工艺来形成开口130。例如，蚀刻工艺可包括使用反应气体的干法蚀刻工艺，该反应气体选择性地蚀刻IMD层110而不显著地蚀刻掩模层126。该蚀刻工艺被执行直到开口130暴露蚀刻停止层108为止。例如，蚀刻工艺可包括使用等离子体从蚀刻剂气体形成反应性物质。在一些实施例中，等离子体可以是远程等离子体。蚀刻剂气体可包括碳氟化合物，例如，C4F6/CF4/C5F和NF3/O2/N2/Ar/H3/H2等、或其组合。在一些实施例中，蚀刻剂使用利用O2或Ar作为载气的碳氟化合物。
在图6中，蚀刻停止层108的在开口130中的部分被去除而暴露下面的目标接触插塞74。可以使用对蚀刻停止层108的材料具有选择性的各向异性湿法或干法蚀刻来去除蚀刻停止层108。例如，可以使用利用诸如H2O2之类的蚀刻剂反应物的各向异性湿法蚀刻来去除蚀刻停止层108。用于去除蚀刻停止层108的蚀刻工艺可以与用于形成开口130的蚀刻工艺不同(例如可以使用不同的蚀刻剂和/或其他蚀刻工艺参数)。
在图7中，阻挡层140被形成在晶圆100的暴露表面上以及开口130中。根据一些实施例，阻挡层140的形成可包括PVD、ALD、或其组合。在一些示例性沉积工艺中，Ar被引入放置有晶圆100的相应的沉积室(未示出)，以从在PVD中使用的相应的靶(未示出)溅射金属离子(例如钛(Ti+)或钽(Ta+))或无电荷原子(例如钛(Ti)或钽(Ta))。氮可被添加到工艺气体中。溅射的金属离子沉积到晶圆100上，形成导电的阻挡层140。在沉积阻挡层140时，可以施加DC功率和/或射频(RF)功率。在沉积之后，阻挡层140包括在IMD层110正上方的部分、在开口130的侧壁上的部分(例如掩模层126、缓冲层124、IMD层110和蚀刻停止层108的侧壁)、以及位于开口130的底部的部分。
在图8中，第一衬里层142被形成在晶圆100的暴露表面上和开口130中。第一衬里层142可以由钌、钼、铑等形成，并且可以通过诸如CVD、PVD、ALD、或其组合之类的沉积工艺形成。根据一些实施例，可以通过流动包含附接至一个或多个烷基(例如己二烯、吡啶、丁二烯和环庚二烯)、一个或多个羰基、一个或多个其他官能团、或其组合的钌的前体分子，来利用CVD工艺形成第一衬里层142。例如，可以使用三羰基-己二烯钌作为前体分子来通过CVD形成第一衬里层142。第一衬里层142可以被形成为约
Figure BDA0002861846440000121
Figure BDA0002861846440000122
或
Figure BDA0002861846440000123
至约
Figure BDA0002861846440000124
的厚度，例如，约
Figure BDA0002861846440000125
取决于形成方法，约
Figure BDA0002861846440000126
或
Figure BDA0002861846440000127
的最小厚度可以允许第一衬里层142的完整单层覆盖。
在图9中，第二衬里层144被形成在晶圆100的暴露表面上的第一衬里层142之上。第二衬里层144可以由钴、钽、镁等形成，并且可以通过诸如CVD、PVD、ALD之类的沉积工艺形成。根据一些实施例，可以通过流动包含附接至一个或多个烷基、一个或多个羰基、一个或多个其他官能团、或其组合的钴的分子，来利用CVD工艺形成第二衬里层144。在第一衬里层的钌之上形成第二衬里层144的钴的益处在于，与钴粘附到阻挡层140(例如TaN)相比，钴可以更好地粘附到钌。第二衬里层144可以形成为约
Figure BDA0002861846440000131
至约
Figure BDA0002861846440000132
或者
Figure BDA0002861846440000133
至
Figure BDA0002861846440000134
的厚度，例如，约
Figure BDA0002861846440000135
如下面更详细地讨论的，尽管通常
Figure BDA0002861846440000136
至
Figure BDA0002861846440000137
的最小沉积可以允许完整单层覆盖，但大于或大约
Figure BDA0002861846440000138
的第二衬里层144的厚度可有助于控制第一衬里层142和第二衬里层144的混合，使得组合衬里层的所得的顶表面具有足够的第二衬里层144的材料(例如钴)的比例，以在使用完成的器件期间减少来自上面的层(例如下面讨论的钴帽盖层)的电迁移，如下文将更详细地讨论的。另外，小于或大约
Figure BDA0002861846440000139
的第二衬里层144的厚度可以改善第一衬里层142和第二衬里层144之间的混合的程度，沿着组合衬里层的顶表面产生足够量的第一衬里层142的材料(例如钌)，以实现与上面的层(例如导电材料)的去湿性(dewettability)相关的益处，如下文将更详细地讨论的。在一些实施例中，第一衬里层142和第二衬里层144的厚度可被选择为厚度的总和为约
Figure BDA00028618464400001310
至约
Figure BDA00028618464400001311
同时仍保持在第一衬里层142和第二衬里层144的上述优选范围内。
在形成第二衬里层144(例如钴)之前直接在阻挡层140(例如TaN)上形成第一衬里层142(例如钌)的益处在于，与第二衬里层144对阻挡层140的粘附性相比，第一衬里层142可具有更强的对阻挡层140的粘附性。这样，第一衬里层142和第二衬里层144一起表现出更强健的覆盖。实际上，虽然直接沉积在阻挡层140之上的例如钴的第二衬里层144可表现出约70％或更高的覆盖率，但直接沉积在阻挡层140之上的例如钌的第一衬里层142(如上所述)可表现出约90％或更高的覆盖率。
在图10中，组合衬里层148可以通过对晶圆100执行氢浸泡处理和/或氢等离子体处理来形成。在氢浸泡处理期间，氢气扩散到组合衬里层148中而修复缺损并重定向分子，这促进了第一衬里层142和第二衬里层144之间的混合。氢浸泡处理可以在约100℃至约400℃之间的高温(例如，约200℃)，以及约10Torr至约50Torr之间的高压(例如，约35Torr)下执行。氢等离子体处理也可以促进第一衬里层142和第二衬里层144之间的混合。另外，氢离子轰击第一衬里层142和第二衬里层144以从这些层内去除碳和氧杂质，同时还增加了金属扩散性。根据一些实施例，氢等离子体处理包括用氢等离子体轰击晶圆100达约10秒至约60秒、或者约30秒的时间段。氢等离子体处理可以在约100℃至约400℃之间，并且在约1Torr至约15Torr之间(例如，约3-5Torr)下执行。氢等离子体的流速可以在约1000sccm(标准立方厘米每分钟)和12000sccm之间，并且持续约5秒至约5分钟之间、或者约24秒。
氢浸泡处理和氢等离子体处理用于若干目的。例如，作为这些处理之一或两者的结果，促进了第一衬里层142和第二衬里层144的混合，从而使组合衬里层148的暴露的顶表面包含约5％至约20％的钌。这些比例也可以在最终的结构中找到。另外，与开口130的下部部分附近的组合衬里层的下部部分相比，在开口130的上部部分附近的组合衬里层的上部部分中，混合的程度可能不同。组合衬里层148可在整个厚度上包括钌和钴浓度的梯度，使得从下表面(即临近阻挡层140)到上表面，钴浓度通常降低，而钌浓度通常增加。当第一衬里层142和第二衬里层144一起总共包括大约或者少于9个单层时，混合更高效。
在图11中，导电材料150被填充到开口130中。还可能沿着组合衬里层148的顶表面形成过量的导电材料150。导电材料150可以是金属性材料，包括金属或金属合金，例如，铜、银、金、钨、钴、铝、或它们的合金。在一些实施例中，导电材料150的形成包括沉积可包括铜或铜合金的薄种子层(未示出)，以及使用CVD、PVD、ALD、ECP(例如高电压ECP)、或无电镀来填充开口130的其余部分。
根据一些实施例，可以使用诸如PVD之类的沉积方法来在开口130中形成导电材料150。例如，可以在室温下执行铜的第一沉积，然后可以在约150℃至约300℃下执行回流工艺达约1分钟至约5分钟。在第一循环之后可执行一次或多次铜沉积和回流工艺。总共可能有一个至五个、或更多个交替的沉积和回流工艺的循环。
先前步骤中的氢等离子体处理的益处在于，所形成的组合衬里层148的上表面具有约5％至约20％的钌，提高了用导电材料150填充开口130的效率和良率。具体而言，在组合衬里层148的表面上存在钌通过提高Cu从组合衬里层148的去湿性，而改善了导电材料150的沉积和回流。换句话说，导电材料150(例如，铜)在接触时不太可能立即且牢固地粘附至组合衬里层148。这样，导电材料150不太可能累积在开口130的上部部分，否则可能导致跨这些上部部分的夹断。相反，在填充开口130的上部部分之前，更多导电材料150将到达并填充开口130的下部部分。另外，在开口130的上部部分发生的导电材料150的累积和/或夹断方面，这些发生将由于导电材料150在组合衬里层148中的钌之上的提高的迁移率(即由于层之间的增强的去湿性)而通过(一个或多个)回流工艺减少或减轻。在任一情况下，开口130可以被导电材料150更高效地填充，从而导致较少或者没有空隙。实际上，组合衬里层148的上表面中的少于约5％的钌浓度会导致铜从组合衬里层148的去湿性的较大下降，这将减少或基本上消除上述与去湿性相关的益处。此外，组合衬里层148的上表面中的大于约20％的钌浓度可能与组合衬里层148中的低总体钴浓度相关联，这可能导致电迁移问题，下面将详细讨论。
在图12中，可以执行平坦化工艺以去除过量的导电材料150、组合衬里层148和阻挡层140，从而在开口130中形成导电线160。另外，该平坦化工艺可去除掩模层126和缓冲层124的剩余部分，从而暴露IMD层110。该平坦化工艺可以是研磨或CMP，并且可以执行为使得导电材料150、组合衬里层148、阻挡层140和IMD层110的顶表面是齐平的或基本齐平的。导电线160包括导电材料150的剩余部分，以及组合衬里层148和阻挡层140的沿导电材料150的侧壁和底部延伸的剩余部分。因此，导电线160实体连接并且电连接到接触插塞74。
在图13中，可以使用CVD、PECVD、PVD、ALD、PEALD、ECP、无电镀等来在IMD层110、阻挡层140、组合衬里层148和导电材料150之上沉积帽盖层170。帽盖层170可以包括钴、钌等、或其任何组合。帽盖层170可被认为是导电线160的一部分。根据一些实施例，帽盖层170是使用CVD沉积的。该沉积可以使用钴前体，其包括包含附接到碳、氧、氢、或其组合的钴的分子。在沉积帽盖层170的材料之后，可以利用任何合适的方法(例如，使用光刻)来去除过量部分。这样，光致抗蚀剂(未具体示出)可被形成在帽盖层170的材料之上并被图案化，以暴露不在导电线160(例如，组合衬里层148和导电材料150)正上方的帽盖层170的材料的部分。然后可以通过蚀刻或任何合适的方法来去除暴露的部分。在一些实施例中，帽盖层170被选择性地沉积在导电材料150之上。另外，帽盖层170的部分还可以沉积在组合衬里层148之上，以及可能阻挡层140之上。可以使用关于阻挡层140、第一衬里层142、第二衬里层144或导电材料150所标识的任何技术来沉积帽盖层170。根据一些实施例，帽盖层170可以具有约
Figure BDA0002861846440000161
和约
Figure BDA0002861846440000162
Figure BDA0002861846440000163
之间的厚度。
根据一些实施例并且未具体示出，在沉积帽盖层170之前，导电线160(例如，导电材料150和组合衬里层148)的上部部分可被蚀刻并凹陷约
Figure BDA0002861846440000164
至约
Figure BDA0002861846440000165
之间。接下来，可以通过上面列出的方法之一来将帽盖层的材料选择性地沉积在该结构之上以及凹陷中。
在存在帽盖层170的情况下，在使用完成的半导体器件期间，可以通过减少帽盖层170的材料和导电材料150的材料到组合衬里层148中的电迁移来实现第二衬里层144的益处。例如，由于钴具有较强的与铜的粘附性，在帽盖层170中使用钴可有助于减少铜从导电材料150到组合衬里层148中的扩散。另外，由于钴的较小扩散梯度以及钴与铜之间的强粘附性，在组合衬里层148中使用钴可有助于减少钴从帽盖层170到组合衬里层148中的扩散。实际上，虽然不是每个芯片或晶圆都需要进行测试，但作为生产可靠的半导体器件的工艺的一部分，需要测试芯片或晶圆的子集。这样，可以包括电迁移测试以表明器件满足某些电迁移规范，例如，帽盖层170的材料到组合衬里层148中的足够低的电迁移。也就是说，仅在这两层中存在该材料(并且两层之间该材料的有效降低的浓度梯度)减少了在长期使用半导体器件期间该材料从帽盖层170到组合衬里层148中的扩散。
在图14中，蚀刻停止层208被形成在IMD层110和导电线160之上。蚀刻停止层208可以由与如上结合蚀刻停止层108描述的类似的材料和类似的工艺形成。蚀刻停止层208可被形成为厚度为约
Figure BDA0002861846440000171
至约
Figure BDA0002861846440000172
例如，约
Figure BDA0002861846440000173
仍参考图14，IMD层210被形成在蚀刻停止层208之上。IMD层210可以由与如上结合IMD层110描述的类似的材料和类似的工艺形成。蚀刻停止层208的材料对于IMD层210具有高蚀刻选择性，因此蚀刻停止层208可用于在后续工艺步骤中停止对IMD层210的蚀刻。
在图15中，膜堆叠被形成在IMD层210之上。根据一些实施例，膜堆叠用于形成电连接至导电线160的金属化线和通孔。膜堆叠包括缓冲层224和掩模层226。在一些实施例中，膜堆叠包括可以以交替方式形成的不止一个缓冲层和掩模层。缓冲层224和掩模层226可以由与如上结合缓冲层124和掩模层126描述的类似的材料并且通过类似的工艺形成。
仍参考图15，然后在掩模层226中形成开口230，并且开口230延伸穿过缓冲层224、IMD层210和蚀刻停止层208。可以通过上面结合开口130描述的可接受的蚀刻技术和蚀刻剂来形成和延伸开口230。开口230暴露下面的导电线160(具体而言，帽盖层170，如果使用的话)。可以使用对蚀刻停止层208的材料具有选择性的各向异性湿法或干法蚀刻来去除蚀刻停止层208。例如，可以使用利用诸如H2O2之类的蚀刻剂反应物的各向异性湿法蚀刻来去除蚀刻停止层208。用于去除蚀刻停止层208的蚀刻工艺可以与用于形成开口230的蚀刻工艺不同(例如，可以使用不同的蚀刻剂和/或其他蚀刻工艺参数)。
如图所示，可以使用双镶嵌工艺来图案化开口230。这样，开口230的上部部分将容纳金属化线(参见下面的图18)，并且开口230的下部部分将容纳导电通孔(参见下面的图18)，以将金属化线与下面的导电线160电连接。
在图16中，阻挡层240、第三衬里层242和第四衬里层244被形成在开口230中。阻挡层240可以由与如上结合阻挡层140描述的类似的材料和类似的工艺形成。第三衬里层242可以由与如上结合第一衬里层142描述的类似的材料和类似的工艺形成。第四衬里层244可以由与如上结合第二衬里层144描述的类似的材料和类似的工艺形成。
在图17中，可以通过对晶圆100执行氢等离子体处理来形成组合衬里层248。氢等离子体处理可以促进第三衬里层242和第四衬里层244之间的混合。根据一些实施例，氢等离子体处理包括用氢等离子体轰击晶圆100达约10秒至约60秒、或者约30秒的时间段。作为氢等离子体处理的结果，组合衬里层248的暴露表面可包含约5％至约20％的钌。组合衬里层248的厚度可以为约
Figure BDA0002861846440000181
至约
Figure BDA0002861846440000182
或者约
Figure BDA0002861846440000183
至约
Figure BDA0002861846440000184
例如，约
Figure BDA0002861846440000185
在图18中，导电材料250被填充到开口230中并沿着组合衬里层248的顶表面填充，并且执行平坦化工艺以去除导电材料250、组合衬里层248和阻挡层240的过量部分，以形成金属化线260。导电材料250可以由与如上结合导电材料150描述的类似的材料和类似的工艺形成。
根据一些实施例，可以使用诸如PVD之类的沉积方法来在开口230中形成导电材料250。例如，可以在室温下执行铜的第一沉积，然后可以在约150℃至约300℃下执行回流工艺达约1分钟至约10分钟。在第一循环之后可以执行一次或多次铜沉积和回流工艺。总共可以有一个到五个交替的沉积和回流工艺的循环。如上所述，先前步骤中的氢等离子体处理的益处在于组合衬里层248的上表面具有约5％至约20％的钌，通过增强从组合衬里层248的去湿性，改善了导电材料250的沉积和回流。这样，导电材料250不太可能累积在开口230的上部部分或者开口230的导电通孔部分的上部部分，否则可能导致跨这些上部部分的夹断。另外，在累积和/或夹断发生方面，这些发生将由于增强的层之间的去湿性而通过(一个或多个)回流工艺减少或减轻。
仍参考图18，可以执行平坦化工艺以去除导电材料250、组合衬里层248和阻挡层240的过量部分，从而在开口230中形成金属化线260和导电通孔262。另外，该平坦化工艺可去除掩模层226和缓冲层224的剩余部分，从而暴露IMD层210。该平坦化工艺可以是研磨或CMP，并且可执行为使得导电材料250、组合衬里层248、阻挡层240和IMD层210的顶表面是齐平的或基本齐平的。金属化线260和导电通孔262包括导电材料250的剩余部分，以及组合衬里层248和阻挡层240的沿导电材料250的侧壁和底部延伸的剩余部分。金属化线260通过导电通孔262电连接到导电线160。
此外，可以在导电材料250以及金属化线260的组合衬里层248之上形成帽盖层270。帽盖层270可以由与如上结合帽盖层170描述的类似的材料(例如，钴)和类似的工艺形成。帽盖层270可被认为金属化线260的一部分。帽盖层270的厚度可以在约
Figure BDA0002861846440000191
和约
Figure BDA0002861846440000192
之间。另外，作为对芯片或晶圆的子集的测试的一部分，如上所述，可以包括电迁移测试以表明器件满足电迁移规范，例如，帽盖层270的材料到组合衬里层248中的足够低的电迁移。
在完成金属化线260和导电通孔262之后，可以使用与如上结合导电线160或金属化线260描述的类似的材料和类似的工艺来在金属化线260之上形成额外的金属化线。
在以上实施例中，描述了相同或类似的材料和工艺来形成导电线160(包括组合衬里层148)和具有导电通孔262的金属化线260(包括组合衬里层248)。另外，与形成导电线160的相应步骤相比，可以使用不同的材料和/或工艺来执行形成具有导电通孔262的金属化线260的一个或多个步骤。
如上所述，衬里层和其他相关工艺步骤的具体选择有助于以较高良率并且以较高性能可靠性来形成导电特征。按照形成的顺序，导电特征可包括阻挡层、第一衬里层、第二衬里层、组合衬里层(替代第一衬里层和第二衬里层)、导电材料和帽盖层。第一益处在于第一衬里层中的第一材料被选择为提供第一衬里层对下面的阻挡层的更强的粘附性和更完全的覆盖。第二益处在于第一衬里层的第一材料和上覆的第二衬里层的第二材料相混合，而允许所得的组合衬里层的顶表面表现出来自第一衬里层的第一材料的某些有益性质。例如，沿着组合衬里层的表面的第一材料允许导电材料在填充开口的上部部分之前填充这些相同开口的下部部分。结果，减少或防止了开口的上部部分中的导电材料的夹断。此外，在夹断发生方面，导电材料在第一材料之上的去湿性允许通过回流导电材料来减轻这些夹断。第三益处在于第二衬里层的第二材料包括帽盖层的第三材料，以便在使用完成的半导体器件期间减少该第三材料从帽盖层到组合衬里层的电迁移。尽管上面已经讨论了钌和钴衬里层的组合，但其他材料组合(例如，以上针对相应的衬里层讨论的其他材料的组合)可以提供类似的益处，并且在本公开的预期范围内。
在一个实施例中，一种形成半导体器件的方法包括在电介质层中形成开口，以及在开口中形成阻挡层。通过首先在阻挡层之上形成包括钌的第一衬里层，然后在第一衬里层之上形成包括钴的第二衬里层，来在阻挡层之上形成组合衬里层。在组合衬里层之上形成包括铜的导电材料层，并且执行热工艺以使导电材料层回流。
在另一实施例中，一种形成半导体器件的方法包括在衬底之上沉积电介质层，以及对电介质层进行图案化以形成具有侧壁和底表面的开口。阻挡层被沉积在电介质层之上和开口中。钌层被沉积在阻挡层之上，并且钴层被沉积在钌层之上。然后执行氢等离子体处理以形成包含钌和钴的混合二元层。在混合二元层之上沉积第一铜层。
在又一实施例中，一种结构，包括：电介质层，包括沟槽；阻挡层，沉积在沟槽中以及电介质层的侧壁之上；衬里层，沉积在沟槽中，衬里层的侧壁沉积在阻挡层的侧壁之上，衬里层的底部部分沉积在阻挡层的底部部分之上，衬里层包括顶表面和底表面，衬里层在顶表面上的第一位置处的第一组分与衬里层在底表面上的第二位置处的第二组分不同；以及导电填充材料，沉积在沟槽中以及衬里层的侧壁和底部部分之上。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件的方法，包括：在电介质层中形成开口；在所述开口中形成阻挡层；在所述阻挡层之上形成组合衬里层，形成所述组合衬里层包括：在所述阻挡层之上形成第一衬里层，所述第一衬里层包含钌；并且在所述第一衬里层之上形成第二衬里层，所述第二衬里层包含钴；在所述组合衬里层之上形成导电材料层，所述导电材料层包括铜；以及执行热工艺以使所述导电材料层回流。
示例2是示例1所述的方法，其中，在所述阻挡层之上形成所述组合衬里层还包括：执行氢等离子体处理。
示例3是示例2所述的方法，其中，在所述氢等离子体处理期间，所述第一衬里层中的钌与所述第二衬里层中的钴混合，使得所述组合衬里层具有包括5-20％的钌的暴露表面。
示例4是示例1所述的方法，还包括：在所述导电材料层之上形成帽盖层，所述帽盖层包括钴。
示例5是示例4所述的方法，其中，形成所述帽盖层包括：蚀刻所述导电材料层和所述组合衬里层的部分以形成沟槽；在所述沟槽中以及在所述导电材料层、所述组合衬里层和所述阻挡层之上沉积钴；以及平坦化所述钴，使得所述帽盖层的顶表面与所述阻挡层的顶表面齐平。
示例6是示例1所述的方法，其中，所述阻挡层实体耦合且电耦合到接触插塞。
示例7是示例6所述的方法，还包括：在所述导电材料层之上形成金属化特征，并且该金属化特征被电耦合到所述导电材料层。
示例8是示例7所述的方法，还包括：在形成所述导电材料层之后，平坦化所述导电材料层，所述导电材料层的顶表面与所述组合衬里层的顶表面以及所述电介质层的顶表面齐平。
示例9是一种形成半导体器件的方法，包括：在衬底之上沉积电介质层；图案化所述电介质层以形成开口，所述开口包括侧壁和底表面；在所述电介质层之上以及所述开口中沉积阻挡层；在所述阻挡层之上沉积钌层；在所述钌层上沉积钴层；执行氢等离子体处理以产生包含钌和钴的混合二元层；以及在所述混合二元层之上沉积第一铜层。
示例10是示例9所述的方法，其中，所述钌层具有大于或等于约
Figure BDA0002861846440000211
的第一厚度。
示例11是示例10所述的方法，其中，所述钴层具有大于或等于约
Figure BDA0002861846440000221
的第二厚度，所述第一厚度和所述第二厚度的和在约
Figure BDA0002861846440000222
和约
Figure BDA0002861846440000223
之间。
示例12是示例9所述的方法，其中，在所述氢等离子体处理之后，所述混合二元层的与所述衬底相反的表面包括约5％和约20％之间的钌。
示例13是示例9所述的方法，还包括：执行第一热工艺以使所述第一铜层回流。
示例14是示例9所述的方法，还包括：在所述第一铜层之上沉积第二铜层；以及执行第二热工艺以使所述第一铜层和所述第二铜层回流。
示例15是示例9所述的方法，还包括：在所述第一铜层之上形成帽盖层，所述帽盖层包含钴。
示例16是示例15所述的方法，还包括：执行电迁移测试以测量钴原子从所述帽盖层到所述混合二元层的电迁移。
示例17是一种半导体结构，包括：电介质层，包括沟槽；阻挡层，沉积在所述沟槽中以及所述电介质层的侧壁之上；衬里层，沉积在所述沟槽中，所述衬里层的侧壁沉积在所述阻挡层的侧壁之上，所述衬里层的底部部分沉积在所述阻挡层的底部部分之上，所述衬里层包括顶表面和底表面，所述衬里层在所述顶表面上的第一位置处的第一组分与所述衬里层在所述底表面上的第二位置处的第二组分不同；以及导电填充材料，沉积在所述沟槽中以及所述衬里层的侧壁和底部部分之上。
示例18是示例17所述的结构，其中，所述第一位置和所述第二位置中的每一者均沿着所述衬里层的底部部分。
示例19是示例18所述的结构，还包括：在所述衬里层的侧壁的上部部分中的所述衬里层的顶表面上的第三位置以及在所述衬里层的侧壁的上部部分中的所述衬里层的底表面上的第四位置，所述衬里层在所述第三位置处的第三组分与所述衬里层在所述第四位置处的第四组分不同。
示例20是示例17所述的结构，其中，所述衬里层包括从所述顶表面到所述底表面的第一组分梯度，并且其中，所述衬里层包括从所述侧壁的上部部分到所述侧壁的下部部分的第二组分梯度。

Claims (10)

1.一种形成半导体器件的方法，包括：
在电介质层中形成开口；
在所述开口中形成阻挡层；
在所述阻挡层之上形成组合衬里层，形成所述组合衬里层包括：
在所述阻挡层之上形成第一衬里层，所述第一衬里层包含钌；并且
在所述第一衬里层之上形成第二衬里层，所述第二衬里层包含钴；在所述组合衬里层之上形成导电材料层，所述导电材料层包括铜；以及
执行热工艺以使所述导电材料层回流。
2.根据权利要求1所述的方法，其中，在所述阻挡层之上形成所述组合衬里层还包括：执行氢等离子体处理。
3.根据权利要求2所述的方法，其中，在所述氢等离子体处理期间，所述第一衬里层中的钌与所述第二衬里层中的钴混合，使得所述组合衬里层具有包括5-20％的钌的暴露表面。
4.根据权利要求1所述的方法，还包括：在所述导电材料层之上形成帽盖层，所述帽盖层包括钴。
5.根据权利要求4所述的方法，其中，形成所述帽盖层包括：
蚀刻所述导电材料层和所述组合衬里层的部分以形成沟槽；
在所述沟槽中以及在所述导电材料层、所述组合衬里层和所述阻挡层之上沉积钴；以及
平坦化所述钴，使得所述帽盖层的顶表面与所述阻挡层的顶表面齐平。
6.根据权利要求1所述的方法，其中，所述阻挡层实体耦合且电耦合到接触插塞。
7.根据权利要求6所述的方法，还包括：在所述导电材料层之上形成金属化特征，并且该金属化特征被电耦合到所述导电材料层。
8.根据权利要求7所述的方法，还包括：在形成所述导电材料层之后，平坦化所述导电材料层，所述导电材料层的顶表面与所述组合衬里层的顶表面以及所述电介质层的顶表面齐平。
9.一种形成半导体器件的方法，包括：
在衬底之上沉积电介质层；
图案化所述电介质层以形成开口，所述开口包括侧壁和底表面；
在所述电介质层之上以及所述开口中沉积阻挡层；
在所述阻挡层之上沉积钌层；
在所述钌层上沉积钴层；
执行氢等离子体处理以产生包含钌和钴的混合二元层；以及
在所述混合二元层之上沉积第一铜层。
10.一种半导体结构，包括：
电介质层，包括沟槽；
阻挡层，沉积在所述沟槽中以及所述电介质层的侧壁之上；
衬里层，沉积在所述沟槽中，所述衬里层的侧壁沉积在所述阻挡层的侧壁之上，所述衬里层的底部部分沉积在所述阻挡层的底部部分之上，所述衬里层包括顶表面和底表面，所述衬里层在所述顶表面上的第一位置处的第一组分与所述衬里层在所述底表面上的第二位置处的第二组分不同；以及
导电填充材料，沉积在所述沟槽中以及所述衬里层的侧壁和底部部分之上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210391438A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect Structure Having a Multi-Deck Conductive Feature and Method of Forming the Same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120141667A1 (en) * 2010-07-16 2012-06-07 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
TWI758398B (zh) * 2017-01-24 2022-03-21 美商應用材料股份有限公司 用於在基板上形成鈷層的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108063127A (zh) * 2016-11-07 2018-05-22 罗伯特·博世有限公司 芯片和功率晶体管

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