CN108364933B - 半导体封装的制造方法 - Google Patents

半导体封装的制造方法 Download PDF

Info

Publication number
CN108364933B
CN108364933B CN201810058502.8A CN201810058502A CN108364933B CN 108364933 B CN108364933 B CN 108364933B CN 201810058502 A CN201810058502 A CN 201810058502A CN 108364933 B CN108364933 B CN 108364933B
Authority
CN
China
Prior art keywords
sealing
surrounding portion
semiconductor package
shielding layer
wiring substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810058502.8A
Other languages
English (en)
Other versions
CN108364933A (zh
Inventor
张秉得
金永奭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Publication of CN108364933A publication Critical patent/CN108364933A/zh
Application granted granted Critical
Publication of CN108364933B publication Critical patent/CN108364933B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

提供半导体封装的制造方法，对于半导体封装有效地形成规定的膜厚的屏蔽层。该半导体封装(10)的制造方法利用密封剂对布线基板(11)上的半导体芯片(12)进行密封，准备按照围绕半导体芯片的安装部位的方式立设有立设围绕部(21)的布线基板，在该立设围绕部(21)中埋设有侧面屏蔽层(17)，在布线基板上在立设围绕部的内侧安装半导体芯片，对立设围绕部的内侧提供密封树脂而形成密封基板(15)，沿着分割预定线对密封基板进行分割而单片化成各个半导体封装(10)，在半导体封装上形成隔断电磁波的上表面屏蔽层(18)。

Description

半导体封装的制造方法
技术领域
本发明涉及具有屏蔽功能的半导体封装的制造方法。
背景技术
通常，在移动电话等便携式通信设备中所用的半导体封装中，要求抑制来自半导体封装的电磁噪声的泄漏。作为半导体封装，公知有利用树脂(密封树脂)对搭载在布线基板上的半导体芯片进行密封并沿着树脂层的外表面形成屏蔽层的半导体封装(例如，参照专利文献1)。虽然有时也会通过金属板屏蔽形成屏蔽层，但因板厚变厚而成为阻碍设备小型化、薄型化的原因。因此，提出了通过溅射法、喷射涂布法、CVD(Chemical VaporDeposition，化学气相沉积)法、喷墨法、丝网印刷法等使屏蔽层形成得较薄的技术。
专利文献1：日本特开2012-039104号公报
但是，关于专利文献1所记载的半导体封装，由于封装的侧面形成为相对于上表面大致垂直，所以很难按照均匀的厚度在封装的上表面和侧面上形成屏蔽层。另外，由于上述的溅射法等屏蔽层的成膜方法是从上方对半导体封装成膜出屏蔽层，所以存在如下问题：对封装的侧面的屏蔽层的成膜需要较长的时间。
发明内容
由此，本发明的目的在于提供一种半导体封装的制造方法，能够有效地形成规定的膜厚的屏蔽层。
根据本发明，提供半导体封装的制造方法，制造利用密封树脂对半导体芯片进行了密封的半导体封装，其中，该半导体封装的制造方法具有如下的工序：布线基板准备工序，准备如下的布线基板，该布线基板具有：多个安装部，它们形成于由在布线基板的上表面上交叉的多条分割预定线划分的各区域中，在它们的上表面上安装半导体芯片；立设围绕部，其在多个该安装部与该分割预定线之间围绕各该安装部而形成；以及侧面屏蔽层，其在该立设围绕部内围绕该安装部并在厚度方向上隔断电磁波；芯片安装工序，将多个半导体芯片安装到该布线基板上的该安装部上；密封基板形成工序，对安装有该半导体芯片的该布线基板的该立设围绕部的内侧提供密封树脂而利用密封树脂对该半导体芯片进行密封从而形成密封基板；单片化工序，在实施了该密封基板形成工序之后，沿着该分割预定线对该密封基板进行分割从而单片化成各个半导体封装；以及上表面屏蔽层形成工序，在实施了该密封基板形成工序之后，在多个该半导体封装的密封树脂上表面上形成隔断电磁波的上表面屏蔽层。
根据该结构，在布线基板的立设围绕部内，围绕半导体芯片而在厚度方向上形成有侧面屏蔽层以便隔断电磁波。由此，通过在半导体封装的密封树脂上表面上形成上表面屏蔽层，能够通过上表面屏蔽层和侧面屏蔽层对半导体芯片的上方和侧方进行屏蔽。另外，仅对半导体封装的密封树脂上表面上从上方形成上表面屏蔽层即可，能够对半导体封装高效地形成规定的膜厚的屏蔽层。
优选实施如下的去除工序：在实施了该密封基板形成工序之后且在实施该上表面屏蔽层形成工序之前，对该密封树脂的正面进行平坦化并且将提供至该立设围绕部上表面的密封树脂去除，使形成在该立设围绕部内的该侧面屏蔽层的前端在该立设围绕部上表面露出。
优选还具有如下的去除工序：在实施了该密封基板形成工序之后，沿着该侧面屏蔽层将提供至该立设围绕部上表面的密封树脂去除，使形成在该立设围绕部内的该侧面屏蔽层的前端露出。
优选在该布线基板准备工序中，在该布线基板上层叠多个绝缘膜而形成该立设围绕部和该侧面屏蔽层，其中，该多个绝缘膜预先形成有用于将该半导体芯片安装到该安装部的开口，并且在该多个绝缘膜中填充有围绕该开口的导电件。
优选该布线基板准备工序包含如下的工序：密封工序，利用导电剂分别围绕该布线基板上的多个该安装部而进行密封；以及立设围绕部形成工序，将具有多个用于将该半导体芯片安装到各该安装部的开口并且包含围绕该开口的导电件的开口中介层按照使该开口与该布线基板的该安装部分别对应的方式进行定位并利用该导电剂进行粘接，从而形成该立设围绕部和该侧面屏蔽层，在该密封基板形成工序中，利用密封树脂对安装有该半导体芯片的该布线基板、该开口中介层以及该导电剂之间进行密封而形成该密封基板。
优选该布线基板准备工序包含如下的工序：配设工序，分别围绕该布线基板上的多个安装部而隔开间隔地配设导电剂；以及立设围绕部形成工序，将具有多个用于将该半导体芯片安装到各该安装部的开口并且包含围绕该开口的导电件的开口中介层按照使该开口分别与该布线基板的该安装部对应的方式进行定位并利用该导电剂进行粘接，从而形成该立设围绕部和该侧面屏蔽层，其中，该导电剂的间隔比该电磁波的波长窄从而能够隔断电磁波，在该密封基板形成工序中，利用密封树脂对安装有该半导体芯片的该布线基板、该开口中介层以及多个该导电剂之间进行密封而形成该密封基板。
根据本发明，在布线基板的立设围绕部内，围绕半导体芯片而在厚度方向上形成有侧面屏蔽层以便隔断电磁波。由此，仅对半导体封装的密封树脂上表面上从上方形成上表面屏蔽层即可，能够对半导体封装有效地形成规定的膜厚的屏蔽层。
附图说明
图1是第一实施方式的半导体封装的剖视示意图。
图2是第一实施方式的布线基板的立体图。
图3的(A)～(C)是第一实施方式的半导体封装的制造方法的剖视图。
图4的(A)～(C)是第一实施方式的半导体封装的制造方法的剖视图。
图5的(A)～(C)是示出第一实施方式的半导体封装的制造方法的变形例的剖视图。
图6的(A)～(C)是第二实施方式的半导体封装的制造方法的剖视图。
图7的(A)～(C)是第二实施方式的半导体封装的制造方法的剖视图。
图8的(A)～(C)是示出第二实施方式的半导体封装的制造方法的变形例的剖视图。
图9的(A)～(E)是示出第三实施方式的布线基板准备工序的一例的剖视图。
图10的(A)～(C)是示出第四实施方式的布线基板准备工序的一例的剖视图。
图11是示出第四实施方式的密封基板形成工序的一例的剖视图。
图12的(A)～(C)是示出第五实施方式的布线基板准备工序的一例的剖视图。
图13是示出第五实施方式的密封基板形成工序的一例的剖视图。
图14的(A)、(B)是示出半导体封装的变形例的剖视图。
图15是示出布线基板准备工序的变形例的剖视图。
标号说明
10、40：半导体封装；11、41、71、81、101：布线基板(PCB)；12、42、78、89、109：半导体芯片；13、43：树脂层(密封树脂)；15、45、92、112：密封基板；16、46、91、111：密封树脂；17、47、77、88、108：侧面屏蔽层；18、48：上表面屏蔽层；21、51、75、87、107：立设围绕部；22：分割预定线；23、53、73、83、103：安装部；74：绝缘膜；76、86、106：导电件；84、104：导电剂；85、105：开口中介层。
具体实施方式
以下，参照附图对本实施方式的半导体封装的制造方法进行说明。图1是第一实施方式的半导体封装的剖视示意图。另外，以下的实施方式只是示出了一例，在各工序之间可以具有其他工序，也可以适当更换工序的顺序。
如图1所示，半导体封装10是因EMI(Electro-Magnetic Interference，电磁干扰)而需要隔断的全部的封装，其借助设置在布线基板(中介层基板)11的下表面的凸块14而安装在通信设备等中。在布线基板11的上表面上安装半导体芯片12，半导体芯片12通过填充在布线基板11的上表面的密封树脂16进行密封。在半导体封装10的布线基板11上形成有包含与半导体芯片12连接的电极或接地线在内的各种布线。
半导体芯片12是按照硅、砷化镓等半导体基板上的器件对半导体晶片进行单片化而形成的，其接合(bonding)在布线基板11上。这样的半导体封装10形成有屏蔽层，以防止电磁噪声泄漏至周围的电子电路等。通常在屏蔽层的成膜时，利用溅射法等从上方对半导体封装10成膜出导电膜，因此很难在半导体封装10的侧面上成膜出导电膜，要花费较长时间将屏蔽层形成至期望的厚度。
因此，在本实施方式的半导体封装10中，按照围绕布线基板11上的半导体芯片12的方式设置立设围绕部21，利用埋设在立设围绕部21内的导电件对半导体芯片12的周围进行屏蔽。在该立设围绕部21内通过导电件形成有侧面屏蔽层17，在半导体封装10的上表面上通过溅射法等形成有上表面屏蔽层18。这样，无需通过溅射法等在侧面上形成屏蔽层，因此能够对半导体封装10有效地形成规定的膜厚的屏蔽层。
(第一实施方式)
以下，参照图2至图5对第一实施方式的半导体封装的制造方法进行说明。图2是第一实施方式的布线基板的立体图。图3和图4是第一实施方式的半导体封装的制造方法的说明图。图5是示出第一实施方式的半导体封装的制造方法的变形例的图。另外，图3的(A)是示出布线基板准备工序的一例的图，图3的(B)是示出芯片安装工序的一例的图，图3的(C)是示出密封基板形成工序的一例的图。图4的(A)是示出磨削工序的一例的图，图4的(B)是示出单片化工序的一例的图，图4的(C)是示出上表面屏蔽层形成工序的一例的图。
如图2和图3的(A)所示，首先实施布线基板准备工序。在布线基板准备工序中，准备半导体芯片12(参照图3的(B))用的埋设有各种布线的布线基板11。布线基板11的上表面被交叉的分割预定线22划分成格子状，在所划分的多个区域内形成有供半导体芯片12安装的安装部23。在安装部23与分割预定线22之间按照围绕安装部23的方式形成有立设围绕部21。立设围绕部21按照比安装于安装部23的半导体芯片12的厚度高的方式立设而形成。
另外，立设围绕部21的内周面成为倾斜面24，该倾斜面24按照开口面积朝向安装部23逐渐变窄的方式倾斜。在立设围绕部21内形成有围绕安装部23并在厚度方向上隔断电磁噪声(电磁波)的侧面屏蔽层17。这样，布线基板11成为在上表面设置有凹状的腔室25的形状，在腔室25的底面上形成安装部23，并且在相邻的腔室25之间形成有立设围绕部21。另外，在布线基板11内设置有接地线等各种布线，在布线基板11的下表面上配设有凸块14。
如图3的(B)所示，在实施了布线基板准备工序之后，实施芯片安装工序。在芯片安装工序中，将各半导体芯片12安装至布线基板11上的各安装部23。在该情况下，半导体芯片12的下表面的电极与安装部23的上表面的电极直接连接而进行倒装芯片接合。半导体芯片12与安装部23利用导电性粘接剂等进行接合，并利用底部填料等进行增强。半导体芯片12的厚度小于立设围绕部21的厚度，因此能够通过埋设在立设围绕部21的侧面屏蔽层17可靠地屏蔽半导体芯片12的侧方。另外，不限于半导体芯片12的厚度小于立设围绕部21的厚度的结构。半导体芯片12的厚度也可以形成得比立设围绕部21的厚度厚。在该情况下，可以在后述的磨削工序中对半导体芯片与密封剂一起进行磨削而使高度一致。
如图3的(C)所示，在实施了芯片安装工序之后，实施密封基板形成工序。在密封基板形成工序中，对安装有多个半导体芯片12的布线基板11的立设围绕部21的内侧提供密封树脂16，利用密封树脂16对各半导体芯片12进行密封而形成密封基板15(参照图4的(A))。在该情况下，布线基板11的下表面被保持在密封用的保持治具(未图示)上，并且按照覆盖布线基板11的上表面的方式配置有模板27。在模板27的上壁开口有注入口28，将密封树脂16的提供喷嘴29定位于注入口28的上方。
然后，从提供喷嘴29通过注入口28对布线基板11的上表面提供密封树脂16而将半导体芯片12密封。在该状态下，通过对密封树脂16进行加热或干燥而使其固化，从而形成在布线基板11的上表面上形成有树脂层13(参照图4的(A))的密封基板15。另外，密封树脂16使用具有固化性的密封树脂，例如可以从环氧树脂、硅树脂、聚氨酯树脂、不饱和聚酯树脂、丙烯酸聚氨酯树脂或聚酰亚胺树脂等进行选择。这样，将布线基板11上的多个半导体芯片12统一密封。
在提供密封树脂16时，由于立设围绕部21的内周面朝向安装部23倾斜，因此密封树脂16沿着倾斜面24朝向安装部23流动。因此，能够容易地在布线基板11所形成的腔室25的内侧填充密封树脂16。另外，由于立设围绕部21的倾斜面24缓缓地倾斜，因此不易在密封树脂16内残留气泡。另外，半导体芯片12通过密封树脂16整体地被密封，因此可以省略芯片安装工序中的利用半导体芯片12与安装部23之间的底部填料等进行的增强。
如图4的(A)所示，在实施了密封基板形成工序之后，实施磨削工序(去除工序)。在磨削工序中，通过磨削对树脂层13的正面进行平坦化，并且将提供至立设围绕部21的上表面的树脂层13去除。在该情况下，将密封基板15保持在磨削装置(未图示)的保持治具上，通过使密封基板15的树脂层13与磨削磨轮31旋转接触而对密封基板15进行磨削。然后，通过磨削磨轮31将密封基板15磨削至目标厚度，从而使形成在立设围绕部21内的侧面屏蔽层17的上端(前端)在立设围绕部21的上表面上露出。
如图4的(B)所示，在实施了磨削工序之后，实施单片化工序。在单片化工序中，沿着分割预定线对密封基板15进行分割而单片化成各个半导体封装10。在该情况下，将密封基板15保持在切削装置(未图示)的保持治具上，在密封基板15的外侧将切削刀具33相对于密封基板15的分割预定线进行对位。切削刀具33利用结合剂将金刚石磨粒等固定而成型为圆板状，并安装在主轴(未图示)的前端。
然后，使切削刀具33在密封基板15的外侧下降到能够将密封基板15切断的深度，对密封基板15相对于该切削刀具33在水平方向上进行切削进给。当沿着一条分割预定线对密封基板15进行全切割时，将相邻的分割预定线与切削刀具33对位而对密封基板15进行全切割。通过重复进行该切断动作，将密封基板15沿着分割预定线分割成各个半导体封装10。另外，在上表面屏蔽层18(参照图4的(C))的形成之前对密封基板15进行单片化，因此能够抑制切削刀具33由于导电层的附着而导致的切削性能的降低。
如图4的(C)所示，在实施了单片化工序之后，实施上表面屏蔽层形成工序。在上表面屏蔽层形成工序中，在多个半导体封装10的树脂层13的上表面上形成隔断电磁噪声(电磁波)的上表面屏蔽层18。在该情况下，将半导体封装10并列地配置在溅射装置(未图示)的保持治具上，从上方对半导体封装10成膜出导电层，在半导体封装10上形成上表面屏蔽层18。侧面屏蔽层17的上端在半导体封装10的上表面露出，因此上表面屏蔽层18与侧面屏蔽层17连接。
由此，仅在半导体封装10的上表面上形成上表面屏蔽层18即可，因此能够在半导体封装10的上表面上按照能够发挥充分的屏蔽效果的程度的厚度容易地成膜出上表面屏蔽层18。这样，制造出半导体芯片12的上方和侧方被上表面屏蔽层18和侧面屏蔽层17覆盖的半导体封装10。上表面屏蔽层18与侧面屏蔽层17连接，侧面屏蔽层17与布线基板11的接地线连接，因此在半导体封装10中产生的电磁噪声通过接地线释放至半导体封装10之外。
另外，上表面屏蔽层18是由铜、钛、镍、金等中的一种以上的金属成膜出的厚度为数μm以上的多层膜，例如可通过溅射法、离子镀法、喷射涂布法、CVD(Chemical VaporDeposition，化学气相沉积)法、喷墨法、丝网印刷法来形成该上表面屏蔽层18。另外，也可以利用在真空气氛下将具有上述的多层膜的金属膜粘接在半导体封装10的上表面上的真空层压来形成上表面屏蔽层18。另外，在溅射法等PVD(Physical Vapor Deposition，物理气相沉积)法中，不仅在半导体封装10的上表面上形成有屏蔽层，实际上在侧面上也较薄地形成有屏蔽层(未图示)。但是，在半导体封装10的侧面未形成充分厚度的屏蔽层，因此在本实施方式中，利用立设围绕部21内的布线形成侧面屏蔽层17而有效地防止电磁波干涉。
另外，作为第一实施方式，对进行了倒装芯片接合的半导体封装10的制造方法进行了说明，但不限于该结构。如图5的(A)的变形例所示，也可以制造借助线36将半导体芯片12的电极与布线基板11的电极连接而进行了线接合的半导体封装20。另外，变形例的半导体封装20的制造方法中，除了接合方法之外，与第一实施方式的半导体封装的制造方法相同，因此省略了说明。
另外，作为第一实施方式，对立设围绕部21的内周面成为倾斜面24的结构进行了说明，但不限于该结构。如图5的(B)的变形例的半导体封装30所示，也可以以铅垂面39形成半导体封装的立设围绕部38的内周面。在该情况下，如图5的(C)的变形例的半导体封装35所示，可以实施线接合来代替倒装芯片接合。另外，在第一实施方式的半导体封装的制造方法中，也可以在单片化工序之前实施上表面屏蔽层形成工序。
如上所述，根据第一实施方式的半导体封装的制造方法，在布线基板11的立设围绕部21内，围绕半导体芯片而在厚度方向上形成有侧面屏蔽层17以便隔断电磁波。由此，通过在半导体封装10的树脂层13上形成上表面屏蔽层18，从而利用上表面屏蔽层18和侧面屏蔽层17屏蔽半导体芯片12的上方和侧方。另外，仅对半导体封装10的上表面从上方形成上表面屏蔽层18即可，能够对半导体封装10有效地形成规定的膜厚的屏蔽层。
(第二实施方式)
参照图6至图8，对第二实施方式的半导体封装的制造方法进行说明。图6和图7是第二实施方式的半导体封装的制造方法的说明图。图8是示出第二实施方式的半导体封装的制造方法的变形例的图。另外，图6的(A)是示出布线基板准备工序的一例的图，图6的(B)是示出芯片安装工序的一例的图，图6的(C)是示出密封基板形成工序的一例的图。图7的(A)是示出切削工序的一例的图，图7的(B)是示出单片化工序的一例的图，图7的(C)是示出上表面屏蔽层形成工序的一例的图。另外，在第二实施方式中，对于与第一实施方式同样的结构尽量省略来进行说明。
如图6的(A)所示，首先实施布线基板准备工序。在布线基板准备工序中，与第一实施方式同样地，准备半导体芯片42(参照图6的(B))用的埋设有各种布线的布线基板41。在布线基板41上形成供半导体芯片42安装的安装部53，并且设置围绕安装部53的立设围绕部51。立设围绕部51的内周面成为倾斜面54，在立设围绕部51内围绕安装部53而在厚度方向上形成隔断电磁噪声的侧面屏蔽层47。另外，在布线基板41内设置有接地线等各种布线，在布线基板41的下表面上配设有凸块44。
如图6的(B)所示，在实施了布线基板准备工序之后，实施芯片安装工序。在芯片安装工序中，与第一实施方式同样地，半导体芯片42的下表面的电极与安装部53的上表面的电极直接连接而进行倒装芯片接合。如图6的(C)所示，在实施了芯片安装工序之后，实施密封基板形成工序。在密封基板形成工序中，与第一实施方式同样地，通过模板57的注入口58从提供喷嘴59提供密封树脂46，利用密封树脂46对半导体芯片42进行密封而形成密封基板45(参照图7的(A))。
如图7的(A)所示，在实施了密封基板形成工序之后，实施切削工序(去除工序)。在切削工序中，利用切削刀具61沿着侧面屏蔽层47对提供至立设围绕部51的上表面的树脂层43(密封树脂)进行切削。在该情况下，将密封基板45保持在切削装置(未图示)的保持治具上，使切削刀具61与密封基板45的侧面屏蔽层47的形成位置对位。切削刀具61利用结合剂将金刚石磨粒等固定而成型为圆板状，并安装在主轴(未图示)的前端。另外，切削刀具61形成为比后述的单片化工序中的切削刀具63宽。
然后，使切削刀具61在密封基板45的外侧下降到立设围绕部51的上表面的高度位置，对密封基板45相对于该切削刀具61在水平方向上进行切削进给。通过沿着侧面屏蔽层47对密封基板45重复进行半切割，将树脂层43从立设围绕部51的上表面部分地去除，使侧面屏蔽层47的上端从密封基板45露出。这样，第二实施方式中，在利用切削工序在密封基板45上形成浅槽而使侧面屏蔽层47部分地露出这方面与利用磨削工序使侧面屏蔽层露出的第一实施方式不同。
如图7的(B)所示，在实施了切削工序之后，实施单片化工序。在单片化工序中，在将密封基板45保持在切削装置(未图示)的保持治具上的状态下，利用切削刀具63对密封基板45进行全切割而沿着分割预定线(浅槽)分割成各个半导体封装40。在该情况下，使用宽度小于切削工序的切削刀具61的切削刀具63。另外，也可以通过双划片机同时实施单片化工序和切削工序，从而利用一方的切削刀具61使侧面屏蔽层47从树脂层43露出，并且利用另一方的切削刀具63使密封基板45单片化。
如图7的(C)所示，在实施了单片化工序之后，实施上表面屏蔽层形成工序。在上表面屏蔽层形成工序中，与第一实施方式同样地，导电性材料相对于半导体封装40从上方成膜。此时，半导体封装40因部分地去除了树脂层43而形成有阶部49，对半导体封装40的上表面和阶部49形成上表面屏蔽层48。侧面屏蔽层47的上端在阶部49的底面露出，因此通过对阶部49成膜导电性材料，能够将上表面屏蔽层48与侧面屏蔽层47连接。
这样，制造出半导体芯片42被上表面屏蔽层48和侧面屏蔽层47覆盖的半导体封装40。另外，上表面屏蔽层48是由铜、钛、镍、金等中的一种以上的金属成膜出的厚度为数μm以上的多层膜，例如可通过溅射法、离子镀法、喷射涂布法、CVD(Chemical VaporDeposition，化学气相沉积)法、喷墨法、丝网印刷法、真空层压法来形成该上表面屏蔽层48。另外，在溅射法等PVD(Physical Vapor Deposition，物理气相沉积)法中，不仅在半导体封装40的上表面上形成有屏蔽层，实际上在侧面上也较薄地形成有屏蔽层(未图示)。但是，在半导体封装40的侧面上未形成充分厚度的屏蔽层，因此在本实施方式中，利用立设围绕部51内的布线形成侧面屏蔽层47而有效地防止电磁波干涉。
另外，作为第二实施方式，对进行了倒装芯片接合的半导体封装40的制造方法进行了说明，但不限于该结构。如图8的(A)的变形例所示，也可以制造借助线66将半导体芯片42的电极与布线基板41的电极连接而进行了线接合的半导体封装50。另外，变形例的半导体封装50的制造方法除了接合方法之外，与第二实施方式的半导体封装的制造方法相同，因此省略了说明。
另外，作为第二实施方式，对立设围绕部51的内周面成为倾斜面54的结构进行了说明，但不限于该结构。如图8的(B)的变形例的半导体封装60所示，也可以以铅垂面69形成立设围绕部68的内周面。在该情况下，如图8的(C)的变形例的半导体封装65所示，也可以实施线接合来代替倒装芯片接合。另外，在第二实施方式的半导体封装的制造方法中，也可以在单片化工序之前实施上表面屏蔽层形成工序。另外，在阶部49的侧面上也形成有屏蔽层，因此即使半导体芯片42的厚度形成得比立设围绕部51的厚度厚，也能够利用屏蔽层覆盖半导体芯片42的侧方。
如上所述，根据第二实施方式的半导体封装的制造方法，与第一实施方式同样地，能够对半导体封装40有效地形成规定的膜厚的屏蔽层。另外，作为去除工序，实施切削工序来代替磨削工序，从而能够利用切削装置接着切削工序继续实施单片化工序而提高生产效率。
(第三实施方式)
参照图9，对第三实施方式的半导体封装的制造方法进行说明。另外，第三实施方式的半导体封装的制造方法仅布线基板准备工序与第一、第二实施方式的半导体封装的制造方法不同。因此，这里对第三实施方式的布线基板准备工序进行说明。图9是示出第三实施方式的布线基板准备工序的一例的图。
如图9所示，在布线基板准备工序中，层叠为了将半导体芯片78安装在安装部73而开口的多个绝缘膜74a～74d，从而形成立设围绕部75。在各绝缘膜74中呈环状填充有导电件76a～76d，通过各绝缘膜74a～74d的导电件76a～76d的层叠而形成侧面屏蔽层77。在该情况下，如图9的(A)所示，准备形成有包含电极或接地线在内的布线的基底基板72，对基底基板72层叠聚酰亚胺树脂等绝缘膜74a。绝缘膜74在与安装部73对应的位置开口。
如图9的(B)所示，在绝缘膜74a由感光性树脂形成的情况下，对绝缘膜74a实施曝光和显影，在绝缘膜74a的开口的周围形成槽。在绝缘膜74a的槽中填充导电件76a，从而形成立设围绕部75(参照图9的(E))和侧面屏蔽层77的第一层。另外，在绝缘膜74a由非感光性树脂形成的情况下，可以通过激光加工在绝缘膜74a的开口的周围形成槽。如图9的(C)所示，在第一层的绝缘膜74a上层叠第二层的绝缘膜74b，该绝缘膜74b的开口尺寸大于第一层的绝缘膜74a。
如图9的(D)所示，在第二层的绝缘膜74b的开口的周围形成槽，对槽填充导电件76b。由此，第二层的导电件76b与第一层的导电件76a连接，形成立设围绕部75(参照图9的(E))和侧面屏蔽层77的第二层。然后，如图9的(E)所示，重复进行绝缘膜74a～74d的层叠与导电件76a～76d的填充，直至立设围绕部75高于半导体芯片78，从而按照围绕安装部73的方式形成立设围绕部75和侧面屏蔽层77。在该情况下，随着层叠数的增加，开口尺寸变大，从而立设围绕部75的内周面倾斜。
当这样准备布线基板71时，经过上述的第一、第二半导体封装的制造方法的各工序而制造半导体封装。另外，布线基板准备工序不限于倒装芯片接合用的布线基板的制造，也可以应用于线接合用的布线基板的制造。另外，在铅垂地形成立设围绕部的内周面的情况下，将开口尺寸相同的绝缘膜层叠。
如上所述，根据第三实施方式的半导体封装的制造方法，能够通过膜层压在布线基板71上精度良好地形成立设围绕部75和侧面屏蔽层77。另外，与第一实施方式同样地，能够对半导体封装65有效地形成规定的膜厚的屏蔽层。
(第四实施方式)
参照图10，对第四实施方式的半导体封装的制造方法进行说明。另外，第四实施方式的半导体封装的制造方法中，仅布线基板准备工序与第一、第二实施方式的半导体封装的制造方法不同。因此，这里主要对布线基板准备工序进行说明。图10是示出第四实施方式的布线基板准备工序的一例的图。另外，图10的(A)和图10的(B)是示出密封工序的一例的图，图10的(C)是示出立设围绕部形成工序的一例的图。图11是示出第四实施方式的密封基板形成工序的一例的图。
如图10的(A)和图10的(B)所示，在布线基板准备工序中，首先实施密封工序。在密封工序中，按照分别围绕布线基板81上的多个安装部83的方式利用导电剂84进行密封。在该情况下，准备形成有包含电极或接地线在内的布线的布线基板81，按照围绕布线基板81上的安装部83的方式利用分配器(未图示)等涂布导电剂84。另外，在本实施方式中，可以在对布线基板81进行密封之前将半导体芯片89(参照图11)安装到安装部83上。另外，对于利用导电剂84进行密封的方法没有特别限定，例如可以通过丝网印刷利用导电剂84进行密封。
如图10的(C)所示，在实施了密封工序之后，实施立设围绕部形成工序。在立设围绕部形成工序中，在布线基板81上借助导电剂84层叠开口中介层85。开口中介层85为了将半导体芯片89(参照图11)安装至各安装部83而开口，按照围绕各开口的方式形成有环状的导电件86。将开口中介层85的开口分别定位于安装部83，利用导电剂84将开口中介层85粘接在布线基板81上，开口中介层85的导电件86与布线基板81的电极电连接。
由此，在安装部83的周围形成高于半导体芯片89的立设围绕部87，并且通过导电剂84和开口中介层85内的导电件86形成侧面屏蔽层88。利用开口中介层85相对于布线基板81的粘接这种简易的作业，能够短时间且低成本地形成立设围绕部87和侧面屏蔽层88。另外，导电剂84无需在安装部83的整个圆周上进行涂布，可以设置比电磁波的波长窄的间隙以便隔断电磁噪声。
当这样准备布线基板81时，经过上述的第一、第二半导体封装的制造方法的各工序而制造半导体封装。在该情况下，在密封基板形成工序中，利用密封树脂91对安装有半导体芯片89的布线基板81、开口中介层85、导电剂84之间进行密封而形成密封基板92(参照图11)。由此，通过密封树脂91对开口中介层85进行增强。另外，布线基板准备工序不限于倒装芯片接合用的布线基板的制造，也可以应用于线接合用的布线基板的制造。
如上所述，根据第四实施方式的半导体封装的制造方法，通过导电剂84的密封，能够短时间且低成本地在布线基板81上形成立设围绕部87和侧面屏蔽层88。另外，与第一实施方式同样地，能够对半导体封装有效地形成规定的膜厚的屏蔽层。另外，导电剂84例如具有导电性即可，例如既可以是单一元素的金属，也可以是金属合金。
(第五实施方式)
参照图12，对第五实施方式的半导体封装的制造方法进行说明。另外，第五实施方式的半导体封装的制造方法中，仅布线基板准备工序与第一、第二实施方式的半导体封装的制造方法不同。因此，这里主要对布线基板准备工序进行说明。图12是示出第五实施方式的布线基板准备工序的一例的图。另外，图12的(A)和图12的(B)是示出配设工序的一例的图，图12的(C)是示出立设围绕部形成工序的一例的图。图13是示出第五实施方式的密封基板形成工序的一例的图。
如图12的(A)和图12的(B)所示，在布线基板准备工序中，首先实施配设工序。在配设工序中，按照分别围绕布线基板101上的多个安装部103的方式隔开间隔地配设焊料等多个导电剂104。在该情况下，准备形成有包含电极或接地线在内的布线的布线基板101，按照围绕布线基板101上的安装部103的方式利用分配器(未图示)等而等间隔地配设多个导电剂104。另外，在本实施方式中，也可以在将导电剂104配设在布线基板101上之前将半导体芯片109(参照图13)安装至安装部103上。另外，配设工序可以通过所谓的焊接来实施。
如图12的(C)所示，在实施了配设工序之后，实施立设围绕部形成工序。在立设围绕部形成工序中，在布线基板101上借助多个导电剂104层叠开口中介层105。开口中介层105为了将半导体芯片109(参照图13)安装在各安装部103而开口，按照围绕各开口的方式形成有环状的导电件106。将开口中介层105的开口分别定位于安装部103，利用多个导电剂104将开口中介层105相对于布线基板101进行粘接，从而开口中介层105的导电件106与布线基板101的电极电连接。
由此，在安装部103的周围形成高于半导体芯片109的立设围绕部107，并且通过多个导电剂104和开口中介层105内的导电件106形成侧面屏蔽层108。导电剂104的间隔形成得比电磁噪声的波长窄，因此虽然导电剂104隔开间隔地配置，也可隔断电磁噪声。利用开口中介层105相对于布线基板101的粘接这种简易的作业，能够短时间且低成本地形成立设围绕部107和侧面屏蔽层108。另外，通过导电剂的间歇的提供，能够比密封进一步缩短作业时间。
当这样准备布线基板101时，经过上述的第一、第二半导体封装的制造方法的各工序而制造半导体封装。在该情况下，在密封基板形成工序中，利用密封树脂111对安装有半导体芯片109的布线基板101、开口中介层105、多个导电剂104之间进行密封而形成密封基板112(参照图13)。由此，通过密封树脂111对开口中介层105进行增强。另外，布线基板准备工序不限于倒装芯片接合用的布线基板的制造，也可以应用于线接合用的布线基板的制造。
如上所述，根据第五实施方式的半导体封装的制造方法，通过导电剂104的间歇提供，能够短时间且低成本地在布线基板101上形成立设围绕部107和侧面屏蔽层108。另外，与第一实施方式同样地，能够对半导体封装有效地形成规定的膜厚的屏蔽层。另外，导电剂104例如具有导电性即可，例如既可以是单一元素的金属，也可以是金属合金。
另外，在上述的第一至第五实施方式中，例示了在布线基板上安装了一个半导体芯片的半导体封装，但不限于该结构。也可以制造在布线基板上安装了多个半导体芯片的半导体封装。例如如图14的(A)所示，也可以制造在布线基板121上安装多个(例如三个)半导体芯片122a、122b、122c并将半导体芯片122a、122b、122c一起屏蔽的半导体封装120。在该情况下，在布线基板准备工序中，相对于多个半导体芯片，准备一个安装部124，在单片化工序中，以封装为单位进行分割。另外，半导体芯片122a、122b、122c可以具有相同的功能，也可以具有不同的功能。
另外，如图14的(B)所示，也可以制造在布线基板126上安装多个(例如两个)半导体芯片127a、127b并将半导体芯片127a、127b分别屏蔽的半导体封装(SIP)125。在该情况下，在布线基板准备工序中，按照半导体芯片准备安装部129，在单片化工序中以封装为单位进行分割。由此，在半导体芯片127a、127b之间形成侧面屏蔽层128，能够在半导体芯片127a、127b相互之间防止电磁噪声的影响。另外，半导体芯片127a、127b可以具有相同的功能，也可以具有不同的功能。
另外，在上述的第三至第五实施方式中，采用在布线基板准备工序中通过层叠、导电剂的密封、导电剂的间歇提供等来形成布线基板的结构，但不限于该结构。布线基板准备工序只要是能够准备形成有立设围绕部和侧面屏蔽层的布线基板即可。例如如图15所示，准备按照围绕安装部133的方式埋设有侧面屏蔽层135的布线基板131，对布线基板131利用钻头139等所进行的机械加工在安装部133形成凹状的腔室132。由此，能够形成在腔室132的周围埋设有侧面屏蔽层135的立设围绕部134。
另外，在上述的第三至第五实施方式中，在安装部的周围形成高于半导体芯片的立设围绕部，但不限于此。也可以与第一、第二实施方式同样地，使半导体芯片形成为高于立设围绕部。
另外，在上述的第一至第五实施方式中，使用切削刀具实施单片化工序，但不限于该结构。单片化工序只要是将密封基板分割成各个封装的结构即可，例如也可以使用仿形切割机等其他加工器具将密封基板分割成各个封装，还可以通过烧蚀加工等激光加工将密封基板分割成各个封装。另外，激光烧蚀是指如下的现象：当激光光线的照射强度达到规定的加工阈值以上时，在固体表面转换成电子能、热能、光化学能和机械能，其结果是，爆发性地释放出中性原子、分子、正负离子、自由基、团簇、电子、光，固体表面被蚀刻。
另外，在上述的第一至第五实施方式中，通过磨削工序或切削工序将树脂层从密封基板去除而使侧面屏蔽层的上端露出，但不限于此。可以在密封基板形成工序中仅在立设围绕部的内侧填充密封树脂，从而省略磨削工序或切削工序。
另外，在上述的第一实施方式中，例示了使用磨削磨轮作为去除工序的加工器具对密封树脂的正面进行平坦化并且将立设围绕部上表面的密封树脂去除的磨削工序，但不限于此。第一实施方式的去除工序只要能够对密封树脂的正面进行平坦化并且能够将立设围绕部上表面的密封树脂去除即可，也可以利用使用了超硬刀具等刀具工具的刀具切削将密封树脂去除，还可以利用使用了宽幅刀具的表面切削将密封树脂去除。
另外，在上述的第二实施方式中，例示了使用切削刀具作为去除工序的加工器具沿着侧面屏蔽层对立设围绕部上的密封树脂进行切削的切削工序，但不限于此。第二实施方式的去除工序只要能够沿着侧面屏蔽层将立设围绕部上的密封树脂去除即可，例如也可以通过烧蚀加工或仿形切割机将密封树脂去除。
另外，在上述的第一至第五实施方式中，在布线基板准备工序中准备配设有凸块的布线基板，但不限于此。对于凸块的配设时机没有特别限定，例如也可以在密封基板的形成之后配设凸块。
另外，在上述的第一至第五实施方式中，将布线基板保持在各保持治具上而实施各工序，但不限于该此。例如也可以在将保护带粘贴在布线基板的背面上并隔着带将布线基板载置于基台等上的状态下实施各工序。另外，保持治具只要能够对基板进行保持即可，例如也可以适当使用具有多孔制的保持面的卡盘工作台。
另外，半导体封装不限于用于移动电话等便携式通信设备的结构，也可以用于相机等其他电子设备。
另外，对本实施方式和变形例进行了说明，但作为本发明的其他实施方式，也可以对上述各实施方式和变形例进行整体或局部地组合。
另外，本发明的实施方式并不限定于上述的各实施方式和变形例，也可以在不脱离本发明的技术思想的主旨的范围内进行各种变更、置换、变形。进而，如果因技术的进步或衍生出的其他技术而利用其他方法实现本发明的技术思想，则也可以使用该方法进行实施。因此，权利要求书覆盖了能够包含在本发明的技术思想的范围内的所有实施方式。
另外，在本实施方式中，对将本发明应用于半导体封装的制造方法的结构进行了说明，但也可以应用于形成规定的膜厚的屏蔽层的其他封装部件的制造方法中。
如以上说明那样，本发明具有能够有效地形成规定的膜厚的屏蔽层的效果，特别是对用于便携式通信设备的半导体封装的制造方法有用。

Claims (6)

1.一种半导体封装的制造方法，制造利用密封树脂对半导体芯片进行了密封的半导体封装，其特征在于，该半导体封装的制造方法具有如下的工序：
布线基板准备工序，准备如下的布线基板，该布线基板具有：多个安装部，它们形成于由在布线基板的上表面上交叉的多条分割预定线划分的各区域中，在它们的上表面上安装半导体芯片；立设围绕部，其在多个该安装部与该分割预定线之间围绕各该安装部而形成；以及侧面屏蔽层，其在该立设围绕部内围绕该安装部并在厚度方向上隔断电磁波；
芯片安装工序，将多个半导体芯片安装到该布线基板上的该安装部上；
密封基板形成工序，对安装有该半导体芯片的该布线基板的该立设围绕部的内侧提供密封树脂而利用密封树脂对该半导体芯片进行密封从而形成密封基板；
单片化工序，在实施了该密封基板形成工序之后，沿着该分割预定线对该密封基板进行分割从而单片化成各个半导体封装；以及
上表面屏蔽层形成工序，在实施了该密封基板形成工序之后，在多个该半导体封装的密封树脂上表面上形成隔断电磁波的上表面屏蔽层，
该立设围绕部的内周面按照开口面积朝向该安装部逐渐变窄的方式形成。
2.根据权利要求1所述的半导体封装的制造方法，其中，
该半导体封装的制造方法还具有如下的去除工序：在实施了该密封基板形成工序之后且在实施该上表面屏蔽层形成工序之前，对该密封树脂的正面进行平坦化并且将提供至该立设围绕部上表面的密封树脂去除，使形成在该立设围绕部内的该侧面屏蔽层的前端在该立设围绕部上表面露出。
3.根据权利要求1所述的半导体封装的制造方法，其中，
该半导体封装的制造方法还具有如下的去除工序：在实施了该密封基板形成工序之后，沿着该侧面屏蔽层将提供至该立设围绕部上表面的密封树脂去除，使形成在该立设围绕部内的该侧面屏蔽层的前端露出。
4.根据权利要求1所述的半导体封装的制造方法，其特征在于，
在该布线基板准备工序中，
在该布线基板上层叠多个绝缘膜而形成该立设围绕部和该侧面屏蔽层，其中，该多个绝缘膜预先形成有用于将该半导体芯片安装到该安装部的开口，并且在该多个绝缘膜中填充有围绕该开口的导电件。
5.根据权利要求1所述的半导体封装的制造方法，其特征在于，该布线基板准备工序包含如下的工序：
密封工序，利用导电剂分别围绕该布线基板上的多个该安装部而进行密封；以及
立设围绕部形成工序，将具有多个用于将该半导体芯片安装至各该安装部的开口并且包含围绕该开口的导电件的开口中介层按照使该开口与该布线基板的该安装部分别对应的方式进行定位并利用该导电剂进行粘接，从而形成该立设围绕部和该侧面屏蔽层，
在该密封基板形成工序中，利用密封树脂对安装有该半导体芯片的该布线基板、该开口中介层以及该导电剂之间进行密封而形成该密封基板。
6.根据权利要求1所述的半导体封装的制造方法，其特征在于，该布线基板准备工序包含如下的工序：
配设工序，分别围绕该布线基板上的多个安装部而隔开间隔地配设导电剂；以及
立设围绕部形成工序，将具有多个用于将该半导体芯片安装至各该安装部的开口并且包含围绕该开口的导电件的开口中介层按照使该开口分别与该布线基板的该安装部对应的方式进行定位并利用该导电剂进行粘接，从而形成该立设围绕部和该侧面屏蔽层，
其中，该导电剂的间隔比该电磁波的波长窄从而能够隔断电磁波，
在该密封基板形成工序中，利用密封树脂对安装有该半导体芯片的该布线基板、该开口中介层以及多个该导电剂之间进行密封而形成该密封基板。
CN201810058502.8A 2017-01-25 2018-01-22 半导体封装的制造方法 Active CN108364933B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-011165 2017-01-25
JP2017011165A JP6815880B2 (ja) 2017-01-25 2017-01-25 半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
CN108364933A CN108364933A (zh) 2018-08-03
CN108364933B true CN108364933B (zh) 2023-09-19

Family

ID=62907155

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810058502.8A Active CN108364933B (zh) 2017-01-25 2018-01-22 半导体封装的制造方法

Country Status (5)

Country Link
US (1) US10431555B2 (zh)
JP (1) JP6815880B2 (zh)
KR (1) KR102334782B1 (zh)
CN (1) CN108364933B (zh)
TW (1) TWI735733B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
JP7366911B2 (ja) * 2018-02-22 2023-10-23 デックスコム・インコーポレーテッド キャスタレーション貫通ビアを採用するセンサインターポーザ
US10804188B2 (en) 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
JP7211822B2 (ja) * 2019-01-09 2023-01-24 株式会社東京精密 電子部品のポッティング方法及びそれを用いた電子装置
US11948877B2 (en) * 2020-03-31 2024-04-02 Qualcomm Incorporated Hybrid package apparatus and method of fabricating
US11784130B2 (en) * 2021-08-27 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of package with underfill

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1870857A (zh) * 2005-05-25 2006-11-29 阿尔卑斯电气株式会社 被屏蔽的电子电路单元及其制造方法
JP2010080699A (ja) * 2008-09-26 2010-04-08 Panasonic Corp 高周波モジュールとその製造方法
JP2016213466A (ja) * 2015-05-11 2016-12-15 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファンアウト半導体パッケージ及びその製造方法

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1429387A (en) * 1921-01-22 1922-09-19 Firm Gewerkschaft Hausbach Ii Flushing hopper for shallow and deep dredgers
US5352925A (en) * 1991-03-27 1994-10-04 Kokusai Electric Co., Ltd. Semiconductor device with electromagnetic shield
KR930024126A (ko) * 1992-05-12 1993-12-22 아키라 기타하라 표면실장소자와 그의 반제품
JP2001111232A (ja) * 1999-10-06 2001-04-20 Sony Corp 電子部品実装多層基板及びその製造方法
US6876071B2 (en) * 2001-06-30 2005-04-05 Texas Instruments Incorporated Masking layer in substrate cavity
JP3938742B2 (ja) * 2002-11-18 2007-06-27 Ｎｅｃエレクトロニクス株式会社 電子部品装置及びその製造方法
US7187060B2 (en) * 2003-03-13 2007-03-06 Sanyo Electric Co., Ltd. Semiconductor device with shield
US20070190747A1 (en) * 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
JP4799385B2 (ja) * 2006-05-11 2011-10-26 パナソニック株式会社 樹脂封止型半導体装置の製造方法およびそのための配線基板
WO2008029654A1 (en) * 2006-09-06 2008-03-13 Hitachi Metals, Ltd. Semiconductor sensor device and method for manufacturing same
JP2009059800A (ja) * 2007-08-30 2009-03-19 Toshiba Corp 小型モジュール
JP5466820B2 (ja) * 2007-10-18 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 半導体基板、及び半導体装置の製造方法
US7718901B2 (en) * 2007-10-24 2010-05-18 Ibiden Co., Ltd. Electronic parts substrate and method for manufacturing the same
JP2009117450A (ja) * 2007-11-02 2009-05-28 Rohm Co Ltd モジュールおよびその製造方法
JP5395360B2 (ja) * 2008-02-25 2014-01-22 新光電気工業株式会社 電子部品内蔵基板の製造方法
JP2009277954A (ja) * 2008-05-16 2009-11-26 Murata Mfg Co Ltd 回路モジュールの製造方法及び回路モジュール
JP2009283835A (ja) * 2008-05-26 2009-12-03 Elpida Memory Inc 半導体装置及びその製造方法
JP5203045B2 (ja) * 2008-05-28 2013-06-05 日本特殊陶業株式会社 多層配線基板の中間製品、多層配線基板の製造方法
CN102113425B (zh) * 2008-08-29 2013-05-08 揖斐电株式会社 刚挠性电路板以及电子设备
JP2010114434A (ja) * 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
US8921705B2 (en) * 2008-11-28 2014-12-30 Ibiden Co., Ltd. Wiring board and fabrication method therefor
JP2010153466A (ja) * 2008-12-24 2010-07-08 Elpida Memory Inc 配線基板
JP5289996B2 (ja) * 2009-02-16 2013-09-11 日本特殊陶業株式会社 補強材付き配線基板
JP5261255B2 (ja) * 2009-03-27 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
US9362196B2 (en) 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same
JP5467959B2 (ja) * 2010-07-21 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
US9337116B2 (en) * 2010-10-28 2016-05-10 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interposer for stacking and electrically connecting semiconductor die
JP2012109437A (ja) * 2010-11-18 2012-06-07 Elpida Memory Inc 半導体装置及びその製造方法
JP2012142536A (ja) * 2010-12-13 2012-07-26 Elpida Memory Inc 半導体装置及びその製造方法
JP5610064B2 (ja) * 2011-04-01 2014-10-22 株式会社村田製作所 部品内蔵樹脂基板およびその製造方法
JP2013098410A (ja) * 2011-11-02 2013-05-20 Ibiden Co Ltd 多数個取り基板
KR101335378B1 (ko) * 2012-04-12 2013-12-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법
CN104321866B (zh) * 2012-09-14 2018-03-02 瑞萨电子株式会社 半导体器件的制造方法
US9668352B2 (en) * 2013-03-15 2017-05-30 Sumitomo Electric Printed Circuits, Inc. Method of embedding a pre-assembled unit including a device into a flexible printed circuit and corresponding assembly
US20150077960A1 (en) * 2013-09-19 2015-03-19 Murata Manufacturing Co., Ltd. Low-temperature packaging methodology for electronic devices and other devices
EP3065514A4 (en) * 2013-10-30 2017-04-26 Kyocera Corporation Wiring board and mounting structure using same
TWI509767B (zh) * 2013-12-13 2015-11-21 Universal Scient Ind Shanghai 電子封裝模組及其製造方法
US20170194300A1 (en) * 2015-05-27 2017-07-06 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same
WO2015145651A1 (ja) * 2014-03-27 2015-10-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2015195272A (ja) * 2014-03-31 2015-11-05 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
KR102245134B1 (ko) * 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
JP2015222741A (ja) * 2014-05-22 2015-12-10 京セラサーキットソリューションズ株式会社 多数個取り配線基板およびその製造方法
US9390993B2 (en) * 2014-08-15 2016-07-12 Broadcom Corporation Semiconductor border protection sealant
JP6473595B2 (ja) * 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
US9554469B2 (en) * 2014-12-05 2017-01-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabricating a polymer frame with a rectangular array of cavities
US10306777B2 (en) * 2014-12-15 2019-05-28 Bridge Semiconductor Corporation Wiring board with dual stiffeners and dual routing circuitries integrated together and method of making the same
US10269722B2 (en) * 2014-12-15 2019-04-23 Bridge Semiconductor Corp. Wiring board having component integrated with leadframe and method of making the same
US9947625B2 (en) * 2014-12-15 2018-04-17 Bridge Semiconductor Corporation Wiring board with embedded component and integrated stiffener and method of making the same
US20160174365A1 (en) * 2014-12-15 2016-06-16 Bridge Semiconductor Corporation Wiring board with dual wiring structures integrated together and method of making the same
US20180261535A1 (en) * 2014-12-15 2018-09-13 Bridge Semiconductor Corp. Method of making wiring board with dual routing circuitries integrated with leadframe
TW201626531A (zh) * 2015-01-14 2016-07-16 鈺橋半導體股份有限公司 中介層嵌置於加強層中之線路板及其製作方法
WO2016144039A1 (en) * 2015-03-06 2016-09-15 Samsung Electronics Co., Ltd. Circuit element package, manufacturing method thereof, and manufacturing apparatus thereof
US10177130B2 (en) * 2015-04-01 2019-01-08 Bridge Semiconductor Corporation Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
KR102021886B1 (ko) * 2015-05-15 2019-09-18 삼성전자주식회사 전자부품 패키지 및 패키지 온 패키지 구조
US9659878B2 (en) * 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level shielding in multi-stacked fan out packages and methods of forming same
KR101933408B1 (ko) * 2015-11-10 2018-12-28 삼성전기 주식회사 전자부품 패키지 및 이를 포함하는 전자기기
JP2017157739A (ja) * 2016-03-03 2017-09-07 イビデン株式会社 電子部品付き配線板の製造方法
US9793222B1 (en) * 2016-04-21 2017-10-17 Apple Inc. Substrate designed to provide EMI shielding
JP6832666B2 (ja) * 2016-09-30 2021-02-24 株式会社ディスコ 半導体パッケージの製造方法
US10068854B2 (en) * 2016-10-24 2018-09-04 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US9953931B1 (en) * 2016-10-25 2018-04-24 Advanced Semiconductor Engineering, Inc Semiconductor device package and a method of manufacturing the same
JP2018074123A (ja) * 2016-11-04 2018-05-10 株式会社ディスコ ウエーハの加工方法
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1870857A (zh) * 2005-05-25 2006-11-29 阿尔卑斯电气株式会社 被屏蔽的电子电路单元及其制造方法
JP2010080699A (ja) * 2008-09-26 2010-04-08 Panasonic Corp 高周波モジュールとその製造方法
JP2016213466A (ja) * 2015-05-11 2016-12-15 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファンアウト半導体パッケージ及びその製造方法

Also Published As

Publication number Publication date
JP2018120950A (ja) 2018-08-02
US20180211926A1 (en) 2018-07-26
TW201841267A (zh) 2018-11-16
KR102334782B1 (ko) 2021-12-02
TWI735733B (zh) 2021-08-11
US10431555B2 (en) 2019-10-01
KR20180087844A (ko) 2018-08-02
CN108364933A (zh) 2018-08-03
JP6815880B2 (ja) 2021-01-20

Similar Documents

Publication Publication Date Title
CN108364933B (zh) 半导体封装的制造方法
CN107887283B (zh) 半导体封装的制造方法
CN108735668B (zh) 半导体封装的制造方法
US10211164B2 (en) Semiconductor package manufacturing method
CN110323182B (zh) 板状物的加工方法
CN109216271B (zh) 基板的加工方法
JP6887326B2 (ja) 半導体パッケージの形成方法
CN110246802B (zh) 封装基板的加工方法
JP6971093B2 (ja) マルチブレード、加工方法
TWI752239B (zh) 半導體封裝件的製造方法
JP7075791B2 (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant