JP2015195272A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】小型化及び薄型化することができる半導体装置を提供する。
【解決手段】半導体装置１０は、製品領域Ａ１と非製品領域Ａ２とを有する基板２１と、製品領域Ａ１における基板２１の上面に形成されたパッドＰ１と、非製品領域Ａ２における基板２１の上面に形成されたパッドＰ２と、パッドＰ１に実装された電子部品３０と、パッドＰ２に実装された評価用部品４０とを有する。半導体装置１０は、パッドＰ１とパッドＰ２とを電気的に接続する内層配線２４と、製品領域Ａ１と非製品領域Ａ２との境界領域における基板２１に形成され、内層配線２４の一部と平面視で重複するように形成された溝部２０Ｘを有する。ここで、非製品領域Ａ２は、溝部２０Ｘと、基板２１の辺の少なくとも一部とによって囲まれた領域である。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

近年、電子機器の小型化及び高機能化の要求に伴い、それに用いられるＩＣやＬＳＩ等の半導体チップが高集積化され大容量化されてきている。そして、半導体チップを実装する半導体装置（パッケージ）についても、小型化、薄型化、高密度化が要求されている。そこで、このような要求に応えるべく、複数の半導体チップを１つの基板上に実装させたシステム・イン・パッケージ（System in Package：ＳｉＰ）が実用化されている。

この種の半導体装置では、基板に実装された半導体チップにファームウェアを書き込むためのコネクタや、当該半導体装置の特性評価を行うためのコネクタが基板に搭載されている。

なお、上述した従来技術に関連する先行技術として、特許文献１が知られている。

特開２００２−３５７６４３号公報

ところが、上述したコネクタは、基板に実装される半導体チップやチップ部品等の電子部品よりも高さが高い。このため、コネクタの存在に起因して、半導体装置が大型化及び高背化するという問題があった。

本発明の一観点によれば、製品領域と非製品領域とを有する基板と、前記製品領域に実装された複数の電子部品と、前記非製品領域に実装された評価用部品と、前記電子部品と前記評価用部品とを電気的に接続する配線と、前記製品領域と前記非製品領域との境界領域における前記基板に形成され、前記配線の一部と平面視で重複するように形成された溝部と、を有し、前記非製品領域は、前記溝部と、前記基板の辺の少なくとも一部とによって囲まれた領域である。

本発明の一観点によれば、小型化及び薄型化することができるという効果を奏する。

一実施形態の半導体装置を示す概略平面図。 一実施形態の半導体装置を示す概略断面図（図１における２−２断面図）。 （ａ），（ｂ）は、切断後の半導体装置を示す概略断面図。 一実施形態の半導体装置の製造方法を示す概略平面図。 （ａ）〜（ｄ）は、一実施形態の半導体装置の製造方法を示す概略断面図。 （ａ）〜（ｃ）は、一実施形態の半導体装置の製造方法を示す概略断面図。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。 （ａ）〜（ｃ）は、変形例の溝部を示す概略断面図。 変形例の半導体装置を示す概略平面図。 変形例の半導体装置を示す概略平面図。 変形例の半導体装置を示す概略平面図。

以下、一実施形態を添付図面を参照して説明する。
なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。

まず、半導体装置１０の構造について説明する。
図１に示すように、半導体装置１０は、配線基板２０を有している。配線基板２０の平面形状は、任意の形状とすることができる。例えば、配線基板２０の平面形状は、略矩形状とすることができる。

配線基板２０は、製品領域Ａ１と非製品領域Ａ２とを有している。製品領域Ａ１における配線基板２０の上面には、１つ又は複数（ここでは、１０個）の電子部品３０が実装されている。電子部品３０は、例えば、配線基板２０のパッドＰ１（図２参照）に接続されている。電子部品３０は、電子部品３１，３２を有している。電子部品３１は、例えば、半導体集積回路（ＬＳＩ）である。電子部品３２は、例えば、チップ部品である。チップ部品としては、例えば、チップ抵抗、チップキャパシタ、チップインダクタを用いることができる。なお、配線基板２０に実装する電子部品３０の個数や、電子部品３１と電子部品３２の割合は特に限定されず、様々に変更（増減）してもよい。

例えば、半導体装置１０が無線通信モジュールである場合には、電子部品３０として、ＲＦＩＣ（Radio Frequency Integrated Circuit）、ＭＣＵ（Micro Controller Unit）、水晶振動子、キャパシタ、無線通信等に用いられるアンテナ等が配線基板２０に実装される。

非製品領域Ａ２における配線基板２０の上面には、１つ又は複数（ここでは、２つ）の評価用部品４０が実装されている。評価用部品４０は、例えば、配線基板２０のパッドＰ２（図２参照）に接続されている。評価用部品４０は、コネクタ４１と評価用部品４２とを有している。コネクタ４１は、例えば、電子部品３１にファームウェア等のプログラム（情報）を書き込む際に使用されるコネクタである。このコネクタ４１には、例えば、ファームウェア等のプログラムを書き込むためのプログラム書込装置（図示略）が接続される。具体的には、コネクタ４１には、プログラム書込装置と電気的に接続された相手側のコネクタ（図示略）が接続される。また、評価用部品４２は、例えば、半導体装置１０に対して電気的な特性評価（電気的検査）を行う際に使用される評価用コネクタや評価用パッド（図示の例では、評価用コネクタ）である。評価用部品４２には、例えば、半導体検査装置（図示略）が接続される。具体的には、評価用部品４２が評価用コネクタである場合には、例えば、半導体検査装置と電気的に接続された相手側のコネクタ（図示略）が評価用コネクタに接続される。また、評価用部品４２が評価用パッドである場合には、例えば、半導体検査装置の検査用端子（図示略）が評価用パッドに接続される。ここで、コネクタ４１や評価用コネクタは、例えば、電子部品３０よりも高さが高い高背部品である。

なお、本明細書では、評価用部品４０に、プログラム（ファームウェア）書き込み用のコネクタ４１が含まれるものとする。
製品領域Ａ１及び非製品領域Ａ２の平面形状は、任意の形状とすることができる。例えば、製品領域Ａ１の平面形状は略矩形状とすることができ、非製品領域Ａ２の平面形状は略矩形状とすることができる。例えば、非製品領域Ａ２は、その非製品領域Ａ２と製品領域Ａ１との境界線Ｂ１（破線参照）と、製品領域Ａ１よりも外側（図１の例では、図中左側）に位置する配線基板２０の辺とによって囲まれた領域である。ここで、境界線Ｂ１及びその周辺領域（以下、「境界領域」ともいう。）における配線基板２０には、溝部２０Ｘが形成されている。このため、非製品領域Ａ２は、溝部２０Ｘと、配線基板２０の辺の一部とによって囲まれた領域である、ともいえる。このように、非製品領域Ａ２の外形をなす複数の辺（ここでは、４辺）のうち少なくとも１辺（ここでは、３辺）が配線基板２０の辺の一部によって構成され、残りの辺（ここでは、１辺）が溝部２０Ｘによって構成されている。

図２に示すように、配線基板２０は、基板２１と、最上層の配線パターン２２，２３と、基板２１の内部に形成された内層配線２４と、ソルダレジスト層２６，２７とを有している。

配線パターン２２，２３は、基板２１の上面に積層されている。配線パターン２２は、製品領域Ａ１に形成されている。配線パターン２３は、非製品領域Ａ２に形成されている。なお、配線パターン２２，２３の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。

ソルダレジスト層２６は、配線パターン２２，２３の一部を被覆するように基板２１の上面に積層されている。ソルダレジスト層２６の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。ソルダレジスト層２６には、配線パターン２２の一部をパッドＰ１として露出させるための開口部２６Ｘと、配線パターン２３の一部をパッドＰ２として露出させるための開口部２６Ｙとが形成されている。パッドＰ１は、電子部品３０（電子部品３１，３２）と電気的に接続するための電子部品実装用のパッドとして機能する。パッドＰ２は、評価用部品４０（コネクタ４１及び評価用部品４２）と電気的に接続するためのパッドとして機能する。評価用部品４０が評価用パッドである場合には、パッドＰ２自体が評価用部品４０として機能する。

なお、必要に応じて、開口部２６Ｘ，２６Ｙから露出する配線パターン２２，２３上に、表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層、Ａｕ層、Ｐｄ層としては、例えば、無電解めっき法により形成された金属層（無電解めっき金属層）を用いることができる。また、Ａｕ層はＡｕ又はＡｕ合金からなる金属層、Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。また、開口部２６Ｘ，２６Ｙから露出する配線パターン２２，２３上に、ＯＳＰ処理（Organic Solderability Preservative）などの酸化防止処理を施して表面処理層を形成するようにしてもよい。

ここで、半導体装置１０では、パッドＰ１上に電子部品３０が実装され、パッドＰ２上に評価用部品４０が実装されている。これにより、電子部品３０は配線パターン２２と電気的に接続され、評価用部品４０は配線パターン２３と電気的に接続されている。なお、電子部品３０及び評価用部品４０の実装方法は特に限定されず、例えば、はんだ実装、ワイヤボンディング実装やフリップチップ実装等により電子部品３０及び評価用部品４０を配線基板２０に実装することができる。図示の例では、例えば、パッドＰ１に電子部品３１がフリップチップ実装され、パッドＰ２にコネクタ４１がはんだ実装されている。

基板２１としては、複数の配線パターン２２，２３（パッドＰ１，Ｐ２）が相互に電気的に接続された構造を有している。すなわち、基板２１には、配線パターン２２（パッドＰ１）と配線パターン２３（パッドＰ２）とを電気的に接続する配線が形成されている。例えば、基板２１の内部に、パッドＰ１とパッドＰ２とを電気的に接続する内層配線２４が形成されている。例えば、複数の内層配線２４が層間絶縁層（図示略）を介して積層され、各内層配線２４と各絶縁層に形成されたビア２５とによって、配線パターン２２，２３が相互に電気的に接続され、パッドＰ１，Ｐ２が相互に電気的に接続される。これにより、評価用部品４０と電子部品３０とは、配線パターン２２と内層配線２４と配線パターン２３とを介して電気的に接続されている。

内層配線２４は、製品領域Ａ１と非製品領域Ａ２とに跨がって形成された配線２４Ａを有している。すなわち、内層配線２４は、製品領域Ａ１と非製品領域Ａ２との境界線Ｂ１を横切るように形成された配線２４Ａを有している。

なお、図２では、配線パターン２２と配線パターン２３とを電気的に接続する内層配線２４のみを図示しているが、実際には、配線パターン２３同士を電気的に接続する内層配線も基板２１の内部に形成されている。また、基板２１の下面に配線パターンが形成されている場合には、その最下層の配線パターンと最上層の配線パターン２３とを電気的に接続する内層配線も基板２１の内部に形成されている。

基板２１としては、例えば、コア基板を有するコア付きビルドアップ基板やコア基板を有さないコアレス基板を用いることができる。
基板２１の下面には、ソルダレジスト層２７が積層されている。ソルダレジスト層２７は、例えば、最下層の配線パターン（図示略）を被覆するように形成されている。ソルダレジスト層２７の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。ソルダレジスト層２７には、製品領域Ａ１と非製品領域Ａ２との境界領域に、当該ソルダレジスト層２７を厚さ方向に貫通する開口部２７Ｘが形成されている。開口部２７Ｘは、例えば、境界領域における基板２１の下面を露出するように形成されている。

以上説明した配線基板２０には、製品領域Ａ１と非製品領域Ａ２との境界領域に溝部２０Ｘが形成されている。溝部２０Ｘは、ソルダレジスト層２６の上面からソルダレジスト層２６を厚さ方向に貫通し、基板２１の厚さ方向の中途位置まで形成されている。すなわち、溝部２０Ｘは、その底面が基板２１の厚さ方向の中途に位置するように形成されている。溝部２０Ｘは、内層配線２４（具体的には、境界線Ｂ１を跨がって形成された配線２４Ａ）の一部と平面視で重なる位置に形成されている。また、溝部２０Ｘは、ソルダレジスト層２７の開口部２７Ｘと平面視で重なる位置に形成されている。換言すると、ソルダレジスト層２７の開口部２７Ｘは、溝部２０Ｘと平面視で重なる位置に形成されている。溝部２０Ｘの深さは、例えば、基板２１の上面から基板２１全体の厚さの２５％〜７５％（好適には、５０〜７５％）程度までの深さであることが好ましい。但し、溝部２０Ｘの深さは、内層配線２４と干渉しない深さに設定されている。このような溝部２０Ｘによって、境界領域における配線基板２０は薄化されている。

溝部２０Ｘの断面形状は、任意の形状とすることができる。本例の溝部２０Ｘは、断面視略Ｖ字形状に形成されている。具体的には、溝部２０Ｘは、下側（底面）から上側（ソルダレジスト層２６側）に向かうに連れて幅（開口幅）が広くなるテーパ状に形成されている。このため、溝部２０Ｘの内壁面は、例えば、基板２１の上面に対して傾斜して形成されている。例えば、溝部２０Ｘは、略三角柱状に形成されている。また、図１に示すように、溝部２０Ｘの平面形状は、例えば、略帯状又は略長方形状に形成されている。本例の溝部２０Ｘは、基板２１の外形をなす４辺のうち２辺（図１の例では、右辺と左辺）と平行に形成され、残りの２辺（図１の例では、上辺と下辺）と平面視で直交する方向に形成されている。本例の溝部２０Ｘは、その長手方向の一端が基板２１の上辺の一部に位置するように形成され、長手方向の他端が基板２１の下辺の一部に位置するように形成されている。

図３（ａ）には、図２に破線で示した境界線Ｂ１を切断位置として基板２１及び内層配線２４が切断された後の半導体装置１０Ａが示されている。切断後の半導体装置１０Ａ（配線基板２０）では、切断面である一方の外側面２０Ａに内層配線２４（具体的には、配線２４Ａ）の一部が露出されている。外側面２０Ａの一部には傾斜面２０Ｂが形成されている。具体的には、外側面２０Ａには、外側面２０Ａの厚さ方向の中間部から半導体装置１０（配線基板２０）の内側に向けて上方に傾斜される傾斜面２０Ｂが形成されている。すなわち、半導体装置１０Ａでは、切断前に溝部２０Ｘの一方の内壁面であった部分が傾斜面２０Ｂとして残っている。また、ソルダレジスト層２７の一方の外側面は、外側面２０Ａから配線基板２０の内側に後退して形成されている。このため、外側面２０Ａ付近の基板２１の下面は、ソルダレジスト層２７から露出されている。その一方で、外側面２０Ａと対向する外側面２０Ｃでは、基板２１の外側面と、ソルダレジスト層２６，２７の外側面とが略面一に形成されている。

なお、切断後の半導体装置１０Ａは、天地逆の状態で用いることができ、又は任意の角度で配置することができる。
次に、半導体装置１０の作用について説明する。

製品領域Ａ１と非製品領域Ａ２との境界領域に溝部２０Ｘを形成し、その溝部２０Ｘと基板２１の辺の一部とによって囲まれた非製品領域Ａ２に評価用部品４０を搭載するようにした。これにより、境界領域では、溝部２０Ｘによって配線基板２０が薄化されるため、配線基板２０の切断（つまり、非製品領域Ａ２の除去）を容易に行うことができる。そして、非製品領域Ａ２を除去することにより、高背部品である評価用部品４０を半導体装置１０Ａから除去することができる。

また、溝部２０Ｘを断面視略Ｖ字状に形成するようにした。これにより、切断後の半導体装置１０Ａの一方の外側面２０Ａに傾斜面２０Ｂを形成することができる。この傾斜面２０Ｂにより、配線基板２０及び内層配線２４を切断する際に内層配線２４にダレが生じる場合であっても、そのダレが最上層の配線パターン２２や電子部品３０と短絡することが好適に抑制される。さらに、傾斜面２０Ｂの位置を確認することにより、半導体装置１０Ａの上面と下面とを容易に判別することができる。例えば、図３（ｂ）に示すように、配線基板２０の下面にも電子部品３０が実装された場合であっても、傾斜面２０Ｂの位置を確認することにより、半導体装置１０Ａの上面と下面とを容易に判別することができる。

次に、半導体装置１０の製造方法について説明する。なお、説明の便宜上、最終的に半導体装置１０の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
図４及び図５（ａ）に示す工程では、まず、基板２１を用意する。基板２１は、図４に示すように、例えば、平面視略矩形状の平板である。この基板２１としては、配線基板２０及び半導体装置１０が多数個取れる大判の基板が使用される。詳述すると、基板２１には、半導体装置１０に対応する構造体が形成される個別領域Ｃ１がマトリクス状（ここでは、９×３）に形成されている。なお、大判の基板２１は、最終的に破線で示した切断線Ｄ１に沿ってダイシングブレード等によって切断され、個々の半導体装置１０として切り出される。以下に示す図５及び図６においては、説明の便宜上、一つの個別領域Ｃ１の構造を示している。

また、各個別領域Ｃ１には、図５（ａ）に示した構造体、つまり基板２１と、基板２１の上面に形成された配線パターン２２，２３と、基板２１の内部に形成された内層配線２４とを有する構造体が形成されている。この構造体は、公知の製造方法（例えば、ビルドアップ工法等）により製造することが可能であるため、ここでは説明を省略する。このように、図４及び図５（ａ）に示した工程では、公知の製造方法により、各個別領域Ｃ１の基板２１の内部に内層配線２４が形成されるとともに、基板２１の上面に内層配線２４と接続される配線パターン２２，２３が形成される。なお、本工程における各個別領域Ｃ１には、製品領域Ａ１と非製品領域Ａ２とが画定されている。また、図５（ａ）では、製品領域Ａ１と非製品領域Ａ２との境界線Ｂ１を破線で示している。

次に、図５（ｂ）に示す工程では、配線パターン２２の一部をパッドＰ１として露出させるための開口部２６Ｘと、配線パターン２３の一部をパッドＰ２として露出させるための開口部２６Ｙとを有するソルダレジスト層２６を基板２１の上面に積層する。また、製品領域Ａ１と非製品領域Ａ２との境界領域における基板２１の下面を露出させるための開口部２７Ｘを有するソルダレジスト層２７を基板２１の下面に積層する。これらソルダレジスト層２６，２７は、例えば、感光性のソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布し、当該レジストを所要の形状にパターニングすることにより形成することができる。なお、必要に応じて、パッドＰ１上及びパッドＰ２上に表面処理層を形成するようにしてもよい。

続いて、図５（ｃ）に示す工程では、境界線Ｂ１及びその周辺領域におけるソルダレジスト層２６と基板２１の一部とを、ソルダレジスト層２６の上面から基板２１の厚さ方向の中央部近傍まで研磨し、溝部２０Ｘを形成する。本例の溝部２０Ｘは断面視略Ｖ字状に形成される。この溝部２０Ｘは、例えば、ダイサー、ルータ、レーザ加工、金型を用いたプレス加工により形成することができる。

次いで、図５（ｄ）に示す工程では、パッドＰ１上に電子部品３０（電子部品３１，３２）を実装し、パッドＰ２上に評価用部品４０（コネクタ４１及び評価用部品４２）を実装する。以上説明した製造工程により、各個別領域Ｃ１に、半導体装置１０に対応する構造体が製造される。これにより、半導体装置１０が形成された個別領域Ｃ１を複数個有するシート状の半導体装置１０Ｂが得られる。なお、以下に説明する製造工程を実施することなく、シート状の半導体装置１０Ｂを、そのまま製品として出荷してもよい。

次に、図６（ａ）に示す工程では、コネクタ４１にプログラム書込装置（情報書込装置）を接続し、そのプログラム書込装置を用いて電子部品３１にファームウェア（情報）を書き込む。具体的には、プログラム書込装置及びコネクタ４１を用いて、電子部品３１の有するＲＯＭ（Read Only Memory）にファームウェアを書き込む。

続いて、図６（ｂ）に示す工程では、評価用部品４２に半導体検査装置を接続し、その半導体検査装置を用いて、各個別領域Ｃ１に形成された半導体装置１０に対する電気的な特性評価を行う。例えば、半導体検査装置及び評価用部品４２を用いて、各個別領域Ｃ１に形成された半導体装置１０に対して電気的検査を行うことにより、半導体装置１０の動作確認を行う。

図６（ａ）に示したファームウェア書き込み工程と、図６（ｂ）に示した特性評価工程との実施の順番は特に限定されない。例えば、図６（ｂ）に示した特性評価工程を実施した後に、図６（ａ）に示したファームウェアの書き込み工程を実施する場合もある。

なお、９×３の個別領域Ｃ１を有するシート状の半導体装置１０Ｂを、例えば、９×１の個別領域Ｃ１を有する帯状の半導体装置に分割した後に、図５（ｄ）〜図６（ｂ）に示した工程（つまり、実装工程、ファームウェア書き込み工程及び特性評価工程）を実施するようにしてもよい。

次に、図６（ｂ）に示した構造体を、切断線Ｄ１に沿ってダイシングブレード等によって切断する、つまりシート状の半導体装置１０Ｂを個別領域Ｃ１毎に切断する。これにより、図６（ｃ）に示すように、図２に示した個々の半導体装置１０が切り出され、複数の半導体装置１０が得られる。なお、個々の半導体装置１０に切り出した後に、図５（ｄ）〜図６（ｂ）に示した工程（つまり、実装工程、ファームウェア書き込み工程及び特性評価工程）を実施するようにしてもよい。

その後、図６（ｃ）に破線で示した各半導体装置１０における境界線Ｂ１を切断位置として基板２１及び内層配線２４を切断する。すなわち、配線基板２０の製品領域Ａ１と非製品領域Ａ２とを溝部２０Ｘを境に分離する。これにより、各半導体装置１０から非製品領域Ａ２が除去され、内層配線２４の一部が半導体装置１０の一方の外側面２０Ａから露出され、その外側面２０Ａに傾斜面２０Ｂが形成される（図３（ａ）参照）。本工程では、例えば、半導体装置１０の製品領域Ａ１を固定した状態で、非製品領域Ａ２に対して溝部２０Ｘの形成された上面側から荷重を加えることによって、基板２１を切断することができる。このとき、切断位置となる境界領域の配線基板２０が溝部２０Ｘにより薄化されているため、上述した方法により半導体装置１０を容易に切断（分割）することができる。また、基板２１の下面に積層されたソルダレジスト層２７には、溝部２０Ｘと平面視で重複する位置に開口部２７Ｘが形成されている。このため、切断位置にはソルダレジスト層２７が形成されておらず、製品領域Ａ１に形成されたソルダレジスト層２７と非製品領域Ａ２に形成されたソルダレジスト層２７とが開口部２７Ｘによって分離されて形成されている。したがって、ダイサーやルータ等を使用せずに、非製品領域Ａ２に対して荷重を加えて配線基板２０を切断する場合であっても、製品領域Ａ１に形成されたソルダレジスト層２７が非製品領域Ａ２に形成されたソルダレジスト層２７と一緒に剥離されることを好適に抑制できる。

このように、電子部品３１にファームウェア等のプログラムを書き込み、半導体装置１０の特性評価が終了した後に、それらのプログラム書き込み及び特性評価に使用した評価用部品４０が実装された非製品領域Ａ２を除去する。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）製品領域Ａ１と非製品領域Ａ２との境界領域に溝部２０Ｘを形成し、その溝部２０Ｘと基板２１の辺の一部とによって囲まれた非製品領域Ａ２に評価用部品４０を搭載するようにした。これにより、境界領域では、溝部２０Ｘによって配線基板２０が薄化されるため、配線基板２０の切断を容易に行うことができる。そして、非製品領域Ａ２を除去することにより、高背部品である評価用部品４０を半導体装置１０Ａから除去することができるため、半導体装置１０Ａ全体を小型化及び薄型化することができる。

（２）ところで、電子部品３０を配線基板２０に実装した後（つまり、半導体装置１０が完成した後）に、ダイサーやルータ等を用いた機械加工を行うと、加工屑が電子部品３０に付着するという問題がある。

これに対し、本例では、電子部品３０の実装前に予め溝部２０Ｘを形成しておき、電子部品３０の実装、ファームウェアの書き込みや特性評価を行った後に、溝部２０Ｘが形成された部分を切断位置として配線基板２０を切断するようにした。ここで、切断位置となる配線基板２０が溝部２０Ｘにより薄化されているため、例えば、半導体装置１０の製品領域Ａ１を固定した状態で、非製品領域Ａ２に対して上面側から荷重を加えるという簡易な方法によって、配線基板２０を容易に切断（分割）することができる。これにより、ダイサーやルータ等を用いた機械加工を行う必要がないため、加工屑が電子部品３０に付着することを好適に抑制することができる。さらに、簡易な方法によって配線基板２０を切断することができるため、設備投資額を抑制することができ、製造コストの増大を抑制することができる。

（３）評価用部品４０が実装された非製品領域Ａ２を最終的に除去するようにした。これにより、評価用部品４０として部品サイズの大きいコネクタを使用した場合であっても、その評価用部品４０に起因して、非製品領域Ａ２を除去した後の半導体装置１０Ａが高背化及び大型化することはない。このため、評価用部品４０として部品サイズの大きいコネクタを使用することができる。これにより、評価用部品４０（コネクタ）に対して、プログラム書込装置や半導体検査装置に接続された相手側のコネクタを容易に接続することができる。

（４）溝部２０Ｘを断面視略Ｖ字状に形成するようにした。これにより、切断後の半導体装置１０Ａの一方の外側面２０Ａに傾斜面２０Ｂを形成することができる。この傾斜面２０Ｂにより、配線基板２０及び内層配線２４を切断する際に内層配線２４にダレが生じる場合であっても、そのダレが最上層の配線パターン２２や電子部品３０と短絡することが好適に抑制される。

（５）さらに、傾斜面２０Ｂの位置を確認することにより、半導体装置１０Ａの上面と下面とを容易に判別することができる。
（６）配線基板２０において、溝部２０Ｘの形成された上面とは反対側の下面に形成されたソルダレジスト層２７に、溝部２０Ｘと平面視で重複する位置に開口部２７Ｘを形成するようにした。これにより、ダイサーやルータ等を使用せずに、非製品領域Ａ２に対して荷重を加えて配線基板２０を切断する場合であっても、製品領域Ａ１に形成されたソルダレジスト層２７が非製品領域Ａ２に形成されたソルダレジスト層２７と一緒に剥離されることを好適に抑制できる。

（７）配線パターン２２（パッドＰ１）と配線パターン２３（パッドＰ２）とを、基板２１の内部に形成された内層配線２４及びビア２５のみにより電気的に接続するようにした。このため、パッドＰ１，Ｐ２を相互に電気的に接続する配線が基板２１から露出されない。したがって、例えば、溝部２０Ｘと干渉しないようにその溝部２０Ｘを迂回する配線２４Ａが他の金属層と短絡されることを好適に抑制することができる。

（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、パッドＰ１とパッドＰ２とを、基板２１の内部に形成された内層配線２４及びビア２５のみによって電気的に接続するようにしたが、パッドＰ１，Ｐ２を相互に電気的に接続する配線はこれに限定されない。

例えば図７に示すように、パッドＰ１とパッドＰ２とを、内層配線２４と、ビア２５と、基板２１の下面に形成された配線パターン２８とによって電気的に接続するようにしてもよい。この場合の配線パターン２８は、例えば、製品領域Ａ１と非製品領域Ａ２とに跨がって形成されている。すなわち、本例では、溝部２０Ｘと干渉しないようにその溝部２０Ｘを迂回する配線パターン２８が、基板２１から露出するように形成されている。換言すると、溝部２０Ｘと平面視で重なる位置に形成された配線パターン２８が、溝部２０Ｘの形成された上面とは反対側の基板２１の下面に形成されている。このため、図７に示すように、溝部２０Ｘを上記実施形態よりも深く形成することができる。これにより、境界領域における配線基板２０の薄化を好適に行うことができる。なお、この場合には、ソルダレジスト層２７の開口部２７Ｘは、境界領域に形成された配線パターン２８の下面を露出するように形成されている。

・上記実施形態では、配線基板２０の上面に溝部２０Ｘを形成するようにした。これに限らず、図８及び図９に示すように、配線基板２０の下面に溝部２０Ｘを形成するようにしてもよい。この溝部２０Ｘは、ソルダレジスト層２７の下面からソルダレジスト層２７を厚さ方向に貫通し、基板２１の厚さ方向の中途位置まで形成されている。

このとき、図８に示すように、パッドＰ１とパッドＰ２とを、基板２１の内部に形成された内層配線２４及びビア２５のみによって電気的に接続するようにしてもよい。この場合の溝部２０Ｘは、内層配線２４（具体的には、製品領域Ａ１と非製品領域Ａ２とに跨がって形成された配線２４Ａ）の一部と平面視で重複するように形成されている。また、ソルダレジスト層２６には、溝部２０Ｘと平面視で重複する位置に、当該ソルダレジスト層２６を厚さ方向に貫通して基板２１の上面を露出する開口部２６Ｚが形成されている。このような構造を採用した場合であっても、上記実施形態の（１）〜（７）の効果と同様の効果を奏することができる。さらに、パッドＰ１とパッドＰ２とを電気的に接続する配線を短くすることができる。

また、図９に示すように、配線基板２０の下面に溝部２０Ｘを形成する場合において、パッドＰ１とパッドＰ２とを、基板２１の上面に形成された配線パターン２９のみによって電気的に接続するようにしてもよい。この場合の溝部２０Ｘは、配線パターン２９の一部と平面視で重複するように形成されている。また、ソルダレジスト層２６には、溝部２０Ｘと平面視で重複する位置に、当該ソルダレジスト層２６を厚さ方向に貫通して配線パターン２９の上面を露出する開口部２６Ｚが形成されている。このような構造を採用した場合であっても、上記実施形態の（１）〜（６）の効果と同様の効果を奏することができる。また、溝部２０Ｘを上記実施形態よりも深く形成することができる。さらに、パッドＰ１とパッドＰ２とを電気的に接続する配線を短くすることができる。

・上記実施形態及び上記各変形例における溝部２０Ｘの断面形状は特に限定されない。
例えば、図１０（ａ）に示すように、溝部２０Ｘを断面視略台形状（例えば、溝部２０Ｘの底面に対応する辺が対向する辺よりも短い台形状）に形成するようにしてもよいし、図１０（ｂ）に示すように、溝部２０Ｘを断面視略Ｕ字状に形成するようにしてもよい。これらいずれの場合であっても、溝部２０Ｘが、底面から開口端側に向かうに連れて幅（開口幅）が広くなるテーパ状に形成されている。このため、図１０（ａ）及び図１０（ｂ）に示した溝部２０Ｘの内壁面は、例えば、基板２１の上面に対して傾斜して形成されている。したがって、溝部２０Ｘを断面視略台形状や断面視略Ｕ字状に形成した場合であっても、上記実施形態の（１）〜（７）の効果と同様の効果を奏することができる。

また、図１０（ｃ）に示すように、溝部２０Ｘを断面視略矩形状に形成するようにしてもよい。このような構造を採用した場合であっても、少なくとも、上記実施形態の（１）〜（３）、（６）の効果と同様の効果を奏することができる。

・上記実施形態における非製品領域Ａ２の形成位置及び平面形状は特に限定されない。
例えば図１１に示すように、非製品領域Ａ２（二点鎖線で示した枠参照）を、配線基板２０（基板２１）の１つの角部に形成し、且つ平面視略三角形状に形成するようにしてもよい。この場合の溝部２０Ｘは、平面視略矩形状の基板２１の辺に対して斜めに形成されている。この場合の非製品領域Ａ２も上記実施形態と同様に、溝部２０Ｘと、基板２１の辺の一部とによって囲まれた領域である。具体的には、本例の非製品領域Ａ２は、基板２１の１つの角部を含むように形成されている。このような構造を採用した場合であっても、上記実施形態の（１）〜（７）の効果と同様の効果を奏することができる。さらに、溝部２０Ｘを切断位置として半導体装置１０を切断して非製品領域Ａ２を除去すると、切断後の半導体装置１０Ａ（一点鎖線で示した製品領域Ａ１参照）の平面形状が左右非対称及び上下非対称の形状となるため、半導体装置１０Ａの向きを容易に判断することができる。

また、図１２に示すように、製品領域Ａ１（一点鎖線で示した枠参照）を囲むように非製品領域Ａ２を形成し、その非製品領域Ａ２を平面視略枠状に形成するようにしてもよい。この場合の溝部２０Ｘは、平面視略格子状に形成されている。すなわち、本例では、配線基板２０に複数の溝部２０Ｘが形成されている。この場合の非製品領域Ａ２は、製品領域Ａ１を画定する溝部２０Ｘ（ここでは、図中の一点鎖線で示した位置に形成された溝部２０Ｘ）と、基板２１の全ての辺とによって囲まれた領域である。このような構造を採用した場合であっても、上記実施形態の（１）〜（７）の効果と同様の効果を奏することができる。なお、この場合には、溝部２０Ｘの一部を配線基板２０の上面に形成し、残りの溝部２０Ｘを配線基板２０の下面に形成してもよい。

このように、非製品領域Ａ２の外形をなす複数の辺のうち少なくとも１辺が配線基板２０の辺の一部によって構成され、残りの辺が溝部２０Ｘによって構成されてさえいれば、非製品領域Ａ２の形成位置及び平面形状は特に限定されない。

・上記実施形態及び上記各変形例では、各半導体装置１０に１つの非製品領域Ａ２を設けるようにした。すなわち、１つの製品領域Ａ１に対して１つの非製品領域Ａ２を設けるようにした。これに限らず、例えば、１つの製品領域Ａ１に対して複数の非製品領域Ａ２を設けるようにしてもよい。なお、図１２に示した半導体装置１０において、溝部２０Ｘによって区画された領域をそれぞれ非製品領域Ａ２と考えると、配線基板２０には８個の非製品領域Ａ２が形成されている。

・図１３に示すように、１つの非製品領域Ａ２を複数（ここでは、２つ）の製品領域Ａ１（半導体装置１０）で共用するようにしてもよい。図１３に示した例では、隣り合う製品領域Ａ１で１つの非製品領域Ａ２を共用している。この場合には、隣り合う製品領域Ａ１のうち一方の製品領域Ａ１（図中右側の製品領域Ａ１）と非製品領域Ａ２との間に溝部２０Ｘが形成され、他方の製品領域Ａ１（図中左側の製品領域Ａ１）と非製品領域Ａ２との間に溝部２０Ｘが形成されている。そして、非製品領域Ａ２には、一方の製品領域Ａ１に対するファームウェア書き込み工程や特性評価工程の際に使用される評価用部品４０が実装され、他方の製品領域Ａ１に対するファームウェア書き込み工程や特性評価工程の際に使用される評価用部品４０が実装されている。

・上記実施形態及び上記各変形例におけるソルダレジスト層２６，２７の開口部２６Ｚ，２７Ｘの形成を省略してもよい。この場合であっても、少なくとも、上記実施形態の（１）〜（５）の効果と同様の効果を奏することができる。

・上記実施形態及び上記各変形例では、評価用部品４０を配線基板２０の上面に実装するようにした。これに限らず、例えば、評価用部品４０を配線基板２０の下面に実装するようにしてもよい。また、評価用部品４０の一部を配線基板２０の上面に実装し、残りの評価用部品４０を配線基板２０の下面に実装するようにしてもよい。

・図３（ｂ）に示したように、配線基板２０の下面にも電子部品３０を実装するようにしてもよい。
・上記実施形態及び上記各変形例において、ダイサー、ルータ等を用いた機械加工により、半導体装置１０を境界領域で切断して非製品領域Ａ２を除去するようにしてもよい。

・上記実施形態では、多数個取りの製造方法に具体化したが、単数個取り（一個取り）の製造方法に具体化してもよい。

Ａ１ 製品領域
Ａ２ 非製品領域
Ｂ１ 境界線
Ｃ１ 個別領域（領域）
Ｐ１ パッド（第１パッド）
Ｐ２ パッド（第２パッド）
１０ 半導体装置
２０ 配線基板
２０Ｘ 溝部
２１ 基板
２２，２３ 配線パターン
２４ 内層配線（配線）
２４Ａ 配線
２６ ソルダレジスト層（第１ソルダレジスト層）
２７ ソルダレジスト層（第２ソルダレジスト層）
２６Ｚ，２７Ｘ 開口部
２８，２９ 配線パターン（配線）
３０，３１，３２ 電子部品
４０，４２ 評価用部品
４１ コネクタ（評価用部品）

Claims (10)

1. 製品領域と非製品領域とを有する基板と、
   前記製品領域に実装された電子部品と、
   前記非製品領域に実装された評価用部品と、
   前記電子部品と前記評価用部品とを電気的に接続する配線と、
   前記製品領域と前記非製品領域との境界領域における前記基板に形成され、前記配線の一部と平面視で重複するように形成された溝部と、を有し、
   前記非製品領域は、前記溝部と、前記基板の辺の少なくとも一部とによって囲まれた領域であることを特徴とする半導体装置。
2. 前記基板と、前記製品領域における前記基板の上面に形成され、前記電子部品と接続された第１パッドと、前記非製品領域における前記基板の上面に形成され、前記評価用部品と接続された第２パッドと、前記第１パッドと前記第２パッドとを電気的に接続する前記配線と、前記基板の上面に積層された第１ソルダレジスト層と、前記基板の下面に積層された第２ソルダレジスト層とを有する配線基板を有し、
   前記溝部は、前記第１ソルダレジスト層の上面又は前記第２ソルダレジスト層の下面から前記基板の厚さ方向の中途位置まで形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１ソルダレジスト層及び前記第２ソルダレジスト層のうち前記溝部の形成されていないソルダレジスト層には、該ソルダレジスト層を厚さ方向に貫通する開口部が前記溝部と平面視で重複するように形成されていることを特徴とする請求項２に記載の半導体装置。
4. 前記配線は、前記基板の内部に形成された内層配線のみによって構成されていることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記溝部は、前記第１ソルダレジスト層の上面から前記基板の厚さ方向の中途位置まで形成され、
   前記配線は、前記基板の下面に形成された配線パターンを含むことを特徴とする請求項２又は３に記載の半導体装置。
6. 前記溝部は、前記第２ソルダレジスト層の下面から前記基板の厚さ方向の中途位置まで形成され、
   前記配線は、前記基板の上面に形成された配線パターンのみによって構成されていることを特徴とする請求項２又は３に記載の半導体装置。
7. 前記溝部の内壁面が傾斜面であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記非製品領域は、前記基板の一つの角部を含むように形成され、且つ、平面視三角形状に形成されていることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
9. 請求項１〜８のいずれか一項に記載の半導体装置が形成された領域を複数個有し、
   前記非製品領域が隣り合う前記半導体装置で共用されていることを特徴とする半導体装置。
10. 製品領域と非製品領域とを有する配線基板を準備する工程と、
    前記製品領域と前記非製品領域との境界領域における前記配線基板に溝部を形成する工程と、
    前記溝部を形成した後に、前記製品領域に電子部品を実装し、前記非製品領域に評価用部品を実装する工程と、
    前記評価用部品を介して、前記電子部品に情報を書き込む工程と、
    前記電子部品に情報を書き込んだ後に、前記配線基板の前記製品領域と前記非製品領域とを前記溝部を境に分離する工程と、
    を有することを特徴とする半導体装置の製造方法。